WO2010107011A1 - 固体電解コンデンサ素子、その製造方法及びその製造用冶具 - Google Patents

固体電解コンデンサ素子、その製造方法及びその製造用冶具 Download PDF

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capacitor element
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power supply
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内藤　一美
鈴木　雅博
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昭和電工株式会社
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Definitions

  • the present invention relates to an electrolytic capacitor element manufacturing method that achieves a stable capacity appearance rate, a jig for manufacturing the electrolytic capacitor element, and an electrolytic capacitor element manufactured using the manufacturing method or the jig.
  • the solid electrolytic capacitor includes a conductor (anode body) as one electrode, a dielectric layer formed on the surface of the electrode, and the other electrode (semiconductor layer) provided thereon.
  • a conductor anode body
  • dielectric layer formed on the surface of the electrode
  • semiconductor layer semiconductor layer
  • each anode body is not necessarily homogeneous, and the semiconductor formation speed may vary depending on the anode body.
  • one conductor becomes defective (short-circuit state), current concentrates on this anode body, and current hardly flows to other anode bodies. Therefore, the present inventors have proposed a method of forming a semiconductor layer by performing electrolytic polymerization on each formed anode body with a constant current using a circuit having a constant current source (Patent Document 1; Japanese Patent Application Laid-Open No. 2005-244154). Publication (WO2005 / 006360)).
  • the treatment is completed in a shorter time when anodic oxidation is started at a high current density.
  • the current density is too high, defects are likely to occur in the dielectric layer. For this reason, the upper limit and the lower limit of the current density are determined within the allowable range for the processing time and defects.
  • the individual anode bodies are not necessarily homogeneous, and have a certain degree of deviation in characteristics with respect to anodization. Therefore, even when anodization is performed collectively using a circuit having a constant current source in which a plurality of anode bodies are electrically connected in parallel, current does not always flow through the individual anode bodies. Therefore, it is necessary to suppress the total amount of current flowing through the plurality of anode bodies so that the anode body through which the most current flows does not exceed the upper limit of the current density.
  • the chemical conversion treatment time is determined according to the anode body with a small amount of current and a slow progress of anodization, if the total amount of current flowing through the plurality of anode bodies is suppressed as described above, the treatment time will become longer and longer. .
  • anodic oxidation and electrolytic polymerization the optimum amount of current differs depending on the progress of each treatment.
  • chemical conversion treatment anodic oxidation
  • electropolymerization semiconductor layer formation
  • pores are likely to close at the initial stage of polymerization when conducted at a large current, so that it is difficult to obtain a high capacity appearance rate, and when conducted at a small current, it is difficult to obtain a low-resistance semiconductor layer.
  • Equivalent series resistance becomes high.
  • the inventors of the present invention perform anodization by limiting the current for each anode body, preferably according to the progress of anodization and electrolytic polymerization for each anode body. It is confirmed that a capacitor element group with a narrow capacitance distribution and low ESR can be obtained by using an electrolytic capacitor element manufacturing tool having a power supply circuit that can set voltage and current limit values so that the current amount can be changed to an appropriate amount. Thus, the present invention has been completed.
  • the present invention provides the following capacitor element manufacturing method, capacitor element, and capacitor element manufacturing jig.
  • a method for manufacturing an electrolytic capacitor element comprising the steps of simultaneously forming a dielectric layer on the surfaces of a plurality of anode bodies by anodization, and forming a semiconductor layer on the dielectric layer, A method for producing an electrolytic capacitor element, wherein the anode body is subjected to anodization by limiting the current during anodization.
  • Anodization performed by limiting the current at the time of anodization for each anode body includes (i) a plurality of power supply circuits each capable of setting a voltage limit value and a current limit value on an insulating substrate; ii) a connection terminal for the anode body electrically connected to each output of the plurality of power supply circuits; and (iii) a terminal for setting a voltage limit value for the plurality of power supply circuits and a current limit. 3.
  • Electrolytic polymerization performed by limiting the current for each anode body on which the dielectric layer is formed includes: (i) a plurality of power supply circuits each capable of setting a voltage limit value and a current limit value; ii) a connection terminal for the anode body electrically connected to each output of the plurality of power supply circuits; and (iii) a terminal for setting a voltage limit value for the plurality of power supply circuits and a current limit.
  • the average value of the output currents of the power supply circuit is 20 in a state where all of the plurality of power supply circuits limit the output current. 7.
  • An electrolytic capacitor element is manufactured by the method described in any one of 1 to 9 above, and the anode body of one or more capacitor elements is electrically connected to the anode terminal and the semiconductor layer is electrically connected to the cathode terminal. Then, a method of manufacturing an electrolytic capacitor which is then resin-coated.
  • An electrolytic capacitor element group composed of 300 or more electrolytic capacitor elements simultaneously formed with dielectric layers obtained by the method of item 7 above, wherein each of the capacitor elements has a plurality of capacitances A group of electrolytic capacitor elements in the range of 90 to 110% of the average value of the capacity of the capacitor elements.
  • An electrolytic capacitor group comprising an electrolytic capacitor including one or a plurality of capacitor elements of the capacitor element group of the above item 11.
  • An electrolytic capacitor comprising: a connecting terminal for the anode body; and (iii) a terminal for setting a voltage limit value and a terminal for setting a current limit value for the plurality of power supply circuits.
  • the power supply circuit is a power supply circuit capable of continuously changing the current limit value by a voltage applied to a terminal for setting the current limit value.
  • Each power circuit has a heat generating component, the heat generating component is arranged on both the front and back surfaces of the insulating substrate, and the same kind of heat generation as the heat generating component on the front side is provided on the back side of the position where the heat generating component on the front side of the insulating substrate is located.
  • Each power supply circuit has a PNP transistor, and the emitter of the transistor is electrically connected to a terminal for setting a maximum value of current through a resistor, and the base of the transistor has a maximum value of voltage.
  • the present invention it is possible to shorten the time required for forming the dielectric layer (chemical conversion treatment) in the capacitor manufacturing process, and to select an optimal amount of current according to the stage of chemical conversion treatment or electrolytic polymerization.
  • a capacitor element group having a narrow and low ESR can be obtained.
  • capacitor element manufacturing method and capacitor element manufacturing jig of the present invention in which a dielectric layer is simultaneously formed on the surface of a plurality of anode bodies by anodic oxidation, and a semiconductor layer is formed on the dielectric layer, will be described in detail below. explain.
  • anode body examples of the anode body (conductor) used in the present invention include metals, inorganic semiconductors, organic semiconductors, carbon, a mixture of at least one of these, and a laminate in which a conductor is laminated on the surface layer thereof.
  • the valve action metal or the conductive oxide of the valve action metal is preferable because the dielectric layer can be formed by anodizing the anode body itself, and since the dielectric layer having a larger surface area can be obtained, the pores can be reduced.
  • An anode body is preferred. Examples of such anode body include sintered bodies such as tantalum, niobium, niobium monoxide, and titanium.
  • the anode body preferably has a lead wire for connection to a capacitor manufacturing jig described later.
  • the dielectric layer is formed on the surface of the anode body by subjecting each of the plurality of anode bodies to anodization while limiting the current during anodization.
  • the anodic oxidation of each anode body can be advanced more uniformly compared with the case of patent document 1 which electrically connects several anode bodies in parallel and anodizes collectively. Therefore, it is possible to avoid current concentration on a specific anode body, so that the current density can be increased, and conversely, it is possible to prevent current from flowing to a specific anode body and prevent anodization from being delayed. Can be completed with.
  • the end point of anodization is the start of anodization at a constant current, and when the voltage reaches a preset formation voltage (maximum value of anodization voltage), the anodization is continued at a constant voltage, and the amount of current is constant. Generally, it is assumed that it has been reduced to a point. However, if an anode body that cannot be normally anodized due to defects in the anode body, for example, an anode body that does not decrease the amount of current, is mixed, the anode is excessively oxidized. In order to avoid this, it is preferable to reduce the current limit value during the formation of the dielectric layer within the range in which the formation voltage can be maintained during the anodic oxidation at the constant voltage.
  • Such anodization can be performed, for example, by using a jig for manufacturing a capacitor element described later.
  • the number of anode bodies to be simultaneously processed is large (for example, 300 or more), the probability that a bad anode body is mixed increases, so the above method can be preferably used.
  • the dielectric layer is uniform in the anode body that has been successfully anodized, and a capacitor element with a small capacitance deviation can be obtained.
  • the semiconductor layer which is the other electrode of the solid electrolytic capacitor, can generally be composed of an inorganic semiconductor such as manganese dioxide or an organic semiconductor such as a conductive polymer doped with a dopant.
  • the semiconductor layer has a particularly low ESR (equivalent series resistance).
  • ESR equivalent series resistance
  • the polymerization can be performed by a chemical polymerization method, an electrolytic polymerization method using an external electrode, an electrolytic polymerization method using a method of energizing the anode body, or a combination thereof.
  • a dielectric layer is formed in the electrolytic polymerization.
  • the capacitor manufacturing jig used when forming the dielectric layer can be used as a jig for energizing the anode body as it is.
  • the amount of current varies depending on the type of anode body and the material used for the semiconductor layer.
  • the amount of current that does not block the pores without forming a semiconductor layer on the surface of the pores in the anode body that is, the range in which the capacity appearance rate does not decrease
  • the amount of current is sufficient.
  • the amount of current to be increased can be increased to such an extent that the semiconductor layer does not grow abnormally on the outer surface of the anode body, that is, to an amount of current that satisfies the allowable dimensional accuracy of the outer surface.
  • the jig for manufacturing a capacitor of the present invention has a plurality of power supply circuits (number corresponding to the anode body to be processed) each capable of setting a voltage limit value and a current limit value on an insulating substrate.
  • each output is electrically connected to a connection terminal for the anode body (hereinafter sometimes referred to as an anode body connection terminal).
  • Terminal hereinafter also referred to as a voltage limit terminal
  • a terminal for setting a current limit value hereinafter also referred to as a current setting terminal.
  • FIG. 1 is a front view (A) and a back view (B) of an example of a jig for manufacturing a capacitor.
  • this capacitor manufacturing jig (1) 64 sets (32 sets of front and back) each composed of a transistor (2) and a resistor (3) are arranged on both sides of a horizontally long insulating substrate. Moreover, it has a terminal at both ends, one is a current limiting terminal (4), and the other is a voltage limiting terminal (5).
  • the current limiting terminal (4) and the voltage limiting terminal (5) on the front and back sides are electrically connected to each other through a through hole (6).
  • 7 is an anode body connection terminal for connecting a lead wire of an anode body having a lead wire. The shape can be appropriately changed according to the shape of the anode body.
  • FIG. 2 shows an example of each power circuit used in the capacitor manufacturing jig of FIG. FIG. 2A has a PNP transistor (20), where the emitter (E) of the transistor is connected to a current limiting terminal (4) via a resistor (3), and the base (B) of the transistor is voltage limited.
  • the circuit is electrically connected to the terminal (5) and outputs the collector (C) of the transistor.
  • the power supply circuit in FIG. 2A and the capacitor manufacturing jig in FIG. 1 are connected as shown in FIG.
  • the limit value of the maximum voltage applied to the anode body (10) can be set by the voltage applied between the voltage limiting terminal (5) and the cathode plate (9) of the chemical conversion tank or polymerization tank (8).
  • the voltage applied between the voltage limiting terminal (5) and the cathode plate (10) of the chemical conversion tank or polymerization tank (8) is almost the maximum voltage applied to the anode body (10).
  • the limit value of the maximum electric current which can be sent through an anode body (10) with the voltage applied between a current limiting terminal (4) and a voltage limiting terminal (5) can be set.
  • the maximum current limit value is approximately the following formula depending on the voltage applied between the current limit terminal (4) and the voltage limit terminal (5), the base-emitter voltage (Vbe) of the transistor, and the resistance value of the resistor. Indicated. Vbe (base-emitter voltage of the transistor) is generally around 0.5 to 0.8V.
  • the circuit used for the jig for manufacturing a capacitor of the present invention is not limited to that shown in FIG. 2A.
  • the maximum current limit value having the same function is applied between the current limit terminal and the voltage limit terminal.
  • the circuit shown in FIG. 2B proportional to the voltage can be used.
  • the voltage or current limiting value can be changed even during the formation of the dielectric layer or the semiconductor layer. Further, if the voltage applied to the voltage limiting terminal or the current limiting terminal is continuously changed, the voltage or current limiting value can be continuously changed.
  • the average value of the output currents of the power supply circuit in a state where all the power supply circuits limit the output current Is 0.4 to 2 mA
  • the output current of each circuit is preferably within the range of 110% and 90% of the average value, more preferably 105% and 95% of the minimum. Set to be within range.
  • the output current of each circuit is preferably at most 110 with respect to the average value. %, Minimum 90%, more preferably maximum 105%, minimum 95%.
  • the deviation of the current amount can be suppressed by using a resistor with a small error (for example, 1% error).
  • the capacity of each of the capacitor elements in the capacitor element group composed of 300 or more capacitor elements manufactured simultaneously is the average value of the capacities of the 300 or more capacitor elements. It is possible to be within the range of 90 to 110%.
  • an electrolytic capacitor group composed of an electrolytic capacitor composed of one or a plurality of capacitor elements of the capacitor element group can provide a capacitor with high accuracy without capacitance variation similar to the above.
  • the width of the insulating substrate (the length in the longitudinal direction in FIG. 1) is longer, more elements can be processed with one jig.
  • the width of the insulating substrate is short.
  • the interval between the anode bodies can be kept constant, and the number of anode bodies that can be processed at one time can be increased.
  • the width is preferably 10 to 50 cm, more preferably 20 to 40 cm.
  • the distance between adjacent anode body connection terminals should just be larger than the width
  • the width of the anode body is about 1 mm to 10 mm
  • the distance between the anode body connection terminals is preferably set to 1.25 to 12 mm.
  • the number of power supply circuits per one electrolytic capacitor element manufacturing jig of the present invention is preferably 10 to 330.
  • heat generating components may be disposed on both the front and back surfaces of the insulating substrate, and heat generating components of the same type as the heat generating components on the front side may be disposed on the back side of the insulating substrate on the front side.
  • the heat generating component is a component that may consume most (50% or more) of the power consumed by the power supply circuit. Heating components in the circuit of FIG. 2A are a transistor and a resistor.
  • the heat generating parts are arranged on the substrate as much as possible so that only a part of the jig for manufacturing the electrolytic capacitor element does not reach a high temperature.
  • a capacitor element formed by sequentially forming a dielectric layer and a semiconductor layer on the anode body by the above method may be used as it is as a capacitor element.
  • electrical connection with an external lead (for example, a lead frame) of the capacitor is provided on the semiconductor layer.
  • a conductor layer is formed to form a capacitor element.
  • a capacitor layer is obtained by sequentially laminating a carbon layer and a silver layer as the conductor layer on the semiconductor layer.
  • An electrolytic capacitor is obtained by electrically connecting one or more anodes of the capacitor element to the anode terminal and the conductor layer to the cathode terminal, and then covering the resin with the resin.
  • Example 1 Production of anode body Niobium primary powder (average particle size 0.28 ⁇ m) ground by utilizing the hydrogen embrittlement of niobium ingot was granulated, and niobium powder with an average particle size of 133 ⁇ m (this niobium powder is a fine powder, which is naturally oxidized and oxygenated) Was present at 110,000 ppm). Next, it was left in a nitrogen atmosphere at 450 ° C. and then in argon at 700 ° C. to obtain a partially nitrided niobium powder (CV value 310000 ⁇ F ⁇ V / g) having a nitriding amount of 9000 ppm.
  • Niobium primary powder average particle size 0.28 ⁇ m
  • niobium powder with an average particle size of 133 ⁇ m this niobium powder is a fine powder, which is naturally oxidized and oxygenated
  • This niobium powder was molded together with a 0.29 mm ⁇ niobium wire, and then sintered at 1270 ° C. to produce a sintered body (anode body) having a size of 2.3 ⁇ 1.7 ⁇ 1.0 mm.
  • the niobium lead wire is embedded in a surface of 1.7 ⁇ 1.0 mm so that the lead wire is embedded 1.3 mm inside the sintered body and protrudes 10 mm on the outer surface.
  • Electrolytic capacitor element manufacturing jig (1) shown in FIG. 1 was used. It is a copper-clad glass epoxy board with a size of 194.0 x 33.0 mm and a thickness of 1.6 mm, with 8 x 10 mm notches on the left and right in the longitudinal direction, and an electrode on the top of the notch 8 x 23 mm
  • Two terminal portions (one is a current limiting terminal (4) and the other is a voltage limiting terminal (5)) are provided.
  • the two terminal portions on the left and right are electrically connected to the terminal portions on the back surface of the same area by through holes (6) in the terminal portions.
  • the board includes a total of 64 sets of 20 k ⁇ resistors (error 1%) (3) and transistor 2SA2154GR (2) for 32 sets of front and back, and a PCD receptacle 399 series round pin DIP socket 2 manufactured by Presidep on one side (surface).
  • One 54 mm pitch 64 pin connection socket (anode connection terminal (7)) is mounted.
  • 64 lead wires are bent about 90 degrees in the same direction at a fixed position, inserted into 64 through holes formed in the lower part of the board, and mechanically fixed to the board with solder.
  • One resistor and one transistor emitter are connected, and the collector of the transistor is wired to one socket of the anode connection terminal.
  • the other side of the resistor is connected to a voltage limiting terminal.
  • the bases of all transistors are connected to a voltage limiting terminal.
  • Capacitor Element 64 sintered bodies on the anode body connection terminal (in order to prevent the solution from creeping up when forming the semiconductor layer described later, the lead wire has an inner diameter of 0.24 mm, an outer diameter of 0.80 mm, a thickness of 0. A 10 mm tetrafluoroethylene washer is inserted at a position 0.15 mm away from the sintered body.) The lead wire was inserted to align the height and direction of the sintered body. Ten such jigs were prepared and inserted into a jig insertion port of a separately prepared handling frame (hereinafter sometimes abbreviated as HF).
  • HF separately prepared handling frame
  • the handling frame has sockets into which the left and right terminal portions of the jig (current limiting terminal (4) and voltage limiting terminal (5)) are inserted. When inserted, 10 jigs stand vertically and vertically at an interval of 8 mm. It is a frame that can be.
  • 640, 640 sintered bodies were arranged at equal intervals with the direction aligned.
  • a metal container made of SUS304
  • a separately prepared 1% phosphoric acid aqueous solution also serving as the cathode plate in FIG. 3 having a predetermined height is provided so as to achieve the connection shown in FIG. HF is arranged so that 8.3 V is applied between the voltage limiting terminal (5) and the metal container (cathode plate) (9), and the current limiting terminal is set to 2.1 mA.
  • a voltage was applied between (4) and the voltage limiting terminal (5).
  • Anodization was performed at a solution temperature of 65 ° C. for 8 hours, and a dielectric layer was formed on the pores of the sintered body, the surface, and predetermined portions of the lead wires.
  • the current limit value was continuously decreased at a rate of 0.5 mA per hour from 4 hours to 8 hours.
  • the sintered compact was immersed in an ethanol solution of 20% by mass ethylenedioxythiophene, and then 30 parts by mass of water charged with 0.4% by mass ethylenedioxythiophene and 0.6% by mass anthraquinonesulfonic acid prepared separately.
  • HF was placed at a predetermined height in a SUS303 container containing a solvent consisting of 70 parts by mass of ethylene glycol and electropolymerized at 20 ° C. for 1 hour.
  • the voltage and current limit values are 10 V and 44 ⁇ A for the first 15 minutes (0-15 minutes), 10 V and 82 ⁇ A for the next 15 minutes (15-30 minutes), and then 30 minutes (30-60 minutes). ) was adjusted to 101 ⁇ A.
  • This polymerization operation was repeated 6 times to form a semiconductor layer made of a conductive polymer at a predetermined site on the dielectric layer.
  • re-forming was performed to repair the dielectric layer of the sintered body. Re-formation was performed for 15 minutes using the same solution as that used in the anodic oxidation at a limiting voltage of 6.3 V and a limiting current of 0.1 mA. Further, a carbon paste and a silver paste were sequentially laminated on the semiconductor layer to provide a conductor layer, thereby producing a capacitor element.
  • the capacitor element is placed on the lead frame, the anode lead of the capacitor element is connected to the anode terminal of the lead frame, and the conductor layer of the capacitor element is connected to the cathode terminal of the lead frame, and transfer sealing and aging are performed.
  • 640 niobium solid electrolytic capacitors having a size of 3.5 ⁇ 2.8 ⁇ 1.8 mm, a rating of 2.5 V, and a capacity of 330 ⁇ F were produced.
  • Table 1 shows the electropolymerization conditions at the time of forming the semiconductor layer
  • Table 2 shows the average capacity of 600 capacitors, the range of the upper and lower limit values, and the average value of ESR.
  • Example 2 A niobium solid electrolytic capacitor was produced in the same manner as in Example 1 except that the voltage limit value and the current limit value at the second to sixth polymerizations were adjusted to 10 V and 101 ⁇ A.
  • Table 1 shows the polymerization conditions during the formation of the semiconductor layer, and Table 2 shows the average capacity of the capacitor, the range of the upper and lower limit values of the capacity, and the average value of ESR.
  • Example 3 A solid electrolytic capacitor was produced in the same manner as in Example 1 except that the voltage limit value and the current limit value at the second to sixth polymerization were adjusted to 10 V and 82 ⁇ A.
  • Table 1 shows the polymerization conditions during the formation of the semiconductor layer, and Table 2 shows the average capacity of the capacitor, the range of the upper and lower limit values of the capacity, and the average value of ESR.
  • Example 4 A solid electrolytic capacitor was produced in the same manner as in Example 1 except that the voltage limit value and the current limit value at the second to sixth polymerizations were adjusted to 10 V and 44 ⁇ A.
  • Table 1 shows the polymerization conditions during the formation of the semiconductor layer, and Table 2 shows the average capacity of the capacitor, the range of the upper and lower limit values of the capacity, and the average value of ESR.
  • Example 5 The voltage limit value and the current limit value during the first polymerization are 10 V and 25 ⁇ A for the first 10 minutes, 10 V and 44 ⁇ A for 10 to 20 minutes, 10 V and 63 ⁇ A for 20 to 30 minutes, and 10 V for 30 to 40 minutes.
  • 82 ⁇ A, 40 to 50 minutes were adjusted to 10 V and 101 ⁇ A
  • 50 to 60 minutes were adjusted to 121 ⁇ A
  • the voltage limit value and the current limit value at the second to sixth polymerization were adjusted to 10 V and 82 ⁇ A, respectively.
  • a solid electrolytic capacitor was produced in the same manner. Table 1 shows the polymerization conditions during the formation of the semiconductor layer, and Table 2 shows the average capacity of the capacitor, the range of the upper and lower limit values of the capacity, and the average value of ESR.
  • Example 6 The voltage limit value and the current limit value at the first polymerization are 10 V and 25 ⁇ A, the voltage limit value and the current limit value at the second polymerization are 10 V and 44 ⁇ A, and the voltage limit value and the current limit value at the third polymerization are 10V and 63 ⁇ A, the voltage limit value and the current limit value at the fourth polymerization are 10 V and 82 ⁇ A, the voltage limit value and the current limit value at the fifth polymerization are 10 V and 101 ⁇ A, the voltage limit value at the sixth polymerization, and A solid electrolytic capacitor was produced in the same manner as in Example 1 except that the current limit value was adjusted to 10 V and 112 ⁇ A.
  • Table 1 shows the polymerization conditions during the formation of the semiconductor layer
  • Table 2 shows the average capacity of the capacitor, the range of the upper and lower limit values of the capacity, and the average value of ESR.
  • Example 7 The voltage limit value and the current limit value at the first polymerization are 10 V and 25 ⁇ A, the voltage limit value and the current limit value at the second polymerization are 10 V and 44 ⁇ A, and the voltage limit value and the current limit value at the third polymerization are Example 1 except that the voltage limit value and the current limit value at 10V and 82 ⁇ A and the fourth polymerization were adjusted to 10 V and 63 ⁇ A, and the voltage limit value and the current limit value at the fifth and sixth polymerizations were adjusted to 10 V and 121 ⁇ A, respectively.
  • a solid electrolytic capacitor was produced in the same manner as described above. Table 1 shows the polymerization conditions during the formation of the semiconductor layer, and Table 2 shows the average capacity of the capacitor, the range of the upper and lower limits of the capacity, and the average value of ESR.
  • Example 8 The voltage limit value and current limit value at the first polymerization are 13 V and 82 ⁇ A for the first 30 minutes, 10 V and 101 ⁇ A for the 30 to 60 minutes, and the voltage limit value and current limit value at the second polymerization are 13 V and 82 ⁇ A.
  • a solid electrolytic capacitor was produced in the same manner as in Example 1 except that the voltage limiting value and the current limiting value at the third to sixth polymerization were adjusted to 13 V and 101 ⁇ A.
  • Table 1 shows the polymerization conditions when forming the semiconductor layer
  • Table 2 shows the average capacity of 640 niobium solid electrolytic capacitors, the range of the upper and lower limits of the capacity, and the average value of ESR.
  • Example 9 The voltage limit value at the time of the first to sixth polymerizations was 10 V, the current limit value was 2.2 ⁇ A at the start of polymerization, and was increased at a rate of 1.98 ⁇ A per minute and adjusted to 121 ⁇ A after 60 minutes.
  • a solid electrolytic capacitor was produced in the same manner as in Example 1. Table 1 shows the polymerization conditions during the formation of the semiconductor layer, and Table 2 shows the average capacity of the capacitor, the range of the upper and lower limit values of the capacity, and the average value of ESR.
  • Comparative Examples 1 and 2 Using the sintered body of Example 1, a dielectric layer and a semiconductor layer were formed under the conditions described in Example 1 of JP-A-2005-244154 (Patent Document 1). A capacitor was created. This dielectric layer formation required 10 hours. However, the current value of the constant current diode (CRD) of the jig of Patent Document 1 was 60 ⁇ A on average in Comparative Example 1 and 120 ⁇ A on average in Comparative Example 2. Table 2 shows the average capacities of the capacitors produced in Comparative Examples 1 and 2, the range of the upper and lower limit values of the capacities, and the average value of ESR.
  • CCD constant current diode
  • Comparative Example 3 In Comparative Example 1, 10 jigs each having an average current value of a constant current diode (CRD) of 44 ⁇ A, an jig having an average of 82 ⁇ A, and an average of 101 ⁇ A were prepared. Initially, 10 jigs having an average of 44 ⁇ A were prepared. 640 sintered bodies similar to Example 1 were attached, a dielectric layer was formed under the conditions described in Example 1 of Patent Document 1, and then polymerized in the same manner as in Example 1. This dielectric layer formation required 10 hours.
  • CCD constant current diode
  • Example 2 In order to match the electric current value at the time of electrolytic polymerization in Example 1, the sintered body was removed from the jig after 15 minutes, and the jig was replaced with an average 82 ⁇ A jig and polymerized for 15 minutes, and then the sintered body was removed from the jig, and further the jig. Was replaced with an average of 101 ⁇ A and polymerized for 30 minutes (approximately 1 hour was required to replace the sintered body with each jig). After this polymerization was performed 6 times, a solid electrolytic capacitor was produced in the same manner as in Example 1. Table 2 shows the average capacitance of the capacitors, the range of the upper and lower limits of the capacitance, and the average value of ESR.
  • the capacitor produced by the method of the present invention has an extremely small capacitance deviation, and the capacitances of the capacitors of Examples 1 to 9 are in the range of 95 to 105% of the average capacitance. This is considered to be due to the small capacitance distribution width of the capacitor element obtained by the method according to the present invention.
  • ESR is smaller than Comparative Examples 1 and 2 in which the semiconductor layer is formed with a constant current.
  • Comparative Example 3 the current-limited anodic oxidation was not performed on the individual anode bodies as in the Examples, but the formation conditions of the semiconductor layer should be closer to the conditions of the Examples than Comparative Examples 1 and 2. is there.
  • the deviation of the capacitor capacity of Comparative Example 3 is larger than that of Comparative Examples 1 and 2. This is considered to be due to the result of mixing capacitor elements in Table 2 that were not reattached with sufficient positional accuracy when attaching and removing the sintered body to and from the jig repeatedly.

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Abstract

　本発明は、陽極体の表面に陽極酸化により誘電体層を形成するため、または陽極体の表面に形成された前記誘電体層上に半導体層を形成するための電解コンデンサ素子製造用冶具であって、（ｉ）絶縁基板上に電圧の制限値及び電流の制限値をそれぞれ設定可能な複数の電源回路と、（ii）前記複数の電源回路の各出力に電気的に接続された前記陽極体用の接続端子と、（iii）前記複数の電源回路に対し電圧の制限値を設定するための端子及び電流の制限値を設定するための端子とを有する陽極酸化及び電解重合を進行に合わせて適切な電流に設定できる電解コンデンサ素子製造用冶具、及び前記冶具を用いた電解コンデンサ素子の製造方法に関する。

Description

固体電解コンデンサ素子、その製造方法及びその製造用冶具
　本発明は、安定した容量出現率が達成される電解コンデンサ素子の製造方法、その電解コンデンサ素子製造用冶具、及び前記製造方法または冶具を用いて製造される電解コンデンサ素子に関する。
　固体電解コンデンサは、導電体（陽極体）を一方の電極とし、その電極の表層に形成した誘電体層とその上に設けられた他方の電極（半導体層）とから構成されている。高分子固体電解コンデンサを製造する際には、陽極体に化成により誘電体層と、電解重合により半導体層とを順次形成することが行われている。一般的には複数の陽極体を電気的に並列に接続し、それらをまとめて陽極酸化や電解重合の処理が行われる。
　複数の陽極体に半導体層を形成する場合、各陽極体が必ずしも均質ではなく、また半導体の形成速度も陽極体により異なることがあるため、各陽極体に流れる電流値が一定せず、極端な場合、１つの導電体が不良（ショート状態）となり、この陽極体に電流が集中し、他の陽極体には殆ど電流が流れなくなることがあった。そこで、本発明者らは、定電流源を有する回路によって、各化成済み陽極体に一定の電流で電解重合を行って半導体層を形成する方法を提案した（特許文献１；特開２００５－２４４１５４号公報（WO2005/006360））。
特開２００５－２４４１５４号公報
　一般に、陽極体を陽極酸化により誘電体を形成する際、高い電流密度で陽極酸化を開始した方が短時間で処理が完了する。一方、電流密度が高すぎると誘電体層に欠陥が生じやすくなる。このため、処理時間及び欠陥について許容できる範囲内で電流密度の上限と下限が決定される。
　陽極体は、上述のように同一種の陽極体であっても個々の陽極体は必ずしも均質ではなく、陽極酸化に対する特性にはある程度の偏差を有する。そのため、複数の陽極体を電気的に並列に接続し定電流源を有する回路を使用して、まとめて陽極酸化を行う場合でも個々の陽極体に均等に電流が流れるとは限らない。そこで、最も多くの電流が流れる陽極体が前記電流密度の上限を超えないように、複数の陽極体に流す合計の電流量を抑える必要がある。
　一方、化成処理時間は電流量が少なく陽極酸化の進行が遅い陽極体に合わせ決定されるので、前述のように複数の陽極体に流す合計の電流量を抑えると、処理時間がますます長くなる。
　陽極酸化及び電解重合では、それぞれの処理の進行段階により最適な電流量が異なる。化成処理（陽極酸化）では初期に大きな電流が流れ、最終段階では殆ど電流が流れなくなる。一方、電解重合（半導体層形成）では、大電流で行うと重合初期に細孔が閉塞しやすくなるため高い容量出現率が得にくく、小電流で行うと低抵抗な半導体層を得にくくＥＳＲ（等価直列抵抗）が高くなってしまう。
　本発明者らは、前記課題を解決するために鋭意検討した結果、個々の陽極体について電流を制限して陽極酸化を行うこと、好ましくは個々の陽極体について陽極酸化や電解重合の進行に合わせて適切な電流量に変えられるよう電圧及び電流の制限値を設定可能な電源回路を有する電解コンデンサ素子製造用冶具を用いることにより、容量分布が狭くＥＳＲの低いコンデンサ素子群が得られることを確認して本発明を完成した。
　すなわち、本発明は、以下のコンデンサ素子の製造方法、コンデンサ素子、及びコンデンサ素子製造用冶具を提供するものである。
［１］複数個の陽極体の表面に陽極酸化により誘電体層を同時に形成する工程、及び前記誘電体層上に半導体層を形成する工程を含む電解コンデンサ素子の製造方法であって、個々の陽極体について陽極酸化時の電流を制限して陽極酸化を行うことを特徴とする電解コンデンサ素子の製造方法。
［２］電流の制限値を誘電体層形成中に減少させる前項１に記載の電解コンデンサ素子の製造方法。
［３］個々の陽極体について陽極酸化時の電流を制限して行う陽極酸化が、（ｉ）絶縁基板上に電圧の制限値及び電流の制限値をそれぞれ設定可能な複数の電源回路と、（ii）前記複数の電源回路の各出力に電気的に接続された前記陽極体用の接続端子と、(iii) 前記複数の電源回路に対し電圧の制限値を設定するための端子及び電流の制限値を設定するための端子とを有する電解コンデンサ素子製造用冶具を用いて行われる前項１または２に記載の電解コンデンサ素子の製造方法。
［４］半導体層が電解重合により形成され、前記電解重合が誘電体層を形成した個々の陽極体について電流を制限して行われる前項１または３に記載の電解コンデンサ素子の製造方法。
［５］電解重合が、陽極体への通電手法により行われる前項４に記載の電解コンデンサ素子の製造方法。
［６］電解重合時の電流の制限値を、電解重合中に増加させる前項４または５に記載の電解コンデンサ素子の製造方法。
［７］誘電体層を形成した個々の陽極体について電流を制限して行う電解重合が、（ｉ）上に電圧の制限値及び電流の制限値をそれぞれ設定可能な複数の電源回路と、（ii）前記複数の電源回路の各出力に電気的に接続された前記陽極体用の接続端子と、（iii）前記複数の電源回路に対し電圧の制限値を設定するための端子及び電流の制限値を設定するための端子とを有する電解コンデンサ素子製造用冶具を用いて行われ、複数の電源回路のすべてが出力電流を制限している状態で、前記電源回路の出力電流の平均値が２０～２００μＡのとき、個々の電源回路の出力電流を前記平均値に対して９０～１１０％の範囲内に設定する前項４～６のいずれかに記載の電解コンデンサ素子の製造方法。
［８］陽極酸化と電解重合とが同一の冶具を用いて行われる前項３または７に記載の電解コンデンサ素子の製造方法。
［９］複数個が３００個以上である前項１～８のいずれかに記載の電解コンデンサ素子の製造方法。
［１０］前項１～９のいずれかに記載の方法で電解コンデンサ素子を製造し、１つまたは複数の前記コンデンサ素子の陽極体を陽極端子に、半導体層を陰極端子にそれぞれ電気的に接続し、次いで樹脂外装する電解コンデンサの製造方法。
［１１］前項７の方法で得られる３００個以上の、誘電体層を同時に形成された電解コンデンサ素子で構成された電解コンデンサ素子群であって、個々の前記コンデンサ素子の容量が、前記複数のコンデンサ素子の容量の平均値の９０～１１０％の範囲内にある電解コンデンサ素子群。
［１２］前項１１のコンデンサ素子群の１つまたは複数個のコンデンサ素子を含む電解コンデンサからなる電解コンデンサ群。
［１３］陽極体の表面に陽極酸化により誘電体層を形成するための電解コンデンサ素子製造用冶具であって、（ｉ）絶縁基板上に電圧の制限値及び電め、及び／または陽極体の表面に形成された前記誘電体層上に半導体層を形成するた流の制限値をそれぞれ設定可能な複数の電源回路と、（ii）前記複数の電源回路の各出力に電気的に接続された前記陽極体用の接続端子と、（iii）前記複数の電源回路に対し電圧の制限値を設定するための端子及び電流の制限値を設定するための端子とを有することを特徴とする電解コンデンサ素子製造用冶具。
［１４］すべての電源回路が出力電流を制限している状態で、前記電源回路の出力電流の平均値が０．４～２ｍＡのとき、個々の回路の出力電流が前記平均値に対して最大１１０％、最小９０％の範囲内である前項１３に記載の陽極体の表面に陽極酸化により誘電体層を形成するための電解コンデンサ素子製造用冶具。
［１５］すべての電源回路が出力電流を制限している状態で、前記電源回路の出力電流の平均値が２０～２００μＡのとき、個々の回路の出力電流が前記平均値に対して最大１１０％、最小９０％の範囲内である前項１３に記載の陽極体の表面に形成された誘電体層上に半導体層を形成するための電解コンデンサ素子製造用冶具。
［１６］前記電圧または電流の制限値を、誘電体層を形成中または半導体層を形成中に変えられる前項１３～１５のいずれかに記載の電解コンデンサ素子製造用冶具。
［１７］電源回路が、電流の制限値を設定する端子に印加する電圧により電流の制限値を連続的に変えられる電源回路である前項１６に記載の電解コンデンサ素子製造用冶具。
［１８］複数の電源回路が、１０～３３０個の回路である前項１３～１７のいずれかに記載の電解コンデンサ素子製造用冶具。
［１９］個々の電源回路が発熱部品を有し、絶縁基板の表裏両面に前記発熱部品が配置され、絶縁基板表側の発熱部品のある位置の裏側に、前記表側の発熱部品と同一種の発熱部品が配置されている前項１３～１８のいずれかに記載の電解コンデンサ素子製造用冶具。
［２０］発熱部品がトランジスタまたは抵抗器である前項１９に記載の電解コンデンサ素子製造用冶具。
［２１］電源回路が、ディスクリート回路で構成される前項１９または２０に記載の電解コンデンサ素子製造用冶具。
［２２］個々の電源回路がＰＮＰトランジスタを有し、前記トランジスタのエミッタが抵抗器を介して電流の最大値を設定するための端子に電気的に接続され、前記トランジスタのベースが電圧の最大値を設定するための端子に電気的に接続され、前記トランジスタのコレクタを出力とする回路である前項１３～２０のいずれかに記載の電解コンデンサ素子製造用冶具。
　本発明によれば、コンデンサ製造工程の中で時間を要する誘電体層の形成（化成処理）時間を短縮でき、化成処理や電解重合の段階に応じて最適な電流量を選択できるので、容量分布が狭くＥＳＲの低いコンデンサ素子群を得ることができる。
本発明のコンデンサ素子製造用冶具例の表面図（Ａ）及び裏面図（Ｂ）である。 （Ａ）及び（Ｂ）は、各々本発明のコンデンサ素子製造用冶具内の電源回路例である。 図２（Ａ）の電源回路と本発明のコンデンサ素子製造用冶具の接続例である。
　複数個の陽極体の表面に、同時に陽極酸化により誘電体層を形成し、前記誘電体層上に半導体層を形成する本発明のコンデンサ素子の製造方法及びコンデンサ素子製造用冶具について、以下に詳しく説明する。
［陽極体］
　本発明に使用される陽極体（導電体）の例としては、金属、無機半導体、有機半導体、カーボン、これらの少なくとも１種の混合物、それらの表層に導電体を積層した積層体が挙げられる。これらの中でも、陽極体自身を陽極酸化することにより誘電体層が形成できることから弁作用金属または弁作用金属の導電性酸化物が好ましく、さらに表面積の大きい誘電体層が得られることから細孔を有する陽極体が好ましい。このような陽極体としては、例えばタンタル、ニオブ、一酸化ニオブ、チタンなどの焼結体が挙げられる。また、陽極体は、後述するコンデンサ製造用冶具に接続するためのリード線を有するものが好ましい。
［誘電体層の形成］
　本発明では、複数個の陽極体の各々について陽極酸化時の電流を制限して陽極酸化を行うことにより陽極体表面に誘電体層を形成する。このようにすることにより、複数の陽極体を電気的に並列に接続し、まとめて陽極酸化を行う特許文献１の場合に比べ、各陽極体の陽極酸化を一層均一に進行させることができる。そのため特定の陽極体に電流が集中することが避けられるので電流密度を高くでき、また逆に、特定の陽極体に電流が流れにくく陽極酸化が遅れることも防ぐことができ、陽極酸化を短時間で完了させることができる。
　陽極酸化の終了点は、定電流で陽極酸化を開始し、電圧が予め設定した化成電圧（陽極酸化電圧の最大値）に達したところで定電圧で陽極酸化を継続し、電流量がある一定値まで減少したところとするのが一般的である。
　しかし、陽極体の欠陥などが原因で正常に陽極酸化ができない陽極体、例えば、電流量が減少しない陽極体が混入していると、過剰に陽極酸化を行うことになる。これを避けるには、前記定電圧での陽極酸化の際、化成電圧が維持できる範囲で電流の制限値を誘電体層形成中に減少させることが好ましい。
　このような陽極酸化は、例えば後述するコンデンサ素子製造用冶具を用いることにより行うことができる。
　特に、同時処理する陽極体数が多い場合（例えば、３００個以上）、不良な陽極体が混入する確率が高くなるので、上記方法が好ましく使用できる。
　このように誘電体層を形成することにより、正常に陽極酸化ができた陽極体では誘電体層が均質となり、容量の偏差の少ないコンデンサ素子が得られる。
［半導体層の形成］
　固体電解コンデンサの他方の電極である半導体層は、一般に二酸化マンガンなどの無機半導体やドーパントをドープした導電性高分子などの有機半導体により構成できるが、本発明では、特に低いＥＳＲ（等価直列抵抗）を得るために、誘電体層を有する陽極体上で重合を行い導電性高分子層を形成して半導体層とする。
　前記重合は、化学重合法、外部電極による電解重合法、陽極体への通電手法による電解重合法、またはそれらの組み合わせにより行うことができるが、これらの内、電解重合では、誘電体層を形成した個々の陽極体ごとに通電電流を制限して電解重合を行うことにより再現性良く安定した導電性高分子層を形成することができる。
　特に、陽極体への通電手法による電解重合では、誘電体層形成時に用いたコンデンサ製造用冶具をそのまま陽極体へ通電するための冶具として用いることができる。
　電解重合を行う際には、電解重合初期では小さな電流で重合し、その後は電流量を増加して重合をすることが好ましい。電流量の増加は、段階的に行っても良く、連続的に行ってもよい。
　前記電流量は、陽極体の種類や半導体層として用いる材料により異なる。電流量を設定する際の目安としては、例えば、電解重合初期では陽極体中の細孔の表面に半導体層が形成されないまま細孔が閉塞しない程度の電流量、すなわち容量出現率が低下しない範囲の電流量とすればよい。また、増加させる電流量としては、半導体層が陽極体外表面での異常成長をしない程度に、すなわち許容される外表面の寸法精度を満たす電流量まで増加させることができる。
　上記範囲で電解重合を行うことにより、高い容量出現率で低ＥＳＲのコンデンサ素子を得ることができる。
［冶具］
　本発明のコンデンサ製造用冶具は、絶縁基板上に電圧の制限値及び電流の制限値をそれぞれ設定可能な電源回路を複数（処理する陽極体に対応する数）有し、前記複数の電源回路の各出力に、前記陽極体用の接続端子（以下、陽極体接続端子と言うことがある。）が電気的に接続されており、前記複数の電源回路に対し、電圧の制限値を設定するための端子（以下、電圧制限端子と言うことがある。）及び電流の制限値を設定するための端子（以下、電流設定端子と言うことがある。）を有するものである。
　以下、本発明のコンデンサ製造用冶具の例を図１を参照して説明するが、本発明はこの例に限定されるものではない。
　図１はコンデンサ製造用冶具例の表面図（Ａ）及び裏面図（Ｂ）である。このコンデンサ製造用冶具（１）では、横長の絶縁基板の両面に、トランジスタ（２）と抵抗器（３）から構成された６４組（表裏各３２組）の電源回路が配置されている。また、両端に、端子を有し、一方が電流制限端子（４）、他方が電圧制限端子（５）となっている。表裏の電流制限端子（４）及び電圧制限端子（５）はそれぞれスルーホール（６）を介して電気的に接続されている。
　図１中、７はリード線を有する陽極体のリード線を接続するための陽極体接続端子である。その形状は陽極体の形状に合わせ適宜変更することができる。
　図１のコンデンサ製造用冶具に用いる個々の電源回路の例を図２に示す。図２（Ａ）は、ＰＮＰトランジスタ（２０）を有し、前記トランジスタのエミッタ（Ｅ）が抵抗器（３）を介して電流制限端子（４）に、前記トランジスタのベース（Ｂ）が電圧制限端子（５）にそれぞれ電気的に接続され、前記トランジスタのコレクタ（Ｃ）を出力とする回路である。
　図２（Ａ）の電源回路と図１のコンデンサ製造用冶具とは、図３に示すように接続される。
　電圧制限端子（５）と化成槽または重合槽（８）の陰極板（９）との間に印加する電圧により陽極体（１０）に印加される最大電圧の制限値を設定できる。電圧制限端子（５）と化成槽または重合槽（８）の陰極板（１０）との間に印加する電圧がほぼ陽極体（１０）に印加される最大電圧になる。
　また、電流制限端子（４）と電圧制限端子（５）との間に印加する電圧により陽極体（１０）に流すことができる最大電流の制限値を設定できる。
　最大電流の制限値は、ほぼ、電流制限端子（４）と電圧制限端子（５）との間に印加する電圧、トランジスタのベース－エミッタ間電圧（Ｖｂｅ）及び抵抗器の抵抗値により下記式で示される。
Figure JPOXMLDOC01-appb-M000001
 　Ｖｂｅ（トランジスタのベース－エミッタ間電圧）は、一般には０．５～０．８Ｖ前後である。
　本発明のコンデンサ製造用冶具に用いる回路は、図２（Ａ）に示すものに限られず、例えば同様の機能を有する、最大電流の制限値が電流制限端子と電圧制限端子との間に印加する電圧に比例する図２（Ｂ）に示す回路を用いることができる。
　上記のように電圧制限端子または電流制限端子に印加する電圧を変えることにより、誘電体層を形成中または半導体層を形成中であっても電圧または電流の制限値を変えることができる。また、電圧制限端子または電流制限端子に印加する電圧を連続的に変えれば、電圧または電流の制限値を連続的に変えることができる。
　本発明のコンデンサ製造用冶具を用いて、容量偏差の少ない均質な誘電体層を得るためには、すべての電源回路が出力電流を制限している状態で、前記電源回路の出力電流の平均値が０．４～２ｍＡのとき、個々の回路の出力電流を前記平均値に対して好ましくは最大１１０％、最小９０％の範囲内となるように、より好ましくは最大１０５％、最小９５％の範囲内となるように設定する。
　本発明のコンデンサ製造用冶具を用いて、容量及びＥＳＲの偏差の少ない均質な半導体層を得るためには、より小電流の領域で上記同様に電流偏差を少なくすることが好ましい。すなわち、すべての電源回路が出力電流を制限している状態で、前記電源回路の出力電流の平均値が２０～２００μＡのとき、個々の回路の出力電流が前記平均値に対して好ましくは最大１１０％、最小９０％の範囲内となるように、より好ましくは最大１０５％、最小９５％の範囲内となるように設定する。
　図２（Ａ）及び（Ｂ）の回路の場合、誤差の少ない抵抗器（例えば、誤差１％）を使用することにより上記電流量の偏差を抑えることができる。
　このようにして製造する場合には、同時に製造される３００個以上のコンデンサ素子で構成されるコンデンサ素子群中の個々の前記コンデンサ素子の容量を、前記３００個以上のコンデンサ素子の容量の平均値の９０～１１０％の範囲内に収めることが可能となる。
　また、前記コンデンサ素子群の１つまたは複数個のコンデンサ素子で構成した電解コンデンサからなる電解コンデンサ群でも前記同様の容量ばらつきのない精度のよいコンデンサが得られる。
　本発明の電解コンデンサ素子製造用冶具では、絶縁基板の幅（図１の長手方向の長さ）が長い程、一枚の冶具で多くの素子を処理できる。
　一方、冶具の高い寸法精度を維持するためには絶縁基板の幅は短い方がよい。特に、反り（図１で紙面の手前－奥方向の歪み）が少なければ、一定の大きさの化成槽または重合槽に複数枚の冶具を並べて設置する際、冶具間の間隔を詰めて設置しても陽極体間の間隔を一定に維持でき、１回で処理できる陽極体数を多くできる。
　冶具の材質として入手しやすいガラスエポキシ基板などを用いる場合は、幅は１０～５０ｃｍが好ましく、２０～４０ｃｍがより好ましい。
　また、隣接する陽極体接続端子間の距離は、接続する陽極体の幅よりも大きければよい。ただし、陽極体を処理液から引き上げた時に液橋ができない程度に間隔を広くした方が、液橋を除く工程が省略できるので好ましい。通常、陽極体の幅は１ｍｍ程度から１０ｍｍ程度であるので、陽極体接続端子間の距離を１．２５～１２ｍｍとすることが好ましい。
　上記の冶具幅、陽極体幅及び陽極体接続端子間の距離を考慮すると、本発明の電解コンデンサ素子製造用冶具１枚あたりの電源回路数を１０～３３０個とすることが好ましい。
　電源回路数が多い場合や、大きな電流で陽極酸化を開始する場合には、電源回路に使用される部品により発熱が生じやすい。この発熱により絶縁基板が不均一に加熱されると、部分的な熱膨張の差により絶縁基板に歪みを生じることがある。特に、基板の表裏の温度差により反りが生じやすい。
　そこで、この絶縁基板の反りを防ぎ、高い寸法精度を得たい場合は、基板の表裏の温度差を少なくするように発熱部品を配置することが好ましい。このためには、例えば絶縁基板の表裏両面に発熱部品を配置し、絶縁基板表側の発熱部品のある位置の裏側に、前記表側の発熱部品と同一種の発熱部品を配置すればよい。
　通常、発熱部品は、電源回路で消費される電力の大半（５０％以上）を消費する可能性のある部品である。図２（Ａ）の回路における発熱部品は、トランジスタ及び抵抗器である。
　また、発熱部品は、電解コンデンサ素子製造用冶具の一部分のみが高温とならないようにできるだけ基板上に分散して配置することが好ましい。発熱部品を分散して配置するためには、電源回路としてディスクリート回路を用いることが好ましい。
［コンデンサ素子及びコンデンサ］
　上記方法により、陽極体上に誘電体層、半導体層を順次形成したものをそのままコンデンサ素子としても良いが、好ましくは半導体層の上にコンデンサの外部引き出しリード（例えば、リードフレーム）との電気的接触をよくするために導電体層を形成しコンデンサ素子とする。例えば、導電体層としてカーボン層及び銀層を前記半導体層上に順次積層しコンデンサ素子を得る。
　このコンデンサ素子の１つまたは複数の陽極を陽極端子に、導電体層を陰極端子にそれぞれ電気的に接続し、次いで樹脂外装することにより電解コンデンサが得られる。
　以下、本発明を実施例及び比較例を挙げてさらに具体例に説明するが、以下の例により本発明は限定されるものではない。
実施例１：
１．陽極体の作製
　ニオブインゴットの水素脆性を利用して粉砕したニオブ一次粉（平均粒径０．２８μｍ）を造粒し平均粒径１３３μｍのニオブ粉（このニオブ粉は微粉であるため自然酸化され酸素が１１００００ｐｐｍ存在する。）を得た。次に４５０℃の窒素雰囲気中に放置しさらに７００℃のアルゴン中に放置することにより、窒化量９０００ｐｐｍの一部窒化したニオブ粉（ＣＶ値３１００００μＦ・Ｖ／ｇ）を得た。
　このニオブ粉を０．２９ｍｍφのニオブ線と共に成形した後、１２７０℃で焼結することにより、大きさ２．３×１．７×１．０ｍｍの焼結体（陽極体）を作製した。なお、ニオブのリード線は、焼結体内部に１．３ｍｍ埋め込まれ、外表面に１０ｍｍ出るように、１．７×１．０ｍｍの面に植設されている。
２．電解コンデンサ素子製造用冶具
　図１に示した電解コンデンサ素子製造用冶具（１）を用いた。大きさは１９４．０×３３．０ｍｍ、厚さ１．６ｍｍの銅張ガラスエポキシ基板であり、長手方向左右に８×１０ｍｍの切り欠け部があり、切り欠け部上側８×２３ｍｍに電極となる２つの端子部（片方を電流制限端子（４）、他方を電圧制限端子（５）とした。）が設けられている。左右２箇所の前記端子部は、端子部に有るスルーホール（６）により同面積の裏面の端子部と電気的に接続している。
　前記基板には、表裏３２組ずつ合計６４組の２０ｋΩの抵抗器（誤差１％）（３）とトランジスタ２ＳＡ２１５４ＧＲ（２）、及び片面（表面）にプレシデップ社製ＰＣＤレセプタクル３９９シリーズ丸ピンＤＩＰソケット２．５４ｍｍピッチ６４ピン連結ソケット（陽極体接続端子（７））が１個実装されている。連結ソケットは６４本のリード線が定寸位置で同一方向に約９０度曲げられ、基板下部につくられた６４個のスルーホールに挿入され半田で機械的に基板に固着されている。
　１個の抵抗と１個のトランジスタのエミッタが接続され、同トランジスタのコレクタが陽極体接続端子の１個のソケットに配線されている。前記抵抗のもう片側は、電圧制限端子に接続されている。一方、すべてのトランジスタのベースは電圧制限端子に接続されている。
３．コンデンサ素子の作製
　陽極体接続端子に６４個の焼結体（後述する半導体層形成時の溶液の這い上がり防止のため、リード線には内径０．２４ｍｍ、外径０．８０ｍｍ、厚さ０．１０ｍｍのテトラフルオロエチレン製のワッシャーが焼結体から０．１５ｍｍ離れた位置に挿入されている。）のリード線を差込み、焼結体の高さと方向を揃えた。このような冶具を１０枚用意し、別途準備したハンドリングフレーム（以下、ＨＦと略すことがある。）の冶具差込口に挿入した。
　なお、ハンドリングフレーム（ＨＦ）は冶具の左右端子部（電流制限端子（４）及び電圧制限端子（５））を差し込むソケットを有し、差し込むと、冶具１０枚が８ｍｍピッチ間隔で平行垂直に立てられる枠である。
　ＨＦにより、６４０個の焼結体を方向を揃えて等間隔で配置した。次に、図３に示した接続となるように、別途用意した１％燐酸水溶液が入った金属製（ＳＵＳ３０４製）の容器（図３中の陰極板の役割を兼用する。）に所定の高さとなるようＨＦを配置し、電圧制限端子（５）と金属製容器（陰極板）（９）との間に８．３Ｖを印加し、電流制限値が２．１ｍＡとなるように電流制限端子（４）と電圧制限端子（５）との間に電圧を印加した。
　溶液温度６５℃で８時間陽極酸化し、焼結体細孔と表面及びリード線の所定部に誘電体層を形成した。陽極酸化中、４時間後から８時間にかけて電流制限値を１時間当たり０．５ｍＡの割合で連続的に減少させた。
　水洗乾燥後、焼結体を２０質量％エチレンジオキシチオフェンエタノール溶液に浸漬した後、別途用意した０．４質量％エチレンジオキシチオフェン及び０．６質量％アントラキノンスルホン酸を投入した水３０質量部とエチレングリコール７０質量部からなる溶媒が入ったＳＵＳ３０３容器にＨＦを所定の高さに配置し、２０℃で１時間電解重合した。電解重合中、電圧制限値及び電流制限値を最初の１５分間（０～１５分）は１０Ｖ及び４４μＡ、次の１５分間（１５～３０分）は１０Ｖ及び８２μＡ、その後３０分間（３０～６０分）は１０１μＡに調整した。この重合操作を６回繰り返し誘電体層上の所定部位に導電性高分子からなる半導体層を形成した。次いで、再化成し、焼結体の誘電体層を修復した。再化成は前記陽極酸化時と同じ溶液を用いて、制限電圧６．３Ｖ、制限電流０．１ｍＡで１５分間行った。さらに、半導体層上にカーボンペーストと銀ペーストを順次積層し導電体層を設けてコンデンサ素子を作成した。次に、リードフレームにコンデンサ素子を載置し、リードフレームの陽極端子にコンデンサ素子の陽極リードを、リードフレームの陰極端子にコンデンサ素子の導電体層をそれぞれ接続し、トランスファー封止、エージングを行い、大きさ３．５×２．８×１．８ｍｍ、定格２．５Ｖ、容量３３０μＦのニオブ固体電解コンデンサを６４０個作製した。表１に半導体層形成時の電解重合条件を、表２に６００個のコンデンサの平均容量と容量の上下限値の範囲、及びＥＳＲの平均値を示す。
実施例２：
　２～６回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び１０１μＡに調整したほかは実施例１と同様にしてニオブ固体電解コンデンサを作製した。半導体層形成時の重合条件を表１に、コンデンサの平均容量、容量の上下限値の範囲、及びＥＳＲの平均値を表２に示す。
実施例３：
　２～６回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び８２μＡに調整したほかは実施例１と同様にして固体電解コンデンサを作製した。半導体層形成時の重合条件を表１に、コンデンサの平均容量、容量の上下限値の範囲、及びＥＳＲの平均値を表２に示す。
実施例４：
　２～６回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び４４μＡに調整したほかは実施例１と同様にして固体電解コンデンサを作製した。半導体層形成時の重合条件を表１に、コンデンサの平均容量、容量の上下限値の範囲、及びＥＳＲの平均値を表２に示す。
実施例５：
　１回目の重合時の電圧制限値及び電流制限値を、最初の１０分までは１０Ｖ及び２５μＡ、１０～２０分は１０Ｖ及び４４μＡ、２０～３０分は１０Ｖ及び６３μＡ、３０～４０分は１０Ｖ及び８２μＡ、４０～５０分は１０Ｖ及び１０１μＡ、５０～６０分は１２１μＡに調整し、２回目～６回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び８２μＡに調整したほかは実施例１と同様にして固体電解コンデンサを作製した。半導体層形成時の重合条件を表１に、コンデンサの平均容量、容量の上下限値の範囲、及びＥＳＲの平均値を表２に示す。
実施例６：
　１回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び２５μＡ、２回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び４４μＡ、３回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び６３μＡ、４回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び８２μＡ、５回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び１０１μＡ、６回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び１１２μＡに調整したほかは実施例１と同様にして固体電解コンデンサを作製した。半導体層形成時の重合条件を表１に、コンデンサの平均容量、容量の上下限値の範囲、及びＥＳＲの平均値を表２に示す。
実施例７：
　１回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び２５μＡ、２回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び４４μＡ、３回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び８２μＡ、４回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び６３μＡ、５回目及び６回目の重合時の電圧制限値及び電流制限値を１０Ｖ及び１２１μＡに調整したほかは実施例１と同様にして固体電解コンデンサを作製した。半導体層形成時の重合条件を表１に、コンデンサの平均容量、容量の上下限値の範囲及びＥＳＲの平均値を表２に示す。
実施例８：
　１回目の重合時の電圧制限値及び電流制限値を最初の３０分までは１３Ｖ及び８２μＡ、３０～６０分は１０Ｖ及び１０１μＡ、２回目の重合時の電圧制限値及び電流制限値を１３Ｖ及び８２μＡ、３～６回目の重合時の電圧制限値及び電流制限値を１３Ｖ及び１０１μＡに調整したほかは実施例１と同様にして固体電解コンデンサを作製した。半導体層形成時の重合条件を表１に、６４０個のニオブ固体電解コンデンサの平均容量、容量の上下限値の範囲及びＥＳＲの平均値を表２に示す。
実施例９：
　１～６回目の重合時の電圧制限値を１０Ｖ、電流制限値を重合開始時は２．２μＡとし、毎分１．９８μＡの割合で増加させ６０分後に１２１μＡになるように調整したほかは実施例１と同様にして固体電解コンデンサを作製した。半導体層形成時の重合条件を表１に、コンデンサの平均容量、容量の上下限値の範囲、及びＥＳＲの平均値を表２に示す。
Figure JPOXMLDOC01-appb-T000002
比較例１～２：
　実施例１の焼結体を用い、特開２００５－２４４１５４号（特許文献１）の実施例１に記載の条件で誘電体層及び半導体層を形成し、上記実施例１と同様にして固体電解コンデンサを作成した。この誘電体層形成には１０時間を要した。ただし、特許文献１の冶具の定電流ダイオ－ド（ＣＲＤ）の電流値を、比較例１では平均６０μＡ、比較例２では平均１２０μＡとした。比較例１及び比較例２で作製したコンデンサの平均容量、容量の上下限値の範囲、及びＥＳＲの平均値を表２に示す。
比較例３：
　比較例１で定電流ダイオ－ド（ＣＲＤ）の電流値を平均４４μＡとした冶具、平均８２μＡとした冶具、平均１０１μＡとした冶具を各々１０枚用意し、最初は、平均４４μＡの冶具１０枚に実施例１と同様の焼結体６４０個を取り付け、特許文献１の実施例１に記載の条件で誘電体層を形成後、実施例１と同様にして重合した。この誘電体層形成には１０時間を要した。実施例１の電解重合時の電流値に合わせるため１５分後に焼結体を冶具から外し、平均８２μＡの冶具に付け替えて１５分間重合を行った後、焼結体をこの冶具から外し、さらに冶具を平均１０１μＡのものに付け替えて３０分間重合した（焼結体を各冶具に付け替えるのに、おおよそ１時間要した。）。この重合を６回行った後、実施例１と同様にして固体電解コンデンサを作製した。コンデンサの平均容量、容量の上下限値の範囲、及びＥＳＲの平均値を表２に示す。
Figure JPOXMLDOC01-appb-T000003
　表２から明らかな通り、本発明の方法により作製したコンデンサは容量偏差が極端に小さく、実施例１～９のコンデンサの容量は平均容量の９５～１０５％の範囲内となっている。これは、本発明による方法で得られたコンデンサ素子の容量分布幅が小さいことによると考えられる。
　また、ＥＳＲも一定の電流で半導体層を形成した比較例１及び２よりも小さくなっている。
　比較例３は、実施例のように個々の陽極体について電流制限した陽極酸化を行わなかったものではあるが、半導体層の形成条件は比較例１～２よりも実施例の条件に近いはずである。しかし、比較例３のコンデンサ容量の偏差は比較例１及び２より大きくなっている。これは、冶具への焼結体取り付け、取り外しを繰り返す際に、十分な位置精度で再取り付けが行われなかったコンデンサ素子が表２のコンデンサに混入した結果によると考えられる。
１　コンデンサ製造用冶具
２，２０　トランジスタ
３　抵抗器
４　電流制限端子
５　電圧制限端子
６　スルーホール
７　陽極体接続端子
８　化成槽または重合槽
９　陰極板
１０　陽極体
Ｂ　トランジスタのベース
Ｅ　トランジスタのエミッタ
Ｃ　トランジスタのコレクタ

Claims (22)

  1. 　複数個の陽極体の表面に陽極酸化により誘電体層を同時に形成する工程、及び前記誘電体層上に半導体層を形成する工程を含む電解コンデンサ素子の製造方法であって、個々の陽極体について陽極酸化時の電流を制限して陽極酸化を行うことを特徴とする電解コンデンサ素子の製造方法。
  2. 　電流の制限値を誘電体層形成中に減少させる請求項１に記載の電解コンデンサ素子の製造方法。
  3. 　個々の陽極体について陽極酸化時の電流を制限して行う陽極酸化が、（ｉ）絶縁基板上に電圧の制限値及び電流の制限値をそれぞれ設定可能な複数の電源回路と、（ii）前記複数の電源回路の各出力に電気的に接続された前記陽極体用の接続端子と、（iii）前記複数の電源回路に対し電圧の制限値を設定するための端子及び電流の制限値を設定するための端子とを有する電解コンデンサ素子製造用冶具を用いて行われる請求項１または２に記載の電解コンデンサ素子の製造方法。
  4. 　半導体層が電解重合により形成され、前記電解重合が誘電体層を形成した個々の陽極体について電流を制限して行われる請求項１または３に記載の電解コンデンサ素子の製造方法。
  5. 　電解重合が、陽極体への通電手法により行われる請求項４に記載の電解コンデンサ素子の製造方法。
  6. 　電解重合時の電流の制限値を、電解重合中に増加させる請求項４または５に記載の電解コンデンサ素子の製造方法。
  7. 　誘電体層を形成した個々の陽極体について電流を制限して行う電解重合が、（ｉ）絶縁基板上に電圧の制限値及び電流の制限値をそれぞれ設定可能な複数の電源回路と、（ii）前記複数の電源回路の各出力に電気的に接続された前記陽極体用の接続端子と、（iii）前記複数の電源回路に対し電圧の制限値を設定するための端子及び電流の制限値を設定するための端子とを有する電解コンデンサ素子製造用冶具を用いて行われ、複数の電源回路のすべてが出力電流を制限している状態で、前記電源回路の出力電流の平均値が２０～２００μＡのとき、個々の電源回路の出力電流を前記平均値に対して９０～１１０％の範囲内に設定する請求項４に記載の電解コンデンサ素子の製造方法。
  8. 　陽極酸化と電解重合とが同一の冶具を用いて行われる請求項３または７に記載の電解コンデンサ素子の製造方法。
  9. 　複数個が３００個以上である請求項１に記載の電解コンデンサ素子の製造方法。
  10. 　請求項１～９のいずれかに記載の方法で製造した、１つまたは複数の電解コンデンサ素子の陽極体を陽極端子に、半導体層を陰極端子に、それぞれ電気的に接続し、次いで樹脂外装する電解コンデンサの製造方法。
  11. 　請求項７の方法で得られる３００個以上の、誘電体層を同時に形成された電解コンデンサ素子で構成された電解コンデンサ素子群であって、個々の前記コンデンサ素子の容量が、前記複数のコンデンサ素子の容量の平均値の９０～１１０％の範囲内にある電解コンデンサ素子群。
  12. 　請求項１１のコンデンサ素子群の１つまたは複数個のコンデンサ素子を含む電解コンデンサからなる電解コンデンサ群。
  13. 　陽極体の表面に陽極酸化により誘電体層を形成するため、及び／または陽極体の表面に形成された前記誘電体層上に半導体層を形成するための電解コンデンサ素子製造用冶具であって、（ｉ）絶縁基板上に電圧の制限値及び電流の制限値をそれぞれ設定可能な複数の電源回路と、（ii）前記複数の電源回路の各出力に電気的に接続された前記陽極体用の接続端子と、（iii）前記複数の電源回路に対し電圧の制限値を設定するための端子及び電流の制限値を設定するための端子とを有することを特徴とする電解コンデンサ素子製造用冶具。
  14. 　すべての電源回路が出力電流を制限している状態で、前記電源回路の出力電流の平均値が０．４～２ｍＡのとき、個々の回路の出力電流が前記平均値に対して最大１１０％、最小９０％の範囲内である請求項１３に記載の陽極体の表面に陽極酸化により誘電体層を形成するための電解コンデンサ素子製造用冶具。
  15. 　すべての電源回路が出力電流を制限している状態で、前記電源回路の出力電流の平均値が２０～２００μＡのとき、個々の回路の出力電流が前記平均値に対して最大１１０％、最小９０％の範囲内である請求項１３に記載の陽極体の表面に形成された誘電体層上に半導体層を形成するための電解コンデンサ素子製造用冶具。
  16. 　前記電圧または電流の制限値を、誘電体層形成中または半導体層形成中に変えられる請求項１３～１５のいずれかに記載の電解コンデンサ素子製造用冶具。
  17. 　電源回路が、電流の制限値を設定する端子に印加する電圧により電流の制限値を連続的に変えられる電源回路である請求項１６に記載の電解コンデンサ素子製造用冶具。
  18. 　複数の電源回路が、１０～３３０個の回路である請求項１３に記載の電解コンデンサ素子製造用冶具。
  19. 　個々の電源回路が発熱部品を有し、絶縁基板の表裏両面に前記発熱部品が配置され、絶縁基板表側の発熱部品のある位置の裏側に、前記表側の発熱部品と同一種の発熱部品が配置されている請求項１３に記載の電解コンデンサ素子製造用冶具。
  20. 　発熱部品がトランジスタまたは抵抗器である請求項１９に記載の電解コンデンサ素子製造用冶具。
  21. 　電源回路が、ディスクリート回路で構成される請求項１９または２０に記載の電解コンデンサ素子製造用冶具。
  22. 　個々の電源回路がＰＮＰトランジスタを有し、前記トランジスタのエミッタが抵抗器を介して電流の最大値を設定するための端子に電気的に接続され、前記トランジスタのベースが電圧の最大値を設定するための端子に電気的に接続され、前記トランジスタのコレクタを出力とする回路である請求項１３に記載の電解コンデンサ素子製造用冶具。
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