WO2010089856A1 - Ｔｆｔアレイ検査方法およびｔｆｔアレイ検査装置 - Google Patents

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WO2010089856A1
WO2010089856A1 PCT/JP2009/051855 JP2009051855W WO2010089856A1 WO 2010089856 A1 WO2010089856 A1 WO 2010089856A1 JP 2009051855 W JP2009051855 W JP 2009051855W WO 2010089856 A1 WO2010089856 A1 WO 2010089856A1
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voltage
pixel
tft
tft array
gate
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隆治 西原
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株式会社島津製作所
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    • G—PHYSICS
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    • G—PHYSICS
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix

Definitions

  • the present invention relates to a TFT array inspection process performed in a manufacturing process of a liquid crystal substrate or the like, and more particularly, to a TFT array drive when performing a TFT array inspection.
  • a TFT array inspection process is included in the manufacturing process, and the TFT array is inspected for defects in this TFT array inspection process.
  • the TFT array is used as a switching element for selecting a pixel (pixel electrode) of a liquid crystal display device, for example.
  • a substrate including a TFT array for example, a plurality of gate lines functioning as scanning lines are arranged in parallel, and a plurality of source lines described as signal lines are arranged orthogonal to the gate lines.
  • a TFT thin film transistor
  • a pixel (pixel electrode) is connected to the TFT.
  • the liquid crystal display device is configured by sandwiching a liquid crystal layer between a substrate provided with the above TFT array and a counter substrate, and a pixel capacitor is formed between the counter electrode and the pixel electrode provided in the counter substrate.
  • an additional capacitor (Cs) is connected to the pixel electrode.
  • One of the additional capacitors (Cs) is connected to the pixel electrode, and the other is connected to the common line or the gate line.
  • a TFT array configured to be connected to the common line is called a Cs on Com TFT array
  • a TFT array configured to be connected to the gate line is called a Cs on Gate TFT array.
  • a pixel due to a disconnection of a scanning line (gate line) or a signal line (source line), a short circuit between the scanning line (gate line) and the signal line (source line), or a defective TFT characteristic for driving the pixel (pixel).
  • the counter electrode is grounded, a DC voltage of, for example, ⁇ 15V to + 15V is applied to all or part of the gate line at a predetermined interval, and an inspection signal is applied to all or part of the source line. Is performed by applying. (For example, the prior art of patent document 1.)
  • the TFT array inspection apparatus can detect a defect by inputting a driving signal for inspection to the TFT array and detecting the voltage state at that time. Further, the defect detection of the TFT array may be performed by observing the display state of the liquid crystal.
  • the liquid crystal layer and the counter electrode are By attaching the provided inspection jig to the TFT array substrate, it is possible to inspect in the state of a semi-finished product that does not reach the liquid crystal display device.
  • TFT array may have various defects during its manufacturing process. 19 to 21 are equivalent circuits of a TFT array for explaining a defect example.
  • FIG. 19 is a diagram for explaining a defect generated in each element portion constituting the TFT array.
  • a short-circuit defect SD short
  • a short-circuit defect GD short
  • a short circuit defect D-Csshort
  • adjacent defect a defect between adjacent pixels in the horizontal direction (referred to as horizontal PP), a defect between adjacent pixels in the vertical direction (referred to as vertical PP), a short circuit between adjacent source lines (referred to as SSshort), A short circuit (called GGshort) between adjacent gate lines is known.
  • FIG. 20 is a view for explaining adjacent defects in the horizontal direction.
  • the broken lines in FIG. 20 indicate a short-circuit defect (lateral PP) between pixels 12eo and 12ee adjacent in the horizontal direction and a short-circuit defect (SSshort) between source lines So and Se adjacent in the horizontal direction, respectively. Yes.
  • FIG. 21 is a diagram for explaining adjacent defects in the vertical direction.
  • the broken lines in FIG. 21 indicate short-circuit defects (vertical PP1) between pixels 12oo and 12eo adjacent in the vertical direction, short-circuit defects (vertical PP2) between pixels 12oe and 12ee adjacent in the vertical direction, and vertical direction.
  • short-circuit defects (GGshort) between adjacent gate lines Go and Ge are shown.
  • the pixel (ITO electrode) is irradiated with an electron beam, and secondary electrons emitted by this electron beam irradiation are detected and applied to the pixel (ITO electrode).
  • the voltage waveform is changed to a secondary electron waveform and imaged by a signal, whereby the TFT array is electrically inspected.
  • FIG. 22 (a), (b), (e), and (f) show gate signals
  • FIGS. 22 (c), (d), (g), and (h) show source signals.
  • the driving pattern for inspection consists of a + voltage holding time for holding all the pixels at + voltage after turning on the gate within one gate period, and a -voltage holding time for holding the pixels at -voltage after turning on the gate. Holding time. A positive voltage is applied to all pixels in the positive voltage holding time, and a negative voltage is applied to all pixels in the negative voltage holding time.
  • the defect detection is performed by adding the pixel voltage detected in the + voltage holding time and the pixel voltage detected in the ⁇ voltage holding time.
  • the drive patterns in FIGS. 22A to 22D show drive pattern examples in which the time ratio of the + voltage hold time to the ⁇ voltage hold time is 1: 1, and the drive patterns in FIGS. 22E to 22H are shown. Shows an example of a driving pattern in which the time ratio between the + voltage holding time and the -voltage holding time is 3: 1.
  • One gate period of the driving pattern is, for example, 16 msec.
  • the time ratio of the + voltage holding time to the ⁇ voltage holding time is 1: 1: 1, the + voltage holding time is 8 msec, and the + voltage holding time and the ⁇ voltage holding time are When the time ratio is 3: 1, the + voltage holding time is 12 msec.
  • a positive voltage (here 10v) and a negative voltage (here -10v) are alternately applied to all the pixels of the TFT array by the combination of the gate signal and the source signal.
  • the drive pattern detects adjacent defects by using a pattern in which different potentials are applied to adjacent pixels in addition to a pattern in which the same voltage is applied to all pixels.
  • Various inspection patterns can be used as the inspection patterns for detecting adjacent defects. For example, when detecting lateral adjacent defects, a positive voltage pixel (ITO) and a negative voltage pixel (ITO) on the TFT array. The voltage is applied so that the voltage distribution formed by () becomes a vertical stripe pattern. In this vertical stripe pattern, the pixels in the vertical direction of the TFT array have the same voltage, and the adjacent pixel rows in the horizontal direction have different voltages. Thereby, a laterally adjacent defect is detected.
  • ITO positive voltage pixel
  • ITO negative voltage pixel
  • Patent Document 2 JP-A-5-307192 JP 2008-58767 A
  • the electrical defects generated in the TFT array include a defect detected at + voltage holding time and a defect detected at ⁇ voltage holding time depending on the defect type. For example, SD defects are easily detected with a + voltage holding time, and DCs defects are easily detected with a -voltage holding time.
  • a + voltage holding time and a ⁇ voltage holding time are provided within one gate period, and a pixel voltage detected at the + voltage holding time and a pixel voltage detected at the ⁇ voltage holding time are added.
  • Defect detection is performed.
  • one gate period is divided into a plurality of frames, and all pixels are scanned in units of time of each frame to detect pixel voltages. Normally, one gate period includes 10 frames, and a total of 10 detection data are acquired by scanning all pixels in each frame.
  • the defect detection rate is lowered due to the influence of the drive pattern portion that does not contribute to the defect detection on the pixel voltage, and the voltage change of the pixel is the applied voltage of the drive pattern.
  • the defect detection rate is lowered by depending on the retention time.
  • FIG. 23 is a diagram for explaining defect detection by a conventional drive pattern.
  • FIG. 23A shows an example of detecting an SD short-circuit defect
  • FIG. 23B shows an example of detecting a DCs short-circuit defect
  • FIG. 23C shows an example of detecting a GD short-circuit defect.
  • the case where a defect occurs in the center pixel among the nine pixels is shown.
  • the voltage becomes 10 V in the SD short circuit shown in FIG. 23A, and FIG.
  • the DCs short circuit shown in FIG. 5 is 4V, and the GD short circuit shown in FIG. 23C is 13V.
  • the voltage difference between the voltage of the defective pixel and the voltage of the normal pixel in each voltage holding time of the SD defect is 24 V in the + voltage holding time, and 0 V in the ⁇ voltage holding time.
  • the voltage difference obtained in this way is 10 V, and the voltage difference for defect detection decreases.
  • the voltage difference between the defective pixel voltage and the normal pixel voltage at each voltage holding time of the DCs defect is 10V in the + voltage holding time and 14V in the -voltage holding time.
  • the voltage difference obtained in this way becomes 4V, and the voltage difference for defect detection decreases.
  • the voltage difference between the voltage of the defective pixel and the voltage of the normal pixel in each voltage holding time of the GD defect it is 27 V in the + voltage holding time, and 3 V in the ⁇ voltage holding time.
  • the voltage difference obtained by the addition becomes 13V, and the voltage difference for defect detection decreases.
  • the voltage change of the pixel may depend on the holding time of the applied voltage of the drive pattern.
  • switching between + voltage holding time and -voltage holding time within one gate period and applying a voltage as in the prior art is sufficient to detect defects because the holding time is short.
  • the voltage change cannot be obtained, and the detection efficiency of defect detection is lowered.
  • an object of the present invention is to provide a TFT driving pattern that can solve the above-described conventional problems and improve the detection rate of defect detection.
  • the object is to solve the decrease in the defect detection rate due to the pixel voltage detected in the voltage holding time that does not contribute to the defect detection in the + voltage holding time or the ⁇ voltage holding time, and the voltage change of the pixel
  • An object of the present invention is to solve a decrease in the defect detection rate due to the dependency of the voltage applied to the drive pattern on the holding time.
  • the present invention relates to a driving pattern for driving a pixel, a voltage applied to the pixel within one gate period is switched between a positive voltage and a negative voltage, and the positive voltage is held in the pixel.
  • the voltage applied to the pixel within one gate period is set to only one of a positive voltage and a negative voltage, and within one period.
  • the TFT array is driven using a drive pattern that holds one of a positive voltage and a negative voltage for the pixel. By using this drive pattern, either the + voltage or the ⁇ voltage is held in the pixel during the voltage holding time in one gate period.
  • the voltage holding time that does not contribute to defect detection is eliminated, so the influence on the detected pixel voltage due to the voltage holding time that does not contribute to defect detection can be eliminated, and the defect detection rate is increased. Can be improved.
  • the voltage holding time can be increased and the defect detection rate can be improved by using the driving pattern of the present invention.
  • the TFT substrate inspection method of the present invention is a TFT substrate inspection method in which a voltage is applied to the TFT array of the TFT substrate and secondary electrons obtained by electron beam irradiation are detected to inspect defects in the TFT array.
  • the time width for scanning all the pixels of the TFT array is one frame, and one gate period for inspecting the TFT substrate is constituted by a plurality of frames. Therefore, in one gate period, all the pixels of the TFT array are scanned in each of a plurality of frames, and a detection signal can be acquired.
  • the TFT substrate inspection method of the present invention scans all frames included in one gate period to acquire detection signals, and scans frames selected from all frames included in one gate period.
  • the detection signal may be acquired.
  • scanning may be performed in a temporally subsequent frame within one gate period, and defect detection may be performed using a detection signal detected by this scanning.
  • defect detection may be performed using a detection signal detected by this scanning.
  • the inspection method of the TFT substrate of the present invention has a time width for scanning all the pixels of the TFT array as one frame, and is the first in time as a drive pattern for driving the pixels in a gate period including a plurality of frames.
  • a voltage pattern for inverting the positive / negative of the voltage in the remaining period of the first frame and the second and subsequent frames is provided.
  • the gate lines and source lines are arranged in a grid pattern with respect to the TFT array.
  • An on state and an off state of the TFT of the TFT array are controlled by a gate signal applied to the gate line.
  • a voltage having a voltage pattern is applied to the pixel through the on-state TFT, and the applied voltage is held in the pixel.
  • the voltage difference between the normal pixel and the short-circuit defective pixel is increased by offsetting the voltage of the common line connected to the pixel via the additional capacitor to the negative side. By increasing the voltage difference, the detection efficiency of defect detection can be improved.
  • one gate period includes a plurality of frames, and a detection signal is acquired by scanning all pixels in each frame.
  • defect detection is performed based on a detection signal acquired by scanning a temporally subsequent frame.
  • the detection signal obtained by the defect depends on the holding time for holding the applied voltage in the pixel.
  • defect type defect detection by using a detection signal obtained in a later frame in time, a detection signal with a long holding time can be acquired, and detection efficiency can be improved.
  • the TFT substrate inspection apparatus of the present invention applies a voltage to the TFT array of the TFT substrate, detects the voltage state due to the voltage application by secondary electrons obtained by electron beam irradiation, and inspects defects in the TFT array.
  • This is a TFT substrate inspection device.
  • the inspection apparatus of the present invention includes an electron beam source that irradiates an electron beam to a TFT substrate, a detector that detects secondary electrons emitted from the TFT substrate, and an inspection that generates and applies an inspection signal to the TFT array on the TFT substrate.
  • the inspection signal generation unit of the present invention has a time width for scanning all the pixels of the TFT array as one frame, and includes a plurality of frames within one gate period.
  • the first voltage is set to one of the positive voltage and the negative voltage in the initial period of the first frame in a plurality of frames.
  • a test signal having a voltage pattern for inverting the positive / negative of the voltage in the remaining period of the frame and the second and subsequent frames is generated.
  • the defect detection unit of the present invention applies a positive voltage or a negative voltage in the initial period of the first frame to the TFT array pixels using the voltage pattern generated by the inspection signal generation unit, A voltage applied to the pixel is held over the entire time width of the gate period, and a pixel defect is detected based on the pixel voltage acquired by the voltage holding.
  • the voltage holding time that does not contribute to defect detection is eliminated, and therefore, the detection pixel based on the voltage holding time that does not contribute to defect detection.
  • the influence on the voltage can be eliminated, and the defect detection rate can be improved.
  • the voltage change of the pixel depends on the holding time of the applied voltage of the drive pattern
  • the voltage The holding time can be lengthened and the defect detection rate can be improved.
  • FIGS. 7 to 9 are diagrams for explaining a first inspection mode in which one gate period is set to + voltage holding time in a Cs on Com TFT array in which pixels are connected to a common line
  • FIGS. 13 to FIG. 15 are diagrams for explaining a second inspection mode in which one gate period is ⁇ voltage holding time in a Cs on Com TFT array in which pixels are connected to a common line
  • FIGS. 7 to 9 are diagrams for explaining a first inspection mode in which one gate period is set to + voltage holding time in a Cs on Com TFT array in which pixels are connected to a common line
  • FIGS. 13 to FIG. 15 are diagrams for explaining a second inspection mode in which one gate period is ⁇ voltage holding time in a Cs on Com TFT array in which pixels are connected to a common line
  • FIG. 13 to 15 are diagrams in which pixels are connected to gate lines.
  • FIG. 16 to FIG. 18 are diagrams for explaining a third inspection mode in which one gate period is set to + voltage holding time in a Cs on ⁇ Gate type TFT array, and FIGS. 16 to 18 show Cs on Com type TFTs that connect pixels to gate lines. It is a figure for demonstrating the 4th test
  • 2 to 5 are diagrams for explaining the TFT array.
  • FIG. 1 is a schematic view of a TFT array inspection apparatus of the present invention.
  • the TFT array inspection apparatus 1 includes an inspection signal generation unit 4 that generates an inspection signal for array inspection on the TFT substrate 10, a prober 8 that applies the inspection signal generated by the inspection signal generation unit 4 to the TFT substrate 10, and a TFT substrate.
  • the prober 8 includes a prober frame provided with probe pins (not shown).
  • the prober 8 contacts the electrode formed on the TFT substrate 10 by placing the probe pin on the TFT substrate 10 and applies an inspection signal to the TFT array.
  • the mechanism for detecting the voltage application state of the TFT substrate can have various configurations.
  • the configuration shown in FIG. 1 is a detection configuration using an electron beam.
  • An electron beam source 2 that irradiates an electron beam on the TFT substrate 10 and a secondary electron that detects secondary electrons emitted from the TFT substrate 10 by the irradiated electron beam.
  • the secondary electron detector 3 and the secondary electron detector 3 are provided with a signal processing unit 5 that performs signal processing on detection signals from the secondary electron detector 3 and detects a potential state on the TFT substrate 10.
  • the potential state of the TFT array can be detected by detecting the secondary electrons.
  • the defect detection unit 6 detects a defect of the TFT array by comparing with the potential state in the normal state based on the potential state of the TFT array acquired by the signal processing unit 5.
  • a configuration example is shown in which a TFT array defect is detected using a mechanism (2, 3, 5) that detects the voltage application state of the TFT substrate.
  • the TFT substrate constitutes a liquid crystal display device. If there is a display, a liquid crystal is driven by the inspection signal to display a display pattern based on the inspection signal, and this display state is imaged by the image pickup device and image processing is performed on the acquired image to perform defect inspection. The image may be observed visually.
  • a liquid crystal display device is temporarily formed by providing a liquid crystal layer and a counter electrode on a jig for applying an inspection signal, and a defect is generated as described above. An inspection may be performed.
  • the inspection signal generation unit 4 generates an inspection signal inspection pattern for driving the TFT array formed on the TFT substrate 10. This inspection pattern will be described later.
  • the scanning control unit 9 controls the stage 7 and the electron beam source 2 in order to scan the inspection position of the TFT array on the TFT substrate 10.
  • the stage 7 moves the TFT substrate 10 to be placed in the XY direction, and the electron beam source 2 scans the irradiation position of the electron beam by shaking the electron beam irradiating the TFT substrate 10 in the XY direction.
  • the scanning position becomes the detection position.
  • the above-described configuration of the TFT array inspection apparatus is an example, and is not limited to this configuration.
  • FIGS. 2 and 3 for the Cs on Com type TFT array
  • FIGS. 4 and 5 for the case of the Cs on Gate type TFT array. Will be described.
  • the Cs on Com TFT array has a configuration in which one connection end of the additional capacitor (Cs) connected to the pixel electrode is connected to a common line (Cs line). One connection end of the additional capacitor (Cs) connected to the pixel electrode is connected to the gate line (Gate line).
  • FIG. 2 schematically shows the configuration of a Cs on Com TFT array.
  • a TFT is provided in a TFT area 11A in the vicinity of a portion where the gate line 14 and the source line 15 intersect.
  • a Cs line 16 for connecting an additional capacitor (Cs) is provided between adjacent gate lines 14.
  • FIG. 3 shows an equivalent circuit of the Cson-Com type TFT array shown in FIG.
  • the gate line 14 and the source line 15 are illustrated as being driven by being divided into even-numbered and odd-numbered two line groups, respectively.
  • a pixel 12oo is provided in the vicinity of a portion where the odd-numbered gate line 14o and the odd-numbered source line 15o intersect.
  • One end of the pixel (picture element) 12oo is connected to the TFT 11oo, and the other end is connected to the additional capacitor (Cs) 13oo.
  • the other end of the additional capacitor (Cs) 13oo is connected to the Cs line 16.
  • the drain D of the TFT 11oo is connected to the pixel 12oo, the gate G is connected to the odd-numbered gate line 14o, and the source S is connected to the odd-numbered source line 15o.
  • a pixel 12oe is provided in the vicinity of a portion where the odd-numbered gate line 14o and the even-numbered source line 15e intersect.
  • One end of the pixel (pixel) 12oe is connected to the TFT 11oe, and the other end is connected to the additional capacitor (Cs) 13oe.
  • the other end of the additional capacitor (Cs) 13oe is connected to the Cs line 16.
  • the drain D of the TFT 11oe is connected to the pixel 12oe, the gate G is connected to the odd-numbered gate line 14o, and the source S is connected to the even-numbered source line 15e.
  • a pixel 12eo is provided in the vicinity of a portion where the even-numbered gate line 14e and the odd-numbered source line 15o intersect.
  • One end of the pixel 12 is connected to the TFT 11eo, and the other capacitor is connected to the additional capacitor (Cs) 13eo.
  • the other end of the additional capacitor (Cs) 13eo is connected to the Cs line 16.
  • the drain D of the TFT 11eo is connected to a pixel (Pixel) 12eo, the gate G is connected to the even-numbered gate line 14e, and the source S is connected to the odd-numbered source line 15o.
  • a pixel 12ee is provided in the vicinity of a portion where the even-numbered gate line 14e and the even-numbered source line 15e intersect.
  • One end of the pixel 12ee is connected to the TFT 11ee, and the other end is connected to the additional capacitor (Cs) 13ee.
  • the other end of the additional capacitor (Cs) 13ee is connected to the Cs line 16.
  • the drain D of the TFT 11ee is connected to the pixel 12ee, the gate G is connected to the even-numbered gate line 14e, and the source S is connected to the even-numbered source line 15e.
  • the voltage of the odd-numbered source line 15o is applied to the pixel 12oo according to the on-pulse signal of the odd-numbered gate line 14o, and the on-pulse of the odd-numbered gate line 14o is applied to the pixel 12oe.
  • the voltage of the even-numbered source line 15e is applied according to the signal, and the voltage of the odd-numbered source line 15o is applied to the pixel 12eo according to the on-pulse signal of the even-numbered gate line 14e.
  • the voltage of the even-numbered source line 15e is applied to the pixel 12ee according to the on-pulse signal of the even-numbered gate line 14e.
  • FIG. 4 schematically shows the configuration of a Cs on Gate type TFT array.
  • a TFT is provided in a TFT area 11A in the vicinity of a portion where the gate line 14 and the source line 15 intersect.
  • FIG. 5 shows an equivalent circuit of the Cson gate type TFT array shown in FIG.
  • the gate line 14 and the source line 15 are illustrated as being divided into two even-numbered and odd-numbered line groups.
  • a pixel 12oo is provided in the vicinity of a portion where the odd-numbered gate line 14o and the odd-numbered source line 15o intersect.
  • One end of the pixel (picture element) 12oo is connected to the TFT 11oo, and the other end is connected to the additional capacitor (Cs) 13oo.
  • the other end of the additional capacitor (Cs) 13oo is connected to the even-numbered gate line 14e.
  • the drain D of the TFT 11oo is connected to the pixel 12oo, the gate G is connected to the odd-numbered gate line 14o, and the source S is connected to the odd-numbered source line 15o.
  • a pixel 12oe is provided in the vicinity of a portion where the odd-numbered gate line 14o and the even-numbered source line 15e intersect.
  • One end of the pixel (pixel) 12oe is connected to the TFT 11oe, and the other end is connected to the additional capacitor (Cs) 13oe.
  • the other end of the additional capacitor (Cs) 13oe is connected to the even-numbered gate line 14e.
  • the drain D of the TFT 11oe is connected to the pixel 12e, the gate G is connected to the odd-numbered gate line 14o, and the source S is connected to the even-numbered source line 15e.
  • a pixel 12eo is provided in the vicinity of a portion where the even-numbered gate line 14e and the odd-numbered source line 15o intersect.
  • One end of the pixel 12 is connected to the TFT 11eo, and the other end is connected to the additional capacitor (Cs) 13eo.
  • the other end of the additional capacitor (Cs) 13eo is connected to the odd-numbered gate line 14o.
  • the drain D of the TFT 11eo is connected to the pixel 12eo, the gate G is connected to the even-numbered gate line 14e, and the source S is connected to the even-numbered source line 15e.
  • a pixel 12ee is provided in the vicinity of a portion where the even-numbered gate line 14e and the even-numbered source line 15e intersect.
  • One end of the pixel 12ee is connected to the TFT 11ee, and the other end is connected to the additional capacitor (Cs) 13ee.
  • the other end of the additional capacitor (Cs) 13ee is connected to the odd-numbered gate line 14o.
  • the drain D of the TFT 11ee is connected to the pixel 12ee, the gate G is connected to the even-numbered gate line 14e, and the source S is connected to the even-numbered source line 15e.
  • the voltage of the odd-numbered source line 15o is applied to the pixel 12oo according to the on-pulse signal of the odd-numbered gate line 14o, and the on-pulse of the odd-numbered gate line 14o is applied to the pixel 12oe.
  • the voltage of the even-numbered source line 15e is applied according to the signal, and the voltage of the odd-numbered source line 15o is applied to the pixel 12eo according to the on-pulse signal of the even-numbered gate line 14e.
  • the voltage of the even-numbered source line 15e is applied to the pixel 12ee according to the on-pulse signal of the even-numbered gate line 14e.
  • the TFT array inspection apparatus of the present invention drives each pixel by applying an inspection signal to the TFT array, and detects a defect in the TFT array depending on whether the driving state is normal or abnormal.
  • This defect inspection can be performed by detecting the voltage state of the pixel electrode of each pixel in a state where an inspection signal is applied to the TFT array.
  • an electron beam is sequentially scanned with respect to all the pixels to obtain a detection signal for one frame.
  • this electron beam scanning is usually repeated a plurality of times, and a plurality of repetitions are performed as one gate period.
  • FIG. 6 is a diagram for explaining one gate period in the TFT array inspection.
  • FIG. 6 shows an example in which detection signals for 10 frames are acquired within one gate period.
  • a test signal is applied to the TFT to give a predetermined voltage to the pixel, and the voltage of all pixels is detected in each frame from this voltage state.
  • the voltage applied in the initial stage of the first frame is held over all frames within one gate period.
  • the + voltage is held for all frames within one gate period, and the defect detection is performed by detecting the voltage change of the pixel in this + voltage holding state.
  • the defect detection is performed by detecting a voltage change of the pixel in the ⁇ voltage holding state.
  • the grid voltage state is maintained over the entire frame within one gate period, and the pixel in the voltage hold state is maintained.
  • Defect detection is performed by detecting a voltage change.
  • Defect detection is not limited to using detection signals detected in all frames within one gate period, but may be performed using detection signals detected in any one frame or detection signals detected in a plurality of frames.
  • the voltage of the pixel gradually changes, so that the voltage change in the later frame is larger than the initial frame in one gate cycle, so the frame at the end of one gate cycle.
  • the first form is a form in which one gate period of the signal pattern of the inspection signal is set to only the + voltage holding time in the Cs on Com TFT array, and the second form is the inspection signal in the Cs on Com TFT array.
  • the third form is a mode in which one gate period of a signal pattern is only a negative voltage holding time, and the third form is a form in which one gate period of a signal pattern of an inspection signal is only a positive voltage holding time in a Cs on Gate type TFT array.
  • a fourth form is a form in which the signal pattern of the inspection signal is set as a checker pattern in the Cs on Com TFT array and held at a positive voltage or a negative voltage over the entire frame of one gate period.
  • the first mode is a mode in which one gate period of the signal pattern of the inspection signal is set only to the + voltage holding time in the Cs on Com type TFT array.
  • FIG. 7 shows an example of the inspection signal
  • FIG. 8 shows the pixel waveform
  • FIG. 9 shows the voltage state of the pixel.
  • FIG. 7 shows a signal pattern of the inspection signal within one gate period of the present invention.
  • the on-pulse signal of the gate line 14 14o (Go in FIG. 7A), 14e (Ge in FIG. 7B)
  • the voltage applied to the source lines 15 (15o (So in FIG. 7 (c)) and 15e (Se in FIG. 7 (d)) is output at the initial stage of the frame, and the pixel (pixel ) 12 (12oo, 12oe, 12eo, 12ee) is applied to each TFT 11 (11oo, 11oe, 11eo, 11ee).
  • a positive voltage (10 V in this case) is applied to each pixel (pixel) 12 (12oo, 12oe, 12eo, 12ee) by a combination of the voltage of the gate line 14 and the voltage of the source line 15 and switching of the voltages. .
  • One gate period (frame period shown by 1 to 10 in FIG. 7) can be set to an arbitrary time width, but can be set to 16 msec as an example.
  • on-pulse signals are generated on the gate line Go and the gate line Ge (FIGS. 7A and 7B).
  • a positive voltage (+10 V) is applied to the source line So in a period corresponding to the on-pulse signal of the gate line Go (Ge), and then a negative voltage ( ⁇ 14 V) is applied (FIG. 7C).
  • a positive voltage (+10 V) is applied in a period corresponding to the on-pulse signal of the gate line Ge (Go), and then a negative voltage ( ⁇ 14 V) is applied (FIG. 7D).
  • the pixels 12oo, 12ee, 12oe, and 12eo are held at a positive voltage (+ 10V) over the entire frame by the on-pulse signal and the applied voltage.
  • FIG. 8 shows an example of a signal waveform detected by a pixel when a positive voltage is held in the pixel (pixel) over the entire frame
  • FIG. 9 shows a voltage state of the pixel at this time.
  • FIG. 8A shows a pixel waveform in the case of a normal pixel
  • FIG. 9A shows a voltage state of the pixel at this time.
  • the held + voltage (10 V) is detected.
  • FIGS. 8B to 8E show pixel waveforms in the case of a defective pixel
  • FIGS. 9B to 9E show the voltage state of the pixel at this time.
  • FIG. 8B shows a pixel waveform in the case of an SD defect in which the pixel electrode of the pixel and the source line are short-circuited.
  • the pixel waveform voltage becomes (-14V) by the source line voltage (-14V).
  • the normal pixel indicates (+ 10V)
  • the SD defective pixel indicates ( ⁇ 14V).
  • FIG. 8C shows a pixel waveform when there is a defect of poor insulation between the pixel electrode of the pixel and the source line.
  • the normal pixel indicates (+ 10V)
  • the poorly insulated pixel indicates a voltage between (+ 10V) and ( ⁇ 14V).
  • This poor insulation is also referred to as a weak defect because the pixel electrode and the source line have a resistance and are in a conductive state.
  • the pixel waveform voltage gradually decreases from (+10 V) to ( ⁇ 14 V) due to the influence of the source line voltage ( ⁇ 14 V).
  • the detection is performed. can do.
  • FIG. 8D shows a pixel waveform in the case of a DCs defect in which the pixel electrode of the pixel and the Cs line are short-circuited.
  • the normal pixel indicates (+ 10V)
  • the DCs defective pixel indicates ( ⁇ 5V).
  • the pixel waveform voltage becomes ( ⁇ 5V) due to the voltage ( ⁇ 5V) of the Cs line.
  • the voltage difference from the voltage of the normal pixel (+ 10V) is expanded to facilitate the defect detection.
  • FIG. 8E shows a pixel waveform in the case of a GD defect in which the pixel electrode of the pixel and the gate line are short-circuited.
  • the normal pixel indicates (+ 10V)
  • the GD defective pixel indicates ( ⁇ 17V).
  • the pixel waveform voltage becomes ( ⁇ 17V) by the voltage ( ⁇ 17V) of the gate line.
  • the second mode is a mode in which one gate period of the signal pattern of the inspection signal is set to only the ⁇ voltage holding time in the Cs on Com type TFT array.
  • FIG. 10 shows an example of the inspection signal
  • FIG. 11 shows the pixel waveform
  • FIG. 12 shows the voltage state of the pixel.
  • FIG. 10 shows a signal pattern of the inspection signal within one gate period of the present invention.
  • the on-pulse signal of the gate lines 14 (14o (Go in FIG. 10A)) and 14e (Ge in FIG. 10B) is set to the first frame in one gate period.
  • the voltages applied to the source lines 15 (15o (So in FIG. 10C), 15e (Se in FIG. 10D)) at this time are output to the pixels (pixels) at each intersection.
  • 12 (12oo, 12oe, 12eo, 12ee) is applied to each TFT 11 (11oo, 11oe, 11eo, 11ee).
  • a negative voltage (-14V in this case) is applied to each pixel (pixel) 12 (12oo, 12oe, 12eo, 12ee) by the combination of the voltage of the gate line 14 and the voltage of the source line 15 and the switching of the voltages. To do.
  • 1 gate period (frame period shown by 1 to 10 in FIG. 10) can be set to an arbitrary time width, but can be set to 16 msec as an example.
  • on-pulse signals are generated on the gate line Go and the gate line Ge (FIGS. 10A and 10B).
  • a ⁇ voltage ( ⁇ 10 V) is applied to the source line So in a period corresponding to the on-pulse signal of the gate line Go (Ge), and then a + voltage (+10 V) is applied (FIG. 10C).
  • a ⁇ voltage ( ⁇ 10 V) is applied after a ⁇ voltage ( ⁇ 14 V) is applied in a period corresponding to the on-pulse signal of the gate line Ge (Go) (FIG. 10D).
  • the pixels 12oo, 12ee, 12oe, and 12eo are held at a negative voltage (-14V) over the entire frame by the on-pulse signal and the applied voltage.
  • FIG. 11 shows an example of a signal waveform detected by a pixel when a voltage is held in the pixel over the entire frame
  • FIG. 12 shows a voltage state of the pixel at this time.
  • FIG. 11A shows a pixel waveform in the case of a normal pixel
  • FIG. 11A shows a voltage state of the pixel at this time.
  • the held ⁇ voltage ( ⁇ 14V) is detected.
  • FIGS. 11B to 11E show pixel waveforms in the case of a defective pixel
  • FIGS. 12B to 12E show the voltage state of the pixel at this time.
  • FIG. 12B shows a pixel waveform in the case of an SD defect in which the pixel electrode of the pixel and the source line are short-circuited.
  • the pixel waveform voltage becomes (+ 10V) by the source line voltage (+ 10V).
  • the normal pixel indicates ( ⁇ 14V), and the SD defective pixel indicates (+ 10V).
  • FIG. 11C shows a pixel waveform when there is a defect of poor insulation between the pixel electrode of the pixel and the source line.
  • the normal pixel indicates ( ⁇ 14V)
  • the poorly insulated pixel indicates a voltage between ( ⁇ 14V) and (+ 10V).
  • This poor insulation is also referred to as a weak defect because the pixel electrode and the source line have a resistance and are in a conductive state.
  • the pixel waveform voltage gradually increases from (-14V) to (+ 10V) due to the influence of the source line voltage (+ 10V).
  • the present invention since the voltage is held in the pixel (pixel) over the entire frame to detect the voltage change over a long period of one gate period, even if the change in the pixel waveform voltage is small, it is detected. can do.
  • FIG. 11D shows a pixel waveform in the case of a DCs defect in which the pixel electrode of the pixel and the Cs line are short-circuited.
  • the normal pixel indicates ( ⁇ 14V)
  • the DCs defective pixel indicates (+ 5V).
  • the pixel waveform voltage becomes (+ 5V) by the voltage (+ 5V) of the Cs line.
  • the voltage difference from the voltage ( ⁇ 14V) of the normal pixel is expanded to facilitate the defect detection.
  • FIG. 11E shows a pixel waveform in the case of a GD defect in which the pixel electrode of the pixel and the gate line are short-circuited.
  • the normal pixel indicates ( ⁇ 14V)
  • the GD defective pixel indicates ( ⁇ 17V).
  • the pixel waveform voltage becomes ( ⁇ 17V) by the voltage ( ⁇ 17V) of the gate line.
  • the third form is a form in which one gate period of the signal pattern of the inspection signal is set to only the + voltage holding time in the Cs on Gate type TFT array.
  • FIG. 13 shows an example of an inspection signal
  • FIG. 14 shows a pixel waveform
  • FIG. 15 shows a voltage state of the pixel.
  • FIG. 13 shows a signal pattern of the inspection signal within one gate period of the present invention.
  • the on-pulse signal of the gate line 14 14o (Go in FIG. 13 (a)), 14e (Ge in FIG. 13 (b))
  • the voltage applied to the source lines 15 15o (So in FIG. 13 (c)) and 15e (Se in FIG. 13 (d)) is output at the initial stage of the frame, and the pixel (pixel ) 12 (12oo, 12oe, 12eo, 12ee) is applied to each TFT 11 (11oo, 11oe, 11eo, 11ee).
  • a positive voltage (10 V in this case) is applied to each pixel (pixel) 12 (12oo, 12oe, 12eo, 12ee) by a combination of the voltage of the gate line 14 and the voltage of the source line 15 and switching of the voltages. .
  • 1 gate period (frame period indicated by 1 to 10 in FIG. 13) can be set to an arbitrary time width, but as an example, it can be set to 16 msec, for example.
  • on-pulse signals are generated on the gate lines Go and Ge (FIGS. 13A and 13B).
  • a positive voltage (+10 V) is applied to the source line So in a period corresponding to the on-pulse signal of the gate line Go (Ge), and then a negative voltage ( ⁇ 14 V) is applied (FIG. 13C).
  • a + voltage (+10 V) is applied after applying a + voltage (+10 V) in a period corresponding to the on-pulse signal of the gate line Ge (Go) (FIG. 13D).
  • the pixels 12oo, 12ee, 12oe, and 12eo are held at a positive voltage (+ 10V) over the entire frame by the on-pulse signal and the applied voltage.
  • FIG. 14 shows an example of a signal waveform detected by a pixel when the pixel (pixel) holds a positive voltage over the entire frame
  • FIG. 15 shows a voltage state of the pixel at this time.
  • FIG. 14A shows a pixel waveform in the case of a normal pixel
  • FIG. 15A shows a voltage state of the pixel at this time.
  • the held + voltage (10 V) is detected.
  • FIGS. 14B to 14D show pixel waveforms in the case of a defective pixel
  • FIGS. 15B to 15D show the voltage state of the pixel at this time.
  • FIG. 14B shows a pixel waveform in the case of an SD defect in which the pixel electrode of the pixel and the source line are short-circuited.
  • the pixel waveform voltage becomes (-14V) by the source line voltage (-14V).
  • the normal pixel indicates (+ 10V)
  • the SD defective pixel indicates ( ⁇ 14V).
  • FIG. 14C shows a pixel waveform when there is a defect of poor insulation between the pixel electrode of the pixel and the source line.
  • the normal pixel indicates (+ 10V)
  • the poorly insulated pixel indicates a voltage between (+ 10V) and ( ⁇ 14V).
  • This poor insulation is also referred to as a weak defect because the pixel electrode and the source line have a resistance and are in a conductive state.
  • the pixel waveform voltage gradually decreases from (+10 V) to ( ⁇ 14 V) due to the influence of the source line voltage ( ⁇ 14 V).
  • the detection is performed. can do.
  • FIG. 14D shows a pixel waveform in the case of a GD defect in which the pixel electrode of the pixel and the gate line are short-circuited.
  • the normal pixel indicates (+ 10V)
  • the GD defective pixel indicates ( ⁇ 17V).
  • the pixel waveform voltage becomes ( ⁇ 17V) by the voltage ( ⁇ 17V) of the gate line.
  • the form in which one gate period of the signal pattern of the inspection signal is only the ⁇ voltage holding time can be substantially the same as the second form.
  • the fourth mode is a mode in which the signal pattern of the inspection signal is a checker pattern in the Cs on Com type TFT array, and is held at a positive voltage or a negative voltage over the entire frame of one gate period.
  • FIG. 16 shows an example of the inspection signal
  • FIG. 17 shows the pixel waveform
  • FIG. 18 shows the voltage state of the pixel.
  • FIG. 16 shows a signal pattern of the inspection signal within one gate period of the present invention.
  • an on-pulse signal of the gate line 14o (Go in FIG. 16A) is output at the initial stage of the first frame in one gate period, and the source line 15o at this time is output.
  • + 10V applied to (So in FIG. 16 (c)) is applied to the pixel (pixel) 12oo through the TFT 11oo, and ⁇ 14V applied to the source line 15e (Se in FIG. 16 (d)) is applied to the pixel (pixel) 12oe.
  • an on-pulse signal of the gate line 14e (Ge in FIG. 16B) is output at the next stage in the first frame.
  • the source line 15o (FIG. 16C) is output.
  • ⁇ 14V applied to the source line 15e (Se in FIG. 16D) is applied to the pixel 12eo through the TFT 11eo.
  • Applied through TFT11ee the pixels (pixel) 12Ee.
  • each pixel (pixel) 12 (12oo, 12oe, 12eo, 12ee) has a + voltage (here, 10V) and a ⁇ voltage. (Here, ⁇ 14V) is applied two-dimensionally alternately in a grid pattern.
  • One gate period (frame period shown by 1 to 10 in FIG. 16) can be set to an arbitrary time width, but can be set to 16 msec as an example.
  • an on-pulse signal is generated on the gate line Go (FIG. 16 (a)).
  • a positive voltage (+10 V) is applied to the source line So in a period corresponding to the on-pulse signal of the gate line Go, and then a negative voltage ( ⁇ 14 V) is applied (FIG. 16C).
  • the voltage ( ⁇ 14V) is applied at the time corresponding to the on-pulse signal of the gate line Go (FIG. 16D).
  • an on-pulse signal is generated on the gate line Ge (FIG. 16B).
  • the source line So is ⁇ 14V (FIG. 16C)
  • + voltage (+ 10V) is applied to the source line Se in a period corresponding to the on-pulse signal of the gate line Ge.
  • ⁇ voltage is applied (FIG. 16D).
  • the pixels 12oo, 12ee, 12oe, and 12eo are held at a positive voltage (+ 10V) or a negative voltage (-14V) over the entire frame by the on-pulse signal and the applied voltage.
  • FIG. 16 shows an example of a signal waveform detected by a pixel when the positive voltage and the negative voltage are held in a grid pattern over the entire frame
  • FIG. 17 shows the voltage state of the pixel at this time. Show.
  • FIG. 17A shows a pixel waveform in the case of a normal pixel
  • FIG. 18A shows a voltage state of the pixel at this time.
  • the held + voltage (10V) and ⁇ voltage ( ⁇ 14V) are detected.
  • FIGS. 17B and 17C show pixel waveforms in the case of a defective pixel
  • FIGS. 18B to 18E show the voltage states of the pixels at this time.
  • FIG. 17B shows a pixel waveform in the case of a short-circuit defect in which adjacent pixels are short-circuited.
  • adjacent pixels have a voltage obtained by adding the + voltage and the ⁇ voltage.
  • the pixel waveform voltage becomes ( ⁇ 4V) by adding the + voltage (+ 10V) and the ⁇ voltage ( ⁇ 14V).
  • the normal pixel indicates (+ 10V)
  • the short-circuit defective pixel indicates ( ⁇ 4V).
  • FIG. 18B shows the case of short-circuit defects adjacent in the horizontal direction
  • FIG. 18D shows the case of short-circuit defects adjacent in the vertical direction.
  • FIG. 17 (c) shows a pixel waveform in the case where there is an insulation defect between adjacent pixels.
  • the normal pixel indicates (+ 10V)
  • the poorly insulated pixel indicates a voltage between (+ 10V) and ( ⁇ 14V).
  • This poor insulation is in a conductive state with resistance between adjacent pixels.
  • the pixel waveform voltage shows a falling voltage from the + voltage (+ 10V) or an increasing voltage from the ⁇ voltage ( ⁇ 14V) due to the influence of the voltage of the adjacent pixel.
  • the voltage is held in the pixel (pixel) over the entire frame to detect the voltage change over a long period of one gate period, even if the change in the pixel waveform voltage is small, the detection is performed. can do.
  • the present invention can be applied not only to a TFT array inspection process in a liquid crystal manufacturing apparatus, but also to a defect inspection of a TFT array included in an organic EL or various semiconductor substrates.

Landscapes

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Abstract

ピクセルを駆動するための駆動パターンにおいて、１ゲート周期内でピクセルに対して印加する電圧を＋電圧あるいは－電圧の一方の電圧のみとし、一周期内においてピクセルに対して＋電圧あるいは－電圧の一方の電圧を保持させる駆動パターンを用いてＴＦＴアレイを駆動する。この駆動パターンを用いることによって、１ゲート周期の一周期における電圧保持時間では、ピクセルには＋電圧あるいは－電圧の何れか一方の電圧が保持される。これによって、欠陥検出に寄与しない電圧保持時間が削除されるため、この欠陥検出に寄与しない電圧保持時間による検出ピクセル電圧に対する影響を解消することができ、欠陥検出率を向上させることができる。

Description

ＴＦＴアレイ検査方法およびＴＦＴアレイ検査装置
　液晶基板等の製造過程等で行われるＴＦＴアレイ検査工程に関し、特に、ＴＦＴアレイ検査をする際のＴＦＴアレイ駆動に関する。
　液晶基板や有機ＥＬ基板等のＴＦＴアレイが形成された半導体基板の製造過程では、製造過程中にＴＦＴアレイ検査工程を含み、このＴＦＴアレイ検査工程において、ＴＦＴアレイの欠陥検査が行われている。
　ＴＦＴアレイは、例えば液晶表示装置のピクセル（画素電極）を選択するスイッチング素子として用いられる。ＴＦＴアレイを備える基板は、例えば、走査線として機能する複数本のゲートラインが平行に配設されると共に、信号線として記載する複数本のソースラインがゲートラインに直交して配設され、両ラインが交差する部分の近傍にＴＦＴ（Thin film  transistor）が配設され、このＴＦＴにピクセル（画素電極）が接続される。
　液晶表示装置は、上記したＴＦＴアレイが設けられた基板と対向基板との間に液晶層を挟むことで構成され、対向基板が備える対向電極と画素電極との間に画素容量が形成される。画素電極には、上記の画素容量以外に付加容量（Ｃｓ）が接続される。この付加容量（Ｃｓ）の一方は画素電極に接続され、他方は共通ラインあるいはゲートラインに接続される。共通ラインに接続される構成のＴＦＴアレイはCs on Com型ＴＦＴアレイと呼ばれ、ゲートラインに接続される構成のＴＦＴアレイはCs on Gate型ＴＦＴアレイと呼ばれる。
　このＴＦＴアレイにおいて、走査線（ゲートライン）や信号線（ソースライン）の断線、走査線（ゲートライン）と信号線（ソースライン）の短絡、ピクセル（画素）を駆動するＴＦＴの特性不良による画素欠陥等の欠陥検査は、例えば、対向電極を接地し、ゲートラインの全部あるいは一部に、例えば、－１５Ｖ～＋１５Ｖの直流電圧を所定間隔で印加し、ソースラインの全部あるいは一部に検査信号を印加することによって行っている。（例えば、特許文献１の従来技術。）
　ＴＦＴアレイ検査装置は、ＴＦＴアレイに検査用の駆動信号を入力し、そのときの電圧状態を検出することで欠陥検出を行うことができる。また、液晶の表示状態を観察することによって、ＴＦＴアレイの欠陥検出を行っても良い。液晶の表示状態を観察することによってＴＦＴアレイを検査する場合には、ＴＦＴアレイ基板と対向電極との間に液晶層を挟んだ液晶表示装置の状態で検査する他に、液晶層と対向電極を備えた検査治具をＴＦＴアレイ基板に取り付けることによって、液晶表示装置に至らない半製品の状態で検査することもできる。
　ＴＦＴアレイには、その製造プロセス中に様々な欠陥が発生する可能性がある。図１９～図２１は欠陥例を説明するためのＴＦＴアレイの等価回路である。
　図１９はＴＦＴアレイを構成する各要素部分で生じる欠陥を説明するための図である。図１９中の破線で示す各箇所において、ピクセル１２oeとソースライン１５eとの間に短絡欠陥（Ｓ－Ｄshort）を示し、ピクセル１２eoとゲートライン１４eとの間に短絡欠陥（Ｇ－Ｄshort）を示し、ピクセル１２eoとＣｓラインとの間に短絡欠陥（Ｄ－Ｃｓshort）を示している。
　また、上記した各ピクセルにおける欠陥の他に、隣接するピクセル間で生じる隣接欠陥と呼ばれるものがある。この隣接欠陥として、横方向で隣接するピクセル間の欠陥（横ＰＰと呼ばれる）、縦方向で隣接するピクセル間の欠陥（縦ＰＰと呼ばれる）、隣接するソースライン間の短絡（ＳＳshortと呼ばれる）、隣接するゲートライン間の短絡（ＧＧshortと呼ばれる）が知られている。
　図２０は横方向の隣接欠陥を説明するための図である。図２０中の破線は、横方向で隣接するピクセル１２eoと１２eeと間の短絡欠陥（横ＰＰ）と、横方向で隣接するソースラインＳｏとＳｅとの間の短絡欠陥（ＳＳshort）をそれぞれ示している。
　図２１は縦方向の隣接欠陥を説明するための図である。図２１中の破線は、縦方向で隣接するピクセル１２ooと１２eoと間の短絡欠陥（縦ＰＰ１）、および、縦方向で隣接するピクセル１２oeと１２eeと間の短絡欠陥（縦ＰＰ２）と、縦方向で隣接するゲートラインＧｏとＧｅとの間の短絡欠陥（ＧＧshort）をそれぞれ示している。
　電子線を用いたＴＦＴアレイ検査装置では、ピクセル（ＩＴＯ電極）に対して電子線を照射し、この電子線照射によって放出される二次電子を検出することによって、ピクセル（ＩＴＯ電極）に印加された電圧波形を二次電子波形に変えて、信号によるイメージ化し、これによってＴＦＴアレイの電気的検査を行っている。
　前記図１９に示すような各ピクセルに生じる欠陥を検査する駆動パターンとしては、例えば、図２２示すような検査パターンがある。なお、図２２（ａ），（ｂ），（ｅ），（ｆ）はゲート信号を示し、図２２（ｃ），（ｄ），（ｇ），（ｈ）はソース信号を示している。
　検査用の駆動パターンは、一ゲート周期内に、ゲートをオンとした後に全ピクセルを＋電圧に保持する＋電圧保持時間と、次にゲートをオンとした後にピクセルを－電圧に保持する－電圧保持時間とを備える。＋電圧保持時間では全ピクセルに＋電圧が印加され、－電圧保持時間では全ピクセルに－電圧が印加され。欠陥検出は、＋電圧保持時間で検出されるピクセル電圧と－電圧保持時間で検出されるピクセル電圧とを加算することによって欠陥検出を行っている。
　図２２（ａ）～（ｄ）の駆動パターンは＋電圧保持時間と－電圧保持時間との時間比率を１：１とする駆動パターン例を示し、図２２（ｅ）～（ｈ）の駆動パターンは＋電圧保持時間と－電圧保持時間との時間比率を３：１とする駆動パターン例を示している。
　駆動パターンの一ゲート周期は例えば１６msecとし、＋電圧保持時間と－電圧保持時間との時間比率が１：１の場合には＋電圧保持時間は８msecとなり、＋電圧保持時間と－電圧保持時間との時間比率が３：１の場合には＋電圧保持時間は１２msecとなる。
　このゲート信号とソース信号との組み合わせによって、ＴＦＴアレイの全ピクセルに正電圧（ここでは１０ｖ）と負電圧（ここでは－１０ｖ）を交互に印加する。
　駆動パターンは、全ピクセルに同電圧を印加するパターンの他に、隣接するピクセルに互いに異なる電位が印加されるパターンを用いることによって隣接欠陥を検出する。隣接欠陥を検出するための検査パターンは種々の検査パターンを用いることができ、例えば、横方向隣接欠陥を検出する場合にはＴＦＴアレイ上において＋電圧のピクセル（ＩＴＯ）と－電圧のピクセル（ＩＴＯ）が形成する電圧分布が縦縞パターンとなるように電圧を印加する。この縦縞パターンは、ＴＦＴアレイの縦方向のピクセルを同電圧とし、隣接する横方向のピクセル列同士は異なる電圧としている。これによって、横方向隣接欠陥を検出する。
　また、縦方向隣接欠陥を検出する場合にはＴＦＴアレイ上において＋電圧のピクセル（ＩＴＯ）と－電圧のピクセル（ＩＴＯ）が形成する電圧分布が横縞パターンとなるように電圧を印加する。この横縞パターンは、ＴＦＴアレイの横方向のピクセルを同電圧とし、隣接する縦方向のピクセル列同士は異なる電圧としている。これによって、縦方向隣接欠陥を検出する。（例えば、特許文献２）
特開平５－３０７１９２号公報 特開２００８－５８７６７号公報
　ＴＦＴアレイに発生する電気的欠陥は、欠陥種によって＋電圧保持時間で検出される欠陥と－電圧保持時間で検出される欠陥があることが知られている。例えば、ＳＤ欠陥は＋電圧保持時間で検出され易く、ＤＣｓ欠陥は－電圧保持時間で検出され易い。
　従来使用される駆動パターンでは、一ゲート周期内に＋電圧保持時間と－電圧保持時間を備え、＋電圧保持時間で検出されるピクセル電圧と－電圧保持時間で検出されるピクセル電圧とを加算することによって欠陥検出を行っている。ＴＦＴアレイ検査は、一ゲート周期内を複数のフレームに分割し、各フレームの時間を単位として全ピクセルを走査してピクセル電圧を検出する。通常、一ゲート周期は１０フレームを含んでおり、各フレームにおいて全ピクセルを走査することによって全部で１０個の検出データが取得される。
　このような駆動パターンを用いた欠陥検出では、欠陥検出に寄与しない駆動パターン部分がピクセル電圧に与える影響によって欠陥検出率が低下するという問題があり、また、ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存することによって、欠陥検出率が低下するという問題がある。
　図２３は従来の駆動パターンによる欠陥検出を説明するための図である。図２３（ａ）はＳＤ短絡欠陥を検出する例を示し、図２３（ｂ）はＤＣｓ短絡欠陥を検出する例を示し、図２３（ｃ）はＧＤ短絡欠陥を検出する例を示している。なお、ここでは、９個のピクセルの内で中央のピクセルに欠陥が発生した場合について示している。
　＋電圧保持時間と－電圧保持時間で得られる電圧を加算して得られる欠陥ピクセルと正常ピクセルとの電圧差について見ると、図２３（ａ）に示すＳＤ短絡では１０Ｖとなり、図２３（ｂ）に示すＤＣｓ短絡では４Ｖとなり、図２３（ｃ）に示すＧＤ短絡では１３Ｖとなる。
　ＳＤ欠陥の各電圧保持時間における欠陥ピクセルの電圧と正常ピクセルの電圧との電圧差について見ると、＋電圧保持時間では２４Ｖであるのに対して、－電圧保持時間では０Ｖであるため、加算して得られる電圧差は１０Ｖとなり、欠陥検出のための電圧差が減少する。
　ＤＣｓ欠陥の各電圧保持時間における欠陥ピクセルの電圧と正常ピクセルの電圧との電圧差について見ると、＋電圧保持時間では１０Ｖであるのに対して、－電圧保持時間では１４Ｖであるため、加算して得られる電圧差は４Ｖとなり、欠陥検出のための電圧差が減少する。
　また、ＧＤ欠陥の各電圧保持時間における欠陥ピクセルの電圧と正常ピクセルの電圧との電圧差について見ると、＋電圧保持時間では２７Ｖであるのに対して、－電圧保持時間では３Ｖであるため、加算して得られる電圧差は１３Ｖとなり、欠陥検出のための電圧差が減少する。
　このように、＋電圧保持時間あるいは－電圧保持時間において、欠陥検出に寄与しない電圧保持時間で検出されるピクセル電圧によって欠陥検出率が低下するという問題がある。
　また、ＴＦＴアレイの欠陥種の中には、ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存する場合がある。このような欠陥種を検出する場合には、従来のように一ゲート周期内で＋電圧保持時間と－電圧保持時間を切り換えて電圧を印加すると、保持時間が短いため欠陥を検出するに十分な電圧変化が得られず、欠陥検出の検出効率が低下する。
　このように、ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存することによって、欠陥検出率が低下するという問題がある。
　そこで、本発明は前記した従来の問題点を解決し、欠陥検出の検出率を向上させることができるＴＦＴの駆動パターンを提供することを目的とする。
　より詳細には、＋電圧保持時間あるいは－電圧保持時間において、欠陥検出に寄与しない電圧保持時間で検出されるピクセル電圧による欠陥検出率の低下を解決することを目的とし、また、ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存することによる欠陥検出率の低下を解決することを目的とする。
　本発明は、ピクセルを駆動するための駆動パターンにおいて、１ゲート周期内でピクセルに対して印加する電圧を＋電圧と－電圧とで切り換え、ピクセルに＋電圧を保持させる＋電圧保持時間と、ピクセルに－電圧を保持させる－電圧保持時間とを備える従来の駆動パターンに代えて、１ゲート周期内でピクセルに対して印加する電圧を＋電圧あるいは－電圧の一方の電圧のみとし、一周期内においてピクセルに対して＋電圧あるいは－電圧の一方の電圧を保持させる駆動パターンを用いてＴＦＴアレイを駆動する。この駆動パターンを用いることによって、１ゲート周期の一周期における電圧保持時間では、ピクセルには＋電圧あるいは－電圧の何れか一方の電圧が保持される。
　本発明の駆動パターンを用いることによって、欠陥検出に寄与しない電圧保持時間が削除されるため、この欠陥検出に寄与しない電圧保持時間による検出ピクセル電圧に対する影響を解消することができ、欠陥検出率を向上させることができる。
　また、ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存する場合に、本発明の駆動パターンを用いることによって、電圧保持時間を長くすることができ、欠陥検出率を向上させることができる。
　本発明のＴＦＴ基板の検査方法は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法であり、ＴＦＴアレイの全ピクセルを走査する時間幅を１フレームとし、複数のフレームによってＴＦＴ基板を検査する１ゲート周期を構成する。したがって、１ゲート周期は複数の各フレームにおいてＴＦＴアレイの全ピクセルの走査が行われ、検出信号を取得することができる。
　本発明のＴＦＴ基板の検査方法は、１ゲート周期が備える全フレームについて走査を行って検出信号を取得する形態とする他に、１ゲート周期が備える全フレームの内から選択したフレームについて走査を行って検出信号を取得する形態としてもよい。このとき、１ゲート周期の内で、時間的に後のフレームにおいて走査を行い、この走査で検出した検出信号を用いて欠陥検出を行ってもよい。この時間的に後のフレームの走査で検出される検出信号を用いることによって、欠陥検出に時間を要する欠陥種の検出効率を向上させることができる。
　本発明のＴＦＴ基板の検査方法は、ＴＦＴアレイの全ピクセルを走査する時間幅を１フレームとし、このフレームを複数含むゲート周期において、ピクセルを駆動するための駆動パターンとして、時間的に第１番目のフレームの初期期間において正電圧又は負電圧の一方の電圧とした後、第１番目のフレームの残余の期間および第２番目以降にフレームにおいて前記電圧の正負を反転させる電圧パターンを備える。
　この電圧パターンを用いて、ＴＦＴアレイのピクセルに第１番目のフレームの初期期間の正電圧又は負電圧の一方の電圧を印加した後、１ゲート周期の全時間幅に亘ってピクセルに印加した電圧を保持させる。
　第１番目のフレームの初期期間において、ＴＦＴアレイのＴＦＴをオン状態とすることによって、ＴＦＴアレイのピクセルに第１番目のフレームの初期期間の正電圧又は負電圧の一方の電圧を印加する。一方、ＴＦＴアレイのＴＦＴをオフ状態とすることによって、１ゲート周期の全時間幅に亘ってピクセルに印加した電圧を保持させる。
　また、ＴＦＴアレイに対してゲートラインとソースラインを格子状に配列する。ゲートラインに印加するゲート信号によって、ＴＦＴアレイのＴＦＴのオン状態とオフ状態を制御する。ソースラインに印加するソース信号によって、オン状態のＴＦＴを介してピクセルに電圧パターンの電圧を印加し、印加した電圧をピクセルに保持させる。
　また、ピクセルに対して付加容量を介して接続される共通ラインの電圧を負側にオフセットさせることによって、正常ピクセルと短絡欠陥ピクセルとの電圧差を増加させる。電圧差を増加させることによって、欠陥検出の検出効率を向上させることができる。
　また、１ゲート周期は複数のフレームを備え、各フレームにおいて全ピクセルを走査することによって検出信号が取得される。１ゲート周期が備える複数のフレームにおいて、時間的に後のフレームの走査で取得した検出信号に基づいて欠陥検出を行う。欠陥種によっては、欠陥によって得られる検出信号はピクセルに印加電圧を保持しておく保持時間に依存するものがある。このような欠陥種の欠陥検出では、時間的に後のフレームで所得される検出信号を用いることによって、長い保持時間による検出信号を取得することができ、検出効率を向上させることができる。
　本発明のＴＦＴ基板の検査装置は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、ＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査装置である。
本発明の検査装置は、ＴＦＴ基板に電子線を照射する電子線源と、ＴＦＴ基板から放出される二次電子を検出する検出器と、ＴＦＴ基板のＴＦＴアレイに検査信号を生成し印加する検査信号生成部と、検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備える。
　本発明の検査信号生成部は、ＴＦＴアレイの全ピクセルを走査する時間幅を１フレームとし、１ゲート周期内に複数のフレームを備える。この１ゲート周期において、ピクセルを駆動するための駆動パターンとして、複数のフレームの内で時間的に第１番目のフレームの初期期間において正電圧又は負電圧の一方の電圧とした後、第１番目のフレームの残余の期間および第２番目以降にフレームにおいて前記電圧の正負を反転させる電圧パターンを備える検査信号を生成する。
　本発明の欠陥検出部は、検査信号生成部で生成した電圧パターンを用いて、ＴＦＴアレイのピクセルに第１番目のフレームの初期期間の正電圧又は負電圧の一方の電圧を印加した後、１ゲート周期の全時間幅に亘って前記ピクセルに印加した電圧を保持させ、電圧保持によって取得されるピクセル電圧に基づいてピクセルの欠陥を検出する。
　以上説明したように、本発明のＴＦＴ基板の検査方法およびＴＦＴ基板の検査装置によれば、欠陥検出に寄与しない電圧保持時間が削除されるため、この欠陥検出に寄与しない電圧保持時間による検出ピクセル電圧に対する影響を解消することができ、欠陥検出率を向上させることができる。
　また、本発明のＴＦＴ基板の検査方法およびＴＦＴ基板の検査装置によれば、ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存する場合に、本発明の駆動パターンを用いることによって、電圧保持時間を長くすることができ、欠陥検出率を向上させることができる。
本発明のＴＦＴアレイ検査装置の概略図である。 Cs on Com型ＴＦＴアレイの構成を模式的に示す図である。 Cs on Com型ＴＦＴアレイの等価回路図である。 Cs on Gate型ＴＦＴアレイの構成を模式的に示す図である。 Cs on Gate型ＴＦＴアレイの等価回路図である。 ＴＦＴアレイ検査における１ゲート周期を説明するための図である。 本発明の第１の形態の検査信号の信号パターンを説明するための信号図である。 本発明の第１の形態の検査信号の信号パターンによるピクセル波形を説明するための信号図である。 本発明の第１の形態の検査信号の信号パターンによるピクセル電圧状態を説明するため図である。 本発明の第２の形態の検査信号の信号パターンを説明するための信号図である。 本発明の第２の形態の検査信号の信号パターンによるピクセル波形を説明するための信号図である。 本発明の第２の形態の検査信号の信号パターンによるピクセル電圧状態を説明するため図である。 本発明の第３の形態の検査信号の信号パターンを説明するための信号図である。 本発明の第３の形態の検査信号の信号パターンによるピクセル波形を説明するための信号図である。 本発明の第３の形態の検査信号の信号パターンによるピクセル電圧状態を説明するため図である。 本発明の第４の形態の検査信号の信号パターンを説明するための信号図である。 本発明の第４の形態の検査信号の信号パターンによるピクセル波形を説明するための信号図である。 本発明の第４の形態の検査信号の信号パターンによるピクセル電圧状態を説明するための図である。 ＴＦＴアレイの欠陥を説明するための図である。 横方向隣接欠陥を説明するための図である。 縦方向の隣接欠陥を説明するための図である。 欠陥を検出するための検査パターンを説明するための信号図である。 検査パターンで駆動した際に発生するピクセルの電圧状態を示す図である。
符号の説明
　１…アレイ検査装置
　２…電子線源
　３…二次電子検出器
　４…検査信号生成部
　５…信号処理部
　６…欠陥検出部
　７…ステージ
　８…プローバ
　９…走査制御部
　１０…基板
　１１Ａ…エリア
　１２…ピクセル
　１３…付加容量（Ｃｓ）
　１４…ゲートライン
　１５…ソースライン
　１６…Ｃｓライン。
　以下、本発明の実施の形態について、図を参照しながら詳細に説明する。以下、本発明のＴＦＴ基板の検査装置の構成例について図１を用いて説明し、本発明のＴＦＴ基板の検査態様について図７～図１８を用いて説明する。図７～図９はピクセルを共通ラインに接続するCs on Com型ＴＦＴアレイにおいて１ゲート周期を＋電圧保持時間とする第１の検査態様を説明するための図であり、図１０～図１２はピクセルを共通ラインに接続するCs on Com型ＴＦＴアレイにおいて１ゲート周期を－電圧保持時間とする第２の検査態様を説明するための図であり、図１３～図１５はピクセルをゲートラインに接続するCs on Gate型ＴＦＴアレイにおいて１ゲート周期を＋電圧保持時間とする第３の検査態様を説明するための図であり、図１６～図１８はピクセルをゲートラインに接続するCs on Com型ＴＦＴアレイにおいてチェッカーパターンで１ゲート周期を＋電圧保持時間とする第４の検査態様を説明するための図である。また、図２～図５はＴＦＴアレイを説明するための図である。
　以下、本発明の実施の形態について、図を参照しながら詳細に説明する。
　図１は、本発明のＴＦＴアレイ検査装置の概略図である。
　ＴＦＴアレイ検査装置１は、ＴＦＴ基板１０にアレイ検査用の検査信号を生成する検査信号生成部４と、検査信号生成部４で生成した検査信号をＴＦＴ基板１０に印加するプローバ８と、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）と、検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部６を備える。
　プローバ８は、プローブピン（図示していない）が設けられたプローバフレームを備える。プローバ８は、ＴＦＴ基板１０上に載置する等によってプローブピンをＴＦＴ基板１０上に形成した電極に接触させ、ＴＦＴアレイに検査信号を印加する。
　ＴＦＴ基板の電圧印加状態を検出する機構は種々の構成とすることができる。図１に示す構成は、電子線による検出構成であり、ＴＦＴ基板１０上に電子線を照射する電子線源２、照射された電子線によってＴＦＴ基板１０から放出される二次電子を検出する二次電子検出器３、二次電子検出器３の検出信号を信号処理してＴＦＴ基板１０上の電位状態を検出する信号処理部５等を備える。
　電子線が照射されたＴＦＴアレイは、印加された検査信号の電圧に応じた二次電子を放出するため、この二次電子を検出することによって、ＴＦＴアレイの電位状態を検出することができる。
　欠陥検出部６は、信号処理部５で取得したＴＦＴアレイの電位状態に基づいて、正常状態における電位状態と比較することによってＴＦＴアレイの欠陥を検出する。
　なお、ここでは、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）を用いてＴＦＴアレイの欠陥を検出する構成例を示しているが、ＴＦＴ基板が液晶表示装置を構成している場合には、検査信号によって液晶を駆動して、検査信号による表示パターンを表示させ、この表示状態を撮像装置で撮像して取得した撮像画像に画像処理することで欠陥検査を行う他、表示像を目視で観察してもよい。また、ＴＦＴ基板がＴＦＴアレイのみを備える段階の場合には、検査信号を印加する治具に液晶層や対向電極を設けることで一時的に液晶表示装置を構成して、上記のようにして欠陥検査を行っても良い。
　検査信号生成部４は、ＴＦＴ基板１０上に形成されるＴＦＴアレイを駆動する検査信号の検査パターンを生成する。この検査パターンについては後述する。
　走査制御部９は、ＴＦＴ基板１０上のＴＦＴアレイの検査位置を走査するために、ステージ７や電子線源２を制御する。ステージ７は、載置するＴＦＴ基板１０をＸＹ方向に移動し、また、電子線源２はＴＦＴ基板１０に照射する電子線をＸＹ方向に振ることで、電子線の照射位置を走査する。走査位置が検出位置となる。
　なお、上記したＴＦＴアレイ検査装置の構成は一例であり、この構成に限られるものではない。
　次に、本発明のＴＦＴ基板の検査に用いる検査信号について、Cs on Com型ＴＦＴアレイの場合について図２、図３を用いて説明し、Cs on Gate型ＴＦＴアレイの場合について図４，図５を用いて説明する。
　ここで、Cs on Com型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端が共通ライン（Ｃｓライン）に接続される構成であり、Cs on Gate型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端がゲートライン（Ｇａｔｅライン）に接続される構成である。
　はじめに、Cs on Com型ＴＦＴアレイの場合について説明する。
　図２は、Cs on Com型ＴＦＴアレイの構成を模式的に示している。ＴＦＴ基板上には、ゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。また、隣接するゲートライン１４の間には、付加容量（Ｃｓ）を接続するＣｓライン１６が設けられる。
　図３は、図２に示すCs on Com型ＴＦＴアレイの等価回路を示している。図３の等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。
　奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍にはピクセル（画素）１２ooが設けられる。ピクセル（画素）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端はＣｓライン１６に接続される。ＴＦＴ１１ooのドレインＤはピクセル（画素）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。
　同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍にはピクセル（画素）１２oeが設けられる。ピクセル（画素）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端はＣｓライン１６に接続される。ＴＦＴ１１oeのドレインＤはピクセル（画素）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５eに接続される。
　また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍にはピクセル（画素）１２eoが設けられる。ピクセル（画素）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３eoが接続される。付加容量（Ｃｓ）１３eoの他端はＣｓライン１６に接続される。ＴＦＴ１１eoのドレインＤはピクセル（画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。
　また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍にはピクセル（画素）１２eeが設けられる。ピクセル（画素）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端はＣｓライン１６に接続される。ＴＦＴ１１eeのドレインＤはピクセル（画素）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。
　したがって、ピクセル（画素）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、ピクセル（画素）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、ピクセル（画素）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、ピクセル（画素）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。
　次に、Cs on Gate型ＴＦＴアレイの場合について説明する。
　図４は、Cs on Gate型ＴＦＴアレイの構成を模式的に示している。ＴＦＴ基板上には、ゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。
　図５は、図４に示すCs on Gate型ＴＦＴアレイの等価回路を示している。図５の等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。
　奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍にはピクセル（画素）１２ooが設けられる。ピクセル（画素）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１ooのドレインＤはピクセル（画素）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。
　同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍にはピクセル（画素）１２oeが設けられる。ピクセル（画素）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１oeのドレインＤはピクセル（画素）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。
　また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍にはピクセル（画素）１２eoが設けられる。ピクセル（画素）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３ｅoに接続される。付加容量（Ｃｓ）１３eoの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eoのドレインＤはピクセル（画素）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。
　また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍にはピクセル（画素）１２eeが設けられる。ピクセル（画素）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eeのドレインＤはピクセル（画素）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。
　したがって、ピクセル（画素）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、ピクセル（画素）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、ピクセル（画素）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、ピクセル（画素）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。
　本発明のＴＦＴアレイ検査装置は、ＴＦＴアレイに検査信号を印加することによって各ピクセルを駆動し、その駆動状態が正常であるかあるいは異常であるかによりＴＦＴアレイの欠陥を検出する。この欠陥検査は、ＴＦＴアレイに検査信号を印加した状態において、各ピクセルの画素電極の電圧状態を検出することで行うことができる。ピクセルの画素電極の電圧検出は、全ピクセルに対して電子線を順次走査して１フレーム分の検出信号を取得する。欠陥検査では、通常この電子線走査を複数回繰り返し、複数回の繰り返しを１ゲート周期として行う。
　図６はＴＦＴアレイ検査における１ゲート周期を説明するための図である。図６では、１ゲート周期内に１０フレーム分の検出信号を取得する例を示している。このとき、１ゲート周期の第１番目のフレームの初期段階において、ＴＦＴに検査信号を印加してピクセルに所定電圧を与え、この電圧状態から各フレームにおいて全ピクセルの電圧を検出する。
　本発明は、第１番目のフレームの初期段階で印加した電圧を、１ゲート周期内の全フレームに亘って保持させる。例えば、全ピクセルに対して＋電圧を印加した場合には、１ゲート周期内の全フレームに亘って＋電圧を保持させ、この＋電圧保持状態におけるピクセルの電圧変化を検出することによって欠陥検出を行う。また、全ピクセルに対して－電圧を印加した場合には、１ゲート周期内の全フレームに亘って－電圧を保持させ、この－電圧保持状態におけるピクセルの電圧変化を検出することによって欠陥検出を行う。
　あるいは、また、ピクセルに対して格子状に＋電圧と－電圧を印加した場合には、１ゲート周期内の全フレームに亘ってこの格子状の電圧状態を保持させ、この電圧保持状態におけるピクセルの電圧変化を検出することによって欠陥検出を行う。
　欠陥検出は、１ゲート周期内の全フレームで検出した検出信号を用いて行うに限らず、何れかの１フレームで検出した検出信号あるいは複数フレームで検出した検出信号を用いて行ってもよい。
　例えば、欠陥が絶縁不良である場合には、ピクセルの電圧は徐々に変化するため、１ゲート周期内の初期のフレームより後期のフレームの電圧変化が大きくなるため、１ゲート周期の最後にフレームで検出される検出信号を用いることによって欠陥検出の検出効率を向上させることができる。
　以下、本発明による検査信号の信号パターン例について、図７～図１８を用いて説明する。ここでは、第１の形態～第４の形態について説明する。
　第１の形態は、Cs on Com型ＴＦＴアレイにおいて検査信号の信号パターンの１ゲート周期を＋電圧保持時間のみとする形態であり、第２の形態は、Cs on Com型ＴＦＴアレイにおいて検査信号の信号パターンの１ゲート周期を－電圧保持時間のみとする形態であり、第３の形態は、Cs on Gate型ＴＦＴアレイにおいて検査信号の信号パターンの１ゲート周期を＋電圧保持時間のみとする形態であり、第４の形態は、Cs on Com型ＴＦＴアレイにおいて検査信号の信号パターンをチェッカーパターンとし１ゲート周期の全フレームに亘って＋電圧あるいは－電圧に保持する形態である。
　 [第１の形態]
　はじめに、検査信号の信号パターンの第１の形態について説明する。第１の形態は、Cs on Com型ＴＦＴアレイにおいて検査信号の信号パターンの１ゲート周期を＋電圧保持時間のみとする形態である。図７は検査信号例を示し、図８はピクセル波形を示し、図９はピクセルの電圧状態を示している。
　図７は、本発明の１ゲート周期内における検査信号の信号パターンを示している。図７に示す検査信号の信号パターンでは、例えば、ゲートライン１４（１４ｏ（図７（ａ）のＧo）、１４ｅ（図７（ｂ）のＧe））のオンパルス信号を１ゲート周期に第１のフレームの初期段階で出力し、このときのソースライン１５（１５ｏ（図７（ｃ）のＳo）、１５ｅ（図７（ｄ）のＳe）に印加される電圧を、各交差部分のピクセル（画素）１２（１２oo，１２oe，１２eo，１２ee）に、各ＴＦＴ１１（１１oo，１１oe，１１eo，１１ee）を通して印加する。
　このときの、ゲートライン１４の電圧とソースライン１５の電圧の組み合わせ、および電圧の切り換えによって、各ピクセル（画素）１２（１２oo，１２oe，１２eo，１２ee）に＋電圧（ここでは１０Ｖ）を印加する。
　１ゲート周期（図７の１～１０で示すフレーム期間）は任意の時間幅とすることができるが、一例として、例えば１６ｍｓｅｃとすることができる。
　図７の例では、説明の便宜から１ゲート周期を１～１０の１０個のフレームを備え、この全フレームに亘ってピクセル（画素）に＋電圧（＋１０Ｖ）を保持させる。
　第１のフレームの初期段階において、ゲートラインＧｏとゲートラインＧeにオンパルス信号を発生させる（図７（ａ），（ｂ））。このとき、ソースラインＳｏには、ゲートラインＧｏ（Ｇｅ）のオンパルス信号と対応する期間において＋電圧（＋１０Ｖ）を印加した後、－電圧（－１４Ｖ）を印加する（図７（ｃ））。また、ソースラインＳeについても、ゲートラインＧｅ（Ｇｏ）のオンパルス信号と対応する期間において＋電圧（＋１０Ｖ）を印加した後、－電圧（－１４Ｖ）を印加する（図７（ｄ））。
　上記のオンパルス信号と印加電圧により、全フレームに亘って、ピクセル（画素）１２oo，１２ee，１２oe，１２eoは＋電圧（＋１０Ｖ）に保持される。
　図８は全フレームに亘ってピクセル（画素）に＋電圧を保持させたときに、ピクセルで検出される信号波形例を示し、図９はこのときのピクセルの電圧状態を示している。
　図８（ａ）は正常ピクセルの場合のピクセル波形を示し、図９（ａ）はこのときのピクセルの電圧状態を示している。正常ピクセルでは、保持されている＋電圧（１０Ｖ）が検出される。図８（ｂ）～図８（ｅ）は欠陥ピクセルの場合のピクセル波形を示し、図９（ｂ）～図９（ｅ）はこのときのピクセルの電圧状態を示している。
　図８（ｂ）はピクセルの画素電極とソースライン間がショートしたＳＤ欠陥の場合のピクセル波形を示している。このＳＤ欠陥では、ソースラインの電圧（－１４Ｖ）によってピクセル波形電圧は（－１４Ｖ）となる。図９（ｂ）では、正常ピクセルは（＋１０Ｖ）を示し、ＳＤ欠陥ピクセルは（－１４Ｖ）を示している。
　図８（ｃ）はピクセルの画素電極とソースライン間の絶縁不良の欠陥がある場合のピクセル波形を示している。図９（ｃ）では、正常ピクセルは（＋１０Ｖ）を示し、絶縁不良ピクセルは（＋１０Ｖ）から（－１４Ｖ）の間の電圧を示している。この絶縁不良は、画素電極とソースライン間が抵抗を有して導通状態にあり、weakな欠陥とも称される。この絶縁不良欠陥では、ソースラインの電圧（－１４Ｖ）の影響によって、ピクセル波形電圧は（＋１０Ｖ）から徐々に（－１４Ｖ）に向かって電圧が降下する。本発明では、全フレームに亘ってピクセル（画素）に＋電圧を保持させることによって、１ゲート周期の長い時間に亘る電圧変化を検出するためピクセル波形電圧の変化が小さい場合であっても、検出することができる。
　この電圧変化は、１ゲート周期において後期のフレームで大きくなるため、１ゲート周期の全フレームの電圧変化を検出する代わりに、後期のフレームの電圧変化のみを検出することによって欠陥を検出することができる。
　図８（ｄ）はピクセルの画素電極とＣｓライン間がショートしたＤＣｓ欠陥の場合のピクセル波形を示している。図９（ｄ）では、正常ピクセルは（＋１０Ｖ）を示し、ＤＣｓ欠陥ピクセルは（－５Ｖ）を示している。このＤＣｓ欠陥では、Ｃｓラインの電圧（－５Ｖ）によってピクセル波形電圧は（－５Ｖ）となる。なお、ここでは、Ｃｓラインの電圧を（－５Ｖ）とすることによって、正常ピクセルの電圧（＋１０Ｖ）との電圧差を拡大して、欠陥検出が容易となるようにしている。
　図８（ｅ）はピクセルの画素電極とゲートライン間がショートしたＧＤ欠陥の場合のピクセル波形を示している。図９（ｅ）では、正常ピクセルは（＋１０Ｖ）を示し、ＧＤ欠陥ピクセルは（－１７Ｖ）を示している。このＧＤ欠陥では、ゲートラインの電圧（－１７Ｖ）によってピクセル波形電圧は（－１７Ｖ）となる。
　 [第２の形態]
　次に、検査信号の信号パターンの第２の形態について説明する。第２の形態は、Cs on Com型ＴＦＴアレイにおいて検査信号の信号パターンの１ゲート周期を－電圧保持時間のみとする形態である。図１０は検査信号例を示し、図１１はピクセル波形を示し、図１２はピクセルの電圧状態を示している。
　図１０は、本発明の１ゲート周期内における検査信号の信号パターンを示している。図１０に示す検査信号の信号パターンでは、例えば、ゲートライン１４（１４ｏ（図１０（ａ）のＧo）、１４ｅ（図１０（ｂ）のＧe）のオンパルス信号を１ゲート周期に第１のフレームの初期段階で出力し、このときのソースライン１５（１５ｏ（図１０（ｃ）のＳo）、１５ｅ（図１０（ｄ）のＳe））に印加される電圧を、各交差部分のピクセル（画素）１２（１２oo，１２oe，１２eo，１２ee）に、各ＴＦＴ１１（１１oo，１１oe，１１eo，１１ee）を通して印加する。
　このときの、ゲートライン１４の電圧とソースライン１５の電圧の組み合わせ、および電圧の切り換えによって、各ピクセル（画素）１２（１２oo，１２oe，１２eo，１２ee）に－電圧（ここでは－１４Ｖ）を印加する。
　１ゲート周期（図１０の１～１０で示すフレーム期間）は任意の時間幅とすることができるが、一例として、例えば１６ｍｓｅｃとすることができる。
　図１０の例では、説明の便宜から１ゲート周期を１～１０の１０個のフレームを備え、この全フレームに亘ってピクセル（画素）に－電圧（－１４Ｖ）を保持させる。
　第１のフレームの初期段階において、ゲートラインＧｏとゲートラインＧeにオンパルス信号を発生させる（図１０（ａ），（ｂ））。このとき、ソースラインＳｏには、ゲートラインＧｏ（Ｇｅ）のオンパルス信号と対応する期間において－電圧（－１４Ｖ）を印加した後、＋電圧（＋１０Ｖ）を印加する（図１０（ｃ））。また、ソースラインＳeについても、ゲートラインＧｅ（Ｇｏ）のオンパルス信号と対応する期間において－電圧（－１４Ｖ）を印加した後、＋電圧（＋１０Ｖ）を印加する（図１０（ｄ））。
　上記のオンパルス信号と印加電圧により、全フレームに亘って、ピクセル（画素）１２oo，１２ee，１２oe，１２eoは－電圧（－１４Ｖ）に保持される。
　図１１は全フレームに亘ってピクセル（画素）に－電圧を保持させたときに、ピクセルで検出される信号波形例を示し、図１２はこのときのピクセルの電圧状態を示している。
　図１１（ａ）は正常ピクセルの場合のピクセル波形を示し、図１１（ａ）はこのときのピクセルの電圧状態を示している。正常ピクセルでは、保持されている－電圧（－１４Ｖ）が検出される。図１１（ｂ）～図１１（ｅ）は欠陥ピクセルの場合のピクセル波形を示し、図１２（ｂ）～図１２（ｅ）はこのときのピクセルの電圧状態を示している。
　図１２（ｂ）はピクセルの画素電極とソースライン間がショートしたＳＤ欠陥の場合のピクセル波形を示している。このＳＤ欠陥では、ソースラインの電圧（＋１０Ｖ）によってピクセル波形電圧は（＋１０Ｖ）となる。図１２（ｂ）では、正常ピクセルは（－１４Ｖ）を示し、ＳＤ欠陥ピクセルは（＋１０Ｖ）を示している。
　図１１（ｃ）はピクセルの画素電極とソースライン間の絶縁不良の欠陥がある場合のピクセル波形を示している。図１２（ｃ）では、正常ピクセルは（－１４Ｖ）を示し、絶縁不良ピクセルは（－１４Ｖ）から（＋１０Ｖ）の間の電圧を示している。この絶縁不良は、画素電極とソースライン間が抵抗を有して導通状態にあり、weakな欠陥とも称される。この絶縁不良欠陥では、ソースラインの電圧（＋１０Ｖ）の影響によって、ピクセル波形電圧は（－１４Ｖ）から徐々に（＋１０Ｖ）に向かって電圧が上昇する。本発明では、全フレームに亘ってピクセル（画素）に－電圧を保持させることによって、１ゲート周期の長い時間に亘る電圧変化を検出するためピクセル波形電圧の変化が小さい場合であっても、検出することができる。
　この電圧変化は、１ゲート周期において後期のフレームで大きくなるため、１ゲート周期の全フレームの電圧変化を検出する代わりに、後期のフレームの電圧変化のみを検出することによって欠陥を検出することができる。
　図１１（ｄ）はピクセルの画素電極とＣｓライン間がショートしたＤＣｓ欠陥の場合のピクセル波形を示している。図１２（ｄ）では、正常ピクセルは（－１４Ｖ）を示し、ＤＣｓ欠陥ピクセルは（＋５Ｖ）を示している。このＤＣｓ欠陥では、Ｃｓラインの電圧（＋５Ｖ）によってピクセル波形電圧は（＋５Ｖ）となる。なお、ここでは、Ｃｓラインの電圧を（＋５Ｖ）とすることによって、正常ピクセルの電圧（－１４Ｖ）との電圧差を拡大して、欠陥検出が容易となるようにしている。
　図１１（ｅ）はピクセルの画素電極とゲートライン間がショートしたＧＤ欠陥の場合のピクセル波形を示している。図１２（ｅ）では、正常ピクセルは（－１４Ｖ）を示し、ＧＤ欠陥ピクセルは（－１７Ｖ）を示している。このＧＤ欠陥では、ゲートラインの電圧（－１７Ｖ）によってピクセル波形電圧は（－１７Ｖ）となる。
　 [第３の形態]
　はじめに、検査信号の信号パターンの第３の形態について説明する。第３の形態は、Cs on Gate型ＴＦＴアレイにおいて検査信号の信号パターンの１ゲート周期を＋電圧保持時間のみとする形態である。図１３は検査信号例を示し、図１４はピクセル波形を示し、図１５はピクセルの電圧状態を示している。
　図１３は、本発明の１ゲート周期内における検査信号の信号パターンを示している。図１３に示す検査信号の信号パターンでは、例えば、ゲートライン１４（１４ｏ（図１３（ａ）のＧo）、１４ｅ（図１３（ｂ）のＧe））のオンパルス信号を１ゲート周期に第１のフレームの初期段階で出力し、このときのソースライン１５（１５ｏ（図１３（ｃ）のＳo）、１５ｅ（図１３（ｄ）のＳe）に印加される電圧を、各交差部分のピクセル（画素）１２（１２oo，１２oe，１２eo，１２ee）に、各ＴＦＴ１１（１１oo，１１oe，１１eo，１１ee）を通して印加する。
　このときの、ゲートライン１４の電圧とソースライン１５の電圧の組み合わせ、および電圧の切り換えによって、各ピクセル（画素）１２（１２oo，１２oe，１２eo，１２ee）に＋電圧（ここでは１０Ｖ）を印加する。
　１ゲート周期（図１３の１～１０で示すフレーム期間）は任意の時間幅とすることができるが、一例として、例えば１６ｍｓｅｃとすることができる。
　図１３の例では、説明の便宜から１ゲート周期を１～１０の１０個のフレームを備え、この全フレームに亘ってピクセル（画素）に＋電圧（＋１０Ｖ）を保持させる。
　第１のフレームの初期段階において、ゲートラインＧｏとゲートラインＧeにオンパルス信号を発生させる（図１３（ａ），（ｂ））。このとき、ソースラインＳｏには、ゲートラインＧｏ（Ｇｅ）のオンパルス信号と対応する期間において＋電圧（＋１０Ｖ）を印加した後、－電圧（－１４Ｖ）を印加する（図１３（ｃ））。また、ソースラインＳeについても、ゲートラインＧｅ（Ｇｏ）のオンパルス信号と対応する期間において＋電圧（＋１０Ｖ）を印加した後、－電圧（－１４Ｖ）を印加する（図１３（ｄ））。
　上記のオンパルス信号と印加電圧により、全フレームに亘って、ピクセル（画素）１２oo，１２ee，１２oe，１２eoは＋電圧（＋１０Ｖ）に保持される。
　図１４は全フレームに亘ってピクセル（画素）に＋電圧を保持させたときに、ピクセルで検出される信号波形例を示し、図１５はこのときのピクセルの電圧状態を示している。
　図１４（ａ）は正常ピクセルの場合のピクセル波形を示し、図１５（ａ）はこのときのピクセルの電圧状態を示している。正常ピクセルでは、保持されている＋電圧（１０Ｖ）が検出される。図１４（ｂ）～図１４（ｄ）は欠陥ピクセルの場合のピクセル波形を示し、図１５（ｂ）～図１５（ｄ）はこのときのピクセルの電圧状態を示している。
　図１４（ｂ）はピクセルの画素電極とソースライン間がショートしたＳＤ欠陥の場合のピクセル波形を示している。このＳＤ欠陥では、ソースラインの電圧（－１４Ｖ）によってピクセル波形電圧は（－１４Ｖ）となる。図１５（ｂ）では、正常ピクセルは（＋１０Ｖ）を示し、ＳＤ欠陥ピクセルは（－１４Ｖ）を示している。
　図１４（ｃ）はピクセルの画素電極とソースライン間の絶縁不良の欠陥がある場合のピクセル波形を示している。図１５（ｃ）では、正常ピクセルは（＋１０Ｖ）を示し、絶縁不良ピクセルは（＋１０Ｖ）から（－１４Ｖ）の間の電圧を示している。この絶縁不良は、画素電極とソースライン間が抵抗を有して導通状態にあり、weakな欠陥とも称される。この絶縁不良欠陥では、ソースラインの電圧（－１４Ｖ）の影響によって、ピクセル波形電圧は（＋１０Ｖ）から徐々に（－１４Ｖ）に向かって電圧が降下する。本発明では、全フレームに亘ってピクセル（画素）に＋電圧を保持させることによって、１ゲート周期の長い時間に亘る電圧変化を検出するためピクセル波形電圧の変化が小さい場合であっても、検出することができる。
　この電圧変化は、１ゲート周期において後期のフレームで大きくなるため、１ゲート周期の全フレームの電圧変化を検出する代わりに、後期のフレームの電圧変化のみを検出することによって欠陥を検出することができる。
　図１４（ｄ）はピクセルの画素電極とゲートライン間がショートしたＧＤ欠陥の場合のピクセル波形を示している。図１５（ｄ）では、正常ピクセルは（＋１０Ｖ）を示し、ＧＤ欠陥ピクセルは（－１７Ｖ）を示している。このＧＤ欠陥では、ゲートラインの電圧（－１７Ｖ）によってピクセル波形電圧は（－１７Ｖ）となる。
　なお、Cs on Gate型ＴＦＴアレイにおいて検査信号の信号パターンの１ゲート周期を－電圧保持時間のみとする形態は、第２の形態とほぼ同様とすることができる。
　[第４の形態]
　次に、検査信号の信号パターンの第４の形態について説明する。第４の形態は、Cs on Com型ＴＦＴアレイにおいて検査信号の信号パターンをチェッカーパターンとし１ゲート周期の全フレームに亘って＋電圧あるいは－電圧に保持する形態である。図１６は検査信号例を示し、図１７はピクセル波形を示し、図１８はピクセルの電圧状態を示している。
　図１６は、本発明の１ゲート周期内における検査信号の信号パターンを示している。図１６に示す検査信号の信号パターンでは、例えば、ゲートライン１４ｏ（図１６（ａ）のＧo）のオンパルス信号を１ゲート周期に第１のフレームの初期段階で出力し、このときのソースライン１５ｏ（図１６（ｃ）のＳo）に印加される＋１０Ｖをピクセル（画素）１２ooにＴＦＴ１１ooを通して印加し、ソースライン１５ｅ（図１６（ｄ）のＳｅ）に印加される－１４Ｖをピクセル（画素）１２oeにＴＦＴ１１oeを通して印加し、次に、ゲートライン１４ｅ（図１６（ｂ）のＧｅ）のオンパルス信号を第１のフレーム中の次の段階で出力し、このときのソースライン１５ｏ（図１６（ｃ）のＳo）に印加される－１４Ｖをピクセル（画素）１２eoにＴＦＴ１１eoを通して印加し、ソースライン１５ｅ（図１６（ｄ）のＳｅ）に印加される＋１０Ｖをピクセル（画素）１２eeにＴＦＴ１１eeを通して印加する。
　このときの、ゲートライン１４の電圧とソースライン１５の電圧の組み合わせ、および電圧の切り換えによって、各ピクセル（画素）１２（１２oo，１２oe，１２eo，１２ee）に＋電圧（ここでは１０Ｖ）と－電圧（ここでは－１４Ｖ）が二次元的に交互に格子状に印加される。
　１ゲート周期（図１６の１～１０で示すフレーム期間）は任意の時間幅とすることができるが、一例として、例えば１６ｍｓｅｃとすることができる。
　図１６の例では、説明の便宜から１ゲート周期を１～１０の１０個のフレームを備え、この全フレームに亘ってピクセル（画素）を＋電圧（＋１０Ｖ）あるいは－電圧（－１４Ｖ）に保持する。
　第１のフレームのはじめの段階で、ゲートラインＧｏにオンパルス信号を発生させる（図１６（ａ））。このとき、ソースラインＳｏには、ゲートラインＧｏのオンパルス信号と対応する期間において＋電圧（＋１０Ｖ）を印加した後、－電圧（－１４Ｖ）を印加し（図１６（ｃ））、ソースラインＳｅには、ゲートラインＧｏのオンパルス信号と対応する時点において電圧（－１４Ｖ）を印加する、（図１６（ｄ））。
　また、第１のフレーム中の次に段階で、ゲートラインＧｅにオンパルス信号を発生させる（図１６（ｂ））。このとき、ソースラインＳｏは－１４Ｖであり（図１６（ｃ））、ソースラインＳｅには、ゲートラインＧｅのオンパルス信号と対応する期間において＋電圧（＋１０Ｖ）を印加した後、－電圧（－１４Ｖ）を印加する（図１６（ｄ））。
　上記のオンパルス信号と印加電圧により、全フレームに亘って、ピクセル（画素）１２oo，１２ee，１２oe，１２eoは＋電圧（＋１０Ｖ）又は－電圧（－１４Ｖ）に保持される。
　図１６は全フレームに亘ってピクセル（画素）に＋電圧と－電圧を格子状に保持させたときに、ピクセルで検出される信号波形例を示し、図１７はこのときのピクセルの電圧状態を示している。
　図１７（ａ）は正常ピクセルの場合のピクセル波形を示し、図１８（ａ）はこのときのピクセルの電圧状態を示している。正常ピクセルでは、保持されている＋電圧（１０Ｖ）と－電圧（－１４Ｖ）が検出される。図１７（ｂ）、図１７（ｃ）は欠陥ピクセルの場合のピクセル波形を示し、図１８（ｂ）～図１８（ｅ）はこのときのピクセルの電圧状態を示している。
　図１７（ｂ）は隣接するピクセル間がショートした短絡欠陥の場合のピクセル波形を示している。この短絡欠陥では、隣接するピクセルは＋電圧と－電圧を加算した電圧となる。例えば、＋電圧（＋１０Ｖ）と－電圧（－１４Ｖ）が加算してピクセル波形電圧は（－４Ｖ）となる。図１８（ｂ）、（ｄ）では、正常ピクセルは（＋１０Ｖ）を示し、短絡欠陥ピクセルは（－４Ｖ）を示している。なお、図１８（ｂ）は横方向に隣接する短絡欠陥の場合を示し、図１８（ｄ）は縦方向に隣接する短絡欠陥の場合を示している。
　図１７（ｃ）は隣接するピクセル間の絶縁不良の欠陥がある場合のピクセル波形を示している。図１８（ｃ），（ｅ）では、正常ピクセルは（＋１０Ｖ）を示し、絶縁不良ピクセルは（＋１０Ｖ）と（－１４Ｖ）の間の電圧を示している。この絶縁不良は、隣接するピクセル間が抵抗を有して導通状態にある。この絶縁不良欠陥では、隣接するピクセルの電圧の影響によって、ピクセル波形電圧は＋電圧（＋１０Ｖ）からの下降電圧、あるいは、－電圧（－１４Ｖ）からの上昇電圧を示す。
　本発明では、全フレームに亘ってピクセル（画素）に＋電圧を保持させることによって、１ゲート周期の長い時間に亘る電圧変化を検出するためピクセル波形電圧の変化が小さい場合であっても、検出することができる。
　この電圧変化は、１ゲート周期において後期のフレームで大きくなるため、１ゲート周期の全フレームの電圧変化を検出する代わりに、後期のフレームの電圧変化のみを検出することによって欠陥を検出することができる。
　なお、本発明は前記各実施の形態に限定されるものではない。本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。
　本発明は、液晶製造装置におけるＴＦＴアレイ検査工程の他、有機ＥＬや種々の半導体基板が備えるＴＦＴアレイの欠陥検査に適用することができる。

Claims (6)

  1. 　ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法であって、
    　ＴＦＴアレイの全ピクセルを走査する時間幅を１フレームとし、
    　前記フレームを複数含む１ゲート周期において、
    　ピクセルを駆動するための駆動パターンとして、前記複数のフレームの内で時間的に第１番目のフレームの初期期間において正電圧又は負電圧の一方の電圧とした後、前記第１番目のフレームの残余の期間および第２番目以降にフレームにおいて前記電圧の正負を反転させる電圧パターンを備え、
    　前記電圧パターンを用いて、ＴＦＴアレイのピクセルに前記第１番目のフレームの初期期間の正電圧又は負電圧の一方の電圧を印加した後、前記１ゲート周期の全時間幅に亘って前記ピクセルに印加した電圧を保持させることを特徴とする、ＴＦＴ基板の検査方法。
  2. 　前記第１番目のフレームの初期期間において、
    　前記ＴＦＴアレイのＴＦＴをオン状態とすることによって、ＴＦＴアレイのピクセルに前記第１番目のフレームの初期期間の正電圧又は負電圧の一方の電圧を印加し、
    　前記ＴＦＴアレイのＴＦＴをオフ状態とすることによって、前記１ゲート周期の全時間幅に亘って前記ピクセルに印加した電圧を保持させることを特徴とする、請求項１に記載のＴＦＴ基板の検査方法。
  3. 　前記ＴＦＴアレイに対してゲートラインとソースラインを格子状に配列し、
    　前記ゲートラインに印加するゲート信号によって、ＴＦＴアレイのＴＦＴのオン状態とオフ状態を制御し、
    　前記ソースラインに印加するソース信号によって、前記オン状態のＴＦＴを介してピクセルに電圧パターンの電圧を印加し、印加した電圧を前記ピクセルに保持させることを特徴とする、請求項２に記載のＴＦＴ基板の検査方法。
  4. 　前記ピクセルに対して付加容量を介して接続される共通ラインの電圧を負側にオフセットさせることによって、正常ピクセルと短絡欠陥ピクセルとの電圧差を増加させることを特徴とする、請求項１から３の何れか一つに記載のＴＦＴ基板の検査方法。
  5. 　前記１ゲート周期が備える複数のフレームにおいて、時間的に後のフレームの走査で取得した検出信号に基づいて欠陥検出を行うことを特徴とする、請求項１から４の何れか一つに記載のＴＦＴ基板の検査方法。
  6. 　ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、ＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査装置であって、
    　ＴＦＴ基板に電子線を照射する電子線源と、
    　ＴＦＴ基板から放出される二次電子を検出する検出器と、
    　ＴＦＴ基板のＴＦＴアレイに検査信号を生成し印加する検査信号生成部と、
    　前記検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備え、
    　前記検査信号生成部は、
    　ＴＦＴアレイの全ピクセルを走査する時間幅を１フレームとし、
    　前記フレームを複数含む１ゲート周期において、
    　ピクセルを駆動するための駆動パターンとして、前記複数のフレームの内で時間的に第１番目のフレームの初期期間において正電圧又は負電圧の一方の電圧とした後、前記第１番目のフレームの残余の期間および第２番目以降にフレームにおいて前記電圧の正負を反転させる電圧パターンを備える検査信号を生成し、
    　前記欠陥検出部は、
    　前記電圧パターンを用いて、ＴＦＴアレイのピクセルに前記第１番目のフレームの初期期間の正電圧又は負電圧の一方の電圧を印加した後、前記１ゲート周期の全時間幅に亘って前記ピクセルに印加した電圧を保持させ、当該電圧保持によって取得されるピクセル電圧に基づいてピクセルの欠陥を検出することを特徴とする、ＴＦＴ基板の検査装置。
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