JP2008089476A - Ｔｆｔアレイ検査における電子線走査方法 - Google Patents

Abstract

【課題】１ピクセル当たりの電子線のサンプリング点数を減少させるとともに、ピクセルに照射する電子線の照射位置精度の低下を抑制する。
【解決手段】電子線照射によるＴＦＴアレイの欠陥検査において、ＴＦＴアレイの各ピクセルに照射する電子線の走査方法であり、各ピクセル内における電子線の走査方向を実質的に対角方向とすることで、１ピクセル当たりの電子線のサンプリング点数を減少させるとともに、ピクセルに照射する電子線の照射位置精度の低下を抑制する。電子線をＴＦＴアレイのソース方向およびゲート方向に走査して、各ピクセルに電子線を照射するとともに、ＴＦＴアレイのソース方向およびゲート方向の少なくとも何れか一方の方向の電子線走査において、ピクセルピッチで照射を行うとともに、隣接する走査ライン間において電子線の照射位置をオフセットさせる。
【選択図】図１

Description

本発明は、液晶基板等の製造過程等で行われるＴＦＴアレイ検査に関し、特に、ＴＦＴアレイ検査する際に行う電子線の照射に関する。

液晶基板や有機ＥＬ基板等のＴＦＴアレイが形成された半導体基板の製造過程では、製造過程中にＴＦＴアレイ検査工程を含み、このＴＦＴアレイ検査工程において、ＴＦＴアレイの欠陥検査が行われている。

ＴＦＴアレイは、例えば液晶表示装置の画素電極を選択するスイッチング素子として用いられる。ＴＦＴアレイを備える基板は、例えば、走査線として機能する複数本のゲートラインが平行に配設されると共に、信号線として記載する複数本のソースラインがゲートラインに直交して配設され、両ラインが交差する部分の近傍にＴＦＴ（Thin film transistor）が配設され、このＴＦＴに画素電極が接続される。

液晶表示装置は、上記したＴＦＴアレイが設けられた基板と対向基板との間に液晶層を挟むことで構成され、対向基板が備える対向電極と画素電極との間に画素容量が形成される。画素電極には、上記の画素容量以外に付加容量（Ｃｓ）が接続される。この付加容量（Ｃｓ）の一方は画素電極に接続され、他方は共通ラインあるいはゲートラインに接続される。共通ラインに接続される構成のＴＦＴアレイはCs on Com型ＴＦＴアレイと呼ばれ、ゲートラインに接続される構成のＴＦＴアレイはCs on Gate型ＴＦＴアレイと呼ばれる。

このＴＦＴアレイにおいて、走査線（ゲートライン）や信号線（ソースライン）の断線、走査線（ゲートライン）と信号線（ソースライン）の短絡、画素を駆動するＴＦＴの特性不良による画素欠陥等の欠陥検査は、例えば、対向電極を接地し、ゲートラインの全部あるいは一部に、例えば、−１５Ｖ〜＋１５Ｖの直流電圧を所定間隔で印加し、ソースラインの全部あるいは一部に検査信号を印加することによって行っている。（例えば、特許文献１の従来技術。）

ＴＦＴアレイ検査装置は、ＴＦＴアレイに検査用の駆動信号を入力し、そのときの電圧状態を検出することで欠陥検出を行うことができる。また、液晶の表示状態を観察することによって、ＴＦＴアレイの欠陥検出を行っても良い。液晶の表示状態を観察することによってＴＦＴアレイを検査する場合には、ＴＦＴアレイ基板と対向電極との間に液晶層を挟んだ液晶表示装置の状態で検査する他に、液晶層と対向電極を備えた検査治具をＴＦＴアレイ基板に取り付けることによって、液晶表示装置に至らない半製品の状態で検査することもできる。

ＴＦＴアレイには、その製造プロセス中に様々な欠陥が発生する可能性がある。図１２〜図１４は欠陥例を説明するためのＴＦＴアレイの等価回路である。

図１２はＴＦＴアレイを構成する各要素部分で生じる欠陥を説明するための図である。図１２中の破線で示す各箇所において、ピクセル１２oeとソースライン１５eとの間に短絡欠陥（Ｓ−ＤＳshort）を示し、ピクセル１２eoとゲートライン１４eとの間に短絡欠陥（Ｇ−ＤＳshort）を示し、ソースライン１５oとゲートライン１４eとの間に短絡欠陥（Ｓ−Ｇshort）を示し、また、ピクセル１２eeとＴＦＴ１１eeとの間の断線（Ｄ−open）を示している。

また、上記した各ピクセルにおける欠陥の他に、隣接するピクセル間で生じる隣接欠陥と呼ばれるものがある。この隣接欠陥として、横方向で隣接するピクセル間の欠陥（横ＰＰと呼ばれる）、縦方向で隣接するピクセル間の欠陥（縦ＰＰと呼ばれる）、隣接するソースライン間の短絡（ＳＳshortと呼ばれる）、隣接するゲートライン間の短絡（ＧＧshortと呼ばれる）が知られている。

図１３は横方向の隣接欠陥を説明するための図である。図１３中の破線は、横方向で隣接するピクセル１２eoと１２eeと間の短絡欠陥（横ＰＰ）と、横方向で隣接するソースラインＳｏとＳｅとの間の短絡欠陥（ＳＳshort）をそれぞれ示している。

図１４は縦方向の隣接欠陥を説明するための図である。図１４中の破線は、縦方向で隣接するピクセル１２ooと１２eoと間の短絡欠陥（縦ＰＰ１）、および、縦方向で隣接するピクセル１２oeと１２eeと間の短絡欠陥（縦ＰＰ２）と、縦方向で隣接するゲートラインＧｏとＧｅとの間の短絡欠陥（ＧＧshort）をそれぞれ示している。

電子線を用いたＴＦＴアレイ検査装置では、ピクセル（ＩＴＯ電極）に対して電子線を照射し、この電子線照射によって放出される二次電子を検出することによって、ピクセル（ＩＴＯ電極）に印加された電圧波形を二次電子波形に変えて、信号によるイメージ化し、これによってＴＦＴアレイの電気的検査を行っている。

このＴＦＴアレイの電気的検査では、上記した各種の欠陥を検査するために、ＴＦＴアレイを駆動する検査信号として種々の駆動パターンが用いられている。

また、この電子線を用いたＴＦＴアレイ検査では、複数配列されたピクセルのそれぞれに電子線を照射させながら走査することで、各ＴＦＴアレイを個別に検査するとともに、基板に設けられた複数のＴＦＴアレイの検査を可能としている。

したがって、基板が備える複数のＴＦＴアレイを検査するには、電子線を走査する間に各ピクセルに漏れなく電子線を照射させる必要がある。

各ピクセルに照射する電子線の照射点数はピクセルサイズに依存するが、従来の電子線照射では、１ピクセル当たり電子線を最低でも４点としている。

図１５は、１ピクセル当たりの電子線の照射点数を４点とした場合を示している。ここでは、１ピクセル当たりの電子線を４点照射させるために、各ピクセルのソース方向のピクセルピッチをＰｓ、ゲート方向のピクセルピッチをＰｇとしたとき、ソース方向の照射間隔（以下、サンプリングピッチという）ＳｓをＳｓ＝Ｐｓ／２とし、ゲート方向の照射間隔（以下、サンプリングピッチという）ＳｇをＳｇ＝Ｐｇ／２としている。

この１ピクセル当たりの電子線の照射点数を４点とする場合には、ソース方向の走査ライン上の照射点の位置と、ゲート方向で隣接する走査ライン上の照射点の位置とをゲート方向で合わせ、また、ゲート方向の走査ライン上の照射点の位置と、ソース方向で隣接する走査ライン上の照射点の位置とをソース方向で合わせ、これによって、各ピクセル内において、照射点の位置をソース方向およびゲート方向において一致させ、横方向および縦方向に走査させている。
特開平５−３０７１９２号公報

１ピクセル当たりの電子線の照射点数を４点として電子線を走査する走査方法では、ＴＦＴパネル上に配置する各ピクセルが小さく、かつ、ピクセル数が多くなるほど、ＴＦＴパネル当たりのサンプリング点数が増加するため、検査時間が長くなるという問題がある。

このＴＦＴパネル当たりのサンプリング点数の増加を抑制するために、ゲート方向又はソース方向において、隣接するピッチ間に距離であるピクセルピッチと、電子線を照射する照射位置間の距離であるサンプリングピッチとを一致させことで、ピクセル当たりのサンプリング点数を減少させることが考えられる。図１７は、ソース方向において、ピクセルピッチとサンプリングピッチとを一致させることでサンプリング点数を減少させた例を示している。

しかしながら、上記したピクセルピッチとサンプリングピッチとを一致させることでサンプリング点数を減少させる手法では、サンプリング点数を減少させた方向の照射点の位置精度が低下するという問題がある。

図１６は、１ピクセル当たりの電子線の照射点数を４点とした場合の照射点の位置精度を説明するための図であり、図１８は、ソース方向でピクセルピッチとサンプリングピッチとを一致させることによって、１ピクセル当たりの電子線の照射点数を２点とした場合の照射点の位置精度を説明するための図である。

図１６（ａ）、図１８（ａ）は、ともにピクセルに対して電子線の照射位置が正しく行われた場合を示し、図１６（ｂ），（ｃ）および、図１８（ｂ），（ｃ）は、ともにピクセルに対して電子線の照射位置が位置ずれした場合を示している。

電子線の照射位置が図１６（ｃ）あるいは図１８（ｃ）に示す位置まで位置ずれした場合には、照射を目的とするピクセルに電子線が照射されないことになる。この位置ずれのずれ量を比較すると、１ピクセル当たりの電子線の照射点数を４点とした場合（図１６（ｃ））には、ずれ量が３／４・Ｐｓ以内であればピクセル内に電子線照射が可能であるのに対して、ソース方向でピクセルピッチとサンプリングピッチとを一致させて１ピクセル当たりの電子線の照射点数を２点に減少させた場合（図１８（ｃ））には、ずれ量が１／２・Ｐｓを超えるとピクセル内への電子線照射ができなくなる。このずれ量は、電子線をピクセル内に照射させるための照射位置の許容量に相当する。したがって、ピクセルピッチとサンプリングピッチとを一致させることで電子線の照射点数を減少させる場合には、電子線の照射位置の許容量が小さくなる。

そこで、本発明は上記課題を解決して、１ピクセル当たりの電子線のサンプリング点数を減少させるとともに、ピクセルに照射する電子線の照射位置精度の低下を抑制することを目的とする。

本発明は、電子線照射によるＴＦＴアレイの欠陥検査において、ＴＦＴアレイの各ピクセルに照射する電子線の走査方法であり、各ピクセル内における電子線の走査方向を実質的に対角方向とすることで、１ピクセル当たりの電子線のサンプリング点数を減少させるとともに、ピクセルに照射する電子線の照射位置精度の低下を抑制する。

本発明のＴＦＴアレイ検査における電子線走査方法は、電子線をＴＦＴアレイのソース方向およびゲート方向に走査して、各ピクセルに電子線を照射するとともに、ＴＦＴアレイのソース方向およびゲート方向の少なくとも何れか一方の方向の電子線走査において、ピクセルピッチで照射を行うとともに、隣接する走査ライン間において電子線の照射位置をオフセットさせる。

このように、サンプリングピッチをピクセルピッチ電子線の照射位置をオフセットさせることで、一ピクセル内でみたとき、このピクセル内における電子線照射による電子線の走査方向を実質的に対角方向とする。

電子線の照射位置をオフセットさせるオフセット量は、ピクセルピッチの１／ｎ（ｎは２以上の整数）とする。例えば、ソース方向で照射点数を減少させる場合には、ソース方向の電子線の照射間隔（サンプリングピッチＳｓ）をピクセルピッチＰｓとするとともに、ゲート方向で隣接するソース走査ライン間において、電子線の照射位置をソース方向でＰｓ／２だけずらせる。つまり、ソース方向のオフセット量をＰｓ／２とする。

また、ゲート方向についても同様に行うことができ、ゲート方向で照射点数を減少させる場合には、ゲート方向の電子線の照射間隔（サンプリングピッチＳｇ）をピクセルピッチＰｇとするとともに、ゲート方向で隣接するソース走査ライン間において、電子線の照射位置をゲート方向でＰｇ／２だけずらせる。つまり、ゲート方向のオフセット量をＰｇ／２とする。

本発明の電子線走査方法において、ソース方向において照射点数を減少させる形態、ゲート方向において照射点数を減少させる形態によって、いずれか一方の方向について照射点数を減少させる他、ソース方向とゲート方向の両方向において照射点数を減少させる形態としてもよい。

また、ソース方向で隣接する走査ライン間の電子線の照射位置のオフセット量と、ゲート方向で隣接する走査ライン間の電子線の照射位置のオフセット量とを個別に設定することができる。ソース方向のオフセット量とゲート方向のオフセット量とを同じ設定値ｎで定める他、ソース方向のオフセット量とゲート方向のオフセット量とを異なる設定値ｎ、ｍで定めてもよい。

本発明によれば、ピクセル当たりの電子線のサンプリング点数を減少させることができる。さらに、本発明によれば、電子線のサンプリング点数の減少による電子線の照射位置精度の低下を抑制することができる。

以下、本発明の実施の形態について、図を参照しながら詳細に説明する。

図１は、本発明のＴＦＴアレイ検査装置の概略図である。

ＴＦＴアレイ検査装置１は、ＴＦＴ基板１０にアレイ検査用の検査信号を生成する検査信号生成部４と、検査信号生成部４で生成した検査信号をＴＦＴ基板１０に印加するプローバ８と、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）と、検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部６を備える。

プローバ８は、プローブピン（図示していない）が設けられたプローバフレームを備える。プローバ８は、ＴＦＴ基板１０上に載置する等によってプローブピンをＴＦＴ基板１０上に形成した電極に接触させ、ＴＦＴアレイに検査信号を印加する。

ＴＦＴ基板の電圧印加状態を検出する機構は種々の構成とすることができる。図１に示す構成は、電子線による検出構成であり、ＴＦＴ基板１０上に電子線を照射する電子線源２、照射された電子線によってＴＦＴ基板１０から放出される二次電子を検出する二次電子検出器３、二次電子検出器３の検出信号を信号処理してＴＦＴ基板１０上の電位状態を検出する信号処理部５等を備える。

電子線が照射されたＴＦＴアレイは、印加された検査信号の電圧に応じた二次電子を放出するため、この二次電子を検出することによって、ＴＦＴアレイの電位状態を検出することができる。

欠陥検出部６は、信号処理部５で取得したＴＦＴアレイの電位状態に基づいて、正常状態における電位状態と比較することによってＴＦＴアレイの欠陥を検出する。

検査信号生成部４は、ＴＦＴ基板１０上に形成されるＴＦＴアレイを駆動する検査信号の検査パターンを生成する。

走査制御部９は、ＴＦＴ基板１０上のＴＦＴアレイの検査位置を走査するために、ステージ７や電子源２を制御する。ステージ７は、載置するＴＦＴ基板１０をＸＹ方向に移動し、また、電子源２はＴＦＴ基板１０に照射する電子線をＸＹ方向に振ることで、電子線の照射位置を走査する。走査位置が検出位置となる。

なお、上記したＴＦＴアレイ検査装置の構成は一例であり、この構成に限られるものではない。

次に、本発明のＴＦＴ基板の検査に用いる検査信号について、Cs on Com型ＴＦＴアレイの場合について図２、図３を用いて説明し、Cs on Gate型ＴＦＴアレイの場合について図４，図５を用いて説明する。

ここで、Cs on Com型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端が共通ライン（Ｃｓライン）に接続される構成であり、Cs on Gate型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端がゲートライン（Ｇａｔｅライン）に接続される構成である。

はじめに、Cs on Com型ＴＦＴアレイの場合について説明する。

図２は、Cs on Com型ＴＦＴアレイの構成を模式的に示している。ＴＦＴ基板上には、アレイゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。また、隣接するゲートライン１４の間には、付加容量（Ｃｓ）を接続するＣｓライン１６が設けられる。

図３は、図２に示すCs on Com型ＴＦＴアレイの等価回路を示している。図３の等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。

奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２ooが設けられる。画素（Pixel）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端はＣｓライン１６に接続される。ＴＦＴ１１ooのドレインＤは画素（Pixel）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。

同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍には画素（Pixel）１２oeが設けられる。画素（Pixel）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端はＣｓライン１６に接続される。ＴＦＴ１１oeのドレインＤは画素（Pixel）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５eに接続される。

また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２eoが設けられる。画素（Pixel）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３eoが接続される。付加容量（Ｃｓ）１３eoの他端はＣｓライン１６に接続される。ＴＦＴ１１eoのドレインＤは画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。

また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍には画素（Pixel）１２eeが設けられる。画素（Pixel）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端はＣｓライン１６に接続される。ＴＦＴ１１eeのドレインＤは画素（Pixel）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。

したがって、画素（Pixel）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、画素（Pixel）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。

次に、Cs on Gate型ＴＦＴアレイの場合について説明する。

図４は、Cs on Gate型ＴＦＴアレイの構成を模式的に示している。ＴＦＴ基板上には、アレイゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。

図５は、図４に示すCs on Gate型ＴＦＴアレイの等価回路を示している。図５の等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。

奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２ooが設けられる。画素（Pixel）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１ooのドレインＤは画素（Pixel）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。

同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍には画素（Pixel）１２oeが設けられる。画素（Pixel）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１oeのドレインＤは画素（Pixel）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。

また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２eoが設けられる。画素（Pixel）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３ｅoに接続される。付加容量（Ｃｓ）１３eoの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eoのドレインＤは画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。

また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍には画素（Pixel）１２eeが設けられる。画素（Pixel）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eeのドレインＤは画素（Pixel）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。

したがって、画素（Pixel）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、画素（Pixel）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。

次に、本発明による電子線照射について図６〜図１１を用いて説明する。なお、図６〜図９はソース方向およびゲート方向において、オフセット量を同じ設定定数ｎにより定めたてオフセット量で電子線の照射点数を減少させる場合を示し、図１０，１１はソース方向およびゲート方向のオフセット量を異なる設定定数ｎ，ｍにより定め電子線の照射点数を減少させる場合を示している。また、図６，７はオフセット量を定める設定定数ｎを２とした場合であり、図８，９はオフセット量を定める設定定数ｎを３とした場合を示している。

はじめに、設定定数ｎを２とした場合の例について、図６，７を用いて説明する。ここで、各ピクセルにおいて、ソース方向のピクセル間の距離をピクセルピッチＰｓとし、ゲート方向のピクセル間の距離をピクセルピッチＰｇとし、また、ソース方向に走査する際の照射位置間の距離をサンプリングピッチＳｓとし、ゲート方向に走査する際の照射位置間の距離をサンプリングピッチＳｇとする。

図６に示す例では、ソース方向のサンプリングピッチＳｓをピクセルピッチＰｓとし、また、ゲート方向のサンプリングＳｇをピクセルピッチＰｇとする。

さらに、オフセット量を定める設定定数ｎを“２”として、ゲート方向に隣接するソース方向の走査ライン間では、電子線の照射位置をオフセット量ΔＳ＝Ｐｓ／２だけずらし、ソース方向に隣接するゲート方向の走査ライン間では、電子線の照射位置をオフセット量ΔＧ＝Ｐｇ／２だけずらす。

図７は、設定定数ｎが２の場合のオフセット量で電子線を照射したときの状態を示している。また、図７は、１ピクセル当たりの電子線の照射点数を２点とし、ソース方向およびゲート方向で照射点をオフセットさせたときの照射点の位置精度を説明するための図である。

図７（ａ）は、ピクセルに対して電子線の照射位置が正しく行われた場合を示し、図７（ｂ），（ｃ）は、ともにピクセルに対して電子線の照射位置が位置ずれした場合を示している。

電子線の照射位置が図７（ｃ）に示す位置まで位置ずれした場合には、照射を目的とするピクセルに電子線が照射されないことになる。この位置ずれのずれ量を、前記図１８に示したときと同様に照射点数を２点とした場合と比較すると、１ピクセル当たりの電子線の照射点数が２点である点では同じであるが、図１８の場合のずれ量は１／２・Ｐｓであるのに対して、図７の場合のずれ量は３／４・Ｐｓとなる。

このときのずれ量は、電子線がピクセル内に照射されるための照射位置の許容量に相当する。そのため、図７に示すように、ソース方向およびゲート方向で照射点をオフセットさせることによって、そのときの照射位置のずれの許容量は１／２・Ｐｓから３／４・Ｐｓに拡大したと云うことができる。また、このことは、ソース方向およびゲート方向で照射点をオフセットさせることによって、照射点の位置精度が向上したとも云うことができる。

次に、設定定数ｎを３とした場合の例について、図８，９を用いて説明する。なお、この例においても、各ピクセルにおいて、ソース方向のピクセル間の距離をピクセルピッチＰｓとし、ゲート方向のピクセル間の距離をピクセルピッチＰｇとし、また、ソース方向に走査する際の照射位置間の距離をサンプリングピッチＳｓとし、ゲート方向に走査する際の照射位置間の距離をサンプリングピッチＳｇとする。

図８に示す例では、ソース方向のサンプリングピッチＳｓをピクセルピッチＰｓとし、また、ゲート方向のサンプリングＳｇをピクセルピッチＰｇとし、オフセット量を定める設定定数ｎを“３”として、ゲート方向に隣接するソース方向の走査ライン間では、電子線の照射位置をオフセット量ΔＳ＝Ｐｓ／３だけずらし、ソース方向に隣接するゲート方向の走査ライン間では、電子線の照射位置をオフセット量ΔＧ＝Ｐｇ／３だけずらす。

図９は、設定定数ｎが３の場合のオフセット量で電子線を照射したときの状態を示している。また、図９は、１ピクセル当たりの電子線の照射点数を３点とし、ソース方向およびゲート方向で照射点をオフセットさせたときの照射点の位置精度を説明するための図である。

図９（ａ）は、ピクセルに対して電子線の照射位置が正しく行われた場合を示し、図９（ｂ），（ｃ）は、ともにピクセルに対して電子線の照射位置が位置ずれした場合を示している。

電子線の照射位置が図９（ｃ）に示す位置まで位置ずれした場合には、照射を目的とするピクセルに電子線が照射されないことになる。この位置ずれのずれ量を、前記図１８に示したときと同様に照射点数を２点とした場合と比較すると、図１８の場合のずれ量は１／２・Ｐｓであるのに対して、図９の場合のずれ量は２／３・Ｐｓとなる。

このときのずれ量は、電子線がピクセル内に照射されるための照射位置の許容量に相当するため、図９に示すように、ソース方向およびゲート方向で照射点をオフセットさせることによって、そのときの照射位置のずれの許容量は１／２・Ｐｓから２／３・Ｐｓに拡大したと云うことができる。また、このことは、ソース方向およびゲート方向で照射点をオフセットさせることによって、照射点の位置精度が向上したとも云うことができる。

上記図６〜図９で示した例は、ソース方向のオフセット量とゲート方向のオフセット量を同じ設定定数ｎで設定した例であるが、ソース方向のオフセット量とゲート方向のオフセット量は異なる設定定数で設定してもよい。

ソース方向のオフセット量とゲート方向のオフセット量は異なる設定定数で設定する例について、図１０を用いて説明する。

なお、この例においても、各ピクセルにおいて、ソース方向のピクセル間の距離をピクセルピッチＰｓとし、ゲート方向のピクセル間の距離をピクセルピッチＰｇとし、また、ソース方向に走査する際の照射位置間の距離をサンプリングピッチＳｓとし、ゲート方向に走査する際の照射位置間の距離をサンプリングピッチＳｇとする。

図１０に示す例では、ソース方向のサンプリングピッチＳｓをピクセルピッチＰｓとし、また、ゲート方向のサンプリングＳｇをピクセルピッチＰｇとする。

そして、ソース方向のオフセット量を定める設定定数を“ｎ”として、ゲート方向に隣接するソース方向の走査ライン間では、電子線の照射位置をオフセット量ΔＳ＝Ｐｓ／ｎだけずらす。一方、ゲート方向のオフセット量を定める設定定数を“ｍ”として、ソース方向に隣接するゲート方向の走査ライン間では、電子線の照射位置をオフセット量ΔＳ＝Ｐｇ／ｍだけずらす。

図１０（ａ）は、ピクセルに対して電子線の照射位置が正しく行われた場合を示し、図１０（ｂ）はソース方向に電子線の照射位置が位置ずれした場合を示し、図１０（ｃ）はゲート方向に電子線の照射位置が位置ずれした場合を示している。電子線の照射位置が図１０（ｂ），１０（ｃ）に示す位置まで位置ずれした場合には、照射を目的とするピクセルに電子線が照射されないことになる。

この位置ずれのずれ量は、ソース方向では｛（ｎ＋１）／２ｎ｝・Ｐｓで表され、ゲート方向では｛（ｍ＋１）／２ｍ｝・Ｐｇで表される。

このずれ量は、電子線がピクセル内に照射されるための照射位置の許容量に相当し、表１で表すことができ、設定定数ｎ，ｍに対する許容量の概略傾向は図１１で表すことができる。

１ピクセル内の電子線の照射点数を２点としたとき、オフセットが無い場合の電子線の照射位置の位置ずれに許容される量は、ピクセルピッチＰ（ソース方向のピクセルピッチＰｓとゲート方向のピクセルピッチＰｇを代表してピクセルピッチＰで示す）に対して０．５Ｐで表される。一方、表１および図１１に示すように、電子線の照射位置の位置ずれが許容される範囲は、おおよそ０．７５Ｐから０．５Ｐ（０．５Ｐを含まない）の範囲となり、オフセットが無い場合の電子線の照射位置の位置ずれに許容される量よりも大きくなり、ピクセルに照射する電子線の照射位置を隣接する走査ライン間でオフセットすることで、１ピクセルに照射する電子線に照射点数を減少させるとともに、照射位置の位置ずれに許容される量を大きくすることができる。なお、上述したように、この照射位置の位置ずれに許容される量を大きくすることは、電子線の照射位置の位置精度を向上させることに相当する。

なお、上記図７〜図１１の説明で示したオフセット量は、電子線の照射点の中心とピクセルの境界位置とを比較することで示し、電子線の照射径等の条件を考慮に入れない場合を示すものであって、これらの条件を加味した場合には、オフセット量は上記と異なる数値で表される。

本発明は、液晶製造装置におけるＴＦＴアレイ検査工程の他、有機ＥＬや種々の半導体基板が備えるＴＦＴアレイの欠陥検査に適用することができる。

本発明のＴＦＴアレイ検査装置の概略図である。 Cs on Com型ＴＦＴアレイの構成を模式的に示す図である。 Cs on Com型ＴＦＴアレイの等価回路図である。 Cs on Gate型ＴＦＴアレイの構成を模式的に示す図である。 Cs on Gate型ＴＦＴアレイの等価回路図である。 設定定数２でオフセット量を定めた場合の電子線の照射位置を説明するための図である。 設定定数２でオフセット量を定めた場合の電子線の照射位置を説明するための図である。 設定定数３でオフセット量を定めた場合の電子線の照射位置を説明するための図である。 設定定数３でオフセット量を定めた場合の電子線の照射位置を説明するための図である。 設定定数ｎ，ｍでオフセット量を定めた場合の電子線の照射位置を説明するための図である。 設定定数ｎ，ｍに対する許容量の概略傾向を示す図である。 ＴＦＴアレイの欠陥を説明するための図である。 横方向隣接欠陥を説明するための図である。 縦方向の隣接欠陥を説明するための図である。 １ピクセル当たりの電子線の照射点数を４点とし、オフセットさせない場合の電子線の照射位置を説明するための図である。 １ピクセル当たりの電子線の照射点数を２点とし、オフセットさせない場合の電子線の照射位置を説明するための図である。 １ピクセル当たりの電子線の照射点数を４点とし、オフセットさせない場合の電子線の照射位置を説明するための図である。 １ピクセル当たりの電子線の照射点数を２点とし、オフセットさせない場合の電子線の照射位置を説明するための図である。

符号の説明

１…ＴＦＴアレイ検査装置、２…電子源、３…二次電子検出器、４…検査信号生成部、５…信号処理部、６…欠陥検出部、７…ステージ、８…プローブ、９…走査制御部、１０…ＴＦＴ基板、１１…ＴＦＴ、１１Ａ…ＴＦＴエリア、１２…画素電極、１３…付加容量、１４…ゲートライン、１５…ソースライン、１６…Ｃｓライン、Ｐs…ソース方向ピクセルピッチ、Ｐｇ…ゲート方向ピクセルピッチ、Ｓｓ…ソース方向サンプリングピッチ、Ｓｇ…ゲート方向サンプリングピッチ、ΔＳ…ソース方向オフセット量、ΔＧ…ゲート方向オフセット量。

Claims (3)

1. 電子線照射によるＴＦＴアレイの欠陥検査において、ＴＦＴアレイの各ピクセルに照射する電子線の走査方法であって、
   電子線をＴＦＴアレイのソース方向およびゲート方向に走査して、各ピクセルに電子線を照射するとともに、
   ＴＦＴアレイのソース方向およびゲート方向の少なくとも何れか一方の方向の電子線走査において、ピクセルピッチで照射するとともに、隣接する走査ライン間において電子線の照射位置をオフセットさせ、
   各ピクセル内における電子線の走査方向を実質的に対角方向とすることを特徴とする、ＴＦＴアレイ検査における電子線走査方法。
2. 前記電子線の照射位置をオフセットさせるオフセット量は、ピクセルピッチの１／ｎ（ｎは２以上の整数）であることを特徴とする、請求項１に記載のＴＦＴアレイ検査における電子線走査方法。
3. ソース方向で隣接する走査ライン間の電子線の照射位置のオフセット量と、ゲート方向で隣接する走査ライン間の電子線の照射位置のオフセット量とを個別に設定することを特徴とする、請求項１又は２に記載のＴＦＴアレイ検査における電子線走査方法。

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