JP2007227807A

JP2007227807A - Ｔｆｔアレイの検査方法及びｔｆｔアレイ検査装置

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Publication number: JP2007227807A
Application number: JP2006049307A
Authority: JP
Inventors: Takaharu Nishihara; 隆治西原
Original assignee: Shimadzu Corp
Current assignee: Shimadzu Corp
Priority date: 2006-02-24
Filing date: 2006-02-24
Publication date: 2007-09-06
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Also published as: JP4853705B2

Abstract

【課題】ＴＦＴアレイ検査において、保持時間に依存して現れる欠陥を検出する。
【解決手段】ＴＦＴ基板のＴＦＴアレイに対して電圧を印加することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法、及びＴＦＴ基板検査装置であり、１ゲート周期内において、画素電極をプラス電位に保持する第１の期間と、画素電極をマイナス電位に保持する第２の期間の時間比率を不均等とすることによって、限られた１ゲート周期の時間内において画素電極に所定の電圧を保持される時間を長くし、これによって、長い保持時間によって出現する欠陥の検査を可能とする。
【選択図】図１

Description

本発明は、液晶基板等の製造過程等で行われるＴＦＴアレイ検査工程に関し、特に、ＴＦＴアレイ検査する際のＴＦＴアレイの駆動に関する。

液晶基板や有機ＥＬ基板等のＴＦＴアレイが形成された半導体基板の製造過程では、製造過程中にＴＦＴアレイ検査工程を含み、このＴＦＴアレイ検査工程において、ＴＦＴアレイの欠陥検査が行われている。

ＴＦＴアレイは、例えば液晶表示装置の画素電極を選択するスイッチング素子として用いられる。ＴＦＴアレイを備える基板は、例えば、走査線として機能する複数本のゲートラインが平行に配設されると共に、信号線として記載する複数本のソースラインがゲートラインに直交して配設され、両ラインが交差する部分の近傍にＴＦＴ（Thin film transistor）が配設され、このＴＦＴに画素電極が接続される。

液晶表示装置は、上記したＴＦＴアレイが設けられた基板と対向基板との間に液晶層を挟むことで構成され、対向基板が備える対向電極と画素電極との間に画素容量が形成される。画素電極には、上記の画素容量以外に付加容量（Ｃｓ）が接続される。この付加容量（Ｃｓ）の一方は画素電極に接続され、他方は共通ラインあるいはゲートラインに接続される。共通ラインに接続される構成のＴＦＴアレイはCs on Com型ＴＦＴアレイと呼ばれ、ゲートラインに接続される構成のＴＦＴアレイはCs on Gate型ＴＦＴアレイと呼ばれる。

このＴＦＴアレイにおいて、走査線（ゲートライン）や信号線（ソースライン）の断線、走査線（ゲートライン）と信号線（ソースライン）の短絡、画素を駆動するＴＦＴの特性不良による画素欠陥等の欠陥検査は、例えば、対向電極を接地し、ゲートラインの全部あるいは一部に、例えば、−１５Ｖ〜＋１５Ｖの直流電圧を所定間隔で印加し、ソースラインの全部あるいは一部に検査信号を印加することによって行っている。（例えば、特許文献１の従来技術。）

ＴＦＴアレイ検査装置は、ＴＦＴアレイに検査用の駆動信号を入力し、そのときの電圧状態を検出することで欠陥検出を行うことができる。また、液晶の表示状態を観察することによって、ＴＦＴアレイの欠陥検出を行っても良い。液晶の表示状態を観察することによってＴＦＴアレイを検査する場合には、ＴＦＴアレイ基板と対向電極との間に液晶層を挟んだ液晶表示装置の状態で検査する他に、液晶層と対向電極を備えた検査治具をＴＦＴアレイ基板に取り付けることによって、液晶表示装置に至らない半製品の状態で検査することもできる。

図８は、ＴＦＴアレイを検査する際に、ＴＦＴアレイに印加する検査信号の一パターン例である。従来の検査信号パターンは、１ゲート周期内において、ソースラインのプラス電圧を保持する＋電圧保持時間と、マイナス電圧を保持する−電圧保持時間との時間比率を１：１として行っている。この＋電圧保持時間と−電圧保持時間の切り換えは、ラインゲートにオンパルスを印加することによって行われる。このオンパルスの印加は、＋電圧保持時間と−電圧保持時間の時間比率を１：１とするために、１ゲート周期内で等しい時間間隔で行う。

図８（ａ），図８（ｂ）はゲートラインに印加するオンパルスを示し、ここでは、ゲートラインを偶数番目と奇数番目に区分けして印加する例であり、図８（ａ）は偶数ラインへの印加状態を示し、図８（ｂ）は奇数ラインへの印加状態を示している。この１ゲート周期（図中では１〜１０の番号を付し示している）は、例えば、１６ｍｓｅｃ（あるいは３２ｍｓｅｃ）であり、＋電圧保持時間及び−電圧保持時間の時間幅はそれぞれ８ｍｓｅｃ（あるいは１６ｍｓｅｃ）である。
特開平５−３０７１９２号公報

ＴＦＴアレイに含まれる電気的欠陥のうち、ソースラインに印加する電圧の保持時間に依存するものがあることが知られている。このような出現が保持時間に依存する欠陥は、保持時間が短い場合には、ほとんど正常な画素と同様な現象を示し、欠陥を検出することができない。このような欠陥を検出するには、保持時間を長くする必要がある。保持時間を長くするには、１ゲート周期の時間幅を長くする必要がある。

しかしながら、ＴＦＴアレイ検査装置により行うＴＦＴアレイ検査工程は、一連の製造過程内のインラインプロセスで行われ、これらのプロセスはそれぞれ所定のタクトタイムが設定されているため、装置のタクトタイムに影響を与えるような長い保持時間を設定することはできない。

そのため、従来の検査信号のパターンでは、保持時間に依存して現れる欠陥を検出することができないという問題がある。

そこで、本発明は上記課題を解決して、ＴＦＴアレイ検査において、保持時間に依存して現れる欠陥を検出することを目的とする。

本発明は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法、及びＴＦＴ基板検査装置であり、１ゲート周期内において、画素電極をプラス電位に保持する第１の期間と、画素電極をマイナス電位に保持する第２の期間の時間比率を不均等とすることによって、限られた１ゲート周期の時間内において画素電極に所定の電圧を保持される時間を長くし、これによって、長い保持時間によって出現する欠陥の検査を可能とする。

本発明のＴＦＴ基板の検査方法では、１ゲート周期内において、ゲートラインに印加するＴＦＴのゲートのオンパルス信号の時間周期を不均等とすることにより、１ゲート周期内での第１の期間と第２の期間の時間比率を不均等とする。

１ゲート周期内において、第１の期間と第２の期間のいずれを長くするかは任意に定めることができ、また、第１の期間と第２の期間のいずれをはじめの期間とするかについても任意に定めることができる。

ＴＦＴアレイが付加容量（Ｃｓ）を共通ラインに接続するCs on Com型ＴＦＴアレイである場合には、ＴＦＴ基板が備える複数のゲートラインを所定のゲートラインで２つのゲートライン群に分け、ＴＦＴのゲートをオンとするパルス信号を各ゲートライン群のそれぞれに対して不均等な時間周期で同期して印加する。

例えば、ＴＦＴ基板が備える複数のゲートラインを偶数番目のゲートラインからなるゲートライン群と、奇数番目のゲートラインからなるゲートライン群の２つに分け、各ゲートライン群では、ＴＦＴアレイのゲートをオンとするパルス信号をそれぞれ不均等な時間周期で印加し、また、両ゲートライン群間では同期して印加する。

また、ＴＦＴアレイが付加容量（Ｃｓ）をゲートラインに接続するCs on Gate型ＴＦＴアレイである場合には、ＴＦＴ基板が備える複数のゲートラインを所定のゲートラインで２つのゲートライン群に分け、ＴＦＴのゲートをオンとするパルス信号を各ゲートライン群のそれぞれに対して前記不均等な時間周期、かつ非同期で印加する。

例えば、ＴＦＴ基板が備える複数のゲートラインを偶数番目のゲートラインからなるゲートライン群と、奇数番目のゲートラインからなるゲートライン群の２つに分け、各ゲートライン群では、ＴＦＴアレイのゲートをオンとするパルス信号をそれぞれ不均等な時間周期で印加し、また、両ゲートライン群間では非同期で印加する。ここで、非周期とは、両ゲートライン群間において、同時にはゲートラインにオンパルス信号を印加せず、印加時をずらすことを意味している。

このとき、パルス信号の印加順は、例えば、はじめに偶数番目のゲートラインにパルス信号を印加して、偶数番目のゲートラインに接続される画素電極をプラス側の電位とし、次に、奇数番目のゲートラインにパルス信号を印加して、奇数番目のゲートラインに接続される画素電極をプラス側の電位とする。第１の期間が経過した後、奇数番目のゲートラインにパルス信号を印加して、奇数番目のゲートラインに接続される画素電極をマイナス側の電位に変え、次に、偶数番目のゲートラインにパルス信号を印加して、偶数番目のゲートラインに接続される画素電極をマイナス側の電位とする。その後、第２の期間が経過することで１ゲート周期が完了し、次の１ゲート周期において同様にパルス信号の印加を行う。

また、本発明のＴＦＴ基板の検査装置は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を検出することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査装置であって、ＴＦＴ基板に電子線を照射する電子線源と、ＴＦＴ基板から放出される二次電子を検出する検出器と、ＴＦＴ基板のＴＦＴアレイに検査信号を生成し印加する検査信号生成部と、検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備える。ここで、検査信号生成部は、ＴＦＴアレイの１ゲート周期内において、時間周期が不均等なオンパルス信号を生成してゲートラインに印加し、ＴＦＴのゲートのオン制御を行う。

ゲート周期内において、電圧状態を異にする保持時間の時間比率を非均等とすることで、一方の保持時間は均等な時間比率の場合よりも長くなり、長い保持時間によって発現する欠陥の検出が可能となる。

本発明によれば、ＴＦＴアレイ検査において、保持時間に依存して現れる欠陥を検出することができる。

以下、本発明の実施の形態について、図を参照しながら詳細に説明する。

図１は、本発明のＴＦＴアレイ検査装置の概略図である。

ＴＦＴアレイ検査装置１は、ＴＦＴ基板１０にアレイ検査用の検査信号を生成する検査信号生成部４と、検査信号生成部４で生成した検査信号をＴＦＴ基板１０に印加するプローバ８と、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）と、検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部６を備える。

プローバ８は、プローブピンが設けられたプローバフレームを備え、ＴＦＴ基板１０上に載置する等によってプローブピンをＴＦＴ基板１０上に形成した電極に接触させ、ＴＦＴアレイに検査信号を印加する。

ＴＦＴ基板の電圧印加状態を検出する機構は種々の構成とすることができる。図１に示す構成は、電子線による検出構成であり、ＴＦＴ基板１０上に電子線を照射する電子線源２、照射された電子線によってＴＦＴ基板１０から放出される二次電子を検出する二次電子検出器３、二次電子検出器３の検出信号を信号処理してＴＦＴ基板１０上の電位状態を検出する信号処理部５等を備える。

電子線が照射されたＴＦＴアレイは、印加された検査信号の電圧に応じた二次電子を放出するため、この二次電子を検出することによって、ＴＦＴアレイの電位状態を検出することができる。

欠陥検出部６は、信号処理部５で取得したＴＦＴアレイの電位状態に基づいて、正常状態における電位状態と比較することによってＴＦＴアレイの欠陥を検出する。

なお、ここでは、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）を用いてＴＦＴアレイの欠陥を検出する構成例を示しているが、ＴＦＴ基板が液晶表示装置を構成している場合には、検査信号によって液晶を駆動して、検査信号による表示パターンを表示させ、この表示状態を撮像装置で撮像して取得した撮像画像に画像処理することで欠陥検査を行う他、表示像を目視で観察してもよい。また、ＴＦＴ基板がＴＦＴアレイのみを備える段階の場合には、検査信号を印加する治具に液晶層や対向電極を設けることで一時的に液晶表示装置を構成して、上記のようにして欠陥検査を行っても良い。

検査信号生成部４は、ＴＦＴ基板１０上に形成されるＴＦＴアレイを駆動する検査信号の信号パターンを生成する。この信号パターンについては後述する。

走査制御部９は、ＴＦＴ基板１０上のＴＦＴアレイの検査位置を走査するために、ステージ７や電子源２を制御する。ステージ７は、載置するＴＦＴ基板１０をＸＹ方向に移動し、また、電子源２はＴＦＴ基板１０に照射する電子線をＸＹ方向に振ることで、電子線の照射位置を走査する。走査位置が検出位置となる。

なお、上記したＴＦＴアレイ検査装置の構成は一例であり、この構成に限られるものではない。

次に、本発明のＴＦＴ基板の検査に用いる検査信号について、Cs on Com型ＴＦＴアレイの場合について図２〜図４を用いて説明し、Cs on Gate型ＴＦＴアレイの場合について図５〜図７を用いて説明する。

ここで、Cs on Com型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端が共通ライン（Ｃｓライン）に接続される構成であり、Cs on Gate型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端がゲートライン（Ｇａｔｅライン）に接続される構成である。

はじめに、Cs on Com型ＴＦＴアレイの場合について説明する。

図２は、Cs on Com型ＴＦＴアレイの構成を模式的に示している。ＴＦＴ基板上には、ゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。また、隣接するゲートライン１４の間には、付加容量（Ｃｓ）を接続するＣｓライン１６が設けられる。

図３は、図２に示すCs on Com型ＴＦＴアレイの等価回路を示している。図３の等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。

奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２ooが設けられる。画素（Pixel）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端はＣｓライン１６に接続される。ＴＦＴ１１ooのドレインＤは画素（Pixel）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。

同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍には画素（Pixel）１２oeが設けられる。画素（Pixel）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端はＣｓライン１６に接続される。ＴＦＴ１１oeのドレインＤは画素（Pixel）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５eに接続される。

また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２eoが設けられる。画素（Pixel）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３eoが接続される。付加容量（Ｃｓ）１３eoの他端はＣｓライン１６に接続される。ＴＦＴ１１eoのドレインＤは画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。

また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍には画素（Pixel）１２eeが設けられる。画素（Pixel）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端はＣｓライン１６に接続される。ＴＦＴ１１eeのドレインＤは画素（Pixel）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。

したがって、画素（Pixel）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、画素（Pixel）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。

図４は、本発明のCs on Com型ＴＦＴアレイによる１ゲート周期内における検査信号の信号パターンを示している。この信号パターンでは、例えば、ゲートライン１４（１４ｏ、１４ｅ）のオンパルス信号を１ゲート周期内において不均等な時間間隔で出力することによって、画素（Pixel）１２（１２oo，１２oe，１３eo，１２ee）において、プラス電圧に保持する＋電圧保持時間を長く設定する。マイナス電圧に保持する−電圧保持時間は、１ゲート周期が一定時間幅であるため短くなる。

保持時間の不均等な時間比率は、例えば、３：１とすることができ、この時間比率によれば、従来に均等な時間比率と比較して保持時間を１．５倍に長くすることができる。例えば、ゲート周期が１６ｍｓｅｃの場合には、従来８ｍｓｅｃの保持時間を１２ｍｓｅｃとすることができる。ＴＦＴアレイ検査において、保持時間に依存する欠陥は経験的に約１０ｍｓｅｃ以上の保持時間で発現するため、保持時間の時間比率を３：１とすることによって、保持時間に依存する欠陥を検出することができる。なお、この保持時間の時間比率は一例であって、他の時間比率としてもよい。

図４では、説明の便宜から１ゲート周期を１〜１０の１０個の時間間隔で示し、この１ゲート周期において、１で示す期間と８で示す期間においてオンパルス信号を出力する例を示し、これによって、保持時間の時間比率を３：１になるように設定している。なお、図４では、ソースライン１５（１５ｏ，１５ｅ）の電圧を、＋電圧保持時間を設定する際のゲートライン１４の電圧印加時には＋１０Ｖとし、−電圧保持時間を設定する際のゲートライン１４の電圧印加時には−１０Ｖとしている。また、Ｃｓライン１６は０Ｖとしている。

なお、この検査信号パターンでは、ＴＦＴ基板上の全ての画素は、同時に同電圧に設定される。

次に、Cs on Gate型ＴＦＴアレイの場合について説明する。

図５は、Cs on Gate型ＴＦＴアレイの構成を模式的に示している。ＴＦＴ基板上には、ゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。

図６は、図５に示すCs on Gate型ＴＦＴアレイの等価回路を示している。図６の等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。

奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２ooが設けられる。画素（Pixel）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１ooのドレインＤは画素（Pixel）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。

同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍には画素（Pixel）１２oeが設けられる。画素（Pixel）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１oeのドレインＤは画素（Pixel）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。

また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２eoが設けられる。画素（Pixel）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３ｅoに接続される。付加容量（Ｃｓ）１３eoの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eoのドレインＤは画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。

また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍には画素（Pixel）１２eeが設けられる。画素（Pixel）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eeのドレインＤは画素（Pixel）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。

図７は、本発明のCs on Gate型ＴＦＴアレイによる１ゲート周期内における検査信号の信号パターンを示している。この信号パターンでは、例えば、ゲートライン１４（１４ｏ、１４ｅ）のオンパルス信号を１ゲート周期内において不均等な時間間隔で出力することによって、画素（Pixel）１２（１２oo，１２oe，１３eo，１２ee）において、プラス電圧に保持する＋電圧保持時間を長く設定する。マイナス電圧に保持する−電圧保持時間は、１ゲート周期が一定時間幅であるため短くなる。

保持時間の不均等な時間比率は、例えば、Cs on Com型ＴＦＴアレイと同様に３：１とすることができ、この時間比率によれば、従来に均等な時間比率と比較して保持時間を１．５倍に長くすることができる。ゲート周期が１６ｍｓｅｃの場合には、従来８ｍｓｅｃの保持時間を１２ｍｓｅｃとすることができる。ＴＦＴアレイ検査において、保持時間に依存する欠陥は経験的に約１０ｍｓｅｃ以上の保持時間で発現するため、保持時間の時間比率を３：１とすることによって、保持時間に依存する欠陥を検出することができる。なお、この保持時間の時間比率は一例であって、他の時間比率としてもよい。

図７では、説明の便宜から１ゲート周期を１〜１０の１０個の時間間隔で示し、この１ゲート周期において、１で示す期間と８で示す期間においてオンパルス信号を出力する例を示し、これによって、保持時間の時間比率を３：１になるように設定している。

例えば、１で示す期間内において、はじめに奇数番目のゲートライン（Ｇｏ）にオンパルス信号（＋１５Ｖ）を印加した後、偶数番目のゲートライン（Ｇｅ）にオンパルス信号（＋１５Ｖ）を印加する。この１で示す期間時におけるソースライン１４（Ｓｏ，Ｓｅ）の電圧を＋１０Ｖとすることによって、画素１２の電圧を＋電圧保持時間に保持する。

次に、８で示す期間内では、はじめに偶数番目のゲートライン（Ｇｅ）にオンパルス信号（＋１５Ｖ）を印加した後、奇数番目のゲートライン（Ｇｏ）にオンパルス信号（＋１５Ｖ）を印加する。この８で示す期間におけるソースライン１４（Ｓｏ，Ｓｅ）の電圧を−１０Ｖの電圧とすることによって、画素１２の電圧を−電圧保持時間に保持する。

本発明は、液晶製造装置におけるＴＦＴアレイ検査工程の他、有機ＥＬや種々の半導体基板が備えるＴＦＴアレイの欠陥検査に適用することができる。

本発明のＴＦＴアレイ検査装置の概略図である。 Cs on Com型ＴＦＴアレイの構成を模式的に示す図である。 Cs on Com型ＴＦＴアレイの等価回路図である。本発明のCs on Com型ＴＦＴアレイによる１ゲート周期内における検査信号の信号パターンを説明するための図である。 Cs on Gate型ＴＦＴアレイの構成を模式的に示す図である。 Cs on Gate型ＴＦＴアレイの等価回路図である。本発明のCs on Gate型ＴＦＴアレイによる１ゲート周期内における検査信号の信号パターンを説明するための図である。ＴＦＴアレイを検査する際にＴＦＴアレイに印加する検査信号の一パターン例である。

符号の説明

１…ＴＦＴアレイ検査装置、２…電子源、３…二次電子検出器、４…検査信号生成部、５…信号処理部、６…欠陥検出部、７…ステージ、８…プローブ、９…走査制御部、１０…ＴＦＴ基板、１１…ＴＦＴ、１１Ａ…ＴＦＴエリア、１２…画素電極、１３…付加容量、１４…ゲートライン、１５…ソースライン、１６…Ｃｓライン。

Claims

ＴＦＴ基板のＴＦＴアレイに対して電圧を印加することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法であって、
１ゲート周期内において、画素電極をプラス電位に保持する第１の期間と、画素電極をマイナス電位に保持する第２の期間の時間比率を不均等とすることを特徴とする、ＴＦＴ基板の検査方法。
前記１ゲート周期内において、ゲートラインに印加するＴＦＴのゲートのオンパルス信号の時間周期を不均等とすることにより、前記第１の期間と第２の期間の時間比率を不均等とすることを特徴とする、請求項１に記載のＴＦＴ基板の検査方法。
前記ＴＦＴアレイは、付加容量（Ｃｓ）を共通ラインに接続するCs on Com型ＴＦＴアレイであり、
ＴＦＴ基板が備える複数のゲートラインを所定のゲートラインで２つのゲートライン群に分け、ＴＦＴのゲートをオンとするパルス信号を各ゲートライン群のそれぞれに対して前記不均等な時間周期で同期して印加することを特徴とする、請求項２に記載のＴＦＴ基板の検査方法。
前記ＴＦＴアレイは、付加容量（Ｃｓ）をゲートラインに接続するCs on Gate型ＴＦＴアレイであり、
ＴＦＴ基板が備える複数のゲートラインを所定のゲートラインで２つのゲートライン群に分け、ＴＦＴのゲートをオンとするパルス信号を各ゲートライン群のそれぞれに対して前記不均等な時間周期で、かつ非同期で印加することを特徴とする、請求項２に記載のＴＦＴ基板の検査方法。
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を検出することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査装置であって、
ＴＦＴ基板に電子線を照射する電子線源と、
ＴＦＴ基板から放出される二次電子を検出する検出器と、
ＴＦＴ基板のＴＦＴアレイに検査信号を生成し印加する検査信号生成部と、
前記検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備え、
前記検査信号生成部は、ＴＦＴアレイの１ゲート周期内において、ゲートラインに印加するＴＦＴのゲートのオンパルス信号の時間周期を不均等とすることを特徴とする、ＴＦＴ基板の検査装置。