WO2010032456A1 - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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Definitions

  • the present invention relates to a semiconductor memory device and a manufacturing method thereof.
  • a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory) equipped with a ferroelectric capacitor is known as a non-volatile memory that can retain stored contents even when power supply is shut off.
  • a conventional ferroelectric memory is manufactured through the following manufacturing process, for example. 7A to 7H are schematic cross-sectional views showing a conventional method of manufacturing a ferroelectric memory in the order of steps.
  • an N + type region 202 and an N + type region 203 are formed by implanting N type impurities into the surface layer portion of a P type silicon substrate 201. . Then, by thermal oxidation treatment and patterning techniques, to the surface of the silicon substrate 201, the gate insulating film 204 across the N + -type region 202 to the N + -type region 203 is formed. Next, polysilicon doped with impurities at a high concentration (doped polysilicon) is deposited on the silicon substrate 201 by a CVD method and patterned to form the gate electrode 205 on the gate insulating film 204. .
  • silicon oxide is deposited on the silicon substrate 201 by a CVD method, and the deposited silicon oxide is etched back, whereby a sidewall 206 surrounding the sidewall of the gate electrode 205 is formed.
  • MOSFET 207 including (Semiconductor) is formed.
  • a first insulating layer 208 made of silicon oxide is stacked on the silicon substrate 201 by a CVD method.
  • the first insulating layer 208 is patterned.
  • a drain contact hole 209 reaching the N + -type region 202 (drain region) from the upper surface of the first insulating layer 208 is formed.
  • a source contact hole 210 reaching the N + type region 203 (source region) is formed from the upper surface of the first insulating layer 208.
  • a conductive material containing titanium is deposited by sputtering so as to cover the inner surfaces of the drain contact hole 209 and the source contact hole 210 and further cover the upper surface of the first insulating layer 208.
  • tungsten is deposited by CVD so as to fill the drain contact hole 209 and the source contact hole 210.
  • the conductive material containing titanium and tungsten are polished by CMP until the upper surface of tungsten and the upper surface of the first insulating layer 208 are flush with each other.
  • the drain contact plug 213 embedded in the drain contact hole 209 is formed via the barrier film 211.
  • a source contact plug 214 embedded in the source contact hole 210 is formed via the barrier film 212.
  • the drain contact plug 213 is electrically connected to the N + type region 202 (drain region) through the barrier film 211.
  • the source contact plug 214 is electrically connected to the N + -type region 203 (source region) through the barrier film 212.
  • a lower conductive material film 215 made of a conductive material containing Ir (iridium) and a ferroelectric made of PZT (lead zirconate titanate) are formed on the first insulating layer 208 by sputtering.
  • a material film 216 and an upper conductive material film 217 made of a conductive material containing Ir (iridium) are stacked in this order. Thereby, the stacked structure 239 is formed on the first insulating layer 208.
  • a hard mask 240 made of TiN is formed on a portion of the stacked structure 239 on the drain contact plug 213. Then, the laminated structure 239 is etched through the hard mask 240 at an etching temperature of 300 ° C. or higher.
  • the ferroelectric capacitor 221 including the lower electrode 218, the ferroelectric film 219, and the upper electrode 220 is formed on the drain contact plug 213.
  • the lower electrode 218 of the ferroelectric capacitor 221 is electrically connected to the N + type region 202 (drain region) through the drain contact plug 213 by contacting the drain contact plug 213. Note that the hard mask 240 thinned by etching remains on the upper electrode 220.
  • alumina is deposited on the first insulating layer 208 by sputtering, and SiN is further deposited by PECVD.
  • a first hydrogen barrier film 222 and a second hydrogen barrier film 223 are formed to protect the ferroelectric capacitor 221 from hydrogen.
  • a second insulating layer 224 made of silicon oxide is stacked on the second hydrogen barrier film 223 by CVD.
  • the second insulating layer 224 is polished by a CMP process, and the upper surface of the second insulating layer 224 is planarized. Then, as shown in FIG. 7F, the second insulating layer 224, the second hydrogen barrier film 223, and the first hydrogen barrier film 222 are patterned. As a result, a PL wiring via hole 225 reaching the hard mask 240 from the upper surface of the second insulating layer 224 is formed. Also, a BL wiring via hole 226 reaching the source contact plug 214 from the upper surface of the second insulating layer 224 is formed.
  • a conductive material containing titanium is deposited by sputtering so as to cover the inner surfaces of the PL wiring via hole 225 and the BL wiring via hole 226 and further cover the upper surface of the second insulating layer 224.
  • tungsten is deposited by CVD so as to fill the PL wiring via hole 225 and the BL wiring via hole 226.
  • the conductive material containing titanium and tungsten are polished by CMP until the upper surface of tungsten and the upper surface of the second insulating layer 224 are flush with each other.
  • the PL wiring plug 229 embedded in the PL wiring via hole 225 is formed through the barrier film 227.
  • a BL wiring plug 230 embedded in the BL wiring via hole 226 is formed through the barrier film 228.
  • the PL wiring plug 229 is electrically connected to the upper electrode 220 through the barrier film 227 and the hard mask 240.
  • the BL wiring plug 230 is electrically connected to the source contact plug 214 via the barrier film 228.
  • a conductive material containing titanium, a conductive material containing aluminum, and a conductive material containing titanium are stacked on the second insulating layer 224 and patterned by sputtering.
  • the PL wiring 231 (wiring having a three-layer structure of the titanium layer 233, the aluminum layer 234, and the titanium layer 235) electrically connected to the PL wiring plug 229, and the BL wiring BL wiring 232 (wiring having a three-layer structure of titanium layer 236, aluminum layer 237, and titanium layer 238) that is electrically connected to wiring plug 230 is formed.
  • the word line 241 is connected to the gate electrode 205, the plate line 242 is connected to the PL wiring 231, and the bit line 243 is connected to the BL wiring 232.
  • a ferroelectric memory 200 on which the ferroelectric capacitor 221 is mounted is obtained.
  • miniaturization of a ferroelectric memory has been promoted. For example, miniaturization by reducing the area (capacitor area) of a ferroelectric capacitor mounted on the memory is considered. Ir and Pt used as the material for the lower electrode and the upper electrode, and PZT used as the material for the ferroelectric film are difficult to be etched. Therefore, under normal dry etching conditions, the side surface of the ferroelectric capacitor is not affected even if the stacked structure in which the lower electrode material, the ferroelectric film material and the upper electrode material are stacked is etched in the vertical direction. It becomes an inclined surface instead of a vertical surface with respect to the lamination interface. If the side surface of the ferroelectric capacitor can be brought close to a plane perpendicular to the laminated interface, the capacitor area can be reduced without reducing the capacitance of the ferroelectric capacitor.
  • the laminated structure 239 is etched at high temperature (for example, etching at a temperature of 300 ° C. or higher) through the heat-resistant hard mask 240.
  • high temperature for example, etching at a temperature of 300 ° C. or higher
  • the source contact plug 214 disposed below the etched portion of the stacked structure 239 may cause abnormal etching that is etched together with the stacked structure 239. If the source contact plug 214 is abnormally etched, a conduction failure is caused between the source contact plug 214 and the BL wiring plug 230, thereby reducing the reliability of the ferroelectric memory 200.
  • An object of the present invention is to provide a semiconductor memory device that can be miniaturized without abnormally etching a second metal plug different from the first metal plug connected to the ferroelectric capacitor, and a method for manufacturing the same. It is in.
  • a semiconductor memory device is formed on an insulating layer, a ferroelectric capacitor formed on the insulating layer and having a lower electrode, a ferroelectric film, and an upper electrode, and the insulating layer.
  • An interlayer insulating film having an opening in a portion where the ferroelectric capacitor is disposed; a first metal plug embedded in the insulating layer and connected to the lower electrode through the opening; Outside the dielectric capacitor, a second metal plug embedded in the insulating layer is provided.
  • This semiconductor memory device is a method for manufacturing a semiconductor memory device including, for example, a ferroelectric capacitor having a lower electrode, a ferroelectric film, and an upper electrode, and a first metal plug and a second metal plug are embedded in an insulating layer.
  • a method for manufacturing a semiconductor memory device including a ferroelectric capacitor having a lower electrode, a ferroelectric film, and an upper electrode, the step of embedding a first metal plug and a second metal plug in an insulating layer; Forming an interlayer insulating film on the insulating layer; forming an opening in the interlayer insulating film to expose the first metal plug; and after forming the opening, the material of the lower electrode, A step of sequentially depositing a material of the ferroelectric film and a material of the upper electrode to form a deposited structure, and a portion other than the remaining portion so as to leave a part of the deposited structure on the opening It can be manufactured by a method for manufacturing a semiconductor memory device, comprising a step of forming the ferroelectric capacitor by removing it by etching.
  • an interlayer insulating film is formed on the insulating layer.
  • An opening for exposing the first metal plug is formed in the interlayer insulating film.
  • the first metal plug is exposed through the opening of the interlayer insulating film, while the second metal plug is covered with the interlayer insulating film.
  • a part of the deposited structure formed on the interlayer insulating film is removed by etching, whereby a ferroelectric capacitor is formed.
  • the second metal plug is covered with the interlayer insulating film. Therefore, even if the deposited structure is etched at a high temperature, abnormal etching of the second metal plug can be prevented by the protection by the interlayer insulating film. As a result, it is possible to suppress the occurrence of poor conduction between the second metal plug and the connection body connected to the second metal plug, and it is possible to suppress a decrease in reliability.
  • the side surface of the ferroelectric capacitor appearing by etching can be made to be a vertical surface with respect to the stacked interface of the ferroelectric capacitor or a steep slope close to the vertical surface.
  • the area of the ferroelectric capacitor can be reduced, so that the semiconductor memory device can be miniaturized.
  • the upper surface of the first metal plug and the upper surface of the second metal plug are preferably flush with each other.
  • the step of embedding the first metal plug and the second metal plug in the insulating layer the step of forming the first through hole and the second through hole in the insulating layer,
  • the plug material is deposited on the insulating layer so as to fill the first through hole and the second through hole, and the plug material is flush with the upper surface of the plug material and the upper surface of the insulating layer.
  • the manufacturing process of the semiconductor memory device is simplified. Can do.
  • a semiconductor memory device includes an insulating layer having a first through hole and a second through hole, and an insulating layer formed on the insulating layer so as to cover the first through hole.
  • a ferroelectric capacitor having a body film and an upper electrode, a first metal plug embedded in the first through hole and electrically connected to the lower electrode, and a second metal embedded in the second through hole Of the plug, the first metal plug and the second metal plug are made of a conductive material that covers at least the upper surface of the second metal plug and has an etching selectivity with respect to the material of the lower electrode and the upper electrode.
  • a conductive cap is made of a conductive material that covers at least the upper surface of the second metal plug and has an etching selectivity with respect to the material of the lower electrode and the upper electrode.
  • At least the upper surface of the second metal plug is made of a conductive material having an etching selectivity with respect to the material of the lower electrode and the upper electrode. Covered by.
  • the upper surface of the second metal plug is protected by the conductive cap. Therefore, even if the lower electrode, the ferroelectric film, and the upper electrode are formed at a high temperature, abnormal etching of the second metal plug can be prevented by protection with the conductive cap. As a result, it is possible to suppress the occurrence of poor conduction between the second metal plug and the connection body connected to the second metal plug, and it is possible to suppress a decrease in reliability.
  • the side surface of the ferroelectric capacitor that appears by etching is perpendicular to the stacked interface of the ferroelectric capacitor. It can be a steep slope close to a plane or vertical plane. As a result, the area of the ferroelectric capacitor can be reduced, so that the semiconductor memory device can be miniaturized.
  • This semiconductor memory device is a method for manufacturing a semiconductor memory device including, for example, a ferroelectric capacitor having a lower electrode, a ferroelectric film, and an upper electrode, and a first metal plug and a second metal plug are embedded in an insulating layer.
  • the conductive cap is preferably made of a conductive nitride.
  • the conductive nitride used for the conductive cap is, for example, a conductive material containing noble metal (specifically, Au-based material, Ag-based material, Pt-based material, Pd-based material, Rh-based material, Ir-based material, It has a large etching selectivity with respect to the lower electrode and the upper electrode made of Ru-based material and Os-based material. Therefore, in this aspect, abnormal etching of the second metal plug can be effectively prevented.
  • the first metal plug and the second metal plug are embedded up to a middle portion of the first through hole and the second through hole, respectively, and the conductive cap includes the insulating cap. It is preferable to be embedded in the first through hole and the second through hole so as to be flush with the surface of the layer. According to this configuration, the first metal plug and the conductive cap are embedded in the first through hole. A second metal plug and a conductive cap are embedded in the second through hole. That is, the structures embedded in the first through hole and the second through hole have the same structure.
  • the semiconductor memory device is a method of manufacturing a semiconductor memory device including a ferroelectric capacitor having a lower electrode, a ferroelectric film, and an upper electrode, for example, and includes a first through hole and an insulating layer.
  • the first metal Forming a conductive plug covering the lugs and the upper surfaces of the second metal plugs, and depositing the material of the lower electrode, the material of the ferroelectric film, and the material of the upper electrode in order on the insulating layer;
  • the metal material in the through hole is partially removed, so that the first metal plug and the second metal plug are removed. Is formed. Then, after these plugs are formed, the first through hole and the second through hole are filled with a conductive material having an etching selectivity with respect to the lower electrode and the upper electrode, whereby the first metal plug and the second metal A conductive plug that covers the upper surface of the plug and is flush with the surface of the insulating layer is formed.
  • the step of forming the first metal plug and the step of forming the second metal plug are performed in parallel, and the step of forming each conductive plug covering the upper surface of these plugs is also performed in parallel with each other. Therefore, the manufacturing process of the semiconductor memory device can be simplified.
  • FIG. 1 is a schematic plan view of a ferroelectric memory according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the ferroelectric memory of FIG. 1 and a cut surface taken along a cutting line II-II.
  • FIG. 3 is a schematic cross-sectional view showing the method of manufacturing the ferroelectric memory in FIG. 2 in the order of steps.
  • FIG. 3B is a cross-sectional view showing a step subsequent to FIG. 3A.
  • FIG. 3C is a cross-sectional view showing the next step of FIG. 3B.
  • FIG. 3D is a cross-sectional view showing a step subsequent to FIG. 3C. It is sectional drawing which shows the process following FIG. 3D. It is sectional drawing which shows the process following FIG. 3E.
  • FIG. 3F is a cross-sectional view showing a step subsequent to FIG. 3G. It is sectional drawing which shows the process following FIG. 3H.
  • FIG. 3D is a cross-sectional view showing a step subsequent to FIG. 3I.
  • FIG. 6 is a schematic plan view of a ferroelectric memory according to a second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of the ferroelectric memory of FIG. 4 and is a cut surface taken along a cutting line VV.
  • FIG. 6 is a schematic cross-sectional view showing a method of manufacturing the ferroelectric memory of FIG. 5 in order of steps.
  • FIG. 6B is a cross-sectional view showing a step subsequent to FIG.
  • FIG. 6A is a cross-sectional view showing a step subsequent to FIG. 6B.
  • FIG. 6D is a cross-sectional view showing a step subsequent to FIG. 6C. It is sectional drawing which shows the process of FIG. 6D.
  • FIG. 6E is a cross-sectional view showing a step subsequent to FIG. 6E.
  • FIG. 6D is a cross-sectional view showing a step subsequent to FIG. 6F.
  • FIG. 6G is a cross-sectional view showing a step subsequent to FIG. 6G.
  • FIG. 6D is a cross-sectional view showing a step subsequent to FIG. 6H.
  • FIG. 6D is a cross-sectional view showing a step subsequent to FIG. 6I.
  • FIG. 6I is a cross-sectional view showing a step subsequent to FIG. 6I.
  • FIG. 6D is a cross-sectional view showing a step subsequent to FIG. 6J. It is typical sectional drawing which shows the manufacturing method of the conventional ferroelectric memory in order of a process.
  • FIG. 7B is a cross-sectional view showing a step subsequent to FIG. 7A.
  • FIG. 7B is a cross-sectional view showing a step subsequent to FIG. 7B.
  • FIG. 7D is a cross-sectional view showing a step subsequent to FIG. 7C.
  • FIG. 7D is a cross-sectional view showing a step subsequent to FIG. 7D.
  • FIG. 7E is a cross-sectional view showing a step subsequent to FIG. 7E.
  • FIG. 7D is a cross-sectional view showing a step subsequent to FIG. 7F.
  • FIG. 7B is a cross-sectional view showing a step subsequent to FIG. 7G.
  • FIG. 1 is a schematic plan view of a ferroelectric memory according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the ferroelectric memory shown in FIG.
  • a ferroelectric memory 1 as a semiconductor memory device is a non-volatile memory that can retain stored contents even when a power supply is cut off.
  • the ferroelectric memory 1 includes a P-type silicon substrate 2. On the silicon substrate 2, for example, a plurality of rectangular active regions 50 in plan view are formed. The outline of the active region 50 is indicated by a bold line in FIG. The active regions 50 are arranged in a matrix that is aligned in the longitudinal direction and in a direction orthogonal to the longitudinal direction.
  • each active region 50 a plurality of memory cells (two in this embodiment) that hold 1-bit information are formed.
  • FIG. 2 shows one of the plurality of memory cells.
  • Each memory cell has a 1T1C type cell structure in which one ferroelectric capacitor 18 (C) and one MOSFET 8 (T) are arranged in a stacked relationship.
  • an N + -type drain region 3 and an N + -type source region 4 are formed on the surface layer portion of the silicon substrate 2 with a space therebetween as shown in FIG. ing.
  • the source region 4 is a region common to the MOSFETs 8 of the two memory cells, and is formed in the center of the active region 50 in plan view.
  • the drain region 3 is formed corresponding to the MOSFET 8 of each memory cell in each of one end and the other end of the active region 50 in plan view.
  • a gate insulating film 5 extending from the drain region 3 to the source region 4 is formed on the surface of the silicon substrate 2.
  • the gate insulating film 5 is made of, for example, silicon oxide.
  • a gate electrode 6 made of, for example, polysilicon doped with impurities (doped polysilicon) is formed on the gate insulating film 5.
  • a side wall 7 is formed on the side wall of the gate electrode 6 so as to be in close contact with the entire circumference.
  • the sidewall 7 is made of, for example, silicon oxide.
  • the ferroelectric memory 1 includes the MOSFET 8 having the gate electrode 6 (Metal), the gate insulating film 5 (Oxide), and the silicon substrate 2 (Semiconductor) including the drain region 3 and the source region 4. It has been.
  • a first insulating layer 9 is stacked on the silicon substrate 2.
  • the first insulating layer 9 is made of, for example, silicon oxide.
  • the thickness of the first insulating layer 9 is, for example, 0.4 to 0.9 ⁇ m.
  • a drain contact hole 10 reaching the drain region 3 from the upper surface 61 of the first insulating layer 9 is formed at a portion facing the drain region 3.
  • a drain contact plug 14 made of a metal material such as tungsten is embedded in the drain contact hole 10. The drain contact plug 14 as the first metal plug fills the drain contact hole 10 until the upper surface 62 thereof is flush with the upper surface 61 of the first insulating layer 9.
  • a barrier film 12 is interposed between the inner surface (the side surface formed by the first insulating layer 9 and the bottom surface formed by the silicon substrate 2) and the drain contact plug 14.
  • the barrier film 12 is made of, for example, a conductive material containing titanium (for example, TiN, Ti, etc.). By interposing the conductive barrier film 12, the drain contact plug 14 is electrically connected (contacted) to the drain region 3 through the barrier film 12.
  • a source contact hole 11 reaching the source region 4 from the upper surface 61 of the first insulating layer 9 is formed at a portion facing the source region 4.
  • a source contact plug 15 made of a metal material such as tungsten is embedded in the source contact hole 11.
  • the source contact plug 15 as the second metal plug fills the source contact hole 11 until the upper surface 63 thereof is flush with the upper surface 61 of the first insulating layer 9. Since the upper surface 63 of the source contact plug 15 is flush with the upper surface 61 of the first insulating layer 9, the upper surface 63 of the source contact plug 15 and the upper surface 62 of the drain contact plug 14 are flush with each other.
  • a barrier film 13 is interposed between the inner surface (the side surface formed by the first insulating layer 9 and the bottom surface formed by the silicon substrate 2) and the source contact plug 15.
  • the barrier film 13 is made of, for example, a conductive material containing titanium (for example, TiN, Ti, etc.). By interposing the conductive barrier film 13, the source contact plug 15 is electrically connected (contacted) to the source region 4 through the barrier film 13.
  • an interlayer insulating film 16 interposed between the first insulating layer 9 and the second insulating layer 24 (described later) is formed on the first insulating layer 9.
  • the thickness of the interlayer insulating film 16 is smaller than the thickness of the first insulating layer 9 and is, for example, 0.05 to 0.2 ⁇ m.
  • An opening 17 that exposes the entire upper surface 62 of the drain contact plug 14 is formed in a portion of the interlayer insulating film 16 that faces the drain contact plug 14.
  • the ferroelectric capacitor 18 is disposed on the opening 17 of the interlayer insulating film 16, that is, a position that overlaps the drain contact plug 14 in a plan view and does not overlap the source contact plug 15.
  • the ferroelectric capacitor 18 includes a lower electrode 19, an upper electrode 21, and a ferroelectric film 20 sandwiched between the lower electrode 19 and the upper electrode 21.
  • the lower electrode 19 is made of a conductive material containing noble metal (specifically, Au-based material, Ag-based material, Pt-based material, Pd-based material, Rh-based material, Ir-based material, Ru-based material, Os-based material). Become.
  • the thickness of the lower electrode 19 is, for example, 0.05 to 0.2 ⁇ m.
  • the lower electrode 19 enters the opening 17 and is in contact with the upper surface 62 of the drain contact plug 14. As a result, the lower electrode 19 is electrically connected to the drain region 3 via the drain contact plug 14.
  • the upper electrode 21 is made of a conductive material containing a noble metal.
  • the thickness of the upper electrode 21 is, for example, the same thickness as that of the lower electrode 19 (for example, 0.05 to 0.2 ⁇ m).
  • the ferroelectric film 20 is made of a ferroelectric material.
  • the ferroelectric material is not particularly limited as long as it is a material that can store charges even when no voltage is applied.
  • the thickness of the ferroelectric film 20 is, for example, 0.05 to 0.2 ⁇ m.
  • the ferroelectric capacitor 18 formed by laminating the lower electrode 19, the ferroelectric film 20, and the upper electrode 21 is formed in, for example, a mesa shape (a trapezoidal shape in a sectional view).
  • a TiN film 48 is laminated on the upper electrode 21 of the ferroelectric capacitor 18.
  • a first hydrogen barrier film 22 made of Al 2 O 3 (alumina) and a second hydrogen barrier film 23 made of SiN (silicon nitride) are sequentially stacked.
  • a second insulating layer 24 is stacked on the second hydrogen barrier film 23.
  • the second insulating layer 24 is made of, for example, silicon oxide.
  • the thickness of the second insulating layer 24 is, for example, the same thickness as the first insulating layer 9 (for example, 0.4 to 0.9 ⁇ m).
  • a PL wiring via hole 25 that penetrates from the upper surface 65 of the second insulating layer 24 and reaches the TiN film 48 is formed. ing.
  • a PL wiring plug 29 made of a metal material such as tungsten is embedded in the PL wiring via hole 25. The PL wiring plug 29 fills the PL wiring via hole 25 until its upper surface 66 is flush with the upper surface 65 of the second insulating layer 24.
  • a barrier film 27 is interposed between the inner surface (the side surface formed by the second insulating layer 24 and the bottom surface formed by the TiN film 48) and the PL wiring plug 29.
  • the barrier film 27 is made of, for example, a conductive material containing titanium (for example, TiN, Ti, etc.).
  • the PL wiring plug 29 is electrically connected (contacted) to the upper electrode 21 through the barrier film 27 and the TiN film 48.
  • a BL wiring plug 30 made of a metal material such as tungsten is buried in the BL wiring via hole 26. The BL wiring plug 30 fills the BL wiring via hole 26 until the upper surface 67 thereof is flush with the upper surface 65 of the second insulating layer 24.
  • a barrier film 28 is formed between the inner surface of the BL wiring via hole 26 (the side surface formed by the second insulating layer 24 and the bottom surface formed by the source contact plug 15) and the BL wiring plug 30.
  • the barrier film 28 is made of, for example, a conductive material containing titanium (for example, TiN, Ti, etc.). By interposing the conductive barrier film 28, the BL wiring plug 30 is electrically connected (contacted) to the source contact plug 15 through the barrier film 27.
  • the PL wiring 31 is a wiring connected to the plate line 40 provided in the ferroelectric memory 1, and is, for example, a titanium layer 33 made of a conductive material containing titanium and an aluminum made of a conductive material containing aluminum.
  • the layer 34 and the titanium layer 35 made of a conductive material containing titanium are formed in a three-layer structure.
  • the BL wiring 32 is a wiring connected to the bit line 41 provided in the ferroelectric memory 1, for example, a titanium layer 36 made of a conductive material containing titanium and an aluminum made of a conductive material containing aluminum.
  • the layer 37 has a three-layer structure including a titanium layer 38 made of a conductive material containing titanium.
  • the ferroelectric memory 1 is provided with a word line 39, a plate line 40, and a bit line 41.
  • the word line 39 extends in a direction orthogonal to the longitudinal direction of the active region 50 at a position facing each channel region between each drain region 3 and the source region 4.
  • the word line 39 is connected to the gate electrode 6.
  • the plate line 40 extends in a direction perpendicular to the longitudinal direction of the active region 50 above the upper electrode 21.
  • the plate line 40 is connected to the PL wiring 31.
  • the bit line 41 extends in the longitudinal direction of the active region 50 above the active region 50.
  • the bit line 41 is connected to the BL wiring 32.
  • the memory cell is selected by the word line 39 and a voltage is applied between the bit line 41 and the plate line 40, whereby the ferroelectric capacitor 18 of the selected memory cell is changed from the upper electrode 21 to the lower electrode 19.
  • 3A to 3J are schematic cross-sectional views showing the manufacturing method of the ferroelectric memory of FIG. 2 in the order of steps.
  • N + -type drain region 3 and N + -type source region 4 are formed by implanting N-type impurities into the surface layer portion of silicon substrate 2.
  • a thermal oxide film (not shown) is formed on the silicon substrate 2 by thermal oxidation, and this thermal oxide film is patterned.
  • the gate insulating film 5 extending over the drain region 3 and the source region 4 is formed.
  • polysilicon doped with impurities is deposited by CVD on the silicon substrate 2 on which the gate insulating film 5 is formed, and this doped polysilicon is patterned. Thereby, the gate electrode 6 is formed on the gate insulating film 5.
  • silicon oxide is deposited on the silicon substrate 2 by a CVD method, and this silicon oxide is etched back. Thereby, a sidewall 7 surrounding the side wall of the gate electrode 6 is formed.
  • a MOSFET 8 having the gate electrode 6 (Metal), the gate insulating film 5 (Oxide), and the silicon substrate 2 (Semiconductor) including the drain region 3 and the source region 4 is formed.
  • the first insulating layer 9 is formed by depositing silicon oxide on the silicon substrate 2 by the CVD method.
  • the first insulating layer 9 is patterned by a known patterning technique, whereby the drain contact hole 10 and the source contact hole 11 are simultaneously formed in the first insulating layer 9.
  • a conductive material containing titanium is deposited by sputtering so as to cover the entire inner surfaces of the drain contact hole 10 and the source contact hole 11 and further cover the upper surface 61 of the first insulating layer 9.
  • tungsten is deposited by the CVD method so as to fill the drain contact hole 10 and the source contact hole 11.
  • the conductive material containing titanium and tungsten are polished by CMP until the upper surface of the deposited tungsten and the upper surface 61 of the first insulating layer 9 are flush with each other.
  • the barrier film 12 is formed, and the drain contact plug 14 embedded in the drain contact hole 10 is formed through the barrier film 12.
  • a barrier film 13 is formed, and a source contact plug 15 embedded in the source contact hole 11 is formed simultaneously with the drain contact plug 14 via the barrier film 13.
  • the upper surface 62 of the drain contact plug 14 and the upper surface 63 of the source contact plug 15 are flush with the upper surface 61 of the first insulating layer 9.
  • an interlayer insulating film 16 is laminated on the first insulating layer 9 as shown in FIG. 3B.
  • the portion of the interlayer insulating film 16 facing the drain contact plug 14 is removed by a known patterning technique. Thereby, as shown in FIG. 3C, an opening 17 exposing the upper surface 62 of the drain contact plug 14 is formed.
  • the material film 44 is sequentially deposited on the interlayer insulating film 16 to form a deposited structure 45.
  • a heat-resistant hard mask 46 (for example, TiN) is formed in a portion on the opening 17 (portion on the drain contact plug 14) in the deposition structure 45.
  • the deposited structure 45 is etched through the hard mask 46 perpendicularly to the stacked interface at an etching temperature of, for example, 300 ° C.
  • the deposited structure 45 is removed except for the remaining portion so that a portion thereof remains on the opening 17.
  • the hard mask 46 thinned by etching remains as a TiN film 48 on the upper electrode 21 of the ferroelectric capacitor 18.
  • Al 2 O 3 alumina
  • SiN silicon nitride
  • FIG. 3F the first hydrogen barrier film 22 and the second hydrogen barrier film 23 are formed so as to cover the interlayer insulating film 16 and further cover the entire surface of the ferroelectric capacitor 18.
  • a second insulating layer 24 made of silicon oxide is laminated on the second hydrogen barrier film 23 by CVD, as shown in FIG. 3G.
  • H hydrogen
  • the reduction of oxygen in the ferroelectric film 20 by the carrier gas can be prevented. Therefore, the characteristic deterioration of the ferroelectric film 20 can be suppressed.
  • the second insulating layer 24 is polished by a CMP process, and the surface of the second insulating layer 24 is planarized. Then, as shown in FIG. 3H, the second insulating layer 24, the second hydrogen barrier film 23, and the first hydrogen barrier film 22 are patterned by a known patterning technique to expose the TiN film 48. The via hole 25 and the BL wiring via hole 26 exposing the upper surface 63 of the source contact plug 15 are formed simultaneously.
  • a conductive material containing titanium is deposited by sputtering so as to cover the inner surfaces of the PL wiring via hole 25 and the BL wiring via hole 26 and further cover the upper surface 65 of the second insulating layer 24.
  • tungsten is deposited by CVD so as to fill the PL wiring via hole 25 and the BL wiring via hole 26.
  • the titanium-containing material and tungsten are polished by CMP until the upper surface of the deposited tungsten and the upper surface 65 of the second insulating layer 24 are flush with each other.
  • the barrier film 27 is formed, and the PL wiring plug 29 embedded in the PL wiring via hole 25 is formed through the barrier film 27.
  • the barrier film 28 is formed, and the BL wiring plug 30 embedded in the BL wiring via hole 26 is formed simultaneously with the PL wiring plug 29 through the barrier film 28.
  • the upper surface 66 of the PL wiring plug 29 and the upper surface 67 of the BL wiring plug 30 are flush with the upper surface 65 of the second insulating layer 24.
  • a conductive material containing titanium, a conductive material containing aluminum, and a conductive material containing titanium are stacked on the second insulating layer 24 and patterned by sputtering.
  • the PL wiring 31 (wiring having a three-layer structure of the titanium layer 33, the aluminum layer 34 and the titanium layer 35) electrically connected to the PL wiring plug 29, and the BL wiring
  • a BL wiring 32 (wiring having a three-layer structure of a titanium layer 36, an aluminum layer 37, and a titanium layer 38) that is electrically connected to the wiring plug 30 is formed at the same time.
  • the word line 39 is connected to the gate electrode 6, the plate line 40 is connected to the PL wiring 31, and the bit line 41 is connected to the BL wiring 32.
  • the ferroelectric memory 1 on which the ferroelectric capacitor 18 is mounted is obtained.
  • the interlayer insulating film 16 is laminated on the first insulating layer 9. Then, by patterning the interlayer insulating film 16, a portion of the interlayer insulating film 16 facing the drain contact plug 14 is removed, and an opening 17 is formed. As a result, the drain contact plug 14 is exposed through the opening 17 of the interlayer insulating film 16, while the source contact plug 15 is covered with the interlayer insulating film 16.
  • a deposited structure 45 is formed on the interlayer insulating film 16, and a heat-resistant hard mask 46 is formed on a part of the deposited structure 45 (a portion on the opening 17). Then, the deposited structure 45 is etched through the hard mask 46, whereby the ferroelectric capacitor 18 is formed. During the etching of the deposited structure 45, the source contact plug 15 is covered with the interlayer insulating film 16. Therefore, even when the deposited structure 45 is etched at a high temperature of 300 ° C. or higher as described above, the abnormal etching of the source contact plug 15 can be prevented by the protection by the interlayer insulating film 16. As a result, it is possible to suppress the occurrence of poor conduction between the source contact plug 15 and the BL wiring plug 30 connected to the source contact plug 15, and to suppress a decrease in reliability.
  • the side surface 64 of the ferroelectric capacitor 18 can be a steep slope with respect to the stacked interface I on the opening 17. As a result, the area of the ferroelectric capacitor 18 can be reduced, so that the ferroelectric memory 1 can be miniaturized.
  • the drain contact plug 14 and the source contact plug 15 are simultaneously formed. Then, after tungsten is deposited so as to fill these contact holes, the tungsten is polished by CMP until the upper surface of tungsten and the upper surface 61 of the first insulating layer 9 are flush with each other. By this polishing, the drain contact plug 14 and the source contact plug 15 whose upper surfaces 62 and 63 are flush with each other are simultaneously formed (see FIG. 3A).
  • FIG. 4 is a schematic plan view of a ferroelectric memory according to the second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of the ferroelectric memory of FIG. 4, and is a cross section taken along the cutting line VV.
  • a ferroelectric memory 101 as a semiconductor memory device is a non-volatile memory capable of holding stored contents even when a power supply is cut off.
  • the ferroelectric memory 101 includes a P-type silicon substrate 102.
  • the silicon substrate 102 for example, a plurality of rectangular active regions 150 in plan view are formed.
  • the outline of the active region 150 is indicated by a bold line in FIG.
  • the active regions 150 are arranged in a matrix that is aligned in the longitudinal direction and in a direction orthogonal to the longitudinal direction.
  • each active area 150 a plurality of memory cells (two in this embodiment) that hold 1-bit information are formed.
  • FIG. 5 shows one of a plurality of memory cells.
  • Each memory cell has a 1T1C type cell structure in which one ferroelectric capacitor 118 (C) and one MOSFET 108 (T) are arranged in a stacked relationship.
  • an N + type drain region 103 and an N + type source region 104 are formed on the surface layer portion of the silicon substrate 102 at an interval.
  • the source region 104 is a region common to the MOSFETs 108 of the two memory cells, and is formed at the center of the active region 150 in plan view.
  • the drain region 103 is formed at one end and the other end of the active region 150 in plan view, corresponding to the MOSFET 108 of each memory cell.
  • a gate insulating film 105 extending from the drain region 103 to the source region 104 is formed on the surface of the silicon substrate 102.
  • the gate insulating film 105 is made of, for example, silicon oxide.
  • a gate electrode 106 made of polysilicon doped with impurities (doped polysilicon) is formed on the gate insulating film 105.
  • a sidewall 107 is formed on the side wall of the gate electrode 106 so as to be in close contact with the entire periphery thereof.
  • the sidewall 107 is made of, for example, silicon oxide.
  • the ferroelectric memory 101 includes the MOSFET 108 having the gate electrode 106 (Metal), the gate insulating film 105 (Oxide), and the silicon substrate 102 (Semiconductor) including the drain region 103 and the source region 104. It has been.
  • a first insulating layer 109 is stacked on the silicon substrate 102.
  • the first insulating layer 109 is made of, for example, silicon oxide. Further, the thickness of the first insulating layer 109 is, for example, 0.4 to 0.9 ⁇ m.
  • a drain contact hole 110 reaching the drain region 103 from the upper surface 161 of the first insulating layer 109 is formed at a portion facing the drain region 103.
  • a drain contact plug 114 is embedded in the drain contact hole 110.
  • the drain contact plug 114 covers the main body plug 151 buried in the middle of the drain contact hole 110 in the depth direction and the upper surface 168 of the main body plug 151, and the upper surface 162 is flush with the upper surface 161 of the first insulating layer 109.
  • a cap plug 152 that completely fills the drain contact hole 110.
  • the main body plug 151 as the first metal plug is made of a metal material such as tungsten, for example.
  • the cap plug 152 as a conductive cap is a conductive material having an etching selectivity with respect to the material of the lower electrode 119 and the upper electrode 121 described later, for example, TiN (titanium nitride), TaN (tantalum nitride), WN (nitrided). Conductive nitride such as tungsten), polysilicon doped with impurities (doped polysilicon), carbon and the like.
  • a barrier film 112 is interposed between the inner surface (the side surface formed by the first insulating layer 109 and the bottom surface formed by the silicon substrate 102) and the drain contact plug 114.
  • the barrier film 112 is made of, for example, a conductive material containing titanium (for example, TiN, Ti, etc.). By interposing the conductive barrier film 112, the drain contact plug 114 is electrically connected (contacted) to the drain region 103 through the barrier film 112.
  • a source contact hole 111 reaching the source region 104 from the upper surface 161 of the first insulating layer 109 is formed at a portion facing the source region 104.
  • a source contact plug 115 is embedded in the source contact hole 111.
  • the source contact plug 115 covers the body plug 153 embedded in the middle of the depth direction of the source contact hole 111 and the upper surface 169 of the body plug 153, and the upper surface 163 is flush with the upper surface 161 of the first insulating layer 109.
  • a cap plug 154 that completely fills the source contact hole 111.
  • the upper surface 163 of the cap plug 154 is flush with the upper surface 161 of the first insulating layer 109, the upper surface of the source contact plug 115 (the upper surface 163 of the cap plug 154) and the upper surface of the drain contact plug 114 (the cap plug 152). It is flush with the upper surface 162).
  • the main body plug 153 as the second metal plug is made of a metal material such as tungsten, for example.
  • the cap plug 154 as a conductive cap is made of the same material as the cap plug 152 described above, for example.
  • a barrier film 113 is interposed between the inner surface (the side surface formed by the first insulating layer 109 and the bottom surface formed by the silicon substrate 102) and the source contact plug 115.
  • the barrier film 113 is made of, for example, a conductive material containing titanium (for example, TiN, Ti, etc.).
  • the source contact plug 115 is electrically connected (contacted) to the source region 104 through the barrier film 113.
  • a ferroelectric capacitor 118 is disposed at a portion facing the drain contact plug 114. That is, the ferroelectric capacitor 118 is arranged at a position that overlaps the drain contact plug 114 in a plan view and does not overlap the source contact plug 115.
  • the ferroelectric capacitor 118 includes a lower electrode 119, an upper electrode 121, and a ferroelectric film 120 sandwiched between the lower electrode 119 and the upper electrode 121.
  • the lower electrode 119 is made of a conductive material containing noble metal (specifically, Au-based material, Ag-based material, Pt-based material, Pd-based material, Rh-based material, Ir-based material, Ru-based material, Os-based material). Become.
  • the thickness of the lower electrode 119 is, for example, 0.05 to 0.25 ⁇ m.
  • the lower electrode 119 is in contact with the upper surface 162 of the drain contact plug 114. As a result, the lower electrode 119 is electrically connected to the drain region 103 via the drain contact plug 114.
  • the upper electrode 121 is made of a conductive material containing a noble metal.
  • the thickness of the upper electrode 121 is, for example, the same thickness as the lower electrode 119 (for example, 0.05 to 0.25 ⁇ m).
  • the ferroelectric film 120 is made of a ferroelectric material.
  • the ferroelectric material is not particularly limited as long as it is a material that can store charges even when no voltage is applied.
  • the thickness of the ferroelectric film 120 is, for example, 0.1 to 0.2 ⁇ m.
  • the ferroelectric capacitor 118 formed by laminating the lower electrode 119, the ferroelectric film 120, and the upper electrode 121 is formed in, for example, a mesa shape (a trapezoidal shape in a sectional view).
  • a TiN film 148 is stacked on the upper electrode 121 of the ferroelectric capacitor 118.
  • first hydrogen barrier film 122 made of Al 2 O 3 (alumina) and a second hydrogen barrier film 123 made of SiN (silicon nitride) are sequentially stacked.
  • a second insulating layer 124 is stacked on the second hydrogen barrier film 123.
  • the second insulating layer 124 is made of, for example, silicon oxide.
  • the thickness of the second insulating layer 124 is, for example, the same thickness as the first insulating layer 109 (for example, 0.4 to 0.9 ⁇ m).
  • a PL wiring via hole 125 that penetrates from the upper surface 165 of the second insulating layer 124 and reaches the TiN film 148 is formed. ing.
  • a PL wiring plug 129 made of a metal material such as tungsten is embedded in the PL wiring via hole 125. The PL wiring plug 129 fills the PL wiring via hole 125 until the upper surface 166 thereof is flush with the upper surface 165 of the second insulating layer 124.
  • a barrier film 127 is interposed between the inner surface (the side surface formed by the second insulating layer 124 and the bottom surface formed by the TiN film 148) and the PL wiring plug 129.
  • the barrier film 127 is made of, for example, a conductive material containing titanium (for example, TiN, Ti, etc.).
  • the PL wiring plug 129 is electrically connected (contacted) to the upper electrode 121 through the barrier film 127 and the TiN film 148.
  • the second insulating layer 124, the second hydrogen barrier film 123, and the first hydrogen barrier film 122 penetrate the BL from the upper surface 165 of the second insulating layer 124 and reach the source contact plug 115. Is formed.
  • a BL wiring plug 130 made of a metal material such as tungsten is embedded in the BL wiring via hole 126. The BL wiring plug 130 fills the BL wiring via hole 126 until the upper surface 167 thereof is flush with the upper surface 165 of the second insulating layer 124.
  • a barrier film 128 is formed between the inner surface (the side surface formed by the second insulating layer 124 and the bottom surface formed by the source contact plug 115) and the BL wiring plug 130 in the BL wiring via hole 126.
  • the barrier film 128 is made of, for example, a conductive material containing titanium (for example, TiN, Ti, etc.). With the conductive barrier film 128 interposed, the BL wiring plug 130 is electrically connected (contacted) to the source contact plug 115 through the barrier film 127.
  • the PL wiring 131 is a wiring connected to the plate line 140 provided in the ferroelectric memory 101.
  • the titanium layer 133 made of a conductive material containing titanium and the aluminum made of a conductive material containing aluminum.
  • the BL wiring 132 is a wiring connected to the bit line 141 provided in the ferroelectric memory 101, for example, a titanium layer 136 made of a conductive material containing titanium and an aluminum made of a conductive material containing aluminum.
  • the layer 137 has a three-layer structure including a titanium layer 138 made of a conductive material containing titanium.
  • the ferroelectric memory 101 includes a word line 139, a plate line 140, and a bit line 141.
  • the word line 139 extends in a direction orthogonal to the longitudinal direction of the active region 150 at a position facing each channel region between each drain region 103 and source region 104.
  • the word line 139 is connected to the gate electrode 106.
  • the plate line 140 extends above the upper electrode 121 in a direction orthogonal to the longitudinal direction of the active region 150.
  • the plate line 140 is connected to the PL wiring 131.
  • the bit line 141 extends in the longitudinal direction of the active region 150 above the active region 150.
  • the bit line 141 is connected to the BL wiring 132.
  • a memory cell is selected by the word line 139, and a voltage is applied between the bit line 141 and the plate line 140, whereby the ferroelectric capacitor 118 of the selected memory cell is changed from the upper electrode 121 to the lower electrode 119.
  • 6A to 6K are schematic cross-sectional views showing the manufacturing method of the ferroelectric memory of FIG. 5 in the order of steps.
  • N + -type drain region 103 and N + -type source region 104 are formed by implanting N-type impurities into the surface layer portion of silicon substrate 102.
  • a thermal oxide film (not shown) is formed on the silicon substrate 102 by thermal oxidation, and this thermal oxide film is patterned.
  • a gate insulating film 105 extending over the drain region 103 and the source region 104 is formed.
  • polysilicon doped with impurities is deposited on the silicon substrate 102 on which the gate insulating film 105 is formed by a CVD method, and the doped polysilicon is patterned. Thereby, the gate electrode 106 is formed on the gate insulating film 105.
  • silicon oxide is deposited on the silicon substrate 102 by CVD, and this silicon oxide is etched back. As a result, a sidewall 107 surrounding the side wall of the gate electrode 106 is formed.
  • a MOSFET 108 having a gate electrode 106 (Metal), a gate insulating film 105 (Oxide), and a silicon substrate 102 (Semiconductor) including a drain region 103 and a source region 104 is formed.
  • the first insulating layer 109 is formed by depositing silicon oxide on the silicon substrate 102 by the CVD method. Next, the first insulating layer 109 is patterned by a known patterning technique, whereby the drain contact hole 110 and the source contact hole 111 are simultaneously formed in the first insulating layer 109.
  • a conductive material containing titanium is deposited by sputtering so as to cover the entire inner surfaces of the drain contact hole 110 and the source contact hole 111 and further cover the upper surface 161 of the first insulating layer 109.
  • tungsten is deposited by CVD so as to fill the drain contact hole 110 and the source contact hole 111.
  • the conductive material containing titanium and tungsten are polished by CMP until the upper surface of the deposited tungsten and the upper surface 161 of the first insulating layer 109 are flush with each other.
  • the barrier film 112 is formed, and the drain-side metal plug 116 embedded in the drain contact hole 110 is formed through the barrier film 112.
  • the barrier film 113 is formed, and the source side metal plug 117 embedded in the source contact hole 111 is formed simultaneously with the drain side metal plug 116 via the barrier film 113.
  • drain side metal plug 116 and the source side metal plug 117 are removed by a known etching technique.
  • the drain-side main body plug 151 and the source-side main body plug 153 embedded in the middle of the drain contact hole 110 and the middle of the source contact hole 111 are formed.
  • the cap is formed by filling the body plugs 151 and 153 in the drain contact hole 110 and the source contact hole 111 and covering the upper surface 161 of the first insulating layer 109 by sputtering.
  • Cap material 147 which is the material of plug 152 and cap plug 154, is deposited. Thereafter, the cap material 147 is polished by CMP until the upper surface of the deposited cap material 147 and the upper surface 161 of the first insulating layer 109 are flush with each other.
  • the cap plug 152 covering the upper surface 168 of the main body plug 151 and the cap plug 154 covering the upper surface 169 of the main body plug 153 are formed simultaneously.
  • the drain contact plug 114 and the source contact plug 115 buried in the drain contact hole 110 and the source contact hole 111, respectively, via the barrier films 112 and 113 are simultaneously formed.
  • a lower conductive material film 142 made of a conductive material containing a noble metal
  • a ferroelectric material film 143 made of a ferroelectric material
  • an upper conductive material made of a conductive material containing a noble metal.
  • a material film 144 is sequentially deposited on the first insulating layer 109 to form a deposition structure 145.
  • a heat-resistant hard mask 146 (for example, TiN) is formed on the portion of the deposited structure 145 on the drain contact plug 114.
  • the deposited structure 145 is etched through the hard mask 146 perpendicularly to the stacked interface at an etching temperature of 300 ° C.
  • the hard mask 146 thinned by etching remains as a TiN film 148 on the upper electrode 121 of the ferroelectric capacitor 118.
  • H hydrogen
  • the reduction of oxygen in the ferroelectric film 120 by the carrier gas can be prevented. Therefore, the characteristic deterioration of the ferroelectric film 120 can be suppressed.
  • the second insulating layer 124 is polished by a CMP process, and the surface of the second insulating layer 124 is planarized. Then, as shown in FIG. 6I, the second insulating layer 124, the second hydrogen barrier film 123, and the first hydrogen barrier film 122 are patterned by a known patterning technique, thereby exposing the TiN film 148. A via hole 125 and a BL wiring via hole 126 exposing the upper surface 163 of the source contact plug 115 are formed simultaneously.
  • a conductive material containing titanium is deposited by sputtering so as to cover the inner surfaces of the PL wiring via hole 125 and the BL wiring via hole 126 and further cover the upper surface 165 of the second insulating layer 124.
  • tungsten is deposited by CVD so as to fill the PL wiring via hole 125 and the BL wiring via hole 126.
  • the titanium-containing material and tungsten are polished by CMP until the upper surface of the deposited tungsten and the upper surface 165 of the second insulating layer 124 are flush with each other.
  • the barrier film 127 is formed, and the PL wiring plug 129 embedded in the PL wiring via hole 125 is formed through the barrier film 127.
  • the barrier film 128 is formed, and the BL wiring plug 130 embedded in the BL wiring via hole 126 is formed simultaneously with the PL wiring plug 129 via the barrier film 128.
  • the upper surface 166 of the PL wiring plug 129 and the upper surface 167 of the BL wiring plug 130 are flush with the upper surface 165 of the second insulating layer 124.
  • a conductive material containing titanium, a conductive material containing aluminum, and a conductive material containing titanium are stacked on the second insulating layer 124 and patterned by sputtering.
  • the PL wiring 131 (wiring having a three-layer structure of the titanium layer 133, the aluminum layer 134, and the titanium layer 135) electrically connected to the PL wiring plug 129
  • the BL wiring A BL wiring 132 (a wiring having a three-layer structure of a titanium layer 136, an aluminum layer 137, and a titanium layer 138) that is electrically connected to the wiring plug 130 is formed.
  • the word line 139 is connected to the gate electrode 106, the plate line 140 is connected to the PL wiring 131, and the bit line 141 is connected to the BL wiring 132.
  • the ferroelectric memory 101 on which the ferroelectric capacitor 118 is mounted is obtained.
  • the upper surface 169 of the source-side main body plug 153 is covered with the cap plug 154.
  • the cap plug 154 By covering with the cap plug 154, the upper surface 169 of the main body plug 153 is protected by the cap plug 154.
  • the deposition structure 145 is formed on the first insulating layer 109, and a part of the deposition structure 145 (the part on the drain contact plug 114) is formed. Then, a heat-resistant hard mask 146 is formed. Then, the deposited structure 145 is etched through the hard mask 146, whereby the ferroelectric capacitor 118 is formed.
  • the main body plug 153 is covered with the cap plug 154 when the deposited structure 145 is etched.
  • the cap plug 154 is made of a conductive material having an etching selectivity with respect to the lower electrode 119 and the upper electrode 121 as described above. Therefore, even when the deposited structure 145 is etched at a high temperature of 300 ° C. or higher as described above, the abnormal etching of the main body plug 153 can be prevented by the protection by the cap plug 154. As a result, the occurrence of poor conduction between the source contact plug 115 constituted by the main body plug 153 and the cap plug 154 and the BL wiring plug 130 connected to the source contact plug 115 can be suppressed. The decrease can be suppressed.
  • the cap plug 154 is a conductive nitride
  • the etching selectivity can be increased with respect to the lower electrode 119 and the upper electrode 121, so that abnormal etching of the main body plug 153 can be effectively prevented.
  • the side surface 164 of the ferroelectric capacitor 118 can be made steep with respect to the stacked interface I by etching the deposited structure 145 at a high temperature. As a result, the area of the ferroelectric capacitor 118 can be reduced, so that the ferroelectric memory 101 can be miniaturized.
  • a main body plug 151 and a cap plug 152 are embedded in the drain contact hole 110.
  • a main body plug 153 and a cap plug 154 are embedded in the source contact hole 111. That is, the structures embedded in the drain contact hole 110 and the source contact hole 111 have the same structure. Therefore, regarding the formation of the drain contact plug 114 and the source contact plug 115, the drain contact hole 110 and the source contact hole 111 are formed at the same time, and the drain side metal plug 116 and the source side metal plug 117 filling the contact holes are formed. (See FIG. 6A). Next, by etching these plugs, a drain-side body plug 151 and a source-side body plug 153 are formed simultaneously (see FIG. 6B).
  • a conductive cap material 147 that fills the main body plugs 151 and 153 in the drain contact hole 110 and the source contact hole 111 is deposited (see FIG. 6C), and the cap material 147 is polished by a CMP process.
  • the drain-side cap plug 152 and the source-side cap plug 154 are simultaneously formed, and the drain contact plug 114 and the source contact plug 115 are simultaneously formed (see FIG. 6D).
  • the step of forming the drain-side main body plug 151 and the step of forming the source-side main body plug 153 are performed in parallel, and the drain-side cap plug 152 covering the upper surface 168 of the main body plug 151 is further provided. And the step of forming the source-side cap plug 154 covering the upper surface 169 of the main body plug 153 are performed in parallel. Therefore, the manufacturing process of the ferroelectric memory 101 can be simplified.
  • this invention can also be implemented with another form.
  • a configuration in which the conductivity type of each semiconductor portion of the ferroelectric memories 1 and 101 is inverted may be employed. That is, in the ferroelectric memories 1 and 101, the P-type portion may be N-type and the N-type portion may be P-type.
  • each memory cell of the ferroelectric memories 1 and 101 may be, for example, a 2T2C type as long as a ferroelectric capacitor and a MOSFET are combined.
  • the drain contact plug 114 may not have the cap plug 152.
  • the body plug 151 may be formed by filling the drain contact hole 110 with a metal material such as tungsten until the upper surface 168 thereof is flush with the upper surface 161 of the first insulating layer 109.
  • the source contact plug 115 may not have the cap plug 154, but in this case, the conductive material having an etching selectivity with respect to the lower electrode 119 and the upper electrode 121 is formed on the upper surface of the source contact plug 115. What is necessary is just to coat

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Abstract

　本発明の半導体記憶装置の製造方法は、下部電極、強誘電体膜および上部電極を有する強誘電体キャパシタを備える半導体記憶装置の製造方法であって、絶縁層に第１金属プラグおよび第２金属プラグを埋設する工程と、前記第１金属プラグに対する電気的なコンタクト部分を確保しつつ、少なくとも前記第２金属プラグを被覆する被覆層を形成する工程と、前記被覆層の形成後、前記下部電極の材料、前記強誘電体膜の材料および前記上部電極の材料を順に堆積させて堆積構造物を形成する工程と、前記堆積構造物の一部を前記第１金属プラグ上に残存させるように、当該残存部分以外の部分をエッチングで除去することにより、前記強誘電体キャパシタを形成する工程とを含む。

Description

半導体記憶装置および半導体記憶装置の製造方法
　本発明は、半導体記憶装置およびその製造方法に関する。
　従来、供給電源が遮断されても記憶内容を保持することのできる不揮発性メモリとして、強誘電体キャパシタを搭載する強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）が知られている。従来の強誘電体メモリは、たとえば、下記に示す製造工程を経て製造される。
　図７Ａ～図７Ｈは、従来の強誘電体メモリの製造方法を工程順に示す模式的な断面図である。
　この製造方法では、まず、図７Ａに示すように、Ｐ型のシリコン基板２０１の表層部に、Ｎ型不純物が注入されることにより、Ｎ＋型領域２０２およびＮ＋型領域２０３が形成される。次いで、熱酸化処理およびパターニング技術により、シリコン基板２０１の表面に、Ｎ＋型領域２０２からＮ＋型領域２０３に跨るゲート絶縁膜２０４が形成される。次いで、不純物が高濃度にドープされたポリシリコン（ドープトポリシリコン）が、ＣＶＤ法によりシリコン基板２０１上に堆積され、パターニングされることにより、ゲート絶縁膜２０４上にゲート電極２０５が形成される。次に、ＣＶＤ法により、酸化シリコンがシリコン基板２０１上に堆積され、その堆積された酸化シリコンがエッチバックされることにより、ゲート電極２０５の側壁を取り囲むサイドウォール２０６が形成される。こうして、図７Ａに示すように、ゲート電極２０５（Metal）と、ゲート絶縁膜２０４（Oxide）と、Ｎ＋型領域２０２（ドレイン領域）およびＮ＋型領域２０３（ソース領域）を含むシリコン基板２０１（Semiconductor）とを備えるＭＯＳＦＥＴ２０７が形成される。
　ＭＯＳＦＥＴ２０７の形成後、ＣＶＤ法により、シリコン基板２０１上に酸化シリコンからなる第１絶縁層２０８が積層される。次いで、第１絶縁層２０８がパターニングされる。これにより、第１絶縁層２０８の上面から、Ｎ＋型領域２０２（ドレイン領域）に達するドレインコンタクトホール２０９が形成される。また、第１絶縁層２０８の上面から、Ｎ＋型領域２０３（ソース領域）に達するソースコンタクトホール２１０が形成される。
　次いで、スパッタ法により、ドレインコンタクトホール２０９およびソースコンタクトホール２１０の内面を覆い、さらに第１絶縁層２０８の上面を覆うように、チタンを含有する導電材料が堆積される。そして、ＣＶＤ法により、ドレインコンタクトホール２０９およびソースコンタクトホール２１０を埋め尽くすようにタングステンが堆積される。その後、ＣＭＰ処理により、タングステンの上面と第１絶縁層２０８の上面とが面一になるまで、チタンを含有する導電材料およびタングステンが研磨される。こうして、図７Ａに示すように、バリア膜２１１を介して、ドレインコンタクトホール２０９に埋設されたドレインコンタクトプラグ２１３が形成される。また、バリア膜２１２を介して、ソースコンタクトホール２１０に埋設されたソースコンタクトプラグ２１４が形成される。ドレインコンタクトプラグ２１３は、バリア膜２１１を介してＮ＋型領域２０２（ドレイン領域）に電気的に接続されることとなる。一方、ソースコンタクトプラグ２１４は、バリア膜２１２を介してＮ＋型領域２０３（ソース領域）に電気的に接続されることとなる。
　次いで、スパッタ法により、図７Ｂに示すように、第１絶縁層２０８上に、Ｉｒ（イリジウム）を含む導電材料からなる下部導電材料膜２１５、ＰＺＴ（チタン酸ジルコン酸鉛）からなる強誘電体材料膜２１６およびＩｒ（イリジウム）を含む導電材料からなる上部導電材料膜２１７がこの順に積層される。これにより、第１絶縁層２０８上に、積層構造物２３９が形成される。
　続いて、図７Ｃに示すように、積層構造物２３９におけるドレインコンタクトプラグ２１３上の部分に、ＴｉＮからなるハードマスク２４０が形成される。そして、このハードマスク２４０を介して、３００℃以上のエッチング温度で、積層構造物２３９がエッチングされる。こうして、ドレインコンタクトプラグ２１３上に、下部電極２１８、強誘電体膜２１９および上部電極２２０からなる強誘電体キャパシタ２２１が形成される。強誘電体キャパシタ２２１の下部電極２１８は、ドレインコンタクトプラグ２１３に接触することにより、ドレインコンタクトプラグ２１３を介してＮ＋型領域２０２（ドレイン領域）に電気的に接続されることとなる。なお、上部電極２２０上には、エッチングにより薄くなったハードマスク２４０が残存する。
　次いで、第１絶縁層２０８上に、スパッタ法によりアルミナが堆積され、さらに、ＰＥＣＶＤ法によりＳｉＮが堆積される。これにより、図７Ｄに示すように、強誘電体キャパシタ２２１を水素から保護するための、第１水素バリア膜２２２および第２水素バリア膜２２３が形成される。
　その後、ＣＶＤ法により、図７Ｅに示すように、第２水素バリア膜２２３上に、酸化シリコンからなる第２絶縁層２２４が積層される。
　次いで、第２絶縁層２２４がＣＭＰ処理により研磨されて、第２絶縁層２２４の上面が平坦化される。そして、図７Ｆに示すように、第２絶縁層２２４、第２水素バリア膜２２３および第１水素バリア膜２２２がパターニングされる。これにより、第２絶縁層２２４の上面から、ハードマスク２４０に達するＰＬ用配線ビアホール２２５が形成される。また、第２絶縁層２２４の上面から、ソースコンタクトプラグ２１４に達するＢＬ用配線ビアホール２２６が形成される。
　次いで、スパッタ法により、ＰＬ用配線ビアホール２２５およびＢＬ用配線ビアホール２２６の内面を覆い、さらに第２絶縁層２２４の上面を覆うように、チタンを含有する導電材料が堆積される。そして、ＣＶＤ法により、ＰＬ用配線ビアホール２２５およびＢＬ用配線ビアホール２２６を埋め尽くすように、タングステンが堆積される。その後、タングステンの上面と第２絶縁層２２４の上面とが面一になるまで、ＣＭＰ処理により、チタンを含有する導電材料およびタングステンが研磨される。こうして、図７Ｇに示すように、バリア膜２２７を介して、ＰＬ用配線ビアホール２２５に埋設されたＰＬ用配線プラグ２２９が形成される。また、バリア膜２２８を介して、ＢＬ用配線ビアホール２２６に埋設されたＢＬ用配線プラグ２３０が形成される。ＰＬ用配線プラグ２２９は、バリア膜２２７およびハードマスク２４０を介して上部電極２２０に電気的に接続されることとなる。一方、ＢＬ用配線プラグ２３０は、バリア膜２２８を介してソースコンタクトプラグ２１４に電気的に接続されることとなる。
　その後、スパッタ法により、チタンを含有する導電材料、アルミニウムを含有する導電材料およびチタンを含有する導電材料が、第２絶縁層２２４上に積層され、パターニングされる。これにより、図７Ｈに示すように、ＰＬ用配線プラグ２２９に電気的に接続されるＰＬ用配線２３１（チタン層２３３、アルミニウム層２３４およびチタン層２３５の３層構造からなる配線）と、ＢＬ用配線プラグ２３０に電気的に接続されるＢＬ用配線２３２（チタン層２３６、アルミニウム層２３７およびチタン層２３８の３層構造からなる配線）とが形成される。
　そして、ゲート電極２０５にワード線２４１が接続され、ＰＬ用配線２３１にプレート線２４２が接続され、ＢＬ用配線２３２にビット線２４３が接続される。
　こうして、図７Ｈに示すように、強誘電体キャパシタ２２１を搭載する強誘電体メモリ２００が得られる。
特開２００４－１５３０１９号公報
　近年、強誘電体メモリの微細化が進められており、たとえば、メモリに搭載される強誘電体キャパシタの面積（キャパシタ面積）の縮小化による微細化が考えられている。
　下部電極および上部電極の材料として使用されるＩｒやＰｔ、および強誘電体膜の材料として使用されるＰＺＴは、エッチングされにくい。そのため、通常のドライエッチングの条件では、下部電極の材料、強誘電体膜の材料および上部電極の材料が積層されてなる積層構造物を垂直方向にエッチングしても、強誘電体キャパシタの側面が積層界面に対して垂直面とならずに傾斜面となる。この強誘電体キャパシタの側面を、積層界面に対して垂直面に近づけることができれば、強誘電体キャパシタの容量を下げることなく、キャパシタ面積を縮小することができる。
　そこで、積層構造物２３９を耐熱性のあるハードマスク２４０を介して高温エッチング（たとえば、３００℃以上の温度下におけるエッチング）する手法が考えられている。この手法によれば、積層界面に対して垂直面に近い急斜面の側面を有する強誘電体キャパシタ２２１を形成することができる。
　しかし、高温エッチング時に、積層構造物２３９のエッチング部分の下方に配置されるソースコンタクトプラグ２１４が、積層構造物２３９とともにエッチングされる異常エッチングを生じる場合がある。ソースコンタクトプラグ２１４が異常エッチングされると、ソースコンタクトプラグ２１４とＢＬ用配線プラグ２３０との間に導通不良を引き起こし、それによって強誘電体メモリ２００の信頼性が低下する。
　本発明の目的は、強誘電体キャパシタに接続される第１金属プラグとは異なる第２金属プラグを異常エッチングすることなく、微細化を図ることのできる半導体記憶装置およびその製造方法を提供することにある。
　本発明の一の局面に係る半導体記憶装置は、絶縁層と、前記絶縁層上に形成され、下部電極、強誘電体膜および上部電極を有する強誘電体キャパシタと、前記絶縁層上に形成され、前記強誘電体キャパシタが配置される部分に開口を有する層間絶縁膜と、前記絶縁層に埋設され、前記開口を介して前記下部電極に接続される第１金属プラグと、平面視で前記強誘電体キャパシタ外において、前記絶縁層に埋設された第２金属プラグとを備える。
　この半導体記憶装置は、たとえば、下部電極、強誘電体膜および上部電極を有する強誘電体キャパシタを備える半導体記憶装置の製造方法であって、絶縁層に第１金属プラグおよび第２金属プラグを埋設する工程と、前記第１金属プラグに対する電気的なコンタクト部分を確保しつつ、少なくとも前記第２金属プラグを被覆する被覆層を形成する工程と、前記被覆層の形成後、前記下部電極の材料、前記強誘電体膜の材料および前記上部電極の材料を順に堆積させて堆積構造物を形成する工程と、前記堆積構造物の一部を前記第１金属プラグ上に残存させるように、当該残存部分以外の部分をエッチングで除去することにより、前記強誘電体キャパシタを形成する工程とを含む、本発明の半導体記憶装置の製造方法により製造することができる。
　具体的には、下部電極、強誘電体膜および上部電極を有する強誘電体キャパシタを備える半導体記憶装置の製造方法であって、絶縁層に第１金属プラグおよび第２金属プラグを埋設する工程と、前記絶縁層上に層間絶縁膜を成膜する工程と、前記層間絶縁膜に、前記第１金属プラグを露出させる開口を形成する工程と、前記開口の形成後、前記下部電極の材料、前記強誘電体膜の材料および前記上部電極の材料を順に堆積させて堆積構造物を形成する工程と、前記堆積構造物の一部を前記開口上に残存させるように、その残存部分以外の部分をエッチングで除去することにより、前記強誘電体キャパシタを形成する工程とを備える、半導体記憶装置の製造方法により製造することができる。
　この方法では、絶縁層に第１金属プラグおよび第２金属プラグが埋設された後、絶縁層上に層間絶縁膜が形成される。層間絶縁膜には、第１金属プラグを露出させる開口が形成される。これにより、第１金属プラグが層間絶縁膜の開口を介して露出する一方、第２金属プラグが層間絶縁膜により覆われる。
　この状態で、層間絶縁膜上に形成された堆積構造物の一部（層間絶縁膜の開口上に残存する部分以外の部分）がエッチングで除去されることにより、強誘電体キャパシタが形成される。
　堆積構造物のエッチング時、第２金属プラグが層間絶縁膜により覆われている。そのため、高温下で堆積構造物がエッチングされても、層間絶縁膜による保護により、第２金属プラグの異常エッチングを防止することができる。その結果、第２金属プラグと、これに接続される接続体との間における導通不良の発生を抑制することができ、信頼性の低下を抑制することができる。
　また、堆積構造物を高温エッチングすることにより、エッチングにより現れる強誘電体キャパシタの側面を、強誘電体キャパシタの積層界面に対する垂直面もしくは垂直面に近い急斜面にすることができる。その結果、強誘電体キャパシタの面積を縮小することができるので、半導体記憶装置の微細化を図ることができる。
　また、上記半導体記憶装置では、前記第１金属プラグの上面と前記第２金属プラグの上面とが面一であることが好ましい。
　この場合、上記半導体記憶装置は、たとえば、絶縁層に第１金属プラグおよび第２金属プラグを埋設する工程が、前記絶縁層に、第１貫通孔および第２貫通孔を形成する工程と、前記第１貫通孔および前記第２貫通孔を埋め尽くすように、前記絶縁層上にプラグ材料を堆積させる工程と、前記プラグ材料の上面と前記絶縁層の上面とが面一になるまで、前記プラグ材料の前記第１貫通孔および前記第２貫通孔外の部分を除去することにより、前記第１金属プラグおよび前記第２金属プラグを形成する工程とを含む、上記半導体記憶装置の製造方法により製造することができる。
　この方法では、第１貫通孔および第２貫通孔が形成され、これら貫通孔を埋め尽くすようにプラグ材料が堆積された後、プラグ材料の上面と絶縁層の上面とが面一になるまで、プラグ材料が部分的に除去される。これにより、互いに面一をなす第１金属プラグおよび第２金属プラグが形成される。
　このように、第１金属プラグを形成するための複数の工程と、第２金属プラグを形成するための複数の工程とが並行して行なわれるので、半導体記憶装置の製造工程を簡略化することができる。
　本発明の他の局面に係る半導体記憶装置は、第１貫通孔および第２貫通孔を有する絶縁層と、前記第１貫通孔を覆うように前記絶縁層上に形成され、下部電極、強誘電体膜および上部電極を有する強誘電体キャパシタと、前記第１貫通孔に埋め込まれ、前記下部電極に電気的に接続される第１金属プラグと、前記第２貫通孔に埋め込まれた第２金属プラグと、前記第１金属プラグおよび前記第２金属プラグのうち、少なくとも前記第２金属プラグの上面を覆い、前記下部電極および前記上部電極の材料に対してエッチング選択比を有する導電性材料からなる導電性キャップとを備える。
　この構成によれば、第１金属プラグおよび第２金属プラグのうち、少なくとも第２金属プラグの上面は、下部電極および上部電極の材料に対してエッチング選択比を有する導電性材料からなる導電性キャップにより覆われている。導電性キャップで覆われることにより、第２金属プラグの上面は、導電性キャップにより保護されている。
　そのため、高温下で、下部電極、強誘電体膜および上部電極が成形されても、導電性キャップによる保護により、第２金属プラグの異常エッチングを防止することができる。その結果、第２金属プラグと、これに接続される接続体との間における導通不良の発生を抑制することができ、信頼性の低下を抑制することができる。
　また、高温下で、下部電極、強誘電体膜および上部電極を成形して強誘電体キャパシタを形成することにより、エッチングにより現れる強誘電体キャパシタの側面を、強誘電体キャパシタの積層界面に対する垂直面もしくは垂直面に近い急斜面にすることができる。その結果、強誘電体キャパシタの面積を縮小することができるので、半導体記憶装置の微細化を図ることができる。
　この半導体記憶装置は、たとえば、下部電極、強誘電体膜および上部電極を有する強誘電体キャパシタを備える半導体記憶装置の製造方法であって、絶縁層に第１金属プラグおよび第２金属プラグを埋設する工程と、前記第１金属プラグに対する電気的なコンタクト部分を確保しつつ、少なくとも前記第２金属プラグを被覆する被覆層を形成する工程と、前記被覆層の形成後、前記下部電極の材料、前記強誘電体膜の材料および前記上部電極の材料を順に堆積させて堆積構造物を形成する工程と、前記堆積構造物の一部を前記第１金属プラグ上に残存させるように、当該残存部分以外の部分をエッチングで除去することにより、前記強誘電体キャパシタを形成する工程とを含む、本発明の半導体記憶装置の製造方法により製造することができる。
　また、上記半導体記憶装置では、前記導電性キャップが導電性窒化物からなることが好ましい。
　導電性キャップに用いられる導電性窒化物は、たとえば、貴金属を含有する導電材料（具体的には、Ａｕ系材料、Ａｇ系材料、Ｐｔ系材料、Ｐｄ系材料、Ｒｈ系材料、Ｉｒ系材料、Ｒｕ系材料、Ｏｓ系材料）からなる下部電極および上部電極に対して大きなエッチング選択比を有する。したがって、この態様では、第２金属プラグの異常エッチングを効果的に防止することができる。
　また、上記半導体記憶装置では、前記第１金属プラグおよび前記第２金属プラグは、それぞれ前記第１貫通孔および前記第２貫通孔の途中部まで埋め込まれており、前記導電性キャップは、前記絶縁層の表面と面一となるように前記第１貫通孔および前記第２貫通孔に埋め込まれていることが好ましい。
　この構成によれば、第１貫通孔に、第１金属プラグおよび導電性キャップが埋め込まれている。また、第２貫通孔に、第２金属プラグおよび導電性キャップが埋め込まれている。つまり、第１貫通孔および第２貫通孔に埋め込まれた構造物が同じ構造である。
　したがって、この態様の半導体記憶装置は、たとえば、下部電極、強誘電体膜および上部電極を有する強誘電体キャパシタを備える半導体記憶装置の製造方法であって、前記絶縁層に、第１貫通孔および第２貫通孔を形成する工程と、前記第１貫通孔および前記第２貫通孔を金属材料で埋め尽くす工程と、前記金属材料をエッチングで部分的に除去することにより、前記第１貫通孔の途中部まで埋め込まれた第１金属プラグと、前記第２貫通孔の途中部まで埋め込まれた第２金属プラグとを形成する工程と、前記第１金属プラグおよび前記第２金属プラグの形成後、前記下部電極および前記上部電極の材料に対してエッチング選択比を有する導電性材料を用いて前記第１貫通孔および前記第２貫通孔を埋め尽くすことにより、前記第１金属プラグおよび前記第２金属プラグの各上面を覆う導電性プラグを形成する工程と、前記絶縁層上に、前記下部電極の材料、前記強誘電体膜の材料および前記上部電極の材料を順に堆積させて堆積構造物を形成する工程と、前記堆積構造物の一部を前記第１金属プラグ上に残存させるように、当該残存部分以外の部分をエッチングで除去することにより、前記強誘電体キャパシタを形成する工程とを含む、半導体記憶装置の製造方法により製造することができる。
　この製造方法では、第１貫通孔および第２貫通孔が金属材料で埋め尽くされた後、これら貫通孔内の金属材料が部分的に除去されることにより、第１金属プラグおよび第２金属プラグが形成される。そして、これらプラグの形成後、第１貫通孔および第２貫通孔が、下部電極および上部電極に対してエッチング選択比を有する導電性材料で埋め尽くされることにより、第１金属プラグおよび第２金属プラグの上面を覆い、絶縁層の表面と面一をなす導電性プラグが形成される。
　このように、第１金属プラグを形成する工程と、第２金属プラグを形成する工程とが並行して行なわれ、さらに、これらプラグの上面を覆う各導電性プラグを形成する工程も互いに並行して行なわれるので、半導体記憶装置の製造工程を簡略化することができる。
本発明の第１の実施形態に係る強誘電体メモリの模式的な平面図である。 図１の強誘電体メモリの断面図であり、切断線II－IIでの切断面である。 図２の強誘電体メモリの製造方法を工程順に示す模式的な断面図である。 図３Ａの次の工程を示す断面図である。 図３Ｂの次の工程を示す断面図である。 図３Ｃの次の工程を示す断面図である。 図３Ｄの次の工程を示す断面図である。 図３Ｅの次の工程を示す断面図である。 図３Ｆの次の工程を示す断面図である。 図３Ｇの次の工程を示す断面図である。 図３Ｈの次の工程を示す断面図である。 図３Ｉの次の工程を示す断面図である。 本発明の第２の実施形態に係る強誘電体メモリの模式的な平面図である。 図４の強誘電体メモリの断面図であり、切断線Ｖ－Ｖでの切断面である。 図５の強誘電体メモリの製造方法を工程順に示す模式的な断面図である。 図６Ａの次の工程を示す断面図である。 図６Ｂの次の工程を示す断面図である。 図６Ｃの次の工程を示す断面図である。 図６Ｄの次の工程を示す断面図である。 図６Ｅの次の工程を示す断面図である。 図６Ｆの次の工程を示す断面図である。 図６Ｇの次の工程を示す断面図である。 図６Ｈの次の工程を示す断面図である。 図６Ｉの次の工程を示す断面図である。 図６Ｊの次の工程を示す断面図である。 従来の強誘電体メモリの製造方法を工程順に示す模式的な断面図である。 図７Ａの次の工程を示す断面図である。 図７Ｂの次の工程を示す断面図である。 図７Ｃの次の工程を示す断面図である。 図７Ｄの次の工程を示す断面図である。 図７Ｅの次の工程を示す断面図である。 図７Ｆの次の工程を示す断面図である。 図７Ｇの次の工程を示す断面図である。
　以下では、本発明の実施形態を、添付図面を参照してより詳細に説明する。
　図１は、本発明の第１の実施形態に係る強誘電体メモリの模式的な平面図である。図２は、図１の強誘電体メモリの断面図であり、切断線II－IIでの切断面である。
　半導体記憶装置としての強誘電体メモリ１は、供給電源が遮断されても記憶内容を保持することのできる不揮発性メモリである。
　強誘電体メモリ１は、図２に示すように、Ｐ型のシリコン基板２を備えている。
　シリコン基板２上には、たとえば、複数の平面視長方形状のアクティブ領域５０が形成されている。アクティブ領域５０の輪郭は、図１では、太線で示されている。アクティブ領域５０は、その長手方向および長手方向と直交する方向に整列するマトリクス状に配置されている。
　各アクティブ領域５０には、１ビットの情報を保持するメモリセルが複数（本実施形態では２つ）形成されている。図２では、複数のメモリセルのうちの１つを表している。
　各メモリセルは、１つの強誘電体キャパシタ１８（Ｃ）と、１つのＭＯＳＦＥＴ８（Ｔ）とが積層関係に配置される、１Ｔ１Ｃ型セル構造を有している。
　アクティブ領域５０（各メモリセル）において、シリコン基板２の表層部には、図２に示すように、Ｎ＋型のドレイン領域３と、Ｎ＋型のソース領域４とが間隔を空けて形成されている。なお、ソース領域４は、２つのメモリセルのＭＯＳＦＥＴ８に共通の領域とされており、平面視において、アクティブ領域５０の中央部に形成されている。一方、ドレイン領域３は、平面視において、アクティブ領域５０の一端部および他端部のそれぞれに、各メモリセルのＭＯＳＦＥＴ８に対応して形成されている。
　また、シリコン基板２の表面には、ドレイン領域３からソース領域４に跨るゲート絶縁膜５が形成されている。ゲート絶縁膜５は、たとえば、酸化シリコンからなる。
　ゲート絶縁膜５上には、たとえば、不純物がドープされたポリシリコン（ドープトポリシリコン）からなるゲート電極６が形成されている。
　ゲート電極６の側壁には、その全周にわたって密着するサイドウォール７が形成されている。サイドウォール７は、たとえば、酸化シリコンからなる。
　このように、強誘電体メモリ１には、ゲート電極６（Metal）と、ゲート絶縁膜５（Oxide）と、ドレイン領域３およびソース領域４を含むシリコン基板２（Semiconductor）とを有するＭＯＳＦＥＴ８が備えられている。
　シリコン基板２上には、第１絶縁層９が積層されている。第１絶縁層９は、たとえば、酸化シリコンからなる。また、第１絶縁層９の厚さは、たとえば、０．４～０．９μｍである。
　第１絶縁層９において、ドレイン領域３に対向する部分には、第１絶縁層９の上面６１からドレイン領域３に達するドレインコンタクトホール１０が形成されている。
　ドレインコンタクトホール１０には、タングステンなどの金属材料からなるドレインコンタクトプラグ１４が埋設されている。第１金属プラグとしてのドレインコンタクトプラグ１４は、その上面６２が第１絶縁層９の上面６１と面一になるまでドレインコンタクトホール１０を埋め尽くしている。
　また、ドレインコンタクトホール１０において、その内面（第１絶縁層９がなす側面およびシリコン基板２がなす底面）とドレインコンタクトプラグ１４との間には、バリア膜１２が介在されている。バリア膜１２は、たとえば、チタンを含有する導電材料（たとえば、ＴｉＮ、Ｔｉなど）からなる。
　導電性のバリア膜１２が介在されることにより、ドレインコンタクトプラグ１４は、バリア膜１２を介して、ドレイン領域３に電気的に接続（コンタクト）されることとなる。
　また、第１絶縁層９において、ソース領域４に対向する部分には、第１絶縁層９の上面６１からソース領域４に達するソースコンタクトホール１１が形成されている。
　ソースコンタクトホール１１には、タングステンなどの金属材料からなるソースコンタクトプラグ１５が埋設されている。第２金属プラグとしてのソースコンタクトプラグ１５は、その上面６３が第１絶縁層９の上面６１と面一になるまでソースコンタクトホール１１を埋め尽くしている。ソースコンタクトプラグ１５の上面６３が第１絶縁層９の上面６１と面一であることにより、ソースコンタクトプラグ１５の上面６３と、ドレインコンタクトプラグ１４の上面６２とは、面一となっている。
　また、ソースコンタクトホール１１において、その内面（第１絶縁層９がなす側面およびシリコン基板２がなす底面）とソースコンタクトプラグ１５との間には、バリア膜１３が介在されている。バリア膜１３は、たとえば、チタンを含有する導電材料（たとえば、ＴｉＮ、Ｔｉなど）からなる。
　導電性のバリア膜１３が介在されることにより、ソースコンタクトプラグ１５は、バリア膜１３を介して、ソース領域４に電気的に接続（コンタクト）されることとなる。
　第１絶縁層９上には、第１絶縁層９と第２絶縁層２４（後述）との間に介在された層間絶縁膜１６が形成されている。層間絶縁膜１６の厚さは、第１絶縁層９の厚さよりも小さく、たとえば、０．０５～０．２μｍである。層間絶縁膜１６のドレインコンタクトプラグ１４に対向する部分には、ドレインコンタクトプラグ１４の上面６２全域を露出させる開口１７が形成されている。
　強誘電体キャパシタ１８は、層間絶縁膜１６の開口１７上、つまり、平面視でドレインコンタクトプラグ１４に重なる位置であって、ソースコンタクトプラグ１５に重ならない位置に配置されている。
　強誘電体キャパシタ１８は、下部電極１９と、上部電極２１と、下部電極１９と上部電極２１とにより挟まれた強誘電体膜２０とを備えている。
　下部電極１９は、貴金属を含有する導電材料（具体的には、Ａｕ系材料、Ａｇ系材料、Ｐｔ系材料、Ｐｄ系材料、Ｒｈ系材料、Ｉｒ系材料、Ｒｕ系材料、Ｏｓ系材料）からなる。また、下部電極１９の厚さは、たとえば、０．０５～０．２μｍである。下部電極１９は、開口１７に入り込み、ドレインコンタクトプラグ１４の上面６２に接触している。これにより、下部電極１９は、ドレインコンタクトプラグ１４を介して、ドレイン領域３に電気的に接続されることとなる。
　上部電極２１は、下部電極１９と同様に、貴金属を含有する導電材料からなる。また、上部電極２１の厚さは、たとえば、下部電極１９と同じ厚さ（たとえば、０．０５～０．２μｍ）である。
　強誘電体膜２０は、強誘電体材料からなる。強誘電体材料としては、電圧が印加されていなくても電荷を貯蔵可能な特性を有する材料であれば特に制限されず、たとえば、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）、チタン酸ビスマスランタン（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２：ＢＬＴ）、チタン酸バリウム（ＢａＴｉＯ３）など、公知のものが挙げられる。また、強誘電体膜２０の厚さは、たとえば、０．０５～０．２μｍである。
　そして、下部電極１９、強誘電体膜２０および上部電極２１が積層されてなる強誘電体キャパシタ１８は、たとえば、メサ形状（断面視台形状）に形成されている。強誘電体キャパシタ１８の側面６４は、開口１７上における積層界面Ｉに対して傾斜角度ａ（たとえば、ａ＝７５～８５°）で傾斜する急斜面である。
　強誘電体キャパシタ１８の上部電極２１上には、ＴｉＮ膜４８が積層されている。
　層間絶縁膜１６上には、Ａｌ２Ｏ３（アルミナ）からなる第１水素バリア膜２２と、ＳｉＮ（窒化シリコン）からなる第２水素バリア膜２３とが順に積層されている。
　第２水素バリア膜２３上には、第２絶縁層２４が積層されている。第２絶縁層２４は、たとえば、酸化シリコンからなる。また、第２絶縁層２４の厚さは、たとえば、第１絶縁層９と同じ厚さ（たとえば、０．４～０．９μｍ）である。
　第２絶縁層２４、第２水素バリア膜２３および第１水素バリア膜２２には、第２絶縁層２４の上面６５からこれらを貫通して、ＴｉＮ膜４８に達するＰＬ用配線ビアホール２５が形成されている。
　ＰＬ用配線ビアホール２５には、タングステンなどの金属材料からなるＰＬ用配線プラグ２９が埋設されている。ＰＬ用配線プラグ２９は、その上面６６が第２絶縁層２４の上面６５と面一になるまでＰＬ用配線ビアホール２５を埋め尽くしている。
　また、ＰＬ用配線ビアホール２５において、その内面（第２絶縁層２４がなす側面およびＴｉＮ膜４８がなす底面）とＰＬ用配線プラグ２９との間には、バリア膜２７が介在されている。バリア膜２７は、たとえば、チタンを含有する導電材料（たとえば、ＴｉＮ、Ｔｉなど）からなる。
　導電性のバリア膜２７が介在されることにより、ＰＬ用配線プラグ２９は、バリア膜２７およびＴｉＮ膜４８を介して、上部電極２１に電気的に接続（コンタクト）されることとなる。
　また、第２絶縁層２４、第２水素バリア膜２３および第１水素バリア膜２２には、第２絶縁層２４の上面６５からこれらを貫通して、ソースコンタクトプラグ１５に達するＢＬ用配線ビアホール２６が形成されている。
　ＢＬ用配線ビアホール２６には、タングステンなどの金属材料からなるＢＬ用配線プラグ３０が埋設されている。ＢＬ用配線プラグ３０は、その上面６７が第２絶縁層２４の上面６５と面一になるまでＢＬ用配線ビアホール２６を埋め尽くしている。
　また、ＢＬ用配線ビアホール２６において、その内面（第２絶縁層２４がなす側面およびソースコンタクトプラグ１５がなす底面）とＢＬ用配線プラグ３０との間には、バリア膜２８が形成されている。バリア膜２８は、たとえば、チタンを含有する導電材料（たとえば、ＴｉＮ、Ｔｉなど）からなる。
　導電性のバリア膜２８が介在されることにより、ＢＬ用配線プラグ３０は、バリア膜２７を介して、ソースコンタクトプラグ１５に電気的に接続（コンタクト）されることとなる。
　第２絶縁層２４上には、ＰＬ用配線３１およびＢＬ用配線３２が形成されている。
　ＰＬ用配線３１は、強誘電体メモリ１に備えられるプレート線４０に接続される配線であって、たとえば、チタンを含有する導電材料からなるチタン層３３と、アルミニウムを含有する導電材料からなるアルミニウム層３４と、チタンを含有する導電材料からなるチタン層３５との３層構造で形成されている。
　ＢＬ用配線３２は、強誘電体メモリ１に備えられるビット線４１に接続される配線であって、たとえば、チタンを含有する導電材料からなるチタン層３６と、アルミニウムを含有する導電材料からなるアルミニウム層３７と、チタンを含有する導電材料からなるチタン層３８との３層構造で形成されている。
　また、強誘電体メモリ１には、ワード線３９、プレート線４０およびビット線４１が備えられている。
　ワード線３９は、各ドレイン領域３とソース領域４との間の各チャネル領域に対向する位置に、アクティブ領域５０の長手方向と直交する方向に延びている。ワード線３９はゲート電極６に接続されている。
　プレート線４０は、上部電極２１の上方において、アクティブ領域５０の長手方向と直交する方向に延びている。プレート線４０はＰＬ用配線３１に接続されている。
　ビット線４１は、アクティブ領域５０の上方において、アクティブ領域５０の長手方向に延びている。ビット線４１はＢＬ用配線３２に接続されている。
　そして、ワード線３９によりメモリセルを選択し、ビット線４１とプレート線４０との間に電圧を印加することにより、選択されたメモリセルの強誘電体キャパシタ１８が、上部電極２１から下部電極１９へ向かう方向もしくはその反対方向に分極する。この分極方向を判別することによって、当該メモリセルに対して１ビット情報（０もしくは１の情報）を書き込むことができる。
　一方、各メモリセルにおいて、上部電極２１と下部電極１９との間にパルス電圧を印加し、強誘電体キャパシタ１８の分極反転による電流の有無により当該メモリセルに書き込まれた１ビット情報を判別することによって、当該情報を読み出すことができる。
　図３Ａ～図３Ｊは、図２の強誘電体メモリの製造方法を工程順に示す模式的な断面図である。
　この製造方法では、まず、図３Ａに示すように、シリコン基板２の表層部に、Ｎ型不純物が注入されることにより、Ｎ＋型のドレイン領域３およびＮ＋型のソース領域４が形成される。次いで、シリコン基板２上に、熱酸化処理により熱酸化膜（図示せず）が形成され、この熱酸化膜がパターニングされる。これにより、ドレイン領域３およびソース領域４に跨るゲート絶縁膜５が形成される。
　次いで、ゲート絶縁膜５の形成されたシリコン基板２上に、ＣＶＤ法により、不純物がドープされたポリシリコン（ドープドポリシリコン）が堆積され、このドープトポリシリコンがパターニングされる。これにより、ゲート絶縁膜５上にゲート電極６が形成される。次に、シリコン基板２上に、ＣＶＤ法により酸化シリコンが堆積され、この酸化シリコンがエッチバックされる。これにより、ゲート電極６の側壁を取り囲むサイドウォール７が形成される。こうして、図３Ａに示すように、ゲート電極６（Metal）と、ゲート絶縁膜５（Oxide）と、ドレイン領域３およびソース領域４を含むシリコン基板２（Semiconductor）とを有するＭＯＳＦＥＴ８が形成される。
　ＭＯＳＦＥＴ８の形成後、ＣＶＤ法により、シリコン基板２上に酸化シリコンが堆積されることにより、第１絶縁層９が形成される。次いで、公知のパターニング技術により、第１絶縁層９がパターニングされることにより、第１絶縁層９にドレインコンタクトホール１０およびソースコンタクトホール１１が同時に形成される。
　次に、スパッタ法により、ドレインコンタクトホール１０およびソースコンタクトホール１１の内面全域を覆い、さらに第１絶縁層９の上面６１を覆うように、チタンを含有する導電材料が堆積される。そして、ＣＶＤ法により、ドレインコンタクトホール１０およびソースコンタクトホール１１を埋め尽くすようにタングステンが堆積される。その後、ＣＭＰ処理により、堆積されたタングステンの上面と第１絶縁層９の上面６１とが面一になるまで、チタンを含有する導電材料およびタングステンが研磨される。こうして、図３Ａに示すように、バリア膜１２が形成されるとともに、このバリア膜１２を介して、ドレインコンタクトホール１０に埋設されたドレインコンタクトプラグ１４が形成される。また、バリア膜１３が形成されるとともに、このバリア膜１３を介して、ソースコンタクトホール１１に埋設されたソースコンタクトプラグ１５が、ドレインコンタクトプラグ１４と同時に形成される。ドレインコンタクトプラグ１４の上面６２およびソースコンタクトプラグ１５の上面６３は、第１絶縁層９の上面６１と面一となる。
　次いで、ＣＶＤ法により、第１絶縁層９上に酸化シリコンが堆積されることにより、図３Ｂに示すように、第１絶縁層９上に層間絶縁膜１６が積層される。
　次に、公知のパターニング技術により、層間絶縁膜１６のドレインコンタクトプラグ１４に対向する部分が除去される。これにより、図３Ｃに示すように、ドレインコンタクトプラグ１４の上面６２を露出させる開口１７が形成される。
　次いで、スパッタ法により、図３Ｄに示すように、貴金属を含有する導電材料からなる下部導電材料膜４２、強誘電体材料からなる強誘電体材料膜４３および貴金属を含有する導電材料からなる上部導電材料膜４４が、層間絶縁膜１６上に順に堆積されて、堆積構造物４５が形成される。
　続いて、堆積構造物４５における開口１７上の部分（ドレインコンタクトプラグ１４上の部分）に、耐熱性のあるハードマスク４６（たとえば、ＴｉＮ）が形成される。そして、このハードマスク４６を介して、たとえば、３００℃以上、好ましくは、３５０～４５０℃のエッチング温度で、堆積構造物４５がその積層界面に対して垂直にエッチングされる。これにより、堆積構造物４５は、その一部が開口１７上に残存するように、その残存部分以外の部分が除去される。こうして、図３Ｅに示すように、開口１７上における積層界面Ｉに対して傾斜角度ａ（たとえば、ａ＝７５～８５°）で傾斜する側面６４を有するメサ形状の強誘電体キャパシタ１８が形成される。なお、強誘電体キャパシタ１８の上部電極２１上には、図３Ｆに示すように、エッチングにより薄くなったハードマスク４６がＴｉＮ膜４８として残存する。
　次いで、層間絶縁膜１６上に、スパッタ法によりＡｌ２Ｏ３（アルミナ）が堆積され、さらに、ＰＥＣＶＤ法によりＳｉＮ（窒化シリコン）が堆積される。これにより、図３Ｆに示すように、層間絶縁膜１６を覆い、さらに強誘電体キャパシタ１８の表面全域を覆うように、第１水素バリア膜２２および第２水素バリア膜２３が形成される。
　その後、ＣＶＤ法により、図３Ｇに示すように、第２水素バリア膜２３上に、酸化シリコンからなる第２絶縁層２４が積層される。このとき、強誘電体キャパシタ１８の表面全域が第１水素バリア膜２２および第２水素バリア膜２３により覆われているので、第２絶縁層２４の形成方法として、Ｈ（水素）をキャリヤガスとして用いるＣＶＤ法が採用されても、キャリヤガスによる強誘電体膜２０中の酸素の還元を防止することができる。したがって、強誘電体膜２０の特性劣化を抑制することができる。
　次いで、第２絶縁層２４がＣＭＰ処理により研磨されて、第２絶縁層２４の表面が平坦化される。そして、公知のパターニング技術により、図３Ｈに示すように、第２絶縁層２４、第２水素バリア膜２３および第１水素バリア膜２２がパターニングされることにより、ＴｉＮ膜４８を露出させるＰＬ用配線ビアホール２５と、ソースコンタクトプラグ１５の上面６３を露出させるＢＬ用配線ビアホール２６とが同時に形成される。
　次いで、スパッタ法により、ＰＬ用配線ビアホール２５およびＢＬ用配線ビアホール２６の内面を覆い、さらに第２絶縁層２４の上面６５を覆うように、チタンを含有する導電材料が堆積される。そして、ＣＶＤ法により、ＰＬ用配線ビアホール２５およびＢＬ用配線ビアホール２６を埋め尽くすようにタングステンが堆積される。その後、ＣＭＰ処理により、堆積されたタングステンの上面と第２絶縁層２４の上面６５とが面一になるまで、チタン含有材料およびタングステンが研磨される。こうして、図３Ｉに示すように、バリア膜２７が形成されるとともに、このバリア膜２７を介して、ＰＬ用配線ビアホール２５に埋設されたＰＬ用配線プラグ２９が形成される。また、バリア膜２８が形成されるとともに、このバリア膜２８を介して、ＢＬ用配線ビアホール２６に埋設されたＢＬ用配線プラグ３０が、ＰＬ用配線プラグ２９と同時に形成される。ＰＬ用配線プラグ２９の上面６６およびＢＬ用配線プラグ３０の上面６７は、第２絶縁層２４の上面６５と面一となる。
　その後、スパッタ法により、チタンを含有する導電材料、アルミニウムを含有する導電材料およびチタンを含有する導電材料が、第２絶縁層２４上に積層され、パターニングされる。これにより、図３Ｊに示すように、ＰＬ用配線プラグ２９に電気的に接続されるＰＬ用配線３１（チタン層３３、アルミニウム層３４およびチタン層３５の３層構造からなる配線）と、ＢＬ用配線プラグ３０に電気的に接続されるＢＬ用配線３２（チタン層３６、アルミニウム層３７およびチタン層３８の３層構造からなる配線）とが、同時に形成される。
　そして、ゲート電極６にワード線３９が接続され、ＰＬ用配線３１にプレート線４０が接続され、ＢＬ用配線３２にビット線４１が接続される。
　こうして、図３Ｊに示すように、強誘電体キャパシタ１８を搭載する強誘電体メモリ１が得られる。
　以上のように、上記の製造方法では、第１絶縁層９に、ドレインコンタクトプラグ１４およびソースコンタクトプラグ１５が埋設された後、第１絶縁層９上に層間絶縁膜１６が積層される。そして、層間絶縁膜１６がパターニングされることにより、層間絶縁膜１６のドレインコンタクトプラグ１４に対向する部分が除去されて、開口１７が形成される。これにより、ドレインコンタクトプラグ１４が層間絶縁膜１６の開口１７を介して露出する一方、ソースコンタクトプラグ１５が層間絶縁膜１６により覆われる。
　この状態で、層間絶縁膜１６上に堆積構造物４５が形成され、堆積構造物４５の一部（開口１７上の部分）に、耐熱性のあるハードマスク４６が形成される。そして、ハードマスク４６を介して、堆積構造物４５がエッチングされることにより、強誘電体キャパシタ１８が形成される。
　堆積構造物４５のエッチング時、ソースコンタクトプラグ１５が層間絶縁膜１６により覆われている。そのため、上記のように３００℃以上の高温で、堆積構造物４５がエッチングされても、層間絶縁膜１６による保護により、ソースコンタクトプラグ１５の異常エッチングを防止することができる。その結果、ソースコンタクトプラグ１５と、これに接続されるＢＬ用配線プラグ３０との間における導通不良の発生を抑制することができ、信頼性の低下を抑制することができる。
　また、堆積構造物４５を高温エッチングすることにより、強誘電体キャパシタ１８の側面６４を、開口１７上における積層界面Ｉに対して急斜面にすることができる。その結果、強誘電体キャパシタ１８の面積を縮小することができるので、強誘電体メモリ１の微細化を図ることができる。
　また、ドレインコンタクトプラグ１４およびソースコンタクトプラグ１５の形成に関して、ドレインコンタクトホール１０およびソースコンタクトホール１１が同時に形成される。そして、これらコンタクトホールを埋め尽くすようにタングステンが堆積された後、タングステンの上面と第１絶縁層９の上面６１とが面一になるまで、タングステンがＣＭＰ処理により研磨される。この研磨によって、それらの上面６２，６３が互いに面一をなすドレインコンタクトプラグ１４およびソースコンタクトプラグ１５が同時に形成される（図３Ａ参照）。
　このように、ドレインコンタクトプラグ１４を形成するための複数の工程と、ソースコンタクトプラグ１５を形成するための複数の工程とが並行して行なわれるので、強誘電体メモリ１の製造工程を簡略化することができる。
　図４は、本発明の第２の実施形態に係る強誘電体メモリの模式的な平面図である。図５は、図４の強誘電体メモリの断面図であり、切断線Ｖ－Ｖでの切断面である。
　半導体記憶装置としての強誘電体メモリ１０１は、供給電源が遮断されても記憶内容を保持することのできる不揮発性メモリである。
　強誘電体メモリ１０１は、図５に示すように、Ｐ型のシリコン基板１０２を備えている。
　シリコン基板１０２上には、たとえば、複数の平面視長方形状のアクティブ領域１５０が形成されている。アクティブ領域１５０の輪郭は、図４では、太線で示されている。アクティブ領域１５０は、その長手方向および長手方向と直交する方向に整列するマトリクス状に配置されている。
　各アクティブ領域１５０には、１ビットの情報を保持するメモリセルが複数（本実施形態では２つ）形成されている。図５では、複数のメモリセルのうちの１つを表している。
　各メモリセルは、１つの強誘電体キャパシタ１１８（Ｃ）と、１つのＭＯＳＦＥＴ１０８（Ｔ）とが積層関係に配置される、１Ｔ１Ｃ型セル構造を有している。
　アクティブ領域１５０（各メモリセル）において、シリコン基板１０２の表層部には、図５に示すように、Ｎ＋型のドレイン領域１０３と、Ｎ＋型のソース領域１０４とが間隔を空けて形成されている。なお、ソース領域１０４は、２つのメモリセルのＭＯＳＦＥＴ１０８に共通の領域とされており、平面視において、アクティブ領域１５０の中央部に形成されている。一方、ドレイン領域１０３は、平面視において、アクティブ領域１５０の一端部および他端部のそれぞれに、各メモリセルのＭＯＳＦＥＴ１０８に対応して形成されている。
　また、シリコン基板１０２の表面には、ドレイン領域１０３からソース領域１０４に跨るゲート絶縁膜１０５が形成されている。ゲート絶縁膜１０５は、たとえば、酸化シリコンからなる。
　ゲート絶縁膜１０５上には、たとえば、不純物がドープされたポリシリコン（ドープトポリシリコン）からなるゲート電極１０６が形成されている。
　ゲート電極１０６の側壁には、その全周にわたって密着するサイドウォール１０７が形成されている。サイドウォール１０７は、たとえば、酸化シリコンからなる。
　このように、強誘電体メモリ１０１には、ゲート電極１０６（Metal）と、ゲート絶縁膜１０５（Oxide）と、ドレイン領域１０３およびソース領域１０４を含むシリコン基板１０２（Semiconductor）とを有するＭＯＳＦＥＴ１０８が備えられている。
　シリコン基板１０２上には、第１絶縁層１０９が積層されている。第１絶縁層１０９は、たとえば、酸化シリコンからなる。また、第１絶縁層１０９の厚さは、たとえば、０．４～０．９μｍである。
　第１絶縁層１０９において、ドレイン領域１０３に対向する部分には、第１絶縁層１０９の上面１６１からドレイン領域１０３に達するドレインコンタクトホール１１０が形成されている。
　ドレインコンタクトホール１１０には、ドレインコンタクトプラグ１１４が埋設されている。ドレインコンタクトプラグ１１４は、ドレインコンタクトホール１１０の深さ方向途中部まで埋め込まれた本体プラグ１５１と、本体プラグ１５１の上面１６８を覆い、その上面１６２が第１絶縁層１０９の上面１６１と面一になるまでドレインコンタクトホール１１０を埋め尽くすキャッププラグ１５２とを有している。
　第１金属プラグとしての本体プラグ１５１は、たとえば、タングステンなどの金属材料からなる。
　導電性キャップとしてのキャッププラグ１５２は、後述する下部電極１１９および上部電極１２１の材料に対してエッチング選択比を有する導電性材料、たとえば、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＷＮ（窒化タングステン）などの導電性窒化物、不純物がドープされたポリシリコン（ドープトポリシリコン）、カーボンなどからなる。
　また、ドレインコンタクトホール１１０において、その内面（第１絶縁層１０９がなす側面およびシリコン基板１０２がなす底面）とドレインコンタクトプラグ１１４との間には、バリア膜１１２が介在されている。バリア膜１１２は、たとえば、チタンを含有する導電材料（たとえば、ＴｉＮ、Ｔｉなど）からなる。
　導電性のバリア膜１１２が介在されることにより、ドレインコンタクトプラグ１１４は、バリア膜１１２を介して、ドレイン領域１０３に電気的に接続（コンタクト）されることとなる。
　また、第１絶縁層１０９において、ソース領域１０４に対向する部分には、第１絶縁層１０９の上面１６１からソース領域１０４に達するソースコンタクトホール１１１が形成されている。
　ソースコンタクトホール１１１には、ソースコンタクトプラグ１１５が埋設されている。ソースコンタクトプラグ１１５は、ソースコンタクトホール１１１の深さ方向途中部まで埋め込まれた本体プラグ１５３と、本体プラグ１５３の上面１６９を覆い、その上面１６３が第１絶縁層１０９の上面１６１と面一になるまでソースコンタクトホール１１１を埋め尽くすキャッププラグ１５４とを有している。キャッププラグ１５４の上面１６３が第１絶縁層１０９の上面１６１と面一であることにより、ソースコンタクトプラグ１１５の上面（キャッププラグ１５４の上面１６３）と、ドレインコンタクトプラグ１１４の上面（キャッププラグ１５２の上面１６２）とは、面一となっている。
　第２金属プラグとしての本体プラグ１５３は、たとえば、タングステンなどの金属材料からなる。
　導電性キャップとしてのキャッププラグ１５４は、たとえば、上記したキャッププラグ１５２と同様の材料からなる。
　また、ソースコンタクトホール１１１において、その内面（第１絶縁層１０９がなす側面およびシリコン基板１０２がなす底面）とソースコンタクトプラグ１１５との間には、バリア膜１１３が介在されている。バリア膜１１３は、たとえば、チタンを含有する導電材料（たとえば、ＴｉＮ、Ｔｉなど）からなる。
　導電性のバリア膜１１３が介在されることにより、ソースコンタクトプラグ１１５は、バリア膜１１３を介して、ソース領域１０４に電気的に接続（コンタクト）されることとなる。
　第１絶縁層１０９上には、ドレインコンタクトプラグ１１４に対向する部分に、強誘電体キャパシタ１１８が配置されている。つまり、強誘電体キャパシタ１１８は、平面視でドレインコンタクトプラグ１１４に重なる位置であって、ソースコンタクトプラグ１１５に重ならない位置に配置されている。
　強誘電体キャパシタ１１８は、下部電極１１９と、上部電極１２１と、下部電極１１９と上部電極１２１とにより挟まれた強誘電体膜１２０とを備えている。
　下部電極１１９は、貴金属を含有する導電材料（具体的には、Ａｕ系材料、Ａｇ系材料、Ｐｔ系材料、Ｐｄ系材料、Ｒｈ系材料、Ｉｒ系材料、Ｒｕ系材料、Ｏｓ系材料）からなる。また、下部電極１１９の厚さは、たとえば、０．０５～０．２５μｍである。下部電極１１９は、ドレインコンタクトプラグ１１４の上面１６２に接触している。これにより、下部電極１１９は、ドレインコンタクトプラグ１１４を介して、ドレイン領域１０３に電気的に接続されることとなる。
　上部電極１２１は、下部電極１１９と同様に、貴金属を含有する導電材料からなる。また、上部電極１２１の厚さは、たとえば、下部電極１１９と同じ厚さ（たとえば、０．０５～０．２５μｍ）である。
　強誘電体膜１２０は、強誘電体材料からなる。強誘電体材料としては、電圧が印加されていなくても電荷を貯蔵可能な特性を有する材料であれば特に制限されず、たとえば、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：ＰＺＴ）、タンタル酸ビスマスストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９：ＳＢＴ）、チタン酸ビスマスランタン（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２：ＢＬＴ）、チタン酸バリウム（ＢａＴｉＯ３）など、公知のものが挙げられる。また、強誘電体膜１２０の厚さは、たとえば、０．１～０．２μｍである。
　そして、下部電極１１９、強誘電体膜１２０および上部電極１２１が積層されてなる強誘電体キャパシタ１１８は、たとえば、メサ形状（断面視台形状）に形成されている。強誘電体キャパシタ１１８の側面１６４は、その積層界面Ｉに対して傾斜角度ａ（たとえば、ａ＝７５～８５°）で傾斜する急斜面である。
　強誘電体キャパシタ１１８の上部電極１２１上には、ＴｉＮ膜１４８が積層されている。
　第１絶縁層１０９上には、Ａｌ２Ｏ３（アルミナ）からなる第１水素バリア膜１２２と、ＳｉＮ（窒化シリコン）からなる第２水素バリア膜１２３とが順に積層されている。
　第２水素バリア膜１２３上には、第２絶縁層１２４が積層されている。第２絶縁層１２４は、たとえば、酸化シリコンからなる。また、第２絶縁層１２４の厚さは、たとえば、第１絶縁層１０９と同じ厚さ（たとえば、０．４～０．９μｍ）である。
　第２絶縁層１２４、第２水素バリア膜１２３および第１水素バリア膜１２２には、第２絶縁層１２４の上面１６５からこれらを貫通して、ＴｉＮ膜１４８に達するＰＬ用配線ビアホール１２５が形成されている。
　ＰＬ用配線ビアホール１２５には、タングステンなどの金属材料からなるＰＬ用配線プラグ１２９が埋設されている。ＰＬ用配線プラグ１２９は、その上面１６６が第２絶縁層１２４の上面１６５と面一になるまでＰＬ用配線ビアホール１２５を埋め尽くしている。
　また、ＰＬ用配線ビアホール１２５において、その内面（第２絶縁層１２４がなす側面およびＴｉＮ膜１４８がなす底面）とＰＬ用配線プラグ１２９との間には、バリア膜１２７が介在されている。バリア膜１２７は、たとえば、チタンを含有する導電材料（たとえば、ＴｉＮ、Ｔｉなど）からなる。
　導電性のバリア膜１２７が介在されることにより、ＰＬ用配線プラグ１２９は、バリア膜１２７およびＴｉＮ膜１４８を介して、上部電極１２１に電気的に接続（コンタクト）されることとなる。
　また、第２絶縁層１２４、第２水素バリア膜１２３および第１水素バリア膜１２２には、第２絶縁層１２４の上面１６５からこれらを貫通して、ソースコンタクトプラグ１１５に達するＢＬ用配線ビアホール１２６が形成されている。
　ＢＬ用配線ビアホール１２６には、タングステンなどの金属材料からなるＢＬ用配線プラグ１３０が埋設されている。ＢＬ用配線プラグ１３０は、その上面１６７が第２絶縁層１２４の上面１６５と面一になるまでＢＬ用配線ビアホール１２６を埋め尽くしている。
　また、ＢＬ用配線ビアホール１２６において、その内面（第２絶縁層１２４がなす側面およびソースコンタクトプラグ１１５がなす底面）とＢＬ用配線プラグ１３０との間には、バリア膜１２８が形成されている。バリア膜１２８は、たとえば、チタンを含有する導電材料（たとえば、ＴｉＮ、Ｔｉなど）からなる。
　導電性のバリア膜１２８が介在されることにより、ＢＬ用配線プラグ１３０は、バリア膜１２７を介して、ソースコンタクトプラグ１１５に電気的に接続（コンタクト）されることとなる。
　第２絶縁層１２４上には、ＰＬ用配線１３１およびＢＬ用配線１３２が形成されている。
　ＰＬ用配線１３１は、強誘電体メモリ１０１に備えられるプレート線１４０に接続される配線であって、たとえば、チタンを含有する導電材料からなるチタン層１３３と、アルミニウムを含有する導電材料からなるアルミニウム層１３４と、チタンを含有する導電材料からなるチタン層１３５との３層構造で形成されている。
　ＢＬ用配線１３２は、強誘電体メモリ１０１に備えられるビット線１４１に接続される配線であって、たとえば、チタンを含有する導電材料からなるチタン層１３６と、アルミニウムを含有する導電材料からなるアルミニウム層１３７と、チタンを含有する導電材料からなるチタン層１３８との３層構造で形成されている。
　また、強誘電体メモリ１０１には、ワード線１３９、プレート線１４０およびビット線１４１が備えられている。
　ワード線１３９は、各ドレイン領域１０３とソース領域１０４との間の各チャネル領域に対向する位置に、アクティブ領域１５０の長手方向と直交する方向に延びている。ワード線１３９はゲート電極１０６に接続されている。
　プレート線１４０は、上部電極１２１の上方において、アクティブ領域１５０の長手方向と直交する方向に延びている。プレート線１４０はＰＬ用配線１３１に接続されている。
　ビット線１４１は、アクティブ領域１５０の上方において、アクティブ領域１５０の長手方向に延びている。ビット線１４１はＢＬ用配線１３２に接続されている。
　そして、ワード線１３９によりメモリセルを選択し、ビット線１４１とプレート線１４０との間に電圧を印加することにより、選択されたメモリセルの強誘電体キャパシタ１１８が、上部電極１２１から下部電極１１９へ向かう方向もしくはその反対方向に分極する。この分極方向を判別することによって、当該メモリセルに対して１ビット情報（０もしくは１の情報）を書き込むことができる。
　一方、各メモリセルにおいて、上部電極１２１と下部電極１１９との間にパルス電圧を印加し、強誘電体キャパシタ１１８の分極反転による電流の有無により当該メモリセルに書き込まれた１ビット情報を判別することによって、当該情報を読み出すことができる。
　図６Ａ～図６Ｋは、図５の強誘電体メモリの製造方法を工程順に示す模式的な断面図である。
　この製造方法では、まず、図６Ａに示すように、シリコン基板１０２の表層部に、Ｎ型不純物が注入されることにより、Ｎ＋型のドレイン領域１０３およびＮ＋型のソース領域１０４が形成される。次いで、シリコン基板１０２上に、熱酸化処理により熱酸化膜（図示せず）が形成され、この熱酸化膜がパターニングされる。これにより、ドレイン領域１０３およびソース領域１０４に跨るゲート絶縁膜１０５が形成される。
　次いで、ゲート絶縁膜１０５の形成されたシリコン基板１０２上に、ＣＶＤ法により、不純物がドープされたポリシリコン（ドープドポリシリコン）が堆積され、このドープトポリシリコンがパターニングされる。これにより、ゲート絶縁膜１０５上にゲート電極１０６が形成される。次に、シリコン基板１０２上に、ＣＶＤ法により酸化シリコンが堆積され、この酸化シリコンがエッチバックされる。これにより、ゲート電極１０６の側壁を取り囲むサイドウォール１０７が形成される。こうして、図６Ａに示すように、ゲート電極１０６（Metal）と、ゲート絶縁膜１０５（Oxide）と、ドレイン領域１０３およびソース領域１０４を含むシリコン基板１０２（Semiconductor）とを有するＭＯＳＦＥＴ１０８が形成される。
　ＭＯＳＦＥＴ１０８の形成後、ＣＶＤ法により、シリコン基板１０２上に酸化シリコンが堆積されることにより、第１絶縁層１０９が形成される。次いで、公知のパターニング技術により、第１絶縁層１０９がパターニングされることにより、第１絶縁層１０９にドレインコンタクトホール１１０およびソースコンタクトホール１１１が同時に形成される。
　次に、スパッタ法により、ドレインコンタクトホール１１０およびソースコンタクトホール１１１の内面全域を覆い、さらに第１絶縁層１０９の上面１６１を覆うように、チタンを含有する導電材料が堆積される。そして、ＣＶＤ法により、ドレインコンタクトホール１１０およびソースコンタクトホール１１１を埋め尽くすようにタングステンが堆積される。その後、ＣＭＰ処理により、堆積されたタングステンの上面と第１絶縁層１０９の上面１６１とが面一になるまで、チタンを含有する導電材料およびタングステンが研磨される。こうして、図６Ａに示すように、バリア膜１１２が形成されるとともに、このバリア膜１１２を介して、ドレインコンタクトホール１１０に埋設されたドレイン側金属プラグ１１６が形成される。また、バリア膜１１３が形成されるとともに、このバリア膜１１３を介して、ソースコンタクトホール１１１に埋設されたソース側金属プラグ１１７が、ドレイン側金属プラグ１１６と同時に形成される。
　次いで、公知のエッチング技術により、ドレイン側金属プラグ１１６およびソース側金属プラグ１１７の上部が除去される。これにより、図６Ｂに示すように、ドレインコンタクトホール１１０の途中部およびソースコンタクトホール１１１の途中部まで埋設された、ドレイン側の本体プラグ１５１およびソース側の本体プラグ１５３がそれぞれ形成される。
　続いて、図６Ｃに示すように、スパッタ法により、ドレインコンタクトホール１１０およびソースコンタクトホール１１１における各本体プラグ１５１，１５３上を埋め尽くし、さらに第１絶縁層１０９の上面１６１を覆うように、キャッププラグ１５２およびキャッププラグ１５４の材料であるキャップ材料１４７が堆積される。
　その後、ＣＭＰ処理により、堆積されたキャップ材料１４７の上面と第１絶縁層１０９の上面１６１とが面一になるまで、キャップ材料１４７が研磨される。こうして、図６Ｄに示すように、本体プラグ１５１の上面１６８を覆うキャッププラグ１５２と、本体プラグ１５３の上面１６９を覆うキャッププラグ１５４とが同時に形成される。これにより、各バリア膜１１２，１１３を介してドレインコンタクトホール１１０およびソースコンタクトホール１１１にそれぞれ埋設された、ドレインコンタクトプラグ１１４およびソースコンタクトプラグ１１５が同時に形成される。
　次いで、スパッタ法により、図６Ｅに示すように、貴金属を含有する導電材料からなる下部導電材料膜１４２、強誘電体材料からなる強誘電体材料膜１４３および貴金属を含有する導電材料からなる上部導電材料膜１４４が、第１絶縁層１０９上に順に堆積されて、堆積構造物１４５が形成される。
　続いて、堆積構造物１４５におけるドレインコンタクトプラグ１１４上の部分に、耐熱性のあるハードマスク１４６（たとえば、ＴｉＮ）が形成される。そして、このハードマスク１４６を介して、たとえば、３００℃以上、好ましくは、３５０～４５０℃のエッチング温度で、堆積構造物１４５がその積層界面に対して垂直にエッチングされる。これにより、堆積構造物１４５は、その一部がドレインコンタクトプラグ１１４上に残存するように、その残存部分以外の部分が除去される。こうして、図６Ｆに示すように、その積層界面Ｉに対して傾斜角度ａ（たとえば、ａ＝７５～８５°）で傾斜する側面１６４を有するメサ形状の強誘電体キャパシタ１１８が形成される。なお、強誘電体キャパシタ１１８の上部電極１２１上には、図６Ｇに示すように、エッチングにより薄くなったハードマスク１４６がＴｉＮ膜１４８として残存する。
　次いで、第１絶縁層１０９上に、スパッタ法によりＡｌ２Ｏ３（アルミナ）が堆積され、さらに、ＰＥＣＶＤ法によりＳｉＮ（窒化シリコン）が堆積される。これにより、図６Ｇに示すように、第１絶縁層１０９を覆い、さらに強誘電体キャパシタ１１８の表面全域を覆う第１水素バリア膜１２２および第２水素バリア膜１２３が形成される。
　その後、ＣＶＤ法により、図６Ｈに示すように、第２水素バリア膜１２３上に、酸化シリコンからなる第２絶縁層１２４が積層される。このとき、強誘電体キャパシタ１１８の表面全域が第１水素バリア膜１２２および第２水素バリア膜１２３により覆われているので、第２絶縁層１２４の形成方法として、Ｈ（水素）をキャリヤガスとして用いるＣＶＤ法が採用されても、キャリヤガスによる強誘電体膜１２０中の酸素の還元を防止することができる。したがって、強誘電体膜１２０の特性劣化を抑制することができる。
　次いで、第２絶縁層１２４がＣＭＰ処理により研磨されて、第２絶縁層１２４の表面が平坦化される。そして、公知のパターニング技術により、図６Ｉに示すように、第２絶縁層１２４、第２水素バリア膜１２３および第１水素バリア膜１２２がパターニングされることにより、ＴｉＮ膜１４８を露出させるＰＬ用配線ビアホール１２５と、ソースコンタクトプラグ１１５の上面１６３を露出させるＢＬ用配線ビアホール１２６とが同時に形成される。
　次いで、スパッタ法により、ＰＬ用配線ビアホール１２５およびＢＬ用配線ビアホール１２６の内面を覆い、さらに第２絶縁層１２４の上面１６５を覆うように、チタンを含有する導電材料が堆積される。そして、ＣＶＤ法により、ＰＬ用配線ビアホール１２５およびＢＬ用配線ビアホール１２６を埋め尽くすようにタングステンが堆積される。その後、ＣＭＰ処理により、堆積されたタングステンの上面と第２絶縁層１２４の上面１６５とが面一になるまで、チタン含有材料およびタングステンが研磨される。こうして、図６Ｊに示すように、バリア膜１２７が形成されるとともに、このバリア膜１２７を介して、ＰＬ用配線ビアホール１２５に埋設されたＰＬ用配線プラグ１２９が形成される。また、バリア膜１２８が形成されるとともに、このバリア膜１２８を介して、ＢＬ用配線ビアホール１２６に埋設されたＢＬ用配線プラグ１３０が、ＰＬ用配線プラグ１２９と同時に形成される。ＰＬ用配線プラグ１２９の上面１６６およびＢＬ用配線プラグ１３０の上面１６７は、第２絶縁層１２４の上面１６５と面一となる。
　その後、スパッタ法により、チタンを含有する導電材料、アルミニウムを含有する導電材料およびチタンを含有する導電材料が、第２絶縁層１２４上に積層され、パターニングされる。これにより、図６Ｋに示すように、ＰＬ用配線プラグ１２９に電気的に接続されるＰＬ用配線１３１（チタン層１３３、アルミニウム層１３４およびチタン層１３５の３層構造からなる配線）と、ＢＬ用配線プラグ１３０に電気的に接続されるＢＬ用配線１３２（チタン層１３６、アルミニウム層１３７およびチタン層１３８の３層構造からなる配線）とが形成される。
　そして、ゲート電極１０６にワード線１３９が接続され、ＰＬ用配線１３１にプレート線１４０が接続され、ＢＬ用配線１３２にビット線１４１が接続される。
　こうして、図６Ｋに示すように、強誘電体キャパシタ１１８を搭載する強誘電体メモリ１０１が得られる。
　以上のように、強誘電体メモリ１０１では、ソース側の本体プラグ１５３の上面１６９は、キャッププラグ１５４により覆われている。キャッププラグ１５４で覆われることにより、本体プラグ１５３の上面１６９は、キャッププラグ１５４により保護されている。
　そして、上記の製造方法では、このキャッププラグ１５４が形成された後、第１絶縁層１０９上に堆積構造物１４５が形成され、堆積構造物１４５の一部（ドレインコンタクトプラグ１１４上の部分）に、耐熱性のあるハードマスク１４６が形成される。そして、ハードマスク１４６を介して、堆積構造物１４５がエッチングされることにより、強誘電体キャパシタ１１８が形成される。
　堆積構造物１４５のエッチング時、本体プラグ１５３がキャッププラグ１５４により覆われている。また、キャッププラグ１５４は、上記のように、下部電極１１９および上部電極１２１に対してエッチング選択比を有する導電性材料からなる。そのため、上記のように３００℃以上の高温で、堆積構造物１４５がエッチングされても、キャッププラグ１５４による保護により、本体プラグ１５３の異常エッチングを防止することができる。その結果、この本体プラグ１５３とキャッププラグ１５４とにより構成されるソースコンタクトプラグ１１５と、これに接続されるＢＬ用配線プラグ１３０との間における導通不良の発生を抑制することができ、信頼性の低下を抑制することができる。
　さらに、キャッププラグ１５４が導電性窒化物であれば、下部電極１１９および上部電極１２１に対して、エッチング選択比を大きくとれるので、本体プラグ１５３の異常エッチングを効果的に防止することができる。
　また、堆積構造物１４５を高温エッチングすることにより、強誘電体キャパシタ１１８の側面１６４を、積層界面Ｉに対して急斜面にすることができる。その結果、強誘電体キャパシタ１１８の面積を縮小することができるので、強誘電体メモリ１０１の微細化を図ることができる。
　また、ドレインコンタクトホール１１０に、本体プラグ１５１およびキャッププラグ１５２が埋め込まれている。また、ソースコンタクトホール１１１に、本体プラグ１５３およびキャッププラグ１５４が埋め込まれている。つまり、ドレインコンタクトホール１１０およびソースコンタクトホール１１１に埋め込まれた構造物が同じ構造である。
　したがって、ドレインコンタクトプラグ１１４およびソースコンタクトプラグ１１５の形成に関して、ドレインコンタクトホール１１０およびソースコンタクトホール１１１が同時に形成され、これらコンタクトホールを埋め尽くすドレイン側金属プラグ１１６およびソース側金属プラグ１１７が形成される（図６Ａ参照）。次いで、これらプラグがエッチングされることによって、ドレイン側の本体プラグ１５１およびソース側の本体プラグ１５３が同時に形成される（図６Ｂ参照）。
　次いで、ドレインコンタクトホール１１０およびソースコンタクトホール１１１における各本体プラグ１５１，１５３上を埋め尽くす導電性のキャップ材料１４７が堆積され（図６Ｃ参照）、このキャップ材料１４７がＣＭＰ処理により研磨される。この研磨によって、ドレイン側のキャッププラグ１５２およびソース側のキャッププラグ１５４が同時に形成されて、ドレインコンタクトプラグ１１４およびソースコンタクトプラグ１１５が同時に形成される（図６Ｄ参照）。
　このように、ドレイン側の本体プラグ１５１を形成する工程と、ソース側の本体プラグ１５３を形成する工程とが並行して行なわれ、さらに、本体プラグ１５１の上面１６８を覆うドレイン側のキャッププラグ１５２を形成する工程と、本体プラグ１５３の上面１６９を覆うソース側のキャッププラグ１５４を形成する工程とが並行して行なわれる。そのため、強誘電体メモリ１０１の製造工程を簡略化することができる。
　以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
　たとえば、強誘電体メモリ１，１０１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、強誘電体メモリ１，１０１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
　また、強誘電体メモリ１，１０１の各メモリセルのセル構造は、強誘電体キャパシタとＭＯＳＦＥＴとが組み合わせられる構造であれば、たとえば、２Ｔ２Ｃ型であってもよい。
　また、ドレインコンタクトプラグ１１４は、キャッププラグ１５２を有していなくてもよい。この場合、ドレインコンタクトホール１１０に、その上面１６８と第１絶縁層１０９の上面１６１とが面一になるまでタングステンなどの金属材料を埋め尽くすことにより、本体プラグ１５１を形成すればよい。
　また、ソースコンタクトプラグ１１５は、キャッププラグ１５４を有していなくてもよいが、この場合、ソースコンタクトプラグ１１５の上面を、下部電極１１９および上部電極１２１に対してエッチング選択比を有する導電性材料からなる材料膜などで被覆すればよい。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
　本出願は、２００８年９月１６日に日本国特許庁に提出された特願２００８－２３６６４７号および２００８年９月１６日に日本国特許庁に提出された特願２００８－２３６６４８号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
　１・・・強誘電体メモリ、９・・・第１絶縁層、１４・・・ドレインコンタクトプラグ、１５・・・ソースコンタクトプラグ、１６・・・層間絶縁膜、１７・・・開口、１８・・・強誘電体キャパシタ、１９・・・下部電極、２０・・・強誘電体膜、２１・・・上部電極、４２・・・下部導電材料膜、４３・・・強誘電体材料膜、４４・・・上部導電材料膜、４５・・・堆積構造物、６２・・・上面、６３・・・上面、１０１・・・強誘電体メモリ、１０９・・・第１絶縁層、１１０・・・ドレインコンタクトホール、１１１・・・ソースコンタクトホール、１１４・・・ドレインコンタクトプラグ、１１５・・・ソースコンタクトプラグ、１１６・・・ドレイン側金属プラグ、１１７・・・ソース側金属プラグ、１１８・・・強誘電体キャパシタ、１１９・・・下部電極、１２０・・・強誘電体膜、１２１・・・上部電極、１４２・・・下部導電材料膜、１４３・・・強誘電体材料膜、１４４・・・上部導電材料膜、１４５・・・堆積構造物、１４７・・・キャップ材料、１６１・・・上面、１６２・・・上面、１６３・・・上面、１６８・・・上面、１６９・・・上面

Claims (9)

  1. 　絶縁層と、
    　前記絶縁層上に形成され、下部電極、強誘電体膜および上部電極を有する強誘電体キャパシタと、
    　前記絶縁層上に形成され、前記強誘電体キャパシタが配置される部分に開口を有する層間絶縁膜と、
    　前記絶縁層に埋設され、前記開口を介して前記下部電極に接続される第１金属プラグと、
    　平面視で前記強誘電体キャパシタ外において、前記絶縁層に埋設された第２金属プラグとを備える、半導体記憶装置。
  2. 　前記第１金属プラグの上面と前記第２金属プラグの上面とが面一である、請求項１に記載の半導体記憶装置。
  3. 　第１貫通孔および第２貫通孔を有する絶縁層と、
    　前記第１貫通孔を覆うように前記絶縁層上に形成され、下部電極、強誘電体膜および上部電極を有する強誘電体キャパシタと、
    　前記第１貫通孔に埋め込まれ、前記下部電極に電気的に接続される第１金属プラグと、
    　前記第２貫通孔に埋め込まれた第２金属プラグと、
    　前記第１金属プラグおよび前記第２金属プラグのうち、少なくとも前記第２金属プラグの上面を覆い、前記下部電極および前記上部電極の材料に対してエッチング選択比を有する導電性材料からなる導電性キャップとを備える、半導体記憶装置。
  4. 　前記導電性キャップが導電性窒化物からなる、請求項３に記載の半導体記憶装置。
  5. 　前記第１金属プラグおよび前記第２金属プラグは、それぞれ前記第１貫通孔および前記第２貫通孔の途中部まで埋め込まれており、
    　前記導電性キャップは、前記絶縁層の表面と面一となるように前記第１貫通孔および前記第２貫通孔に埋め込まれている、請求項３に記載の半導体記憶装置。
  6. 　下部電極、強誘電体膜および上部電極を有する強誘電体キャパシタを備える半導体記憶装置の製造方法であって、
    　絶縁層に第１金属プラグおよび第２金属プラグを埋設する工程と、
    　前記第１金属プラグに対する電気的なコンタクト部分を確保しつつ、少なくとも前記第２金属プラグを被覆する被覆層を形成する工程と、
    　前記被覆層の形成後、前記下部電極の材料、前記強誘電体膜の材料および前記上部電極の材料を順に堆積させて堆積構造物を形成する工程と、
    　前記堆積構造物の一部を前記第１金属プラグ上に残存させるように、当該残存部分以外の部分をエッチングで除去することにより、前記強誘電体キャパシタを形成する工程とを含む、半導体記憶装置の製造方法。
  7. 　前記被覆層を形成する工程が、前記絶縁層上に層間絶縁膜を成膜する工程と、前記層間絶縁膜に、前記第１金属プラグを露出させる開口を形成する工程とを含み、
    　前記強誘電体キャパシタを形成する工程が、前記堆積構造物の一部を前記開口上に残存させるように、その残存部分以外の部分をエッチングで除去する工程を含む、請求項６に記載の半導体記憶装置の製造方法。
  8. 　絶縁層に第１金属プラグおよび第２金属プラグを埋設する工程が、前記絶縁層に、第１貫通孔および第２貫通孔を形成する工程と、前記第１貫通孔および前記第２貫通孔を埋め尽くすように、前記絶縁層上にプラグ材料を堆積させる工程と、前記プラグ材料の上面と前記絶縁層の上面とが面一になるまで、前記プラグ材料の前記第１貫通孔および前記第２貫通孔外の部分を除去することにより、前記第１金属プラグおよび前記第２金属プラグを形成する工程とを含む、請求項７に記載の半導体記憶装置の製造方法。
  9. 　絶縁層に第１金属プラグおよび第２金属プラグを埋設する工程が、前記絶縁層に、第１貫通孔および第２貫通孔を形成する工程と、前記第１貫通孔および前記第２貫通孔を金属材料で埋め尽くす工程と、前記金属材料をエッチングで部分的に除去することにより、前記第１貫通孔の途中部まで埋め込まれた第１金属プラグと、前記第２貫通孔の途中部まで埋め込まれた第２金属プラグとを形成する工程を含み、
    　前記被覆層を形成する工程が、前記第１金属プラグおよび前記第２金属プラグの形成後、前記下部電極および前記上部電極の材料に対してエッチング選択比を有する導電性材料を用いて前記第１貫通孔および前記第２貫通孔を埋め尽くすことにより、前記第１金属プラグおよび前記第２金属プラグの各上面を覆う導電性プラグを形成する工程を含む、請求項６に記載の半導体記憶装置の製造方法。
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