WO2008053850A1

WO2008053850A1 - Circuit de commande d'alimentation électrique

Info

Publication number: WO2008053850A1
Application number: PCT/JP2007/071049
Authority: WO
Inventors: Kyoichiro Araki; Hironori Nakahara; Yoshinori Imanaka; Isao Yamamoto
Original assignee: Rohm Co., Ltd.
Priority date: 2006-10-31
Filing date: 2007-10-29
Publication date: 2008-05-08
Also published as: CN101529706B; CN101529706A; US20100066336A1; JP2008118734A; KR20090077057A; JP4934403B2; US8093876B2

Description

明細書

電源制御回路

技術分野

[0001] 本発明は、 DC-DCコンバータ回路の構成要素である CMOSスィッチを駆動するスィッチ駆動回路に対して制御信号を送信する制御回路に関する。

背景技術

[0002] 従来の DC-DCコンバータ回路では、当該 DC-DCコンバータ回路の出力端子に接続される負荷が、過電圧や過電流によって破壊されることを防止するために、保護回路が設けられている。

[0003] 図 1に、力、かる従来の DC-DCコンバータ回路の一例を示す。図 1に示すように、従来の DC-DCコンバータ回路には、出力端子 Oに接続される負荷 20が過電圧や過電流によって破壊されることを防止するために、スィッチ駆動回路 12及び CMOSスイッチ 13を具備する保護回路が設けられている。

特許文献 1：特開平; U-289754号公報

発明の開示

[0004] しかしながら、従来の DC-DCコンバータ回路では、上述の保護回路の誤動作を、 CRフィルタ 30乃至 32を用いて防止するように構成されている力かかる構成では、スイッチングノイズを十分に除去できない場合があるという問題点があった。

[0005] そこで、本発明は、以上の点に鑑みてなされたもので、 DC-DCコンバータ回路において、外部からの制御無しに、保護回路の誤動作を防止すると共に、低消費電力動作を実現することが可能な制御回路を提供することを目的とする。

[0006] 本発明の第 1の特徴は、 DC-DCコンバータ回路の構成要素である CMOSスイツチを駆動するスィッチ駆動回路に対して制御信号を送信する制御回路であって、前記 CMOSスィッチは、直流電圧源に接続されている PMOSトランジスタと、グランドに接続されている NMOSトランジスタとによって構成されており、前記制御回路は、通常モードにおいて、前記 DC-DCコンバータ回路の出力電流が上限電流以上となつた場合に、第 1のカレントリミッタモードに遷移し、前記第 1のカレントリミッタモードにおいて、前記出力電流が前記上限電流を下回った場合に、前記通常モードに遷移し、前記第 1のカレントリミッタモードにおいて、前記通常モードに遷移することなく第 1の所定期間が経過した場合に、第 2のカレントリミッタモードに遷移し、前記第 2の力レントリミッタモードにおいて、第 2の所定期間が経過した場合に、前記通常モードに遷移し、前記第 1のカレントリミッタモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタを断続的に OFF状態にするように指示する制御信号を送信し、前記第 2のカレントリミッタモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタを連続的に OFF状態にするように指示する制御信号を送信することを要旨とする。

[0007] 本発明の第 1の特徴において、前記制御回路は、前記第 1のカレントリミッタモードにおいて、前記 DC-DCコンバータ回路の出力電圧が所定の傾き以上で上昇した場合に、オーバーシュートモードに遷移し、前記オーバーシュートモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタ及び前記 NMOSトランジスタについて ON状態と OFF状態とを交互に切り替えるように指示する制御信号を送信してもよい。

[0008] 本発明の第 2の特徴は、 DC-DCコンバータ回路の構成要素である CMOSスイツチを駆動するスィッチ駆動回路に対して制御信号を送信する制御回路であって、前記 CMOSスィッチは、直流電圧源に接続されている PMOSトランジスタと、グランドに接続されている NMOSトランジスタとによって構成されており、前記制御回路は、通常モードにおいて、前記 NMOSトランジスタが ON状態である際に、前記 DC-DC コンバータ回路の出力電圧が基準電圧以上となった場合に、第 1のバーストモードに遷移し、前記第 1のバーストモードにおいて、前記通常モードに遷移することなく第 3 の所定期間が経過した場合に、第 2のバーストモードに遷移し、前記第 1のバーストモード及び前記第 2のバーストモードにぉレ、て、前記出力電圧が入力されるヒステリシスコンパレータの出力の遷移を検知した場合に、通常モードに遷移し、前記第 1のバーストモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタ及び前記 NMOSトランジスタを連続的に OFF状態にするように指示する制御信号を送信し、前記第 2のバーストモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタ及び前記 NMOSトランジスタを連続的に OFF状態にすると共に、前記ヒステリシスコンパレータにおけるヒステリシス幅を狭めるように指示する制御信号を送信することを要旨とする。

[0009] 本発明の第 2の特徴において、前記制御回路は、前記第 1のバーストモードにおいて、前記 DC-DCコンバータ回路の出力電圧が所定の傾き以上で上昇した場合に、オーバーシュートモードに遷移し、前記オーバーシュートモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタ及び前記 NMOSトランジスタについて ON状態と OFF状態とを交互に切り替えるように指示する制御信号を送信してもよい。

[0010] 本発明の第 3の特徴は、 DC-DCコンバータ回路の構成要素である CMOSスイツチを駆動するスィッチ駆動回路に対して制御信号を送信する制御回路であって、前記 CMOSスィッチは、直流電圧源に接続されている PMOSトランジスタと、グランドに接続されている NMOSトランジスタとによって構成されており、前記制御回路は、通常モードにおいて、前記 DC-DCコンバータ回路の出力電圧が所定の傾き以上で上昇した場合に、オーバーシュートモードに遷移し、前記オーバーシュートモードにおいて、第 4の所定期間が経過した後に、前記 DC-DCコンバータ回路の出力電流が上限電流以上となった場合に、第 1のカレントリミッタモードに遷移し、前記オーバ一シュートモードにおいて、前記第 4の所定期間が経過した後に、前記 NMOSトランジスタが ON状態である際に、前記 DC-DCコンバータ回路の出力電流が基準電流以上となった場合に、第 1のバーストモードに遷移し、前記オーバーシュートモードにおいて、前記第 4の所定期間が経過した後に、第 1のカレントリミッタモード又は第 1 のバーストモードに遷移しない場合に、前記通常モードに遷移し、前記オーバーシュートモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタ及び前記 NMOSトランジスタについて ON状態と OFF状態とを交互に切り替えるように指示する制御信号を送信し、前記第 1のカレントリミッタモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタを断続的に OFF状態にするように指示する制御信号を送信し、前記第 1のバーストモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタ及び前記 NMOSトランジスタを連続的に OFF状態にするように指示する制御信号を送信することを要旨とする。

[0011] 本発明の第 3の特徴において、前記制御回路は、前記第 1のカレントリミッタモードにおいて、前記 DC-DCコンバータ回路の出力電圧が所定の傾き以上で上昇した場合に、前記オーバーシュートモードに遷移してもよ!/ヽ。

[0012] 本発明の第 3の特徴において、前記制御回路は、前記第 1のバーストモードにおいて、前記 DC-DCコンバータ回路の出力電圧が所定の傾き以上で上昇した場合に、前記オーバーシュートモードに遷移してもよい。

図面の簡単な説明

[0013] [図 1]図 1は、従来技術に係る DC-DCコンバータ回路の構成を示す図である。

[図 2]図 2は、本発明の第 1の実施形態に係る制御回路を備えた DC-DCコンバータ回路の構成を示す図である。

[図 3]図 3は、本発明の第 1の実施形態に係る制御回路が遷移し得る全ての動作モードを示す図である。

[図 4]図 4は、本発明の第 1の実施形態に係る制御回路が、通常モードとカレントリミツタモード 1とカレントリミッタモード 2との間で遷移する様子を示す図である。

[図 5]図 5は、本発明の第 1の実施形態に係る制御回路が、カレントリミッタモード 1及びカレントリミッタモード 2である場合の各種信号の波形図である。

[図 6]図 6は、本発明の第 1の実施形態に係る制御回路が、通常モードとバーストモード 1とバーストモード 2との間で遷移する様子を示す図である。

[図 7]図 7は、本発明の第 1の実施形態に係る制御回路が、バーストモード 1及びバーストモード 2である場合の各種信号の波形図である。

[図 8]図 8は、本発明の第 1の実施形態に係る制御回路が、通常モードとオーバーシユートモードとバーストモード 1とカレントリミッタモード 1との間で遷移する様子を示す図である。

発明を実施するための最良の形態

[0014] (本発明の第 1の実施形態に係る制御回路を備えた DC-DCコンバータ回路の構成) 図 2を参照して、本発明の第 1の実施形態に係る制御回路 (ステートマシン)を備えた DC-DCコンバータ回路の構成について説明する。 [0015] 図 2に示すように、本実施形態に係る DC-DCコンバータ回路は、主な構成要素として、制御回路 10と、クロック発振器（OSC) 11と、スィッチ駆動回路 12と、 CMOSスイッチ 13と、コンパレータ（CURRLMT) 14と、積分器 15と、コンパレータ（OVDET ) 16と、ヒステリシスコンパレータ（HYST COMP) 17と、コンパレータ（NSENS) 18 とを具備している。

[0016] なお、図 1に示す従来の DC-DCコンバータ回路の場合と同様に、 CMOSスィッチ

13は、直流電圧源 V に接続されている PMOSトランジスタ 13Aと、グランドに接続

DD

されている NMOSトランジスタ 13Bとによって構成されている。

[0017] コンパレータ 14は、 DC-DCコンバータ回路の出力電流力上限電流以上となったか否かにつ!/、て判定するように構成されて!/、る。

[0018] 図 2の例では、コンパレータ 14は、電流 IIとコンパレータ 14における基準電流とを比較することによって、 DC-DCコンバータ回路の出力電流が、上限電流以上となつたか否かにつ!/、て判定するように構成されて!/、る。

[0019] 具体的には、コンパレータ 14は、電流 IIが、コンパレータ 14における基準電流以上となった場合に、 DC-DCコンバータ回路の出力電流が、上限電流以上となったと判定して、判定信号 CURRLMT_Pにおいて Hレベルを出力するように構成されてい

[0020] 積分器 15は、判定信号 CURRLMT_Pを積分して得られた信号 CURRLMTAN

A_Pを制御回路 10に入力するように構成されている。

[0021] コンパレータ 16は、 DC-DCコンバータ回路の出力電圧力 S、所定の傾き以上で上昇したか否かにつ!/、て判定するように構成されて!/、る。

[0022] ここで、力、かる所定の傾きは、 DC-DCコンバータ回路における時定数を考慮して最適値に設定されるものとする。

[0023] 図 2の例では、コンパレータ 16は、端子 FBにおける電圧 V が所定の傾き以上で

OUT

上昇したか否かにつ!/、て判定するように構成されて!/、る。

[0024] 具体的には、コンパレータ 16は、 FB端子における電圧 V が所定の傾き以上で

OUT

上昇した場合に、 DC-DCコンバータ回路の出力電圧が、所定の傾き以上で上昇したと判定して、判定信号 OVDETOUTにおいて Hレベルを出力するように構成されている。

[0025] コンパレータ 18は、 NMOSトランジスタ 13Bが ON状態である際に、 DC-DCコンパータ回路の出力電圧が基準電圧以上となったか否かについて判定するように構成されている。

[0026] 図 2の例では、コンパレータ 18は、端子 SWOUTにおける電圧（出力電圧） V

SWOUT

と、スィッチ駆動回路 12の出力電圧 Aを反転した電流（基準電圧）とを比較することによって、 NMOSトランジスタ 13Bが ON状態である際に、 DC-DCコンバータ回路の出力電流が基準電流以上となったか否かについて判定するように構成されている。

[0027] 具体的には、コンパレータ 18は、電圧（出力電圧） V 力 NMOSトランジスタ 1

SWOUT

3Bが ON状態である際の基準電圧（すなわち、 NMOSトランジスタを ONにするための Hレベルを反転した Lレベルの電圧）以上となった場合に、判定信号 NSENSにお V、て Hレベルを出力するように構成されて!/、る。

[0028] ヒステリシスコンパレータ 17には、 DC-DCコンバータ回路の出力電圧（図 2の例では、端子 FBにおける電圧 V )が入力されるように構成されている。

OUT

[0029] スィッチ駆動回路 12は、制御回路 10やコンパレータ 14やヒステリシスコンパレータ 17から入力された制御信号に応じて、 CMOSスィッチ 13を駆動するように構成されている。

[0030] 具体的には、スィッチ駆動回路 12は、力、かる制御信号に応じて、 CMOSスィッチ 1 状態とを切り替えるように構成されている。

[0031] 制御回路 10は、 DC-DCコンバータ回路において、出力端子 Oに接続される負荷

20が過電流や過負荷によって破壊されることを防止するために、 CMOSスィッチ 13 を駆動するスィッチ駆動回路 12に対して制御信号を送信するように構成されている。

[0032] また、制御回路 10は、 DC-DCコンバータ回路において、低消費電力動作を実現するために、 CMOSスィッチ 13を駆動するスィッチ駆動回路 12に対して制御信号を送信するように構成されて!/ヽる。

[0033] なお、制御回路 10は、現在の動作モードに応じて、スィッチ駆動回路 12に対して送信する制御信号を変更するように構成されている。 [0034] 具体的には、図 3に示すように、制御回路 10が遷移し得る動作モードとして、通常モードと、カレントリミッタモード 1 (第 1のカレントリミッタモード）と、カレントリミッタモード 2 (第 2のカレントリミッタモード）と、バーストモード 1 (第 1のバーストモード）と、バーストモード 2 (第 2のバーストモード）と、オーバーシュートモードとが規定されている。

[0035] ここで、通常モードとは、制御回路 10が、スィッチ駆動回路 12に対して特に制御信号を送信しなレ、動作モードである。

[0036] 通常モードでは、スィッチ駆動回路 12は、 PMOSトランジスタ 13A及び NMOSトランジスタ 13Bについて ON状態と OFF状態とを交互に切り替えることによって同期整流動作を行うように CMOSスィッチ 13を制御する。

[0037] カレントリミッタモード 1とは、制御回路 10が、スィッチ駆動回路 12に対して、 PMO Sトランジスタ 13Aを断続的に OFF状態にするように指示する制御信号を送信する動作モードである。

[0038] すなわち、制御回路 10は、カレントリミッタモード 1に遷移した場合、スィッチ駆動回路 12に対して、 PMOSトランジスタ 13Aを断続的に OFF状態にするように指示する制御信号を送信する。

[0039] カレントリミッタモード 2とは、制御回路 10が、スィッチ駆動回路 12に対して、 PMO Sトランジスタ 13Aを連続的に OFF状態にするように指示する制御信号を送信する動作モードである。

[0040] すなわち、制御回路 10は、カレントリミッタモード 2に遷移した場合、スィッチ駆動回路 12に対して、 PMOSトランジスタ 13Aを連続的に OFF状態にするように指示する制御信号を送信する。

[0041] バーストモード 1とは、制御回路 10が、スィッチ駆動回路 12に対して、 PMOSトランジスタ 13A及び NMOSトランジスタ 13Bを連続的に OFF状態にすることによって同期整流動作を停止するように指示する制御信号を送信する動作モードである。

[0042] すなわち、制御回路 10は、バーストモード 1に遷移した場合、スィッチ駆動回路 12 態にすることによって同期整流動作を停止するように指示する制御信号を送信する。

[0043] バーストモード 2とは、制御回路 10が、スィッチ駆動回路 12に対して、 PMOSトランジスタ 13A及び NMOSトランジスタ 13Bを連続的に OFF状態にすると共に、ヒステリシスコンパレータ 17におけるヒステリシス幅を狭めるように指示する制御信号を送信する動作モードである。

[0044] すなわち、制御回路 10は、バーストモード 2に遷移した場合、スィッチ駆動回路 12 態にすると共に、ヒステリシスコンパレータ 17におけるヒステリシス幅を狭めるように指示する制御信号を送信する。

[0045] オーバーシュートモードとは、制御回路 10が、スィッチ駆動回路 12に対して、 PM OSトランジスタ 13A及び NMOSトランジスタ 13Bについて ON状態と OFF状態とを交互に切り替えることによって同期整流動作を行うように指示する制御信号を送信する動作モードである。

[0046] すなわち、制御回路 10は、オーバーシュートモードに遷移した場合、スィッチ駆動

N状態と OFF状態とを交互に切り替えることによって同期整流動作を行うように指示する制御信号を送信する。

[0047] (本発明の第 1の実施形態に係る制御回路の動作モード）

図 4乃至図 8を参照して、本発明の第 1の実施形態に係る制御回路の動作モードについて説明する。

[0048] 第 1に、図 4及び図 5を参照して、本実施形態に係る制御回路 10が、通常モードとカレントリミッタモード 1とカレントリミッタモード 2との間で遷移する様子について説明する。

[0049] 図 4に示すように、制御回路 10は、通常モードにおいて、 DC-DCコンバータ回路の出力電流（図 2の例では、電流 II)が上限電流（図 2の例では、コンパレータ 14における基準電流）以上となった場合に、カレントリミッタモード 1に遷移する（S101)。

[0050] 具体的には、制御回路 10は、通常モードにおいて、コンパレータ 14からの判定信号 CURRLMT_Pにおいて Hレベルが入力された場合に、カレントリミッタモード 1に遷移する。

[0051] また、制御回路 10は、カレントリミッタモード 1において、通常モードに遷移することなく第 1の所定期間が経過した場合に、カレントリミッタモード 2に遷移する（S102)。

[0052] 具体的には、制御回路 10は、カレントリミッタモード 1に遷移した場合、クロック発振器 11に対して、クロック信号 SD_OSCを出力するように指示する制御信号 POFFOS

Cを送信する。

[0053] そして、制御回路 10は、カレントリミッタモード 1において、 6パルス分のクロック信号

SD_OSCを受信した場合に、通常モードに遷移することなく第 1の所定期間が経過したものと判断し、カレントリミッタモード 2に遷移する。

[0054] また、制御回路 10は、カレントリミッタモード 2において、第 2の所定期間が経過した場合に、通常モードに遷移する（S103)。

[0055] 具体的には、制御回路 10は、カレントリミッタモード 2において、 7パルス分のクロック信号 SD_OSCを受信した場合に、第 2の所定期間が経過したものと判断し、通常モードに遷移する。

[0056] なお、後述するように、制御回路 10は、第 2の所定期間が経過する前に、コンパレータ 16からの判定信号 OVDETOUTにおいて Hレベルが入力された場合には、通常モードではなぐオーバーシュートモードに遷移する。

[0057] また、制御回路 10は、カレントリミッタモード 1において、 DC-DCコンバータ回路の出力電流（図 2の例では、電流 II)が上限電流（図 2の例では、コンパレータ 14における基準電流）を下回った場合に、通常モードに遷移する（S104)。

[0058] 具体的には、制御回路 10は、カレントリミッタモード 1において、コンパレータ 14からの判定信号 CURRLMT_Pにおいて Lレベルが一定期間連続して入力された場合に、通常モードに遷移する。

[0059] 図 5の例では、制御回路 10は、時刻において、コンパレータ 14からの判定信号 C

0

URRLMT_Pにおいて Hレベルが入力されたことを検知して、カレントリミッタモード 1 に遷移し、その旨をスィッチ駆動回路 12に通知する。

[0060] 制御回路 10は、積分信号 CURRLMTANA_Pを監視することによって、時刻において、 6パルス分のクロック信号 SD_OSCを受信したと判断して、カレントリミッタモード 1に遷移し、その旨をスィッチ駆動回路 12に通知する。

[0061] ここで、制御回路 10は、例えば、制御信号 SENSCURR_Pを用いて、カレントリミツタモード 1又はカレントリミッタモード 2に遷移したことをスィッチ駆動回路 12に通知すること力 Sでさる。

[0062] 制御回路 10は、時刻において、 7パルス分のクロック信号 SD_OSCを受信したと判断して、通常モードに遷移し、その旨をスィッチ駆動回路 12に通知する。

[0063] ここで、制御回路 10は、例えば、制御信号 SENSCURR_Pを用いて、通常モードに遷移したことをスィッチ駆動回路 12に通知することができる。

[0064] 第 2に、図 6及び図 7を参照して、本実施形態に係る制御回路 10が、通常モードとバーストモード 1とバーストモード 2との間で遷移する様子について説明する。

[0065] 図 6に示すように、制御回路 10は、通常モードにおいて、 NMOSトランジスタ 13B が ON状態である際に、 DC-DCコンバータ回路の出力電圧（図 2の例では、端子 S WOUTにおける電圧 V )が基準電流（図 2の例では、スィッチ駆動回路 12の出

SWOUT

力電圧 Aの Hレベルを反転した Lレベルの電流）以上となった場合に、第 1のバーストモードに遷移する（S201)。

[0066] 具体的には、制御回路 10は、通常モードにおいて、コンパレータ 18からの判定信号 NSENSにおいて Hレベルが入力されたことを検知した場合に、バーストモード 1 に遷移する。

[0067] また、制御回路 10は、バーストモード 1において、通常モードに遷移することなく第 3の所定期間が経過した場合に、バーストモード 2に遷移する（S202)。

[0068] 具体的には、制御回路 10は、バーストモード 1に遷移した場合、クロック発振器 11 に対して、クロック信号 SD_OSCを出力するように指示する制御信号 POFFOSCを送信する。

[0069] そして、制御回路 10は、バーストモード 1において、 6パルス分のクロック信号 SD_〇

SCを受信した場合に、通常モードに遷移することなく第 3の所定期間が経過したものと判断し、バーストモード 2に遷移する。

[0070] また、制御回路 10は、バーストモード 1及びバーストモード 2において、ヒステリシスコンパレータ 17の出力の遷移（例えば、 Lレベルの出力）を検知した場合に、通常モードに遷移する（S203)。

[0071] 具体的には、制御回路 10は、端子 FBにおける電圧 V 力ヒステリシスコンパレータ 17の Lレベル出力用設定電圧を下回った場合に、通常モードに遷移する。

[0072] 図 7の例では、制御回路 10は、時刻において、コンパレータ 18力もの判定信号 N SENSにおいて Hレベルが入力されたことを検知して、バーストモード 1に遷移し、制御信号 SENSNSENSを用いて、その旨をスィッチ駆動回路 12に通知する。

[0073] 制御回路 10は、時刻において、 6パルス分のクロック信号 SD OSCを受信したと

2

判断して、バーストモード 1に遷移し、制御信号 SENSNSENSを用いて、その旨をスィッチ駆動回路 12に通知する。

[0074] かかる場合、図 7 (e)に示すように、時刻 tにおいて、ヒステリシスコンパレータ 17は

2

、制御回路 10からの指示に応じて、ヒステリシス幅を狭める（Lレベル出力用設定電圧を上げる）。

[0075] 制御回路 10は、時刻において、コンパレータ 18からの判定信号 NSENSにおい

3

て Lレベルが入力されたことを検知して、通常モードに遷移し、制御信号 SENSNSE NSを用いて、その旨をスィッチ駆動回路 12に通知する。

[0076] 第 3に、図 8を参照して、本実施形態に係る制御回路 10が、通常モードとオーバーシュートモードとカレントリミッタモード 1とバーストモード 1との間で遷移する様子について説明する。

[0077] 図 8に示すように、制御回路 10は、通常モードにおいて、 DC-DCコンバータ回路の出力電圧（図 2の例では、端子 FBにおける電圧 V )が、所定の傾き以上で上昇

OUT

した場合に、オーバーシュートモードに遷移する（S301)。

[0078] 具体的には、制御回路 10は、通常モードにおいて、コンパレータ 16からの判定信号 OVDETOUTにお!/、て Hレベルが入力された場合に、オーバーシュートモードに遷移し、その旨をスィッチ駆動回路 12に通知する。

[0079] また、制御回路 10は、オーバーシュートモードにおいて、第 4の所定期間が経過した後に、カレントリミッタモード 1又はバーストモード 1に遷移しない場合に、通常モードに遷移する（S302)。

[0080] 具体的には、制御回路 10は、オーバーシュートモードにおいて、 6パルス分のクロック信号 SD_OSCを受信した後に、コンパレータ 14からの判定信号 CURRLMT_P において Hレベルが入力されずに、かつ、コンパレータ 18からの判定信号 NSENS において Hレベルが入力されな力、つた場合、通常モードに遷移し、その旨をスィッチ駆動回路 12に通知する。

[0081] また、制御回路 10は、オーバーシュートモードにおいて、第 4の所定期間が経過した後に、 DC-DCコンバータ回路の出力電流（図 2の例では、電流 12)が、上限電流（図 2の例では、スィッチ駆動回路 12の出力電流 Aを反転した電流）以上となった場合に、カレントリミッタモード 1に遷移する（S303)。

[0082] 具体的には、制御回路 10は、オーバーシュートモードにおいて、 6パルス分のクロック信号 SD_OSCを受信した後に、コンパレータ 14からの判定信号 CURRLMT_P にお!/、て Hレベルが入力されたことを検知した場合に、カレントリミッタモード 1に遷移し、その旨をスィッチ駆動回路 12に通知する。

[0083] また、制御回路 10は、オーバーシュートモードにおいて、第 4の所定期間が経過した後に、 NMOSトランジスタ 13Bが ON状態である際に、 DC-DCコンバータ回路の出力電圧（図 2の例では、端子 SWOUTにおける電圧 V ) 1 基準電圧（図 2の

SWOUT

例では、スィッチ駆動回路 12の出力電圧 Aの Hレベルを反転した Lレベルの電圧）以上となった場合に、バーストモード 1に遷移する（S305)。

[0084] 具体的には、制御回路 10は、オーバーシュートモードにおいて、 6パルス分のクロック信号 SD_OSCを受信した後に、コンパレータ 18からの判定信号 NSENSにおいて Hレベルが入力されたことを検知した場合に、バーストモード 1に遷移し、その旨をスィッチ駆動回路 12に通知する。

[0085] また、制御回路 10は、カレントリミッタモード 1において、 DC-DCコンバータ回路の出力電圧（図 2の例では、端子 FBにおける電圧 V )力所定の傾き以上で上昇し

OUT

た場合に、オーバーシュートモードに遷移する（S304)。

[0086] 具体的には、制御回路 10は、カレントリミッタモード 1において、コンパレータ 16からの判定信号 OVDETOUTにお!/、て Hレベルが入力された場合に、オーバーシユートモードに遷移し、その旨をスィッチ駆動回路 12に通知する。

[0087] また、制御回路 10は、バーストモード 1において、 DC-DCコンバータ回路の出力電圧（図 2の例では、端子 FBにおける電圧 V )力所定の傾き以上で上昇した場

OUT

合に、オーバーシュートモードに遷移する（S306)。 [0088] 具体的には、制御回路 10は、バーストモード 1において、コンパレータ 16からの判定信号 OVDETOUTにお!/、て Hレベルが入力された場合に、オーバーシュートモードに遷移し、その旨をスィッチ駆動回路 12に通知する。

[0089] (本発明の第 1の実施形態に係る制御回路の作用'効果）

本実施形態に係る制御回路 10によれば、 DC-DCコンバータ回路の出力電流（電流 II)が上限電流（コンパレータ 14における基準電流）以上となった場合、負荷 20に過電流が掛カ、る危険性があると判断して、カレントリミッタモード 1に遷移する。制御回路 10は、カレントリミッタモード 1において、直流電圧源に接続されている PMOSトランジスタ 13Aを断続的に OFF状態にすることによって、かかる危険性を低減することができる。

[0090] また、本実施形態に係る制御回路 10によれば、カレントリミッタモード 1に遷移した後、第 2の所定期間（6パルス分の期間）が経過しても、 DC-DCコンバータ回路の出力電流（電流 II)が上限電流（コンパレータ 14における基準電流）を下回らない場合には、カレントリミッタモード 2に遷移する。制御回路 10は、カレントリミッタモード 2において、直流電圧源に接続されている PMOSトランジスタ 13Aを連続的に OFF状態にすることによって、かかる危険性をより低減することができる。

[0091] 本実施形態に係る制御回路 10によれば、 PMOSトランジスタ 13Aが OFF状態で、 NMOSトランジスタ 13Bが ON状態である場合で、かつ、軽い負荷 20が接続されて V、る場合には、コンデンサ C1に蓄積されて!/、る電荷によって印加されて!/、る負荷電圧（すなわち、端子 FBにおける電圧 V )力ヒステリシスコンパレータ 17の Lレベル

OUT

出力用設定電圧を下回るまでは、 PMOSトランジスタ 13A及び NMOSトランジスタ 1 3Bの双方を OFF状態とすることで、低消費電力動作を実現することができる。

[0092] 具体的には、 DC-DCコンバータ回路に、軽い負荷 20が接続されている場合には、図 7 (e)における tからまでの期間が長くなるため、 PMOSトランジスタ 13A及び

0 3

NMOSトランジスタ 13Bの双方を OFF状態とすることで、低消費電力動作を実現すること力 Sでさる。

[0093] また、本実施形態に係る制御回路 10によれば、バーストモード 1において、通常モードに戻ることなく（すなわち、端子 FBにおける電圧 V 力 S、ヒステリシスコンパレータの Lレベル出力用設定電圧を下回ることなく）、第 3の所定期間が経過した場合には、ヒステリシスコンパレータ 17のヒステリシス幅（出力リップル）を小さくすることによつて、図 7 (e)における tからまでの期間を短くして、負荷応答を良くすることができる

0 3

[0094] 本実施形態に係る制御回路 10によれば、 DC-DCコンバータ回路の出力電圧（端子 FBにおける電圧 V )が所定の傾き以上で上昇した場合、負荷 20に過電圧が掛

OUT

力、る危険性があると判断して、オーバーシュートモードに遷移する。制御回路 10は、第 4の所定期間中は、低消費電力動作を行うことなぐ強制的に同期整流動作を行うことによって、力、かる出力電圧を目標電圧に落ち着かせようとすることができ、かかる危険性を低減することができる。

[0095] 以上、上述の実施形態を用いて本発明について詳細に説明したが、当業者にとつては、本発明が本明細書中に説明した実施形態に限定されるものではないということは明らかである。本発明は、特許請求の範囲の記載により定まる本発明の趣旨及び範囲を逸脱することなく修正及び変更態様として実施することができる。従って、本明細書の記載は、例示説明を目的とするものであり、本発明に対して何ら制限的な意味を有するものではない。

[0096] なお、日本国特許出願第 2006— 297119号（2006年 10月 30日出願）の全内容力参照により、本願明細書に組み込まれている。

産業上の利用可能性

[0097] 本発明によれば、 DC-DCコンバータ回路にお!/、て、外部からの制御無しに、保護回路の誤動作を防止すると共に、低消費電力動作を実現することができるため、 DC -DCコンバータ回路の構成要素である CMOSスィッチを駆動するスィッチ駆動回路に対して制御信号を送信する制御回路に有用である。

Claims

請求の範囲

[1] DC-DCコンバータ回路の構成要素である CMOSスィッチを駆動するスィッチ駆動回路に対して制御信号を送信する制御回路であって、

前記 CMOSスィッチは、直流電圧源に接続されている PMOSトランジスタと、ダランドに接続されている NMOSトランジスタとによって構成されており、

前記制御回路は、

通常モードにおいて、前記 DC-DCコンバータ回路の出力電流が上限電流以上となった場合に、第 1のカレントリミッタモードに遷移し、

前記第 1のカレントリミッタモードにおいて、前記出力電流が前記上限電流を下回つた場合に、前記通常モードに遷移し、

前記第 1のカレントリミッタモードにおいて、前記通常モードに遷移することなく第 1 の所定期間が経過した場合に、第 2のカレントリミッタモードに遷移し、

前記第 2のカレントリミッタモードにおいて、第 2の所定期間が経過した場合に、前記通常モードに遷移し、

前記第 1のカレントリミッタモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタを断続的に OFF状態にするように指示する制御信号を送信し、

前記第 2のカレントリミッタモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタを連続的に OFF状態にするように指示する制御信号を送信することを特徴とする制御回路。

[2] 前記制御回路は、

前記第 1のカレントリミッタモードにおいて、前記 DC-DCコンバータ回路の出力電圧が所定の傾き以上で上昇した場合に、オーバーシュートモードに遷移し、前記オーバーシュートモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタ及び前記 NMOSトランジスタについて ON状態と OFF状態とを交互に切り替えるように指示する制御信号を送信することを特徴とする請求項 1に記載の制御回路。

[3] DC-DCコンバータ回路の構成要素である CMOSスィッチを駆動するスィッチ駆動回路に対して制御信号を送信する制御回路であって、

前記制御回路は、

通常モードにおいて、前記 NMOSトランジスタが ON状態である際に、前記 DC-D Cコンバータ回路の出力電圧が基準電圧以上となった場合に、第 ;Lのバーストモードに遷移し、

前記第 1のバーストモードにおいて、前記通常モードに遷移することなく第 3の所定期間が経過した場合に、第 2のバーストモードに遷移し、

前記第 1のバーストモード及び前記第 2のバーストモードにおいて、前記出力電圧が入力されるヒステリシスコンパレータの出力の遷移を検知した場合に、前記通常モードこ遷移し、

前記第 1のバーストモードに遷移した場合、前記スィッチ駆動回路に対して、前記 P MOSトランジスタ及び前記 NMOSトランジスタを連続的に OFF状態にするように指示する制御信号を送信し、

前記第 2のバーストモードに遷移した場合、前記スィッチ駆動回路に対して、前記 P MOSトランジスタ及び前記 NMOSトランジスタを連続的に OFF状態にすると共に、前記ヒステリシスコンパレータにおけるヒステリシス幅を狭めるように指示する制御信号を送信することを特徴とする制御回路。

[4] 前記制御回路は、

前記第 1のバーストモードにおいて、前記 DC-DCコンバータ回路の出力電圧が所定の傾き以上で上昇した場合に、オーバーシュートモードに遷移し、

前記オーバーシュートモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタ及び前記 NMOSトランジスタについて ON状態と OFF状態とを交互に切り替えるように指示する制御信号を送信することを特徴とする請求項 3に記載の制御回路。

[5] DC-DCコンバータ回路の構成要素である CMOSスィッチを駆動するスィッチ駆動回路に対して制御信号を送信する制御回路であって、前記 CMOSスィッチは、直流電圧源に接続されている PMOSトランジスタと、ダランドに接続されている NMOSトランジスタとによって構成されており、

前記制御回路は、

通常モードにおいて、前記 DC-DCコンバータ回路の出力電圧が所定の傾き以上で上昇した場合に、オーバーシュートモードに遷移し、

前記オーバーシュートモードにおいて、第 4の所定期間が経過した後に、前記 DC- DCコンバータ回路の出力電流が上限電流以上となった場合に、第 1のカレントリミツタモードに遷移し、

前記オーバーシュートモードにおいて、前記第 4の所定期間が経過した後に、前記 NMOSトランジスタが ON状態である際に、前記 DC-DCコンバータ回路の出力電圧が基準電圧以上となった場合に、第 1のバーストモードに遷移し、

前記オーバーシュートモードにおいて、前記第 4の所定期間が経過した後に、前記第 1のカレントリミッタモード又は前記第 1のバーストモードに遷移しない場合に、前記通常モードに遷移し、

前記オーバーシュートモードに遷移した場合、前記スィッチ駆動回路に対して、前記 PMOSトランジスタ及び前記 NMOSトランジスタについて ON状態と OFF状態とを交互に切り替えるように指示する制御信号を送信し、

前記第 1のバーストモードに遷移した場合、前記スィッチ駆動回路に対して、前記 P

MOSトランジスタ及び前記 NMOSトランジスタを連続的に OFF状態にするように指示する制御信号を送信することを特徴とする制御回路。

[6] 前記制御回路は、前記第 1のバーストモードにおいて、前記 DC-DCコンバータ回路の出力電圧が所定の傾き以上で上昇した場合に、前記オーバーシュートモードに遷移することを特徴とする請求項 5に記載の制御回路。

[7] 前記制御回路は、前記第 1のカレントリミッタモードにおいて、前記 DC-DCコンパータ回路の出力電圧が所定の傾き以上で上昇した場合に、前記オーバーシュートモードに遷移することを特徴とする請求項 5に記載の制御回路。

[8] 前記制御回路は、前記第 1のバーストモードにおいて、前記 DC-DCコンバータ回路の出力電圧が所定の傾き以上で上昇した場合に、前記オーバーシュートモードに遷移することを特徴とする請求項 7に記載の制御回路。