JP6171556B2 - スイッチング電源装置 - Google Patents
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Description
本発明は、スイッチング動作によって出力電圧制御を行うスイッチング電源装置に関し、特に、出力電圧を１次側の補助巻線電圧で間接的に制御する１次検出（ＰＳＲ; Primary-Side Regulated）方式のスイッチング電源装置に関する。
トランスの２次巻線の信号を、１次側の補助巻線で受け、補助巻線に発生する電圧に基づいて出力電圧制御を行う１次検出方式のスイッチング電源装置が提案されている（例えば、特許文献１参照）。
しかしながら、従来技術では、スイッチング動作を実行していないと出力電圧を１次側の補助巻線電圧で検出することができない。これは、軽負荷や無負荷時の低待機電力を目的とした間欠発振動作において、間欠的にスイッチング動作が行われるタイミングでしか出力電圧の変動を検出できないことを意味する。
従って、間欠発振動作の発振周期が長いと、スイッチング動作が停止されている間に負荷が急激に増えても、次のスイッチング動作まで出力電圧が下がったことを検出することができず、ダイナミック特性が犠牲になってしまうという問題点があった。
逆にダイナミック特性を良くするため、間欠発振動作の発振周期を短くすると、無負荷付近ではスイッチング損失が軽減できないため、良好なスタンバイ特性を得ることができないという問題点があった。
逆にダイナミック特性を良くするため、間欠発振動作の発振周期を短くすると、無負荷付近ではスイッチング損失が軽減できないため、良好なスタンバイ特性を得ることができないという問題点があった。
本発明の目的は、上記問題点に鑑みて従来技術の上記問題を解決し、ダイナミック特性を犠牲にすることなく、良好なスタンバイ特性を得ることができるスイッチング電源装置を提供することにある。
本発明のスイッチング電源装置は、１次巻線、２次巻線及び補助巻線を有するトランスと、前記１次巻線に直列に接続されたスイッチング素子と、前記スイッチング素子をスイッチング動作させる発振回路と、前記２次巻線に発生する電圧から出力電圧を生成する出力電圧生成回路と、前記補助巻線に発生する電圧から制御回路用電源電圧を生成する制御回路用電源電圧生成回路と、前記スイッチング素子のスイッチング動作に伴って前記補助巻線に発生する電圧をフィードバック信号として前記スイッチング素子のオン幅を制御するフィードバック制御回路とを備えるスイッチング電源装置であって、前記フィードバック信号を位相補正したＣＯＭＰ電圧と閾値である第１閾電圧とを比較するＣＯＭＰ電圧比較回路と、前記ＣＯＭＰ電圧比較回路によって前記ＣＯＭＰ電圧が前記第１閾電圧未満になったことが検出されると、前記スイッチング素子のスイッチング動作を停止させ、予め設定された第１期間毎に前記スイッチング素子をスイッチング動作させる第１の間欠発振動作に移行させる間欠発振制御回路とを具備し、前記間欠発振制御回路は、前記ＣＯＭＰ電圧が前記第１閾電圧未満である状態で所定のディレイ期間が経過すると、前記第１期間を整数倍した第２期間毎に前記スイッチング素子をスイッチング動作させる第２の間欠発振動作に移行させ、前記第２の間欠発振動作への移行時に、前記ＣＯＭＰ電圧比較回路の前記ＣＯＭＰ電圧と比較する前記閾値を前記第１閾電圧よりも高い第２の閾電圧に切り換え、前記ＣＯＭＰ電圧比較回路によって前記ＣＯＭＰ電圧が前記第２閾電圧以上になったことが検出されると、第１の間欠発振動作に移行させると共に、前記ＣＯＭＰ電圧比較回路の前記ＣＯＭＰ電圧と比較する前記閾値を前記第１閾電圧に切り換えることを特徴とする。
さらに、本発明のスイッチング電源装置において、前記第１の間欠発振動作及び前記第２の間欠発振動作において、前記スイッチング素子のスイッチング動作を行う強制発振期間を設定するようにしても良い。
さらに、本発明のスイッチング電源装置において、前記第１の間欠発振動作及び前記第２の間欠発振動作において、前記スイッチング素子のスイッチング動作を行う強制発振期間を設定するようにしても良い。
本発明によれば、間欠周期が長い第２の間欠発振動作と間欠周期が短い第１の間欠発振動作とを使い分けることで、ダイナミック特性を犠牲にすることなく、良好なスタンバイ特性を得ることができるという効果を奏する。
本実施の形態のスイッチング電源装置は、図１を参照すると、整流回路ＤＢと、電解コンデンサＣ１、Ｃ２、Ｃ３と、トランスＴと、整流ダイオードＤ１、Ｄ２と、抵抗Ｒ１〜Ｒ４と、コンデンサＣ４と、スイッチング素子を内蔵した制御回路１と、スナバ回路２とを備えている。
ダイオードがブリッジ構成された整流回路ＤＢの交流入力端子ＡＣｉｎ１、ＡＣｉｎ２には交流電源ＡＣが接続され、交流電源ＡＣから入力された交流電圧が全波整流されて整流回路ＤＢから出力される。整流回路ＤＢの整流出力正極端子と整流出力負極端子との間には、電解コンデンサＣ１が接続されている。これにより、交流電源ＡＣを整流回路ＤＢと電解コンデンサＣ１とで整流平滑した直流電源が得られる。
トランスＴは、１次巻線Ｐ１と、２次巻き線Ｓ１と、補助巻線Ｐ２とを備え、１次巻線Ｐ１の極性と、２次巻き線Ｓ１及び補助巻線Ｐ２の極性とは、逆に設定されている。トランスＴの１次巻線Ｐ１は、電解コンデンサＣ１の正極端子と制御回路１（スイッチング素子）のドレイン（Ｄ／ＳＴ）端子との間に接続されている。これにより、整流平滑された直流電源が入力電圧としてトランスＴの１次巻線Ｐ１に印加される。また、制御回路１（スイッチング素子）のソース（Ｓ／ＯＣＰ）端子は、抵抗Ｒ１を介して電解コンデンサＣ１の負極端子に接続されている。
制御回路１は、内蔵のスイッチング素子Ｑ１を発振（オンオフ）動作させるスイッチング制御を行うための回路であり、図２を参照すると、スイッチング素子Ｑ１がＤ／ＳＴ端子とＳ／ＯＣＰ端子との間に接続されている。スイッチング素子Ｑ１は、Ｎ型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなり、スイッチング素子Ｑ１のドレインは、制御回路１のＤ／ＳＴ端子を介してトランスＴの１次巻線Ｐ１に接続されていると共に、スイッチング素子Ｑ１のソースは、制御回路１のＳ／ＯＣＰ端子と抵抗Ｒ１とを介して電解コンデンサＣ１の負極端子に接続されている。これにより、交流電源ＡＣを整流回路ＤＢと電解コンデンサＣ１により整流平滑した直流電源（入力電圧）は、トランスＴの１次巻線Ｐ１を介して接続されたスイッチング素子Ｑ１のオンオフ動作により、オフ期間にトランスＴの２次巻線Ｓ１に出力される。
図１を参照すると、トランスＴの２次巻き線Ｓ１の両端子間には、整流ダイオードＤ１を介して電解コンデンサＣ２が接続され、トランスＴの２次巻き線Ｓ１に誘起される交流電圧は、整流ダイオードＤ１と電解コンデンサＣ２とからなる２次整流平滑回路により整流平滑され、正極出力端子ＯＵＴ＋とグランド出力端子ＯＵＴ−との間に接続される図示しない負荷に直流の出力電圧Ｖｏｕｔとして供給される。すなわち、整流ダイオードＤ１及び電解コンデンサＣ２は、２次巻線Ｓ１に発生する電圧から出力電圧Ｖｏｕｔを生成する出力電圧生成回路として機能する。なお、正極出力端子ＯＵＴ＋に接続されているラインが電源ラインとなり、グランド出力端子ＯＵＴ−が接続されたラインがＧＮＤラインとなる。
トランスＴの補助巻線Ｐ２の両端子間には、抵抗Ｒ２と整流ダイオードＤ２とを介して電解コンデンサＣ３が接続され、整流ダイオードＤ２と電解コンデンサＣ３との接続点が制御回路１の制御回路用電源電圧入力（ＶＣＣ）端子に接続されている。これにより、補助巻線Ｐ２に発生した電圧は、整流ダイオードＤ２と電解コンデンサＣ３とで整流平滑された後に、制御回路１のＶＣＣ端子に供給され、制御回路１を駆動する制御回路用電源電圧として用いられる。すなわち、整流ダイオードＤ２及び電解コンデンサＣ３は、補助巻線Ｐ２に発生する電圧から制御回路用電源電圧を生成する制御回路用電源電圧生成回路として機能する。
また、トランスＴの補助巻線Ｐ２の両端子間には、抵抗Ｒ３と抵抗Ｒ４とが直列に接続され、抵抗Ｒ３と抵抗Ｒ４との接続点が制御回路１のフィードバック（ＦＢ）端子に接続されている。これにより、補助巻線Ｐ２に発生する交流電圧を抵抗Ｒ３と抵抗Ｒ４とで分圧した電圧信号が２次電圧検出信号ＶＦＢとして制御回路１のＦＢ端子に入力される。なお、補助巻線Ｐ２と２次巻き線Ｓ１とは、同じ極性になっており、補助巻線Ｐ２に発生するパルス電圧と、２次巻き線Ｓ１に発生するパルス電圧とは、巻き線の巻数に比例したものになる。従って、制御回路１のＦＢ端子に入力される２次電圧検出信号ＶＦＢは、２次巻き線Ｓ１に発生するパルス電圧と比例している。
スナバ回路２は、トランスＴの１次巻線Ｐ１間に接続され、スイッチング素子Ｑ１の遮断時に生じる過渡的な高電圧を吸収する保護回路である。スナバ回路２は、抵抗Ｒ５、Ｒ６と、ダイオードＤ３と、コンデンサＣ５とで構成されている。トランスＴの１次巻線Ｐ１間に、抵抗Ｒ５、Ｒ６と、ダイオードＤ３とが直列に接続されていると共に、抵抗Ｒ５と並列にコンデンサＣ５が接続されている。ダイオードＤ３は、スイッチング素子Ｑ１がターンオフした時にトランスＴの１次巻線Ｐ１に発生する電圧で順方向バイアスされる向きに接続されている。
制御回路１は、ＶＣＣ端子の電圧（電解コンデンサＣ３の電圧）を電源電圧として、スイッチング素子Ｑ１のゲート端子に印加するドライブ信号を生成して、スイッチング素子Ｑ１のスイッチング動作を制御する。制御回路１は、図２を参照すると、スイッチング素子Ｑ１と、起動回路１１と、定電圧回路１２と、ＰＷＭ発振回路１３と、フリップフロップＦＦ１〜ＦＦ３と、ドライブ回路１４と、リーデングエッジブランキング（ＬＥＢ）回路１５と、過電流保護（ＯＣＰ）回路１６と、オア回路ＯＲ１、ＯＲ２と、ノア回路ＮＯＲ１、ＮＯＲ２と、サンプルホールド（Ｓ／Ｈ）回路１７と、エラーアンプ１８と、基準電圧Ｖｒｅｆ１と、フィードバック（ＦＢ）制御回路１９と、コンパレータＣＰ１と、可変電圧Ｖｒｅｆ２と、バースト発振回路２０と、カウンタＡ２１と、カウンタＢ２２と、スイッチ２３とを備えている。
起動回路１１は、電解コンデンサＣ１の正極端子に接続されているＤ／ＳＴ端子と、電解コンデンサＣ３の正極端子に接続されているＶＣＣ端子との間に接続されている。起動回路１１は、スイッチング制御が開始される前の起動時に動作し、ＶＣＣ端子に接続されている電解コンデンサＣ３に対して定電流を供給する定電流回路である。そして、起動回路１１は、制御回路１の起動後は定電流回路からの電流供給を停止する。また、定電圧回路１２は、電解コンデンサＣ３の電圧を制御回路１の各部が動作するための電源電圧にそれぞれ変換して供給する。
ＰＷＭ発振回路１３は、図３（ａ）に示すように、スイッチング素子Ｑ１をターンオンさせるためのＰＷＭクロック信号を一定周期で発振する。
ＰＷＭ発振回路１３から出力されるＰＷＭクロック信号は、フリップフロップＦＦ１のセット端子Ｓへ入力されると共に、オア回路ＯＲ１の一方の入力端子に入力される。また、図３（ｂ）に示すフリップフロップＦＦ１の反転出力Ｑ￣は、オア回路ＯＲ１の他方の入力端子に入力され、オア回路ＯＲ１の出力がノア回路ＮＯＲ１の一方の入力端子に入力される。そしてノア回路ＮＯＲ１の出力がスイッチング素子Ｑ１を駆動するドライブ（ＤＲＶ）信号を出力するドライブ回路１４に入力される。これにより、ノア回路ＮＯＲ１の他方の入力がＬｏｗレベルである場合には、オア回路ＯＲ１の出力に基づいてドライブ（ＤＲＶ）信号が生成され、クロック信号の立ち下がりで、図３（ｃ）に示すように、スイッチング素子Ｑ１がターンオンされる。すなわちＰＷＭ発振回路１３、フリップフロップＦＦ１及びオア回路ＯＲ１は、スイッチング素子Ｑ１をスイッチング動作させる発振回路として機能する。なお、ノア回路ＮＯＲ１の他方の入力端子には、ノア回路ＮＯＲ２の出力端子が接続されている。これにより、ノア回路ＮＯＲ２の出力が、スイッチング素子Ｑ１の発振動作期間を決めるマスク信号となり、ノア回路ＮＯＲ２の出力がＬｏｗレベルである場合にのみ、ドライブ（ＤＲＶ）信号が生成される。
Ｓ／ＯＣＰ端子に接続されている抵抗Ｒ１は、スイッチング素子Ｑ１に流れるドレイン電流を検出するための電流検出回路であり、スイッチング素子Ｑ１のソースと抵抗Ｒ１との接続点に生じるＯＣＰ電圧がドレイン電流検出信号としてＬＥＢ回路１５に入力される。
ＬＥＢ回路１５は、ドレイン電流検出信号の内、スイッチング素子Ｑ１がターンオン時のサージ電圧が発生する期間を無効化（ブランキング）する回路である。ドレイン電流検出信号は、ＬＥＢ回路１５を経由してＯＣＰ回路１６及びＦＢ制御回路１９にそれぞれ入力される。
ＯＣＰ回路１６は、ドレイン電流検出信号と、過電流検出しきい電圧Ｖｏｃｐとを比較し、ドレイン電流検出信号、すなわちＳ／ＯＣＰ端子電圧に対する抵抗Ｒ１の電圧降下が過電流検出しきい電圧Ｖｏｃｐに達すると、過電流検出信号を出力する。過電流検出信号は、オア回路ＯＲ２を介してフリップフロップＦＦ１のリセット端子Ｒに入力され、図３（ｄ）に示すように、ターンオフ信号が出力され、スイッチング素子Ｑ１がターンオフされる。
Ｓ／Ｈ回路１７は、ＦＢ端子に入力される２次電圧検出信号ＶＦＢの立ち下がりを検出して、立ち下がり直前の電圧を保持する。サンプルホールド（Ｓ／Ｈ）回路１７によって保持された電圧は、出力電圧Ｖｏｕｔに応じたフィードバック信号となり、エラーアンプ１８の反転入力端子に入力される。なお、Ｓ／Ｈ回路１７によって保持されたフィードバック信号は、次回の２次電圧検出信号ＶＦＢの立ち下がりの検出による新たなフィードバック信号によって更新される。
エラーアンプ１８の非反転入力端子には、基準電圧Ｖｒｅｆ１が印加されている。これにより、エラーアンプ１８の出力端子からは、Ｓ／Ｈ回路１７によって保持されたフィードバック信号と基準電圧Ｖｒｅｆ１との差を電圧電流変換した誤差増幅信号ＶＥＡＯが出力される。エラーアンプ１８の出力端子は、位相補正用のコンデンサＣ４が電解コンデンサＣ１の負極端子との間に接続されているフィードバック位相補償（ＣＯＭＰ）端子に接続さており、誤差増幅信号ＶＥＡＯによってコンデンサＣ４が充電させて位相補償させる。
ＦＢ制御回路１９は、コンパレータＣＰ２を備えている。コンパレータＣＰ２の反転入力端子はＣＯＭＰ端子に、非反転入力端子はＬＥＢ回路１５の出力端子にそれぞれ接続されていると共に、コンパレータＣＰ２の出力端子はオア回路ＯＲ２を介してフリップフロップＦＦ１のリセット端子Ｒに接続されている。これにより、コンパレータＣＰ２は、ＬＥＢ回路１５によってブランキングされたドレイン電流検出信号と、位相補償されたＣＯＭＰ端子の電圧（以下、ＣＯＭＰ電圧）とを比較し、ドレイン電流検出信号がＣＯＭＰ電圧を上回ると、図３（ｄ）に示すターンオフ信号を出力する。ターンオフ信号は、オア回路ＯＲ２を介してフリップフロップＦＦ１のリセット端子Ｒに入力され、図３（ｃ）に示すように、スイッチング素子Ｑ１がターンオフされる。すなわち、ＦＢ制御回路１９は、ドレイン電流検出信号と、ＣＯＭＰ電圧とに基づいてスイッチング素子Ｑ１のオン幅を制御する回路として機能し、出力電圧Ｖｏｕｔが低く誤差増幅信号ＶＥＡＯ（ＣＯＭＰ電圧）が大きいほどオン幅が長くなるように制御する。
また、ＣＯＭＰ端子は、コンパレータＣＰ１の非反転入力端子に接続され、コンパレータＣＰ１の反転入力端子には可変電圧Ｖｒｅｆ２が接続されている。コンパレータＣＰ１の出力は、ノア回路ＮＯＲ２の一方の入力端子に入力され、そしてノア回路ＮＯＲ２の出力がノア回路ＮＯＲ１の他方の入力端子に入力される。これにより、ＣＯＭＰ電圧が可変電圧Ｖｒｅｆ２以上でコンパレータＣＰ１の出力がＨｉレベルの場合には、ノア回路ＮＯＲ１の他方の入力が必ずＬｏｗレベルとなり、ノア回路ＮＯＲ１の一方の入力であるオア回路ＯＲ１の出力に基づいてドライブ（ＤＲＶ）信号が生成されることになる。
また、ノア回路ＮＯＲ２の他方の入力端子には、フリップフロップＦＦ２の出力端子Ｑが接続されている。これにより、ＣＯＭＰ電圧が可変電圧Ｖｒｅｆ２未満でコンパレータＣＰ１の出力がＬｏｗレベルの場合には、フリップフロップＦＦ２の出力ＱがＨｉレベルである場合にのみ、ノア回路ＮＯＲ１の他方の入力がＬｏｗレベルとなり、ノア回路ＮＯＲ１の一方の入力であるオア回路ＯＲ１の出力に基づいてドライブ（ＤＲＶ）信号が生成されることになる。
バースト発振回路２０は、図４（ａ）に示すように、バーストクロック信号を一定周期で発振する。バーストクロック信号は、カウンタＡ２１に入力され、カウンタＡ２１は、バーストクロック信号をカウントすることで、図４（ｂ）に示すような、期間Ｔ２毎のパルス信号を出力する。カウンタＡ２１からのパルス信号は、カウンタＢ２２に入力されると共に、フリップフロップＦＦ２のリセット端子Ｒに入力される。
カウンタＢ２２は、カウンタＡ２１からのパルス信号をカウントすることで、図４（ｃ）に示すような、期間Ｔ２よりも長い期間Ｔ１毎のパルス信号をＸ端子から出力すると共に、図４（ｄ）に示すような、期間Ｔ１をｎ倍した期間ｎＴ１毎のパルス信号をＹ端子から出力する。なお、本実施の形態では、ｎ＝２とし、カウンタＢ２２のＹ端子からは、期間（２＊Ｔ１）毎のパルス信号が出力されるものとする。
カウンタＢ２２のＸ端子及びＹ端子は、スイッチ２３を介してフリップフロップＦＦ２のセット端子Ｓに接続されている。スイッチ２３は、フリップフロップＦＦ３の出力ＱがＨｉレベルの場合に、カウンタＢ２２のＸ端子とフリップフロップＦＦ２のセット端子Ｓとを接続し、フリップフロップＦＦ３の出力ＱがＬｏｗレベルの場合に、カウンタＢ２２のＹ端子とフリップフロップＦＦ２のセット端子Ｓとを接続する。従って、フリップフロップＦＦ２は、フリップフロップＦＦ３の出力ＱがＨｉレベルの場合には、期間Ｔ１毎にセットされた後、期間Ｔ２でリセットされる。また、フリップフロップＦＦ３の出力ＱがＬｏｗレベルの場合には、期間ｎＴ１毎にセットされた後、期間Ｔ２でリセットされる。
フリップフロップＦＦ２の出力端子Ｑは、ノア回路ＮＯＲ２の他方の入力端子に接続されている。従って、ＣＯＭＰ電圧が可変電圧Ｖｒｅｆ２未満でコンパレータＣＰ１の出力がＬｏｗレベルの場合には、フリップフロップＦＦ２の出力Ｑがスイッチング素子Ｑ１の発振動作期間を決めるマスク信号となり、フリップフロップＦＦ２がセットされて出力がＨｉレベルである場合にのみ、ドライブ（ＤＲＶ）信号が生成される。
また、カウンタＢ２２は、カウンタＡ２１からのパルス信号に基づいて、期間ｎＴ１よりも長いディレイ期間Ｔ３（数十mS〜数百mS）をカウントし、ディレイ期間Ｔ３が経過すると、フリップフロップＦＦ３をセットする。カウンタＢ２２におけるディレイ期間Ｔ３のカウントと、フリップフロップＦＦ３とは、コンパレータＣＰ１の出力がＨｉレベルでリセットされる。従って、フリップフロップＦＦ３は、ＣＯＭＰ電圧が可変電圧Ｖｒｅｆ２未満の状態でディレイ期間Ｔ３が経過した場合にセットされることになる。
さらに、フリップフロップＦＦ３の出力端子Ｑは、可変電圧Ｖｒｅｆ２に接続されている。可変電圧Ｖｒｅｆ２は、スイッチ２３は、フリップフロップＦＦ３がセットされ出力ＱがＨｉレベルの場合に、ＣＯＭＰ１に切り換えられ、フリップフロップＦＦ３の出力ＱがＬｏｗレベルの場合に、ＣＯＭＰ１よりも高いＣＯＭＰ２に切り換えられる。
次に、本実施の形態のスイッチング電源装置における間欠発振動作について図５を参照して詳細に説明する。
本実施の形態のスイッチング電源装置において、通常負荷時には、ＣＯＭＰ電圧が可変電圧Ｖｒｅｆ２以上になり、ＰＷＭ発振回路１３のＰＷＭクロック信号に基づく通常発振動作（連続した発振動作）が行われる。この通常発振動作時には、コンパレータＣＰ１の出力はＨｉレベルであるため、フリップフロップＦＦ３はリセットされて出力ＱがＬｏｗとなり、可変電圧Ｖｒｅｆ２はＣＯＭＰ１に切り換えられていると共に、スイッチ２３によってカウンタＢ２２のＸ端子とフリップフロップＦＦ２のセット端子Ｓとが接続されている。
次に、軽負荷や無負荷になって、ＣＯＭＰ電圧が可変電圧Ｖｒｅｆ２（ＣＯＭＰ１）未満に低下すると、図５（ａ）に示すように、期間Ｔ１毎に発振動作が行われる第１の間欠発振動作に移行される。すなわち、ＣＯＭＰ電圧が可変電圧Ｖｒｅｆ２（ＣＯＭＰ１）未満に低下すると、コンパレータＣＰ１の出力がＬｏｗレベルになると、フリップフロップＦＦ２の出力Ｑがスイッチング素子Ｑ１の発振動作期間を決めるマスク信号となる。スイッチ２３によってカウンタＢ２２のＸ端子とフリップフロップＦＦ２のセット端子Ｓとが接続されている状態では、フリップフロップＦＦ２は、期間Ｔ１毎にセットされた後、期間Ｔ２でリセットされる。従って、ノア回路ＮＯＲ２の出力は、期間Ｔ１毎にＬｏｗレベルになり、期間Ｔ１毎に発振動作が行われることになる。そして、フリップフロップＦＦ２がリセットされるまでの期間Ｔ２は、ノア回路ＮＯＲ２の出力がＬｏｗレベルに維持されるため、必ず発振動作が継続される強制発振期間となる。期間Ｔ２が経過した後は、ＣＯＭＰ電圧によって発振を継続するか否かが決定される。すなわち、期間Ｔ２が経過した後は、フリップフロップＦＦ２がリセットされ出力ＱがＬｏｗレベルになるため、ＣＯＭＰ電圧が可変電圧Ｖｒｅｆ２（ＣＯＭＰ１）未満に低下して、コンパレータＣＰ１の出力がＬｏｗレベルになると、ノア回路ＮＯＲ２の出力がＨｉレベルになり、発振が停止されることになる。換言すると、ＣＯＭＰ電圧が可変電圧Ｖｒｅｆ２（ＣＯＭＰ１）未満に低下するまで、発振が継続される。
次に、負荷がさらに下がり、図５（ｂ）に示すように、ＣＯＭＰ電圧が常に可変電圧Ｖｒｅｆ２（ＣＯＭＰ１）未満になると、発振が継続される期間は、強制発振期間（期間Ｔ２）のみになる。そして、ＣＯＭＰ電圧が常に可変電圧Ｖｒｅｆ２（ＣＯＭＰ１）未満である状態で、ディレイ期間Ｔ３（数十mS〜数百mS）が経過すると、フリップフロップＦＦ３がセットされる。フリップフロップＦＦ３がセットされ出力ＱがＨｉレベルになると、カウンタＢ２２のＹ端子とフリップフロップＦＦ２のセット端子Ｓとが接続されると共に、可変電圧Ｖｒｅｆ２がＣＯＭＰ１よりも高いＣＯＭＰ２に切り換えられる。これにより、図５（ｃ）に示すように、期間ｎＴ１毎に発振動作が行われる第２の間欠発振動作に移行される。すなわち、スイッチ２３によってカウンタＢ２２のＹ端子とフリップフロップＦＦ２のセット端子Ｓとが接続されている状態では、フリップフロップＦＦ２は、期間ｎＴ１毎にセットされた後、期間Ｔ２でリセットされる。従って、ノア回路ＮＯＲ２の出力は、期間（ｎ＊Ｔ１）毎にＬｏｗレベルになり、期間（ｎ＊Ｔ１）毎に発振動作が行われることになる。そして、フリップフロップＦＦ２がリセットされるまでの期間Ｔ２は、ノア回路ＮＯＲ２の出力がＬｏｗレベルに維持されるため、必ず発振動作が継続される強制発振期間となる。
第２の間欠発振動作では、第１の間欠発振動作に比べて発振動作が行われる周期がｎ倍になるので、強制発振期間（期間Ｔ２）が固定の場合には、２次側にエネルギーを送る期間が短くなり、フィードバック信号が上昇してＣＯＭＰ電圧が上昇する。従って、第２の間欠発振動作では、第１の間欠発振動作に比べて、２次側にエネルギーを送る期間が１／ｎになってしまうが、可変電圧Ｖｒｅｆ２がＣＯＭＰ１よりも√ｎ倍高いＣＯＭＰ２に切り換えられているため、Ｑ１のドレイン電流のピーク値は√ｎ倍増加し、強制発振期間（期間Ｔ２）において２次側に送るエネルギーがｎ倍となってエネルギーバランスをとることが可能となる。なお、２次側に送るエネルギーは、ドレイン電流（ＯＣＰ電圧）のピーク値の２乗に依存する。このため、ＣＯＭＰ２は、ＣＯＭＰ１の√ｎ倍以上に設定されることが好ましく、第１の間欠発振動作にすぐに戻らない様にヒステリシスが形成されている。
第２の間欠発振動作時に、負荷が変化して２次側のエネルギーが消費され、フィードバック信号が上昇してＣＯＭＰ電圧がＣＯＭＰ２以上になると、コンパレータＣＰ１の出力がＨｉレベルになってフリップフロップＦＦ３がリセットされる。フリップフロップＦＦ３がリセットされ出力ＱがＬｏｗレベルになると、カウンタＢ２２のＸ端子とフリップフロップＦＦ２のセット端子Ｓとが接続されると共に、可変電圧Ｖｒｅｆ２がＣＯＭＰ１に切り換えられる。これにより、少しの負荷の変化で間欠周期の短い第１の間欠発振動作に戻ることができる。
次に、２次側に送るエネルギーである入力電力Ｐｉｎに応じた第１の間欠発振動作及び第２の間欠発振動作への移行条件について検証する。
入力電力Ｐｉｎは、ドレイン電流の電流ピークをＩｄｐ、トランスＴのインダクタンスをＴ、ＰＷＭクロック信号の発振周波数をｆとそれぞれすると、
Ｐｉｎ＝（１／２）＊Ｌ＊ｉｄｐ２＊ｆ で表される。
従って、通常の連続した発振動作から第１の間欠発振動作に移行するポイントの入力電力Ｐｉｎ１は、図５（ａ）に示すようにドレイン電流の電流ピークをＩｄｐ１とすると、
Ｐｉｎ１＝（１／２）＊Ｌ＊ｉｄｐ１２＊ｆ で表される。
入力電力Ｐｉｎは、ドレイン電流の電流ピークをＩｄｐ、トランスＴのインダクタンスをＴ、ＰＷＭクロック信号の発振周波数をｆとそれぞれすると、
Ｐｉｎ＝（１／２）＊Ｌ＊ｉｄｐ２＊ｆ で表される。
従って、通常の連続した発振動作から第１の間欠発振動作に移行するポイントの入力電力Ｐｉｎ１は、図５（ａ）に示すようにドレイン電流の電流ピークをＩｄｐ１とすると、
Ｐｉｎ１＝（１／２）＊Ｌ＊ｉｄｐ１２＊ｆ で表される。
次に、第１の間欠発振動作から第２の間欠発振動作に移行する入力電力Ｐｉｎ２は、強制発振期間（期間Ｔ２）において２次側に送られるエネルギー以下の状態が継続する必要があるため、図５（ｂ）に示すようにドレイン電流の電流ピークをＩｄｐ２とすると、
Ｐｉｎ２≦（１／２）＊Ｌ＊ｉｄｐ２２＊ｆ＊Ｔ２／Ｔ１ で表される。
Ｐｉｎ２≦（１／２）＊Ｌ＊ｉｄｐ２２＊ｆ＊Ｔ２／Ｔ１ で表される。
また、第２の間欠発振動作から第１の間欠発振動作に移行する入力電力Ｐｉｎ３は、強制発振期間（期間Ｔ２）において２次側に送られるエネルギー以上になる必要があるため、図５（ｃ）に示すようにドレイン電流の電流ピークをＩｄｐ３とすると、
Ｐｉｎ３≧（１／２）＊Ｌ＊ｉｄｐ３２＊ｆ＊Ｔ２／（ｎＴ１） で表される。
なお、第２の間欠発振動作から第１の間欠発振動作に移行する条件は、
ｎ≦（Ｉｄｐ２）２／（Ｉｄｐ３）２ を満たす必要があり、この条件を満たさない場合は、第１の間欠発振動作と第２の間欠発振動作とが混在することになる。
Ｐｉｎ３≧（１／２）＊Ｌ＊ｉｄｐ３２＊ｆ＊Ｔ２／（ｎＴ１） で表される。
なお、第２の間欠発振動作から第１の間欠発振動作に移行する条件は、
ｎ≦（Ｉｄｐ２）２／（Ｉｄｐ３）２ を満たす必要があり、この条件を満たさない場合は、第１の間欠発振動作と第２の間欠発振動作とが混在することになる。
ここで、本実施の形態において、未臨界状態が成り立っているものとし、ｆ＝１００ｋＨｚ、Ｌ＝１ｍＨ、ｎ＝２、Ｔ１＝１ｍｓ、Ｔ２＝１００μＳとし、ｉｄｐ１＝ｉｄｐ２＝０．２Ａ、ｉｄｐ３＝０．２８Ａとすると、Ｐｉｎ１＝２Ｗ、Ｐｉｎ２＝０．２Ｗ、Ｐｉｎ３＝０．４Ｗとなって、図６に示すように、入力電力Ｐｉｎのヒステリシスが形成される。
なお、ＯＣＰ電圧（ドレイン電流の電流ピークをＩｄｐ）とＣＯＭＰ電圧とは、図７に示すように比例関係にある。
なお、ＯＣＰ電圧（ドレイン電流の電流ピークをＩｄｐ）とＣＯＭＰ電圧とは、図７に示すように比例関係にある。
図６に矢印Ａで示すように、負荷が低下して入力電力Ｐｉｎが低下していくと、ＣＯＭＰ電圧に比例するＯＣＰ電圧も低下する。そして、入力電力ＰｉｎがＰｉｎ１＝２Ｗに到達すると、第１の間欠発振動作に移行される。第１の間欠発振動作に移行した後、矢印Ｂで示すように、さらに負荷が低下して入力電力Ｐｉｎが低下していくと、ＯＣＰ電圧はほとんど変化することなく、発振期間が短くなっていく。そして、入力電力ＰｉｎがＰｉｎ２＝０．２Ｗに到達すると、第２の間欠発振動作に移行され、矢印Ｃで示すように、結果としてＯＣＰ電圧が上昇する。
第２の間欠発振動作に移行された後は、発振動作の間隔が長くなるため、図６に矢印Ｄで示すように、少しの負荷の変化、すなわち少しの入力電力Ｐｉｎの変化で、ＯＣＰ電圧が大きく変化する。従って、少しの負荷の変化で、第１の間欠発振動作に戻ることができる。すなわち、入力電力Ｐｉｎが上昇し、入力電力ＰｉｎがＰｉｎ３＝０．４Ｗに到達すると、第１の間欠発振動作に移行され、矢印Ｅで示すように、結果としてＯＣＰ電圧が下降する。
なお、本実施の形態では、制御回路１内にＰＷＭ発振回路１３及びバースト発振回路２０の２つの発振回路を設けたが、ＰＷＭ発振回路１３及びバースト発振回路２０として共通の発振回路を用いても良く、例えば、図８に示すように、ＰＷＭ発振回路１３をバースト発振回路２０として用いるようにして良い。
また、本実施の形態では、ＣＯＭＰ電圧と比較する可変電圧Ｖｅｒ２のＣＯＭＰ１とＣＯＭＰ２との電圧差により入力電力のヒステリシスを取得するように構成したが、ＣＯＭＰ電圧に応じて発振周波数及びＴ２の時間を変化させることにより、入力電力のヒステリシスを取得することも可能である。すなわち、短い間欠周期から長い間欠周期に切り替わるなるときには、エネルギーバランスがとりにくくなるが、ＣＯＭＰ電圧に応じて発振周波数を高くする又は強制発振期間を長くすることにより、切り替わった瞬間の動作を安定にすることができる。なお、無負荷付近ではＣＯＭＰ端子の電圧が低くなるので、スタンバイ特性を損なうことはない。さらに、Ｓ／ＯＣＰ電圧（ドレイン電流ピーク値）の変化量を小さくすることができるため、トランスの磁束変化に起因するトランスから音鳴りを抑えることが可能となる。
以上説明したように、本実施の形態によれば、フィードバック信号を位相補正したＣＯＭＰ電圧と閾値である第１閾電圧（可変電圧Ｖｅｒ２のＣＯＭＰ１）とを比較するＣＯＭＰ電圧比較回路（コンパレータＣＰ１）と、ＣＯＭＰ電圧比較回路によってＣＯＭＰ電圧が第１閾電圧未満になったことが検出されると、スイッチング素子Ｑ１のスイッチング動作を停止させ、予め設定された第１期間（期間Ｔ１）毎にスイッチング素子Ｑ１をスイッチング動作させる第１の間欠発振動作に移行させる間欠発振制御回路（バースト発振回路２０、カウンタＡ２１、カウンタＢ２２、スイッチ２３、フリップフロップＦＦ２、ＦＦ３、ノア回路ＮＯＲ１、ＮＯＲ２）とを備え、間欠発振制御回路は、ＣＯＭＰ電圧が第１閾電圧未満である状態で所定のディレイ期間が経過すると、第１期間を整数倍した第２期間（期間ｎＴ１）毎にスイッチング素子Ｑ１をスイッチング動作させる第２の間欠発振動作に移行させるように構成されている。
この構成により、間欠周期が長い第２の間欠発振動作は無負荷及びスタンバイ動作時、間欠周期が短い第１の間欠発振動作は軽負荷時と、負荷の領域で間欠発振動作を使い分けることができる。すなわち、間欠周期が長い第２の間欠発振動作ではスタンバイ電力が軽減され、間欠周期が短い第１の間欠発振動作ではダイナミック特性が改善されるため、ダイナミック特性を犠牲にすることなく、良好なスタンバイ特性を得ることができる。また、間欠周期が短い第１の間欠発振動作から間欠周期が長い第２の間欠発振動作への移行を瞬時に行うことなく、ディレイ期間を持たせて移行時間のヒステリシスを設けることにより、無負荷又はスタンバイ電力がある一定期間続いたときのみしか間欠周期が長い第２の間欠発振動作に移行されないため、スタンバイ時以外の急激な負荷変動に対応できる。
この構成により、間欠周期が長い第２の間欠発振動作は無負荷及びスタンバイ動作時、間欠周期が短い第１の間欠発振動作は軽負荷時と、負荷の領域で間欠発振動作を使い分けることができる。すなわち、間欠周期が長い第２の間欠発振動作ではスタンバイ電力が軽減され、間欠周期が短い第１の間欠発振動作ではダイナミック特性が改善されるため、ダイナミック特性を犠牲にすることなく、良好なスタンバイ特性を得ることができる。また、間欠周期が短い第１の間欠発振動作から間欠周期が長い第２の間欠発振動作への移行を瞬時に行うことなく、ディレイ期間を持たせて移行時間のヒステリシスを設けることにより、無負荷又はスタンバイ電力がある一定期間続いたときのみしか間欠周期が長い第２の間欠発振動作に移行されないため、スタンバイ時以外の急激な負荷変動に対応できる。
さらに、本実施の形態によれば、第１の間欠発振動作及び第２の間欠発振動作において、スイッチング素子Ｑ１のスイッチング動作を行う強制発振期間（期間Ｔ２）が設定されている。
この構成により、間欠周期が長い第２の間欠発振動作において、制発振期間（期間Ｔ２）のみスイッチング素子Ｑ１をスイッチング動作させることにより、少しの負荷の変化で、間欠周期が短い第１の間欠発振動作に戻ることができる。そのため、無負荷及び無負荷付近の状態のみしか間欠周期が長い第２の間欠発振動作にならないため、ダイナミック特性を犠牲にすることなく、スイッチング損失を軽減することができ、スタンバイ特性を良好にすることができる。
この構成により、間欠周期が長い第２の間欠発振動作において、制発振期間（期間Ｔ２）のみスイッチング素子Ｑ１をスイッチング動作させることにより、少しの負荷の変化で、間欠周期が短い第１の間欠発振動作に戻ることができる。そのため、無負荷及び無負荷付近の状態のみしか間欠周期が長い第２の間欠発振動作にならないため、ダイナミック特性を犠牲にすることなく、スイッチング損失を軽減することができ、スタンバイ特性を良好にすることができる。
さらに、本実施の形態によれば、間欠発振制御回路は、第２の間欠発振動作への移行時に、ＣＯＭＰ電圧比較回路のＣＯＭＰ電圧と比較する閾値を第１閾電圧よりも高い第２の閾電圧（可変電圧Ｖｅｒ２のＣＯＭＰ２）に切り換え、ＣＯＭＰ電圧比較回路によってＣＯＭＰ電圧が第２閾電圧以上になったことが検出されると、第１の間欠発振動作に移行させると共に、ＣＯＭＰ電圧比較回路のＣＯＭＰ電圧と比較する閾値を第１閾電圧に切り換えるように構成されている。
この構成により、第１の間欠発振動作と第２の間欠発振動作との移行に際し、入力電力Ｐｉｎのヒステリシスを形成することができる。
この構成により、第１の間欠発振動作と第２の間欠発振動作との移行に際し、入力電力Ｐｉｎのヒステリシスを形成することができる。
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。
１ 制御回路
２ スナバ回路
１１ 起動回路
１２ 定電圧回路
１３ ＰＷＭ発振回路
１４ ドライブ回路
１５ リーデングエッジブランキング（ＬＥＢ）回路
１６ 過電流保護（ＯＣＰ）回路
１７ サンプルホールド（Ｓ／Ｈ）回路
１８ エラーアンプ
１９ フィードバック（ＦＢ）制御回路
２０ バースト発振回路
２１ カウンタＡ
２２ カウンタＢ
２３ スイッチ
ＡＣ 交流電源
Ｃ１、Ｃ２、Ｃ３ 電解コンデンサ
Ｃ４、Ｃ５ コンデンサ
ＣＰ１、ＣＰ２ コンパレータ
Ｄ１、Ｄ２ 整流ダイオード
Ｄ３ ダイオード
ＤＢ 整流回路
ＦＦ１、ＦＦ２、ＦＦ３ フリップフロップ
ＮＯＲ１、ＮＯＲ２ ノア回路
Ｔ トランス
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗
ＯＲ１、ＯＲ２ オア回路
Ｑ１ スイッチング素子
Ｖｒｅｆ１ 基準電圧
Ｖｒｅｆ２ 可変電圧
２ スナバ回路
１１ 起動回路
１２ 定電圧回路
１３ ＰＷＭ発振回路
１４ ドライブ回路
１５ リーデングエッジブランキング（ＬＥＢ）回路
１６ 過電流保護（ＯＣＰ）回路
１７ サンプルホールド（Ｓ／Ｈ）回路
１８ エラーアンプ
１９ フィードバック（ＦＢ）制御回路
２０ バースト発振回路
２１ カウンタＡ
２２ カウンタＢ
２３ スイッチ
ＡＣ 交流電源
Ｃ１、Ｃ２、Ｃ３ 電解コンデンサ
Ｃ４、Ｃ５ コンデンサ
ＣＰ１、ＣＰ２ コンパレータ
Ｄ１、Ｄ２ 整流ダイオード
Ｄ３ ダイオード
ＤＢ 整流回路
ＦＦ１、ＦＦ２、ＦＦ３ フリップフロップ
ＮＯＲ１、ＮＯＲ２ ノア回路
Ｔ トランス
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗
ＯＲ１、ＯＲ２ オア回路
Ｑ１ スイッチング素子
Ｖｒｅｆ１ 基準電圧
Ｖｒｅｆ２ 可変電圧
Claims (2)
- １次巻線、２次巻線及び補助巻線を有するトランスと、
前記１次巻線に直列に接続されたスイッチング素子と、
前記スイッチング素子をスイッチング動作させる発振回路と、
前記２次巻線に発生する電圧から出力電圧を生成する出力電圧生成回路と、
前記補助巻線に発生する電圧から制御回路用電源電圧を生成する制御回路用電源電圧生成回路と、
前記スイッチング素子のスイッチング動作に伴って前記補助巻線に発生する電圧をフィードバック信号として前記スイッチング素子のオン幅を制御するフィードバック制御回路とを備えるスイッチング電源装置であって、
前記フィードバック信号を位相補正したＣＯＭＰ電圧と閾値である第１閾電圧とを比較するＣＯＭＰ電圧比較回路と、
前記ＣＯＭＰ電圧比較回路によって前記ＣＯＭＰ電圧が前記第１閾電圧未満になったことが検出されると、前記スイッチング素子のスイッチング動作を停止させ、予め設定された第１期間毎に前記スイッチング素子をスイッチング動作させる第１の間欠発振動作に移行させる間欠発振制御回路とを具備し、
前記間欠発振制御回路は、前記ＣＯＭＰ電圧が前記第１閾電圧未満である状態で所定のディレイ期間が経過すると、前記第１期間を整数倍した第２期間毎に前記スイッチング素子をスイッチング動作させる第２の間欠発振動作に移行させ、前記第２の間欠発振動作への移行時に、前記ＣＯＭＰ電圧比較回路の前記ＣＯＭＰ電圧と比較する前記閾値を前記第１閾電圧よりも高い第２の閾電圧に切り換え、前記ＣＯＭＰ電圧比較回路によって前記ＣＯＭＰ電圧が前記第２閾電圧以上になったことが検出されると、第１の間欠発振動作に移行させると共に、前記ＣＯＭＰ電圧比較回路の前記ＣＯＭＰ電圧と比較する前記閾値を前記第１閾電圧に切り換えることを特徴とするスイッチング電源装置。 - 前記第１の間欠発振動作及び前記第２の間欠発振動作において、前記スイッチング素子のスイッチング動作を行う強制発振期間が設定されていることを特徴とする請求項１記載のスイッチング電源装置。
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