WO2008018363A1 - dispositif d'entraînement de capteur d'image - Google Patents

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WO2008018363A1
WO2008018363A1 PCT/JP2007/065174 JP2007065174W WO2008018363A1 WO 2008018363 A1 WO2008018363 A1 WO 2008018363A1 JP 2007065174 W JP2007065174 W JP 2007065174W WO 2008018363 A1 WO2008018363 A1 WO 2008018363A1
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binary
voltage level
ternary
driver
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PCT/JP2007/065174
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Akihisa Himeno
Akira Tanaka
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Panasonic Corporation
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    • H01L27/148—Charge coupled imagers
    • H01L27/14831—Area CCD imagers

Definitions

  • the present invention relates to an image sensor driving device for driving an image sensor, and more particularly to an image sensor driving device for driving a vertical register in an image sensor.
  • FIG. 12 is a block diagram showing a schematic configuration of an image pickup apparatus 100 used in a general image pickup apparatus having a CCD image sensor, for example, a digital still camera.
  • the imaging apparatus 100 includes an optical block 101 having optical devices such as a lens, a diaphragm mechanism, and a shirter mechanism, a CCD image sensor 102 that receives light from the optical block 101 and converts it into an electrical signal, AFE (Analog Front-End) 103 that digitizes electrical signals from the CCD image sensor 102, an image processing unit 104 that outputs digital signals from the AFE 103 and outputs image signals, and the aperture and shatter mechanisms of the optical block 101
  • Optical block control unit 105 that controls the image
  • vertical driver 106 that drives and controls the vertical register of the CCD image sensor 102, synchronization signals from the image processing unit 104, etc.
  • the AFE 103 includes a CD 3 (Correlated Double Sampling) AGC, an automatic gain control (ADC) ADC (Analog Digital Converter).
  • the CCD image sensor 102 includes a photodiode that converts light from the optical block 101 into electric charges, and a vertical register and a horizontal register that transfer the converted electric charges to the AFE 103.
  • a vertical register and a horizontal register that transfer the converted electric charges to the AFE 103.
  • a drive signal for driving the horizontal register of the CCD image sensor 102 is directly input from the timing generator 107. Since the vertical driving noise for driving the vertical register requires a higher voltage than the horizontal driving noise, the vertical driver 106 for generating the vertical driving noise is provided.
  • the photo diode High level voltage for example, + 12V
  • the charge transferred to the vertical register for transferring to the horizontal register after sequentially transferring through the vertical register Three types of voltage are required: Middle level voltage (eg 0V) and Low level voltage (eg –6V).
  • the vertical driver 106 converts the drive control signal from the timing generator 107 into a vertical drive pulse for driving the vertical register of the CCD image sensor 102.
  • the horizontal drive pulse (for example, the voltage is +3.3 V) is directly input to the CCD image sensor 102 using the drive control signal formed in the timing generator 107.
  • FIG. 13 is a block diagram showing a schematic internal configuration of a conventional vertical driver 106.
  • the vertical driver 106 includes two types of output blocks, a binary output block 200 and a ternary output block 300.
  • the binary output block 200 and the ternary output block 300 are provided in necessary numbers according to the specifications of the CCD image sensor 102, for example, the number of pixels, the driving method, and the like.
  • Each binary output block 200 receives one binary input signal that is a drive control signal from the timing generator 107, and forms one binary drive signal output to the CCD image sensor 102.
  • the ternary output block 300 receives two binary input signals that are drive control signals of the timing generator 107 and form one ternary drive signal output to the CCD image sensor 102.
  • FIG. 14 is a block diagram showing an internal configuration of each of the binary output block 200 and the ternary output block 300 in the conventional vertical driver 106.
  • the binary output block 200 converts the drive control signal from the timing generator 107 into a desired middle level voltage (for example, 0V) or low level voltage (for example, -6V) and outputs it to the vertical register of the CCD image sensor 102. Output as a value drive signal.
  • the ternary output block 300 converts the drive control signal of the timing generator 107 to a high level voltage (for example, + 12V), a middle level voltage (for example, 0V) or a low level voltage (for example, -6V). Output as a three-value drive signal to the vertical register of the CCD image sensor 102.
  • a binary input signal to the binary output block 200 that is a drive control signal from the timing generator 107 is input to the control circuit 201.
  • the control signal output from the control circuit 201 includes a low level output driver 202 that outputs a low level voltage, and a middle level voltage. Is output to the Middle level output driver 203. Either the low level output driver 202 or the middle level output driver 203 is excited, and either the low level voltage or the middle level voltage is output to the corresponding CCD as a binary drive signal.
  • a first ternary input signal and a second ternary input signal are input to the ternary output block 300.
  • the first ternary input signal and the second ternary input signal are input to the control circuit 301.
  • the control signal from the control circuit 301 is output to a low level output dryrino 302 that outputs a low level voltage, a middle level output driver 303 that outputs a middle level voltage, and a high level output driver 304 that outputs a high level voltage. Either of the output drivers 302, 303, 304 is excited.
  • the ternary output block 300 outputs a ternary drive signal having a desired output level to the corresponding CCD.
  • Each of the binary output block 200 and the ternary output block 300 is equipped with! /, The low level output dryer 202, 302, the middle level output driver 203, 303, and the ternary output block 300.
  • the output transistor in each output driver of the high-level output driver 304 has an on-resistance set in advance according to the drive capability of the CCD.
  • the vertical driver 106 of the conventional imaging apparatus 100 includes a plurality of binary output blocks 200 and a plurality of ternary output blocks 300, which are configured as separate circuits.
  • the rising and falling waveforms of the drive signal are steep due to the on-resistance of the output transistor and the load capacity of the CCD image sensor 102. It's rather slow.
  • the vertical driver 106 Since the capacitance value of the CCD image sensor 102 varies greatly depending on the number of pixels, etc., the vertical driver 106 has the output transistor of each output driver so that it has the optimum on-resistance according to the load capacitance of the CCD image sensor 102.
  • the element size (ON resistance) had to be determined.
  • Patent Document 1 JP-A-60-019315
  • the vertical driver has a configuration in which a plurality of binary output blocks and a plurality of ternary output blocks are provided, and thus the vertical driver corresponding to each image sensor. Therefore, the development man-hours and manufacturing costs have been serious problems.
  • An object of the present invention is to solve the above-described conventional problems, and a plurality of output blocks having functions of both a binary output block and a ternary output block are provided, and images of various specifications are provided.
  • Means for solving the problem is to provide an image sensor driving device capable of handling a sensor.
  • the image sensor driving device of the present invention is provided with a binary / ternary output block having both functions of a binary output cover and a ternary output block. It has been.
  • the present invention by preparing a plurality of binary / ternary output blocks according to the driving method of the image sensor, it is possible to construct a driving device corresponding to image sensors of various specifications.
  • the on-resistance value of the output transistor of the vertical driver can be made variable by the selection control signal, so that the output transistor does not need to be provided with a low on-resistance switching means. High quality // vertical driver can be provided.
  • a plurality of binary / ternary output blocks having both functions of the binary output block and the ternary output block are provided, and driving from the timing generator is performed.
  • the function of the binary output block or ternary output block can be arbitrarily selected by the control signal.
  • the binary and ternary functions can be used according to the drive control signal from the control circuit according to the image sensor.
  • the output block can be arbitrarily set as a ternary output block or a binary output block, and various CCD image sensors can be driven.
  • the binary / ternary output block includes a plurality of output stage transistors that output a plurality of output level voltages, and outputs a voltage of each output level by a drive control signal. The output can be selected from the output stage transistor.
  • the output selection logic is used to change the on-resistance of the output transistor that outputs a plurality of output level voltages in accordance with the element connected to the output terminal.
  • the circuit is configured to control the output transistor.
  • the image sensor driving apparatus is a binary / ternary combined output capable of outputting a binary or ternary voltage level signal to drive the image sensor.
  • An image sensor driving device having a plurality of block blocks,
  • the binary and ternary output block is
  • a first voltage level output driver that outputs a signal of a first voltage level
  • a binary voltage / ternary output block having a second voltage level output driver for outputting a second voltage level signal and a third voltage level output driver for outputting a third voltage level signal; Performs a binary output operation to output a signal of either the second voltage level or the third voltage level according to the input drive control signal, or performs the first voltage level, the first voltage level, It is configured to perform a ternary output operation that outputs a signal of either the second voltage level or the third voltage level.
  • the image sensor drive device includes the first voltage level output driver, the second voltage level output driver, and the third voltage level output driver according to the first aspect.
  • Each output transistor includes a plurality of output transistors, and each of the output transistors of the first voltage level output driver, the second voltage level output driver, and the third voltage level output driver is input. It is configured to start up a predetermined number according to the drive control signal!
  • each of the second voltage level output driver and the third voltage level output driver according to the first aspect includes a plurality of outputs.
  • the second voltage level output driver and the third voltage level output driver have a plurality of output drivers. Is configured to start.
  • the second voltage level output driver according to the first aspect has a binary voltage-specific second voltage level output driver
  • the third voltage level output driver has a binary voltage third voltage level output driver
  • the binary voltage level second output driver is activated together with the second voltage level output driver only when the binary / ternary output block performs a binary output operation.
  • the binary-only third voltage level output driver is configured to be activated.
  • the binary / ternary output block performs a binary output operation according to a selection signal from the outside of the device according to the first aspect. It is configured to set whether to perform ternary output operation.
  • the binary / ternary combined output block of the fifth aspect has storage means, and the binary / ternary combined output block has 2 Information of the selection signal indicating whether to perform a value output operation or a ternary output operation is stored.
  • the first voltage level output driver according to the first aspect has a capacity adjustment first voltage level output driver
  • the second voltage level output driver has a capacity adjustment second voltage level output driver
  • the third voltage level output driver has a capacity adjustment third voltage level output driver
  • the capability adjustment first voltage level output driver, the capability adjustment second voltage level output driver, and the capability adjustment third voltage level output according to the drive capability of the image sensor by a drive control signal from the outside of the apparatus The driver is configured to start, and the binary / ternary output block performs binary output operation according to a selection signal from the outside of the device. It is configured to set whether to perform or ternary output operation!
  • the binary / ternary combined output block according to the seventh aspect has storage means, and the binary / ternary combined output block has 2 Information of the selection signal indicating whether to perform a value output operation or a ternary output operation is stored.
  • the first voltage level according to the first aspect is a high level voltage
  • the second voltage level is a middle level voltage
  • the third voltage level power ow level voltage and has the relationship of first voltage level> second voltage level> third voltage level, the first voltage level, the second voltage level.
  • the voltage level and the third voltage level are used to drive the vertical register of the CCD image sensor.
  • An image sensor driving device provides the first voltage level output driver, the second voltage level output driver, and the third voltage level according to the first aspect.
  • the image sensor driving device according to claim 1, wherein the output driver is configured by an N-channel or P-channel MOS transistor.
  • the image sensor driving apparatus of the present invention is provided with a plurality of binary / ternary output blocks having both functions of the binary output block and the ternary output block, and 2 by a drive control signal having a timing generator.
  • a drive control signal having a timing generator.
  • the functions of the binary and ternary output blocks for outputting each voltage level provided in advance in an LSI circuit (Large-scale Integrated circuit) for one vertical driver are provided.
  • LSI circuit Large-scale Integrated circuit
  • FIG. 1 is a block diagram showing a schematic configuration of an imaging apparatus using an image sensor driving apparatus according to Embodiment 1 of the present invention.
  • FIG. 2 is a schematic configuration diagram showing an internal structure of the CCD image sensor 2.
  • FIG. 3 is a block diagram illustrating a configuration of a binary / ternary output block of the vertical driver 6 in the imaging apparatus according to the first embodiment of the present invention.
  • FIG. 4 is a block diagram illustrating a configuration of one binary / ternary output block of a vertical driver 60 in the imaging apparatus according to the second embodiment of the present invention.
  • FIG. 5 is a block diagram showing a configuration of a vertical driver 70 and its peripheral devices in the image pickup apparatus according to Embodiment 3 of the present invention.
  • FIG. 6 is a diagram showing a cross-sectional structure of a CCD image sensor 2 having the photodiode 13 and the vertical register 14 shown in FIG.
  • FIG. 7 is a timing chart of vertical drive pulses al, a2, a3 and bl, b2, b3, which are drive signals input to the CCD image sensor 2.
  • FIG. 8 is a timing chart showing the relationship between the input / output voltage waveforms of the binary / ternary output block 71A in the vertical driver 70 shown in FIG.
  • FIG. 9 is a timing chart showing the relationship between input / output voltage waveforms of the binary / ternary output block 71B in the vertical driver 70 shown in FIG.
  • FIG. 10 is a block diagram showing a configuration of a vertical driver 91 and its peripheral devices in the image pickup apparatus according to Embodiment 4 of the present invention.
  • FIG. 11 is a block diagram showing a configuration of a vertical driver 94 and its peripheral devices in the image pickup apparatus according to Embodiment 5 of the present invention.
  • FIG. 12 is a block diagram showing a schematic configuration of an imaging apparatus 100 used in a general imaging apparatus having a CCD image sensor.
  • FIG. 13 is a block diagram showing a schematic internal configuration of a conventional vertical driver 106.
  • FIG. 14 is a block diagram showing internal configurations of a binary output block 200 and a ternary output block 300 in a conventional vertical driver 106.
  • an imaging device using a CCD image sensor will be described as an example with reference to the accompanying drawings.
  • the technical idea of the present invention is not limited to the CCD image sensor, but can be applied to other image sensor driving devices.
  • FIG. 1 is a block diagram illustrating a schematic configuration of an imaging apparatus using the image sensor driving apparatus according to the first embodiment of the present invention.
  • a digital still camera will be described as an example of the image pickup apparatus of the first embodiment.
  • the imaging device 10 includes an optical block 1 having optical devices such as a lens, a diaphragm mechanism, and a shirter mechanism, a CCD image sensor 2 that receives light from the optical block 1 and converts it into an electrical signal, and a CCD image.
  • the AFE (Analog Front_End) 3 that digitizes the electrical signal from the sensor 2, the image processor 4 that receives the digital signal from the AFE 3 and processes the image to output the image signal, and the aperture mechanism and shirter of the optical block 1
  • Optical block controller 5 that controls the mechanism, etc., vertical drive 6 that controls the vertical register of the CCD image sensor 2 and a vertical driver 6 that has a binary / ternary output block, and a synchronization signal from the image processor 4 are input.
  • a timing generator 7 for dynamic control is provided.
  • AFE3 is CDS (Correlated Double Sampling) Gain Control)
  • the image pickup apparatus includes a memory 8 that stores data to be processed by the image processing unit 4, and performs arithmetic processing to control the image processing unit 4, the timing generator 7, and the optical block control unit 5.
  • a CPU (Central Processing Unit) 9 has an image processing unit 4 and outputs image signals and the like via an encoder 11 and a DA converter 12.
  • FIG. 2 is a schematic configuration diagram showing the internal structure of the CCD image sensor 2.
  • the CCD image sensor 2 converts the light coming from the optical block 1 into a signal charge and stores it in the vertical direction (the upper side in FIG. 2).
  • the vertical register 14 for transferring in the downward direction
  • the horizontal register 15 for transferring the signal charge received from the vertical register 14 in the horizontal direction (from right to left in FIG. 2), and the signal charge from the horizontal register 15
  • a charge-voltage conversion circuit 16 for converting the voltage into a voltage.
  • the CCD image sensor 2 is provided with a plurality of three-value drive signal input terminals 17 and two-value drive signal input terminals 18 according to the specifications.
  • the charge-voltage conversion circuit 16 is provided with an output terminal 19.
  • the basic operation of the CCD image sensor 2 is that light incident on the photodiode 13 is converted into signal charge and accumulated, and then read and transferred to the corresponding cell of the vertical register 14. (For example, transfer in the direction of arrow A in FIG. 2) is performed.
  • the signal charge transferred to the vertical register 14 is sequentially transferred vertically to each cell (transfer in the direction of arrow B in FIG. 2).
  • the signal charge transferred vertically from the vertical register 14 is then transferred horizontally to the cells of the horizontal register 15 (transferred in the direction of arrow C in FIG. 2).
  • the signal charge horizontally transferred from the horizontal register 15 is sent to the charge-voltage conversion circuit 16 and converted into a voltage.
  • the high level of the vertical drive pulse which is the drive signal output from the binary / ternary output block of the vertical driver 6, is used.
  • a voltage signal with a level voltage for example + 12V, is used.
  • the middle level voltage of the vertical drive pulse that is the drive signal output from the binary / ternary output block for example 0CV, or Low Level power
  • a voltage signal of -6V for example, is used.
  • the internal structure of the CCD image sensor 2 shown in FIG. 2 is a basic structure, and the structure differs depending on the increase in the number of pixels, the diversification of driving methods, etc.
  • the configuration of the vertical driver 6 is also CC D It depends on the specifications of image sensor 2.
  • FIG. 3 is a block diagram showing the configuration of the binary / ternary output block of the vertical driver 6 in the image pickup apparatus of Embodiment 1 according to the present invention.
  • the vertical driver 6 is provided with a plurality of binary / ternary output blocks shown in FIG. 3 in accordance with the specifications of the CCD image sensor 2.
  • each binary / ternary block of the vertical driver 6 is provided with a first control circuit 20 and a second control circuit 21, and a drive control signal from the timing generator 7 is provided. Is configured to be entered.
  • the binary / ternary output block has a CCD drive capability selection circuit 22 and a high level output driver 25 for forming a high level voltage, a CCD drive capability selection circuit 23 for forming a middle level voltage, and Middle level output driver 26, and the Low-level voltage CCD driving ability selecting circuit 24 and L o w level output driver 27 for forming, is provided.
  • the high-level voltage, middle-level voltage, or low-level voltage formed in the binary / ternary vertical driver 6 is output to the CCD image sensor 2 connected to the output terminal 30, and the vertical register of the CCD image sensor 2 Drive 14 is controlled.
  • the high level voltage is + 12V
  • the mid die level voltage is 0V
  • the low level voltage is 6V.
  • the selection circuit is configured by the CCD drive capability selection circuits 22, 23, and 24 for the high level voltage, the middle level voltage, and the low level voltage.
  • the first control circuit 20 of the binary / ternary output block is provided with a first control terminal 28 and a second control terminal 29 to which a drive control signal from the timing generator 7 is input.
  • the second control circuit 21 is provided with three selection terminals 31, 32 and 33.
  • the control signal generated in the first control circuit 20 includes a CCD drive capability selection circuit (High level voltage) 22 in the selection circuit 50, a CCD drive capability selection circuit (Middle level voltage) 23, and a CCD drive.
  • Capability selection circuit Low level voltage Input to each of 24
  • the binary and ternary output block functions as a binary output block. Whether it functions as a lock is determined by a drive control signal input from the timing generator 7.
  • a drive control signal input from the timing generator 7. When functioning as a binary output block, only the drive control signal input to the first control terminal 28 is used, and when functioning as a ternary output block, the first control terminal 28 and the second control terminal Two types of drive control signals input to 29 are used.
  • each of the CCD drive capability selection circuits 22, 23, 24 is controlled by a selection signal from the second control circuit 21.
  • Three types of drive control signals which are input signals from the outside, are input to the second control circuit 21 via selection terminals 31, 32, and 33, respectively.
  • the second control circuit 21 is connected to each of a CCD drive capability selection circuit (High level voltage) 22, a CCD drive capability selection circuit (Middle level voltage) 23, and a CCD drive capability selection circuit (Low level voltage) 24.
  • a selection signal is output for each.
  • the selection signal from the second control circuit 21 is used to vary the on-resistance of the output transistors in the high level output driver 25, the middle level output driver 26, and the low level output driver 27, as will be described later. It is done.
  • the CCD drive capability selection circuit (High level voltage) 22, the CCD drive capability selection circuit (Middle level voltage) 23, and the CCD drive capability selection circuit (Low level voltage) 24 receive the high level voltage. ! /, High level output driver 25, Middle level output driver 26 to which Middle level voltage is input, and Low level output driver 27 to which Low level voltage is input. As a result, either the high level output driver 25, the middle level output driver 26, or the low level output driver 27 is excited, and the high level voltage (+ 12V), middle level voltage (0V), or low level voltage (one 6V) is output to CCD image sensor 2 via output terminal 30.
  • the high-level output driver 25, the middle-level output driver 26, and the low-level are controlled by the control signal of the first control circuit 20.
  • One of the output drivers 27 is driven, and a high level voltage (+ 12V), a middle level voltage (0V), or a low level voltage (16V) is output.
  • the high level output driver 25 includes a plurality of output transistors 25a, 25b,. Continuation is configured.
  • the middle level output driver 26 has output transistors 26a, 26b, ... connected in parallel
  • the low level output driver 27 has output transistors 27a, 27b, ... connected in parallel. Has been.
  • Each output transistor in the high level output driver 25, the middle level output driver 26, and the low level output driver 27 has an on-resistance.
  • each output driver 25, 26, 27 has multiple output transistors, so by controlling the number of output transistors excited, The on-resistance of each output driver 25, 26, 27 can be varied
  • the output terminal 30 is connected to the CCD image sensor 2, and the CCD connected to the output terminal 30 has a capacitance. For this reason, the rise time and fall time when switching the output level voltage of the binary / ternary output block largely depend on the on-resistance of the output transistor of the binary / ternary output block.
  • the on-resistance of the output transistor is “R” and the capacitance of CCD is “C”
  • the rise time and fall time when switching the output level are determined by the time constant of “RC”.
  • the capacity of the CCD varies depending on the binary output configuration, the ternary output configuration, and the CCD drive method. Therefore, in each of the binary output configuration and the ternary output configuration, an output transistor suitable for the CCD drive method. there is a need force s to set the on-resistance.
  • the on-resistance of the output transistor suitable for the CCD driving method can be set by the selection signal.
  • the binary / ternary output block is changed to the middle level voltage by the drive control signal input to the first control circuit 20.
  • it functions as a binary output block that outputs either low level voltage or as a ternary output block that outputs either high level voltage, middle level voltage, or low level voltage.
  • on-resistances of the output transistors of the output drivers 25, 26, 27 can be set to desired values by the selection signal input to the second control circuit 21.
  • the vertical driver 6 in the imaging device of Embodiment 1 is basically configured such that one output transistor is driven in each output driver 25, 26, 27, and if necessary, A plurality of output transistors are driven by the selection signal.
  • the selection signal may be an input signal external to the device.
  • the AFE 3, the vertical driver 6, and the timing generator 7 are composed of a semiconductor integrated circuit.
  • FIG. 4 is a block diagram showing the configuration of one binary / ternary combined output block of the vertical driver 60 in the image pickup apparatus according to Embodiment 2 of the present invention.
  • the configuration other than the vertical driver 60 is the same as that of the image pickup apparatus of the first embodiment shown in FIG.
  • components having the same functions and configurations as those of the imaging device of the first embodiment are denoted by the same reference numerals, and the description of the first embodiment is applied to the description.
  • the vertical driver 60 in the image pickup apparatus of the second embodiment has the specifications of the CCD image sensor 2. In addition, multiple binary / ternary output blocks are provided. Unlike the vertical driver 6 of the first embodiment, the vertical driver 60 in the second embodiment is not provided with a CCD drive capability selection circuit for a high level voltage, and the control signal is directly input to the high level output driver 36. It is configured to be.
  • the vertical driver 60 according to the second embodiment includes a CCD driving capability selection circuit 34 and a Middle level output driver 37 for forming a mid-level voltage, and a CCD driving capability selection circuit for generating a low-level voltage. 35 and low-level output driver 38 are provided.
  • the high-level voltage, middle-level voltage, or low-level voltage that is the drive signal formed in the vertical driver 60 is output to the CCD image sensor 2 through the output terminal 30 to drive and control the vertical register of the CCD image sensor 2. .
  • the control signal from the first control circuit 20 is a high level output driver 36 to which a high level voltage is connected, and a CCD drive capability selection circuit (middle level voltage). 34) and CCD drive capacity selection circuit (Low level voltage) 35.
  • the binary / ternary combined output block functions as a binary output block or whether it functions as a ternary output block is determined by a drive control signal input from the timing generator 7.
  • a selection signal that is an input signal from the outside of the apparatus is input to the second control circuit 39 via the selection terminal 40.
  • the second control circuit 39 is connected to each of the CCD drive capability selection circuit (Middle level voltage) 34 and the CCD drive capability selection circuit (Low level voltage) 35, and outputs a selection signal to each. .
  • the CCD drive capability selection circuit (Middle level voltage) 34 and the CCD drive capability selection circuit (Low level voltage) 35 are driven and controlled by a selection signal from the second control circuit 39.
  • the selection signal from the second control circuit 39 is used to vary the on-resistance of the output transistors in the middle level output driver 37 and the low level output driver 38.
  • This is a binary output block that combines a binary and ternary output block. This is because when used as a lock, it is necessary to reduce the on-resistance of the output transistor compared to when using it as a ternary output block. Therefore, when a binary / ternary output block is used as a binary output block, when the Middle level voltage is output, the CCD drive capacity selection circuit (Middle level voltage) 34 uses the two outputs in the Middle level output driver 37. Output transistors 37a and 37b are used in parallel.
  • the CCD drive capability selection circuit (low level voltage) 35 uses the two output transistors 38a and 38b in the low level output driver 38 in parallel.
  • the on-resistance CCD of the output transistor in the middle level output driver 37 and the low level output driver 38 is appropriately driven. Reduced to the desired value
  • the imaging apparatus of the second embodiment when the binary / ternary output block is used as the ternary output block, one output transistor 36a of the high level output driver 36 is used, One output transistor 37a of the middle level output driver 37 is used, and one output transistor 38a of the low level output driver 38 is used.
  • the technical means of the vertical driver 60 in the image pickup apparatus of Embodiment 2 is the case where the existing ternary output block is used as a binary output block, and the vertical driver is switched between two types of patterns. It is an effective means that can be used.
  • the image sensor driving device of the present invention is a semiconductor integrated device for driving a vertical register of a CCD (Charge Coupled Device),
  • a high level output dryno, a middle level output driver, and a low level output driver each with a common output.
  • the high-level output driver, the middle-level output driver, and the low-level output driver are output drivers that output a high-level voltage, a middle-level voltage, and a low-level voltage for driving the CCD.
  • a first control circuit for selectively outputting the three levels of the high level output dry type, the middle level output dry type and the low level output driver;
  • the first control circuit causes the output to have a high level voltage, a middle level voltage, and a low level. And a selection circuit for driving the high level output driver, the middle level output driver, and the low level output driver according to the driving capability of the CCD,
  • a second control circuit 2 that outputs a control signal capable of driving any number of the high-level output driver, the middle-level output driver, and the low-level output driver with an external signal; /!
  • the image sensor driving device of the present invention includes a first control circuit, a second control circuit, a high level output dry cell, a middle level output dry cell, a low level output dry cell, and a selection circuit. It has multiple configured binary / ternary output blocks!
  • the high level output dryno, the middle level output dryno, and the low level output driver are N channel or P channel M.
  • the high-level output driver, the middle-level output driver, and the low-level output driver are composed of N-channel or P-channel MOS transistors and are connected to each level voltage and output terminal.
  • the selection circuit is provided in a binary / ternary output block that changes the ability to drive the CCD image sensor.
  • the image sensor driving device of the present invention has the number of input terminals corresponding to the second control circuit force S and the number of switching the ability to drive the CCD image sensor.
  • Embodiment 3 an image pickup apparatus using an image sensor driving apparatus which is a semiconductor integrated device will be described with reference to FIG.
  • FIG. 5 is a block diagram showing the configuration of the vertical driver 70 and its peripheral devices in the image pickup apparatus of Embodiment 3 according to the present invention.
  • the vertical driver 70 is provided with multiple binary / ternary output blocks according to the specifications of the CCD image sensor 2!
  • the configuration other than the vertical driver 70 is the same as that of the image pickup apparatus of the first embodiment shown in FIG.
  • the same reference numerals are given to components having the same functions and configurations as those of the image pickup apparatus of Embodiment 1 described above. The explanation in 1 applies.
  • a drive control signal is input from the timing generator 7 to each of the multiple binary / ternary output blocks 71A, 71B, 71C,. ing.
  • FIG. 5 one configuration of binary ⁇ ternary combined output blocks 71A, 71B, 71C, ⁇ provided in the vertical driver 70 is shown in a block diagram as a representative example.
  • Binary / trinary output block 71 ⁇ is the output selection logic circuit 72 that selects whether the binary / trinary output block 71 A is used as a binary output block, or as a ternary output block. have.
  • the output selection logic circuit 72 receives drive control signals cl, c2, c3, and c4 from the timing generator 7 for driving and controlling the vertical driver 70.
  • the binary / ternary output block 71A consists of a high-level output driver 73, middle-level output driver 74, 2-level dedicated middle-level output driver 75, low-level output driver 76, and 2-level dedicated low-level output driver. 77. Each of the output transistors 73 to 77 is composed of output transistors.
  • the high level output driver 73 is a transistor circuit that outputs a high level voltage (for example, +12 V) to the CCD image sensor 2 in accordance with a control signal from the output selection logic circuit 72.
  • the output transistor of the high level output driver 73 is provided with a Pch MOS transistor.
  • the Middle level output driver 74 is a transistor circuit that outputs a Middle level voltage (for example, 0 V) to the CCD image sensor 2 in accordance with a control signal from the output selection logic circuit 72.
  • the low level output driver 76 is a transistor circuit that outputs a low level voltage (for example, ⁇ 6 V) to the CCD image sensor 2 in accordance with a control signal from the output selection logic circuit 72.
  • the binary level dedicated middle level output driver 75 is excited together with the middle level output driver 74 by the control signal from the output selection logic circuit 72 when the binary / ternary output block 71A functions as a binary output block.
  • the transistor circuit outputs the Middle level voltage to the CCD image sensor 2.
  • the binary low-level output driver 77 is excited together with the low-level output driver 76 by the control signal from the output selection logic circuit 72 when the binary / ternary combined output block 71A functions as a binary output block. This is a transistor circuit that outputs a low level voltage to the CCD image sensor 2.
  • the vertical driver 70 is configured by providing a plurality of output blocks having the same configuration as the binary / ternary combined output block 71A configured as described above.
  • the binary / ternary dual-purpose output block 71A shown in the top row is used for reading transfer from the photodiode 13 to the vertical register 14 and for the vertical register 14 in the CCD image sensor 2. Since it is used for vertical transfer, it operates as a ternary output block.
  • V the binary / ternary output block 71 A shown at the top, outputs a ternary vertical drive pulse al to the photodiode 13 and the vertical register 14.
  • the binary / ternary output block 71B described in the second stage is used for the vertical transfer of the vertical register 14 in the CCD image sensor 2, so that it is binary. Operates as an output block.
  • This binary / ternary output block 71B outputs a binary vertical drive pulse bl to the vertical register 14.
  • the binary / ternary output block 71A, 71B, 71C, ⁇ in the vertical driver 70 is a binary output block or 3 depending on the specifications of the corresponding CCD image sensor 2.
  • a function as a value output block is determined.
  • the ternary vertical drive pulses output by the binary / ternary output blocks 71A, 71B, 71C, ... are shown as al, a2, a3, and the binary vertical drive pulses Are shown as bl, b2, b3.
  • FIG. 6 is a diagram showing a cross-sectional structure of the CCD image sensor 2 having the photodiode 13 and the vertical register 14 shown in FIG.
  • reference numeral 81 is an N-type substrate
  • reference numeral 82 is a P-type well
  • reference numeral 83 is a readout gate
  • reference numeral 84 is a transfer gate
  • reference numeral 85 is a light shielding film.
  • the read gate 83 and the transfer gate 84 are connected to input terminals 86, 87, 88,.
  • the photodiodes are shown as 13A, 13B, and 13C.
  • the ternary vertical drive pulses al, a2, and a3 from the vertical driver 70 are input to the corresponding read gate 83 and transfer gate 84, respectively.
  • the binary vertical drive pulses bl and b2 from the vertical driver 70 are input to the corresponding transfer gate 84.
  • the signal charge accumulated in the photodiode 13A is transferred from the photodiode 13A to the vertical register by the high level voltage applied to the read gate 83 via the input terminal 86.
  • the signal charge is transferred to 14.
  • the transferred signal charge is sequentially transferred along the vertical register 14 in the direction of the horizontal register. signal When the charge is transferred, the transfer is performed by appropriately switching the binary signal of the middle level voltage and the low level voltage at the input terminals 87, 88, 89.
  • FIG. 7 is a timing chart of vertical drive pulses al, a2, a3 and bl, b2, b3 which are drive signals input to the CCD image sensor 2.
  • FIG. 7 shows an example of a timing chart of the vertical drive pulses al, a2, a3 and bl, b2, b3 when the signal charge is transferred in the CCD image sensor 2.
  • the binary / ternary combined output block in the vertical driver 70 (for example, the uppermost binary / ternary combined output block 71A in FIG. 5) is operated as a ternary output block will be described.
  • the binary / ternary output block 71A uses the high-level voltage (+ 12V), middle-level voltage (0V), or low-level voltage (6V) as the tri-level output block of the CCD image sensor 2.
  • the case of outputting to the photodiode 13 and the vertical register 14 will be described.
  • Drive control signals cl 1, c 2, c 3, and c 4 are input from the timing generator 7 to the binary / ternary output block 71 A.
  • the drive control signals cl and c2 are input signals when operating as a three-value output gate.
  • the drive control signal c3 is an input signal when operating as a binary output block.
  • the drive control signal c4 is an input signal for selecting whether the binary / ternary combined output block 71A is used as a ternary output block or whether it is used as a binary output block.
  • the drive control signal c4 is a signal of GND level voltage (0V).
  • the drive control signal c4 is a signal of VDC voltage (for example, + 3.3V).
  • Each drive control signal cl, c2, c3, c4 input from the timing generator 7 is a signal indicating a VDC voltage or a GND level voltage.
  • Binary ⁇ Tri-level output block 71A outputs a high level voltage as a tri-level output block.
  • the 2-level / ternary-value output block 71 A receives the GND level voltage drive control signal cl and the GND level voltage drive control signal c2. Because the drive control signal c3 is an input signal when operating as a binary output block, the VDC voltage or GND level voltage! /, For the binary / ternary output block 71A operating as a ternary output block It is fixed by the signal of any deviation.
  • the drive control signal C4 is a GND level voltage signal to operate as a ternary output block.
  • the binary / ternary output block 71A Operates as a ternary output block and outputs a high level voltage.
  • the output selection logic circuit 72 to which the drive control signals cl, c2, c3, and c4 are input includes a high-level output driver 73, a middle-level output driver 74, and a binary-only middle-level output driver 75.
  • Low level output driver 76 2-level dedicated By applying the voltage shown below to each output transistor of Low level output driver 77, the binary / ternary output block 71A outputs a high level voltage.
  • a low level voltage is applied to the gate of the output transistor of the high level output driver 73 to turn on the output transistor of the high level output driver 73.
  • a low level voltage is applied to the gate of the output transistor of the middle level output driver 74, and the output transistor of the middle level output driver 74 is turned off.
  • a low level voltage is applied to the gate of the output transistor of the low level output driver 76, and the output transistor of the low level output driver 76 is turned off.
  • the low level voltage is applied to the output transistor of the binary dedicated middle level output driver 75 and the gate of the output transistor of the binary dedicated low level output driver 77.
  • Value-only Low-level output driver Turns off each output transistor of 77.
  • the output selection logic circuit 72 includes the high level output driver 73, the middle level output driver 74, the binary level dedicated middle level output driver 75, the low level output driver 76, the binary level dedicated low level output. Apply a desired voltage to the gate of each output transistor in the driver 77, and the binary / ternary output block 71A is a ternary output block.
  • the high level voltage vertical drive pulse al is output.
  • the drive control signal cl of GND level voltage and the drive control signal c2 of VDC voltage are input to the binary / ternary output block 71A.
  • the drive control signal c3 is an input signal when operating as a binary output block
  • the drive control signal C4 is a GND level voltage signal for operation as a ternary output block.
  • the output selection logic circuit 72 to which the drive control signals cl, c2, c3, and c4 are input as described above includes a high level output driver 73, a middle level output driver 74, and a binary-only middle level output driver 75.
  • Low level output driver 76 2-level dedicated By applying the voltage shown below to each output transistor of Low level output driver 77, binary / ternary output block 71A outputs Middle level voltage.
  • a high level voltage is applied to the gate of the output transistor of the high level output driver 73 to turn off the output transistor of the high level output driver 73.
  • a high level voltage is applied to the gate of the output transistor of the middle level output driver 74, and the output transistor of the middle level output driver 74 is turned on.
  • the low level voltage is applied to the gate of the output transistor of the low level output driver 76, and the output transistor of the low level output driver is turned off.
  • a low level voltage is applied to the output transistor of the binary dedicated middle level output driver 75 and the gate of the output transistor of the binary dedicated low level output driver 77. Each output transistor of the dedicated low-level output driver 77 is turned off.
  • the output selection logic circuit 72 includes the high level output driver 73, the middle level output driver 74, the binary level dedicated middle level output driver 75, the low level output driver 76, the binary level dedicated low level output.
  • a desired voltage is applied to the gate of each output transistor in the driver 77, and the binary / ternary output block 71A outputs the vertical drive pulse al of the Middle level voltage as a ternary output block.
  • the VDC voltage drive control signal cl and the VDC voltage drive control signal c2 are input to the binary / ternary block 71A. Since the drive control signal c3 is an input signal when operating as a binary output block, the VDC voltage or GND level voltage! /, For the binary / ternary output block 71A operating as a ternary output block It is fixed by the signal of any deviation.
  • the drive control signal C4 is a GND level voltage signal for operation as a ternary output block.
  • the output selection logic circuit 72 to which the drive control signals cl, c2, c3, and c4 are input as described above includes a high-level output driver 73, a middle-level output driver 74, and a binary-only middle-level output driver 75.
  • Low level output driver 76 2-level dedicated By applying the voltage shown below to each output transistor of Low level output driver 77, the binary / ternary output block 71A outputs a low level voltage.
  • a high level voltage is applied to the gate of the output transistor of the high level output driver 73 to turn off the output transistor of the high level output driver 73.
  • a low level voltage is applied to the gate of the output transistor of the middle level output driver 74, and the output transistor of the middle level output driver 74 is turned off.
  • a high level voltage is applied to the gate of the output transistor of the low level output driver 76, and the output transistor of the low level output driver 76 is turned on.
  • binary level dedicated middle level output driver 75 and binary level dedicated driver Low level voltage is applied to each gate of the output transistor of the low level output driver 77 for the binary, and the output transistors of the binary level dedicated middle level output driver 75 and the binary level dedicated low level output driver 77 are turned off.
  • the output selection logic circuit 72 includes the high level output driver 73, the middle level output driver 74, the binary level dedicated middle level output driver 75, the low level output driver 76, the binary level dedicated low level output.
  • a desired voltage is applied to the gate of each output transistor in the driver 77, and the binary / ternary output block 71A outputs a low-level voltage vertical drive pulse al as a ternary output block.
  • FIG. 8 is a timing chart showing the relationship between the input / output voltage waveforms of the binary / ternary output block 71A in the vertical driver 70 shown in FIG. Figure 8 shows the case where the drive control signal c4 of GND level voltage is input to the binary / ternary output block 71A and it functions as a ternary output block.
  • (A) in Fig. 8 is the drive control signal cl input to the binary / ternary output block 71A
  • (b) is the drive control signal c2
  • (c) is the binary / ternary output block.
  • These are the ternary vertical drive pulses al, a2, and a3, which are the drive signals output from block 71A.
  • the binary / ternary combined output block 71A of the vertical driver 70 is configured so that the input drive control signal c4 is set to the GND level voltage. Performs the same operation as a ternary output block that outputs one of three types of voltage, Middle level voltage or Low level voltage.
  • the binary / ternary output block 71A when the binary / ternary output block 71A operates as a ternary output block, when the drive control signals cl and c2 are both VDC voltages, The drive pulses al, a2, and a3 are low level voltages.
  • the drive control signal cl is a GND level voltage and the drive control signal c2 is a VDC voltage
  • the vertical drive pulses al, a2, and a3 that are output signals are Middle level voltages.
  • the vertical drive pulses al, a2, and a3 that are output signals are at the high level voltage.
  • desired drive control signals cl, c2, c3, c4 are input to the binary / ternary combined output block 71A.
  • the binary / ternary output block outputs a low-level voltage, mid-level voltage, or high / low voltage to the CCD image sensor 2 as a tri-level output block. I'll do it with power.
  • the binary / ternary output block in the vertical driver 70 (for example, the second stage binary / ternary output block 71B in FIG. 5) is operated as a binary output block is described below. To do. In the following operation, explanation is given for the case where the binary / ternary output block 71B outputs the middle level voltage (0V) or low level voltage (6V) to the vertical register 14 of the CCD image sensor 2 as a binary output block. To do. It should be noted that the binary / ternary combined output block 71B has the same configuration as the binary / ternary combined output block 71A shown in FIG. 5, and will be described using the reference numerals shown in FIG.
  • the drive control signal cl of the VDC voltage or the GND level voltage is applied to the binary / ternary output block 71B of the vertical driver 70 from the timing generator 7 in the same manner as the other binary / ternary output block 71B. , c2, c3, c4.
  • the drive control signals cl and c2 input to 71B are input signals when operating as a ternary output block, so they operate as a binary output block.
  • it is fixed by either VDC voltage or GND level voltage signal.
  • the drive control signal c3 of the GND level voltage is input to the binary / ternary output block 71B.
  • the drive control signal C4 is a VDC voltage signal to operate as a binary output block.
  • the binary / trinary output block 71B that receives the drive control signals cl, c2, c3, and c4 as described above.
  • the output selection logic circuit 72 of the 71B consists of a high level output driver 73 and a middle level output driver. 74, 2-level dedicated Middle level output driver 75, Low-level output driver 76, 2-level dedicated Low-level output driver 77 When applied, the binary / ternary output block 71B outputs the Middle level voltage.
  • a high level voltage is applied to the gate of the output transistor of the high level output driver 73 to turn off the output transistor of the high level output driver 73.
  • a high level voltage is applied to the gate of the output transistor of the middle level output driver 74, and the output transistor of the middle level output driver 74 is turned on.
  • a low level voltage is applied to the gate of the output transistor of the low level output driver 76, and the output transistor of the low level output driver 76 is turned off.
  • a high-level voltage is applied to the gate of the output transistor of the binary-only middle-level output driver 75, and the output transistor of the binary-only middle-level output driver 75 is turned on.
  • Low-level voltage is applied to the gate of the output transistor of the 2-level dedicated low-level output driver 77, and the output of the 2-level dedicated low-level output driver 77
  • the output selection logic circuit 72 has the High level output driver 73, Middle level output driver 74, 2-level dedicated Middle level output driver 75, Low level output driver 76, 2-level dedicated Low level output.
  • a desired voltage is applied to the gate of each output transistor in the driver 77, and the binary / ternary output block 71B outputs a vertical drive pulse bl of the Middle level voltage as a binary output block. That is, when the binary / ternary output block 71B outputs a Middle level voltage as a binary output block, the Middle level output driver 74 and the binary-only Middle level output driver 75 are activated to output the Middle level voltage output. The on-resistance of the output transistor at the time is reduced.
  • the drive control signals cl and c2 are input signals when operating as a ternary output block.
  • Binary / trinary output block 71B that operates is fixed by either the VDC voltage or GND level voltage!
  • the drive control signal c3 of the VDC voltage is input to the binary / ternary output block 71B.
  • the drive control signal C4 is a VDC voltage signal to operate as a binary output block.
  • the output selection logic circuit 72 of the binary / ternary output block 71B to which the drive control signals cl, c2, c3, c4 are input consists of a high level output driver 73 and a middle level output driver. 74, 2-level dedicated Middle level output driver 75, Low-level output driver 76, 2-level dedicated Low-level output driver 77 Outputs a low level voltage.
  • a high level voltage is applied to the gate of the output transistor of the high level output driver 73, and the output transistor of the high level output driver 73 is turned off.
  • a low level voltage is applied to the gate of the output transistor of the middle level output driver 74, and the output transistor of the middle level output driver 74 is turned off.
  • a high level voltage is applied to the gate of the output transistor of the low level output driver 76, turning on the output transistor of the low level output driver.
  • a low level voltage is applied to the gate of the output transistor of the binary dedicated middle level output driver 75, and the output transistor of the binary dedicated middle level output driver 75 is turned off.
  • a high-level voltage is applied to the gate of the output transistor of the 2-level dedicated low-level output driver 77, and the output transistor of the 2-level dedicated low-level output driver 77
  • the output selection logic circuit 72 includes the high level output driver 73, the middle level output driver 74, the binary level dedicated middle level output driver 75, the low level output driver 76, the binary level dedicated low level output.
  • a desired voltage is applied to the gate of each output transistor in the driver 77, and the binary / ternary output block 71B outputs a vertical drive pulse M having a low level voltage as a binary output block.
  • the binary / ternary output block 7 1B outputs a low level voltage as a binary output block
  • the low level output driver 76 and the binary dedicated low level output driver 77 are activated to output the low level voltage.
  • the on-resistance of the output transistor at the time is reduced.
  • the vertical driver 70 in the image pickup apparatus of Embodiment 3 when the binary / ternary output cover 71B is operated as a binary output block, M is output when the Middle level voltage is output.
  • the output transistor in the middle level output driver 75 and the middle level output driver 75 are both excited, and the low level output driver 76 and the output transistor in the binary low level output driver 77 are both excited when outputting the low level voltage.
  • the output transistor of the binary dedicated middle level output driver or the output transistor of the binary dedicated low level output driver is turned on. And the number of transistors that output low level voltage will increase.
  • the on-resistance of the output transistor when outputting the Middle level voltage and the Low level voltage can be reduced, and a value suitable for the on-resistance required when operating as a binary output block is realized. can do.
  • FIG. 9 is a timing chart showing the relationship between the input / output voltage waveforms of the binary / ternary output block 71B in the vertical driver 70 shown in FIG. Fig. 9 shows the case where the VDC voltage drive control signal c4 is input to the binary / ternary output block 71B and functions as a binary output block.
  • (A) in Fig. 9 is the drive control signal c3 input to the binary / ternary output block 71B
  • (b) is the drive signal output from the binary / ternary output block 71B.
  • the binary / ternary output block 71B of the vertical driver 70 in Example 3 has two types, Middle level voltage and Low level voltage, when the input drive control signal c4 is set to VDC voltage. Performs the same operation as a binary output block that outputs one of the voltages
  • Example 4 In the binary driver / ternary output block 71B of the vertical driver 70 in Example 3, when operating as a binary output block, the binary level dedicated middle level output driver 75 and the binary level low level output driver 77 are activated. Therefore, the rising waveform and falling waveform of the vertical drive pulse are adjusted, and the drive capability of each output driver 75, 77 is set to have an on-resistance suitable for binary operation.
  • Example 4
  • Example 4 of the present invention an image pickup apparatus using an image sensor driving device which is a semiconductor integrated device will be described with reference to FIG.
  • FIG. 10 is a block diagram showing the configurations of the vertical driver 91 and its peripheral devices in the image pickup apparatus according to Embodiment 4 of the present invention.
  • the vertical driver 91 is provided with a plurality of binary / ternary output blocks 93A, 93B, 93C,... According to the specifications of the CCD image sensor 2.
  • the configuration other than the vertical driver 91 is the same as that of the image pickup apparatus of the first embodiment shown in FIG.
  • components having the same functions and configurations as those of the imaging apparatus of the first embodiment are denoted by the same reference numerals, and the description of the first embodiment is applied to the description.
  • the drive control signals cl, c2, c3 for each of the multiple binary / ternary output blocks 93A, 93B, 93C,. Is entered.
  • the vertical driver 91 according to the fourth embodiment is provided with a binary / ternary selection block 92 having a storage device in addition to a plurality of binary / ternary output blocks 93A, 93B, 93C,. .
  • a selection signal si is inputted from the outside of the apparatus.
  • the selection signal si is a setting signal that sets the force to operate the corresponding binary / ternary output block as a binary output block and whether to operate as a ternary output block.
  • the drive control signals cl, c2, c3 have the same functions as the drive control signals cl, c2, c3 described in the third embodiment (see FIGS. 8 and 9).
  • Two-value / ternary-use output block 93A, 93B, 93C, etc. are high level output dry type, middle level output dry type, binary level dedicated middle level output as in Example 3 above. It is equipped with a dry type, low level output dry type, and a binary low level output driver.
  • the binary ⁇ ternary selection block 92 is equipped with a storage device, and each of the binary ⁇ ternary combined output blocks 93A, 93B, 93C, ⁇ It is configured to use force S to set the force that operates as either an output block of a ternary output block or a binary output block!
  • Embodiment 5 an image pickup apparatus using an image sensor driving device which is a semiconductor integrated device will be described with reference to FIG.
  • FIG. 11 is a block diagram showing the configurations of the vertical driver 94 and its peripheral devices in the image pickup apparatus according to Embodiment 5 of the present invention.
  • the vertical driver 94 is provided with a plurality of binary / ternary output blocks 96A, 96B,... According to the specifications of the CCD image sensor 2.
  • the configuration other than the vertical driver 94 is the same as that of the image pickup apparatus of Embodiment 1 shown in FIG.
  • the same reference numerals are given to components having the same functions and configurations as those of the imaging device of the first embodiment, and the description in the first embodiment is applied to the description.
  • drive control signals cl, c2, and c3 are input from the timing generator 7 to each of the multiple binary / ternary output blocks 96A, 96B,.
  • a binary / ternary selection block 95 having a storage device is provided in addition to a plurality of binary / ternary output blocks 96A, 96B,.
  • the binary / ternary selection block 95 is configured to receive a selection signal s2 from outside the device.
  • the selection signal s2 is a setting signal that sets whether to operate the corresponding binary / ternary output block as a binary output block and whether to operate as a ternary output block. This is a setting signal that sets an appropriate on-resistance at each output level of the ternary output block.
  • the drive control signals cl, c2, c3 have the same functions as the drive control signals cl, c2, c3 described in the third embodiment (see FIGS. 8 and 9).
  • the binary / ternary output block 96A, 96B, ... has an output selection logic circuit 72, a high-level output driver 73, a middle-level output driver 74, and a low-level output block.
  • Output driver 76 is a high-level output driver 97 for capacity adjustment and a middle-level output driver for capacity adjustment.
  • 98 and low level output driver 99 for capacity adjustment.
  • FIG. 11 only the binary / ternary combined output block 96A has been described, but the other binary / ternary combined output block has the same structure.
  • the drive control signals cl, c2, and c3 are input from the timing generator 7 to the output selection logic circuit 72, and the selection signal from the binary / ternary selection block 95 is selected. Is entered.
  • the output selection logic circuit 72 to which the drive control signals cl, c2, c3 and the selection signal are inputted can output a high level output for capacity adjustment at each output level so that the CCD image sensor 2 can be appropriately driven at each output level. It is configured to excite the output transistor in driver 97, middle level output driver 98 for capability adjustment, or low level output driver 99 for capability adjustment. That is, the output selection logic circuit 72 adjusts the on-resistance of the output transistor of each output driver according to the corresponding CCD based on the selection signal s2 input from the outside.
  • the on-resistance of the output transistor in each output driver can be finely adjusted by the selection signal from the binary / ternary selection block 95.
  • a fully programmable vertical driver can be configured
  • a plurality of binary / ternary output blocks are provided in the vertical driver, This is possible by connecting each output terminal of the ternary output block to the readout gate or transfer gate of the CCD image sensor and inputting a control signal to each binary / ternary output block.
  • the binary / ternary combined output block can be arbitrarily set to a ternary output block or 2 according to the specifications of various CCD image sensors. It can be used as a value output block.
  • the readout gate position from the photodiode is changed in the structure of the CCD image sensor, and the binary output and ternary output of the binary / ternary output block are performed. Even when they are switched, the power to switch between the ternary output and binary output of the binary / ternary output block flexibly by the power of the timing generator and other signals is possible.
  • the CCD connected to the output terminal of the vertical driver which is the image sensor driving device of the present invention, can be equivalently replaced with a capacitor, the rise time and fall time when the output level voltage of the vertical driver is switched.
  • the CCD image can be obtained by configuring the binary / ternary output block as described in the previous embodiments.
  • the on-resistance of the output transistor suitable for the sensor driving method can be set, and a programmable vertical driver can be configured.
  • the present invention is effective as a wide variety of image sensor driving devices because the image sensor driving device can be configured with one semiconductor integrated circuit and the on-resistance of the output transistor can be adjusted.

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Description

明 細 書
イメージセンサ駆動装置
技術分野
[0001] 本発明はイメージセンサを駆動するためのイメージセンサ駆動装置に関し、特にィ メージセンサにおける垂直レジスタを駆動するイメージセンサ駆動装置に関する。 背景技術
[0002] 図 12は CCDイメージセンサを有する一般的な撮像装置、例えばデジタルスチルカ メラ等に用いられている撮像装置 100の概略構成を示すブロック図である。図 12に 示すように、この撮像装置 100には、レンズ、絞り機構及びシャツタ機構等の光学機 器を有する光学ブロック 101、光学ブロック 101からの光を受け取り電気信号に変換 する CCDイメージセンサ 102、 CCDイメージセンサ 102からの電気信号をデジタノレ 化する AFE (Analog Front-End) 103、 AFE103からのデジタル信号が入力されて画 像信号を出力する画像処理部 104、光学ブロック 101の絞り機構やシャツタ機構等を 制御する光学ブロック制御部 105、 CCDイメージセンサ 102の垂直レジスタを駆動 制御する垂直ドライバ 106、画像処理部 104からの同期信号等が入力されて CCDィ メージセンサ 102と AFE103と光学ブロック制御部 105と垂直ドライバ 106に駆動制 御信号を出力するタイミングジェネレータ 107が設けられている。ここで、 AFE103は CD¾(Correlated Double Sampling) AGC、 utomatic Gain Control) ADC(Analog Digital Converter)を有して構成されている。
[0003] CCDイメージセンサ 102は光学ブロック 101からの光を電荷に変換するフォトダイ オード、及び変換された電荷を AFE103に転送するための垂直レジスタと水平レジ スタとを備えている。 CCDイメージセンサ 102の垂直レジスタと水平レジスタを駆動す るためには、垂直駆動パルスと水平駆動パルスの各駆動信号を形成する必要がある 。 CCDイメージセンサ 102の水平レジスタを駆動するための駆動信号はタイミングジ エネレータ 107から直接入力される。垂直レジスタを駆動する垂直駆動ノ ルスは、水 平駆動ノ ルスに比べて、高電圧が必要であるため、垂直駆動ノ ルスを生成するため の垂直ドライバ 106が設けられている。垂直駆動ノ ルスの電圧としては、フォトダイォ ードに蓄積された電荷を垂直レジスタに転送するための Highレベル電圧（例えば、 + 12V)、垂直レジスタに転送された電荷を、垂直レジスタ内を順次転送してから水平 レジスタに転送するための Middleレベル電圧（例えば、 0V)及び Lowレベル電圧（例 えば、—6V)の 3種類の電圧が必要である。垂直ドライバ 106は、タイミングジエネレ ータ 107からの駆動制御信号を、 CCDイメージセンサ 102の垂直レジスタを駆動す るための垂直駆動パルスに変換する。一方、水平駆動パルス（例えば、電圧が + 3. 3V)は、タイミングジェネレータ 107において形成された駆動制御信号が用いられ、 CCDイメージセンサ 102に直接入力される。
[0004] 図 13は従来の垂直ドライバ 106の概略内部構成を示すブロック図である。図 13に 示すように、垂直ドライバ 106には、 2値出力ブロック 200と 3値出力ブロック 300の 2 種類の出力ブロックを備えている。 2値出力ブロック 200と 3値出力ブロック 300は、 C CDイメージセンサ 102の仕様、例えば、画素数、駆動方式等に応じて必要数備えら れている。各 2値出力ブロック 200には、タイミングジェネレータ 107からの駆動制御 信号である 1つの 2値入力信号が入力され、 CCDイメージセンサ 102へ出力される 1 つの 2値駆動信号を形成する。 3値出力ブロック 300にはタイミングジェネレータ 107 力、らの駆動制御信号である 2つの 2値入力信号が入力され、 CCDイメージセンサ 10 2へ出力される 1つの 3値駆動信号を形成する。
[0005] 図 14は従来の垂直ドライバ 106における 2値出力ブロック 200と 3値出力ブロック 3 00のそれぞれの内部構成を示すブロック図である。 2値出力ブロック 200はタイミング ジェネレータ 107からの駆動制御信号を所望の Middleレベル電圧（例えば、 0V)又 は Lowレベル電圧（例えば、—6V)に変換して CCDイメージセンサ 102の垂直レジス タに 2値駆動信号として出力する。 3値出力ブロック 300はタイミングジェネレータ 107 力、らの駆動制御信号を Highレベル電圧（例えば、 + 12V)、 Middleレベル電圧（例え ば、 0V)又は Lowレベル電圧（例えば、—6V)に変換して CCDイメージセンサ 102の 垂直レジスタに 3値駆動信号として出力する。
[0006] タイミングジェネレータ 107からの駆動制御信号である、 2値出力ブロック 200への 2 値入力信号は、制御回路 201に入力される。制御回路 201から出力された制御信号 は、 Lowレベル電圧を出力する Lowレベル出力ドライバ 202、及び Middleレベル電圧 を出力する Middleレベル出力ドライバ 203に出力される。 Lowレベル出力ドライバ 20 2又は Middleレベル出力ドライバ 203のいずれかの出力ドライバが励起されて、 Low レベル電圧又は Middleレベル電圧のいずれかの電圧が 2値駆動信号として該当する CCDに出力される。
[0007] また、 3値出力ブロック 300には、第 1の 3値入力信号と第 2の 3値入力信号の 2種 類の駆動制御信号が入力される。第 1の 3値入力信号と第 2の 3値入力信号は制御 回路 301に入力される。制御回路 301からの制御信号は、 Lowレベル電圧を出力す る Lowレベル出力ドライノ 302、 Middleレベル電圧を出力する Middleレベル出力ドラ イノ 303、及び Highレベル電圧を出力する Highレベル出力ドライバ 304に出力され、 いずれかの出力ドライバ 302, 303, 304を励起させる。その結果、 3値出力ブロック 300は所望の出力レベルの 3値駆動信号を該当する CCDに出力する。
[0008] 2値出力ブロック 200と 3値出力ブロック 300のそれぞれが備えて!/、る Lowレベル出 力ドライノく 202, 302、 Middleレベル出力ドライバ 203, 303、及び 3値出力ブロック 3 00が備えている Highレベル出力ドライバ 304の各出力ドライバにおける出カトランジ スタは CCDの駆動能力に合わせてオン抵抗が予め設定されている。
[0009] 上記のように、従来の撮像装置 100の垂直ドライバ 106には複数の 2値出力ブロッ ク 200と複数の 3値出力ブロック 300のそれぞれが別回路にて構成されて!/、た。 2値 出力ブロック 200と 3値出力ブロック 300は、共に出力レベルが切り替わるとき、出力ト ランジスタのオン抵抗と CCDイメージセンサ 102の負荷容量の影響により、駆動信号 における立ち上がり波形、及び立ち下がり波形が急峻ではなく緩やかになっている。
CCDイメージセンサ 102の負荷容量は画素数等によりその容量値が大きく変わるた め、垂直ドライバ 106は CCDイメージセンサ 102の負荷容量に合わせた最適なオン 抵抗を持つように各出力ドライバの出力トランジスタの素子サイズ (オン抵抗）を決定 しなければならなかった。
[0010] 従来にお!/、て、撮像装置を設計する場合、そのイメージセンサのチャンネル数や駆 動方式に対応するよう垂直ドライバを個別に開発し製造していた。したがって、ィメー ジセンサの仕様に合った垂直ドライバをその都度設計する必要があり、開発工数、製 造コストが増大していた。 特許文献 1 :特開昭 60— 019315号公報
発明の開示
発明が解決しょうとする課題
[0011] 前述のように、従来の撮像装置の構成においては、垂直ドライバが 2値出力ブロッ クと 3値出力ブロックとをそれぞれ複数設けた構成であるため、各イメージセンサに対 応した垂直ドライバを個々に開発する必要があり、開発工数、製造コストの増大が大 きな問題となっていた。
[0012] 本発明の目的は、前述の従来における問題を解決するものであり、 2値出力ブロッ クと 3値出力ブロックの両方の機能を備えた出力ブロックを複数設けて、様々な仕様 のイメージセンサに対応することができるイメージセンサ駆動装置を提供することであ 課題を解決するための手段
[0013] 本発明のイメージセンサ駆動装置は、前述の目的を達成するために、 2値出カブ口 ックと 3値出力ブロックの両方の機能を備えた 2値 · 3値兼用出力ブロックが設けられ ている。本発明によれば、 2値 · 3値兼用出力ブロックをイメージセンサの駆動方式に 合わせて複数用意することにより、様々な仕様のイメージセンサに対応する駆動装置 を構築することが可能となる。本発明のイメージセンサ駆動装置においては、垂直ド ライバの出力トランジスタのオン抵抗の値を選択制御信号により可変とすることができ るため、出力トランジスタに低オン抵抗の切り替え手段を備える必要がなぐ汎用性の 高!/、垂直ドライバを提供することができる。
[0014] 本発明のイメージセンサ駆動装置においては、 2値出力ブロックと 3値出力ブロック の両方の機能を兼ね備えた 2値 · 3値兼用出力ブロックが複数設けられており、タイミ ングジェネレータからの駆動制御信号により、 2値出力ブロック又は 3値出力ブロック の機能を任意に選択することができる。
[0015] 本発明のイメージセンサ駆動装置においては、 2値 · 3値兼用出力ブロックを複数用 意しておけばイメージセンサに合わせて、制御回路からの駆動制御信号により、 2値 • 3値兼用出力ブロックを任意に 3値出力ブロック又は 2値出力ブロックとして設定でき 、各種の CCDイメージセンサを駆動することが可能となる。 [0016] 本発明のイメージセンサ用駆動装置において、 2値 · 3値兼用出力ブロックは、複数 の出力レベル電圧を出力する出力段トランジスタを複数備えており、駆動制御信号 により各出力レベルの電圧を出力段トランジスタから選択出力することができる。
[0017] また、本発明のイメージセンサ用駆動装置においては、複数の出力レベル電圧を 出力する出力トランジスタのオン抵抗を、出力端子に接続される素子に合わせて変 更するために、出力選択ロジック回路において出力トランジスタを制御するよう構成さ れている。本発明においては、 2値 · 3値兼用出力ブロックを複数用意することにより、 イメージセンサのチャンネル数に合わせて、 2値出力と 3値出力のチャンネル数を任 意に設定するこができる。
[0018] 本発明の第 1の観点のイメージセンサ用駆動装置は、イメージセンサを駆動するた めに 2値又は 3値の電圧レベルの信号を出力することが可能な 2値 · 3値兼用出カブ ロックを複数有するイメージセンサ駆動装置であって、
前記 2値 · 3値兼用出力ブロックは、
第 1の電圧レベルの信号を出力する第 1の電圧レベル出力ドライバ、
第 2の電圧レベルの信号を出力する第 2の電圧レベル出力ドライバ、及び 第 3の電圧レベルの信号を出力する第 3の電圧レベル出力ドライバ、を有し、 前記 2値 · 3値兼用出力ブロックは、入力された駆動制御信号に応じて前記第 2の 電圧レベル又は前記第 3の電圧レベルのいずれかの信号を出力する 2値出力動作 を行うか、若しくは前記第 1の電圧レベル、前記第 2の電圧レベル又は前記第 3の電 圧レベルのレ、ずれかの信号を出力する 3値出力動作を行うよう構成されて!/、る。
[0019] 本発明の第 2の観点のイメージセンサ用駆動装置は、第 1の観点の前記第 1の電圧 レベル出力ドライバ、前記第 2の電圧レベル出力ドライバ及び前記第 3の電圧レベル 出力ドライバのそれぞれが複数の出力トランジスタを有して構成され、前記第 1の電 圧レベル出力ドライバ、前記第 2の電圧レベル出力ドライバ及び前記第 3の電圧レべ ル出力ドライバの各出力トランジスタが、入力された駆動制御信号により所定数だけ 起動するよう構成されて!/、る。
[0020] 本発明の第 3の観点のイメージセンサ用駆動装置は、第 1の観点の前記第 2の電圧 レベル出力ドライバ及び前記第 3の電圧レベル出力ドライバのそれぞれが複数の出 カトランジスタを有して構成され、前記 2値 · 3値兼用出力ブロックが 2値出力動作を 行うとき、前記第 2の電圧レベル出力ドライバ及び前記第 3の電圧レベル出力ドライ バは複数の出力ドライバが起動するよう構成されている。
[0021] 本発明の第 4の観点のイメージセンサ用駆動装置は、第 1の観点の前記第 2の電圧 レベル出力ドライバが 2値専用第 2の電圧レベル出力ドライバを有し、
前記第 3の電圧レベル出力ドライバが 2値専用第 3の電圧レベル出力ドライバを有 し、
前記 2値 · 3値兼用出力ブロックが 2値出力動作を行うときのみ、前記第 2の電圧レ ベル出力ドライバと共に前記 2値専用第 2の電圧レベル出力ドライバが起動し、若しく は前記第 3の電圧レベル出力ドライバと共に前記 2値専用第 3の電圧レベル出力ドラ ィバが起動するよう構成されてレ、る。
[0022] 本発明の第 5の観点のイメージセンサ用駆動装置は、第 1の観点の装置外部から の選択信号により、前記前記 2値 · 3値兼用出力ブロックが 2値出力動作を行うか、 3 値出力動作を行うかが設定されるよう構成されている。
[0023] 本発明の第 6の観点のイメージセンサ用駆動装置は、第 5の観点の前記 2値 · 3値 兼用出力ブロックが記憶手段を有し、前記 2値 · 3値兼用出力ブロックが 2値出力動 作を行うか、 3値出力動作を行うかを示す前記選択信号の情報を記憶するよう構成さ れている。
[0024] 本発明の第 7の観点のイメージセンサ用駆動装置は、第 1の観点の前記第 1の電圧 レベル出力ドライバが能力調整第 1の電圧レベル出力ドライバを有し、
前記第 2の電圧レベル出力ドライバが能力調整第 2の電圧レベル出力ドライバを有 し、
前記第 3の電圧レベル出力ドライバが能力調整第 3の電圧レベル出力ドライバを有 し、
装置外部からの駆動制御信号により前記イメージセンサの駆動能力に応じて前記 能力調整第 1の電圧レベル出力ドライバ、前記能力調整第 2の電圧レベル出力ドライ ノ 、及び前記能力調整第 3の電圧レベル出力ドライバが起動するよう構成され、 装置外部からの選択信号により、前記 2値 · 3値兼用出力ブロックが 2値出力動作を 行うか、 3値出力動作を行うかが設定されるよう構成されて!/、る。
[0025] 本発明の第 8の観点のイメージセンサ用駆動装置は、第 7の観点の前記 2値 · 3値 兼用出力ブロックが記憶手段を有し、前記 2値 · 3値兼用出力ブロックが 2値出力動 作を行うか、 3値出力動作を行うかを示す前記選択信号の情報を記憶するよう構成さ れている。
[0026] 本発明の第 9の観点のイメージセンサ用駆動装置は、第 1の観点の前記第 1の電圧 レベルが Highレベル電圧であり、前記第 2の電圧レベルが Middleレベル電圧であり、 そして前記第 3の電圧レベル力 owレベル電圧であり、第 1の電圧レベル〉第 2の電 圧レベル〉第 3の電圧レベルの関係を有して、前記第 1の電圧レベル、前記第 2の電 圧レベル及び前記第 3の電圧レベルは CCDイメージセンサの垂直レジスタの駆動に 用いられている。
[0027] 本発明の第 10の観点のイメージセンサ用駆動装置は、第 1の観点の前記第 1の電 圧レベル出力ドライバ、前記第 2の電圧レベル出力ドライバ及び前記第 3の電圧レべ ル出力ドライバは、 Nチャネル、若しくは Pチャネルの MOSトランジスタで構成された 請求項 1に記載のイメージセンサ駆動装置。
発明の効果
[0028] 本発明のイメージセンサ駆動装置は、 2値出力ブロックと 3値出力ブロックの両方の 機能を兼ね備えた 2値 · 3値兼用出力ブロックを複数設けて、タイミングジェネレータ 力もの駆動制御信号により 2値出力と 3値出力とを切り替え、且つ出力トランジスタを 制御することにより、出力トランジスタのオン抵抗を調整し、各出力レベルに対応する 素子に合わせて出力ブロックの特性を最適化することが可能になる。この結果、本発 明によれば、各種のイメージセンサに対応した垂直ドライバを個々に開発する必要が なくなり、開発工数、製造コストを大幅に抑制することができる。従って、本発明のィメ ージセンサ駆動装置においては、 1つの垂直ドライバ用の LSI回路（Large-scale Inte grated circuit)に予め備わっている各電圧レベルを出力する 2値と 3値の出力ブロック の機能を切り替えることにより、イメージセンサの駆動方式の違いにより別途 LSIを設 計する必要がなくなり、開発工数、製造コストを低減することが可能となる。
図面の簡単な説明 [0029] [図 1]本発明に係る実施例 1のイメージセンサ駆動装置を用いた撮像装置の概略構 成を示すブロック図である。
[図 2]CCDイメージセンサ 2の内部構造を示す概略構成図である。
[図 3]本発明に係る実施例 1の撮像装置における垂直ドライバ 6の 2値 · 3値兼用出力 ブロックの構成を示すブロック図である。
[図 4]本発明に係る実施例 2の撮像装置における垂直ドライバ 60の 1つの 2値 · 3値兼 用出力ブロックの構成を示すブロック図である。
[図 5]本発明に係る実施例 3の撮像装置における垂直ドライバ 70及びその周辺装置 の構成を示すブロック図である。
[図 6]図 5に示したフォトダイオード 13と垂直レジスタ 14を有する CCDイメージセンサ 2の断面構造を示す図である。
[図 7]CCDイメージセンサ 2に入力される駆動信号である垂直駆動パルス al , a2, a3 及び bl , b2, b3のタイミングチャートである。
[図 8]図 5に示した垂直ドライバ 70における 2値 · 3値兼用出力ブロック 71Aの入出力 電圧波形の関係を示すタイミングチャートである。
[図 9]図 5に示した垂直ドライバ 70における 2値 · 3値兼用出力ブロック 71Bの入出力 電圧波形の関係を示すタイミングチャートである。
[図 10]本発明に係る実施例 4の撮像装置における垂直ドライバ 91及びその周辺装 置の構成を示すブロック図である。
[図 11]本発明に係る実施例 5の撮像装置における垂直ドライバ 94及びその周辺装 置の構成を示すブロック図である。
[図 12]CCDイメージセンサを有する一般的な撮像装置に用いられている撮像装置 1 00の概略構成を示すブロック図である。
[図 13]従来の垂直ドライバ 106の概略内部構成を示すブロック図である。
[図 14]従来の垂直ドライバ 106における 2値出力ブロック 200と 3値出力ブロック 300 のそれぞれの内部構成を示すブロック図である。
符号の説明
[0030] 1 光学ブロック 2 CCDイメージセンサ
3 AFE
4 画像処理部
5 光学ブロック制御部
6 垂直ドライバ
7 タイミングジェネレータ
20 第 1の制御回路
21 第 2の制御回路
22, 23, 24 CCD駆動能力選択回路
25 Highレベル出力ドライバ
26 Middleレベル出力ドライバ
27 Lowレベル出力ドライバ
発明を実施するための最良の形態
[0031] 以下、本発明のイメージセンサ駆動装置の好適な実施例として、 CCDイメージセン サを用いた撮像装置を例に挙げて添付の図面を参照しつつ説明する。なお、本発明 の技術的思想は CCDイメージセンサに限定するものではなぐ他のイメージセンサの 駆動装置に適用することができる。
実施例 1
[0032] 図 1は、本発明に係る実施例 1のイメージセンサ駆動装置を用いた撮像装置の概 略構成を示すブロック図である。実施例 1の撮像装置としては、デジタルスチルカメラ を例に説明する。図 1に示すように、撮像装置 10には、レンズ、絞り機構及びシャツタ 機構等の光学機器を有する光学ブロック 1、光学ブロック 1からの光を受け取り電気 信号に変換する CCDイメージセンサ 2、 CCDイメージセンサ 2からの電気信号をデジ タル化する AFE (Analog Front_End)3、 AFE3からのデジタル信号が入力されて画 像処理して画像信号を出力する画像処理部 4、光学ブロック 1の絞り機構やシャツタ 機構等を制御する光学ブロック制御部 5、 CCDイメージセンサ 2の垂直レジスタを駆 動制御する 2値 · 3値兼用出力ブロックを有する垂直ドライバ 6、及び画像処理部 4か らの同期信号等が入力されて CCDイメージセンサ 2と AFE3と垂直ドライバ 6とを駆 動制御するタイミングジェネレータ 7が設けられている。ここで、 AFE3は CDS(Correl ated Double Sampling)
Figure imgf000012_0001
Gain Control) ADC Analog Digital し onve rter)を有して構成されている。また、実施例 1の撮像装置には、画像処理部 4で処理 するデータを記憶するメモリ 8と、演算処理を行い画像処理部 4とタイミングジエネレー タ 7と光学ブロック制御部 5を制御する CPU (中央処理装置） 9を有し、画像処理部 4 力もの画像信号等はエンコーダ 11及び DAコンバータ 12を介して出力される。
[0033] 図 2は CCDイメージセンサ 2の内部構造を示す概略構成図である。図 2において、 CCDイメージセンサ 2は、光学ブロック 1から入ってきた光を信号電荷に変換し蓄積 するためのフォトダイオード 13、フォトダイオード 13に蓄積された信号電荷を垂直方 向（図 2において上から下方向）に転送するための垂直レジスタ 14、垂直レジスタ 14 から受け取った信号電荷を水平方向（図 2における右から左方向）に転送する水平レ ジスタ 15、及び水平レジスタ 15から信号電荷を受け取り、電圧に変換するための電 荷-電圧変換回路 16を有している。 CCDイメージセンサ 2には、その仕様に応じて複 数の 3値駆動信号用入力端子 17と 2値駆動信号用入力端子 18が設けられている。 また、電荷 電圧変換回路 16には出力端子 19が設けられている。
[0034] 図 2に示すように、 CCDイメージセンサ 2の基本動作は、フォトダイオード 13におい て入ってきた光が信号電荷に変換され蓄積された後、対応する垂直レジスタ 14のセ ルに読み出し転送（例えば、図 2において矢印 A方向への転送）が行われる。垂直レ ジスタ 14に転送された信号電荷は、各セルを順次垂直転送（図 2において矢印 B方 向への転送）される。垂直レジスタ 14を垂直転送した信号電荷は、次に、水平レジス タ 15の各セルを順次水平転送（図 2にお!/、て矢印 C方向への転送）されて!/、く。水平 レジスタ 15を水平転送した信号電荷は、電荷 電圧変換回路 16に送られ電圧に変 換される。
[0035] フォトダイオード 13から垂直レジスタ 14への読み出し転送（A)を行うためには、垂 直ドライバ 6の 2値 · 3値兼用出力ブロックから出力される駆動信号である垂直駆動パ ルスの Highレベル電圧、例えば + 12V、の電圧信号が用いられる。垂直レジスタ 14 にお!/、て垂直転送（B)を行うためには、 2値 · 3値兼用出力ブロックから出力される駆 動信号である垂直駆動パルスの Middleレベル電圧、例えば 0CV、又は Lowレベル電 圧、例えば—6V、の電圧信号が用いられる。
[0036] 図 2に示した CCDイメージセンサ 2の内部構造は、基本構造であり、画素の高画素 化、駆動方式の多様化等によりその構造が異なっており、垂直ドライバ 6の構成も CC Dイメージセンサ 2の仕様に応じて異なるものである。
[0037] 図 3は本発明に係る実施例 1の撮像装置における垂直ドライバ 6の 2値 · 3値兼用出 カブロックの構成を示すブロック図である。垂直ドライバ 6には、 CCDイメージセンサ 2の仕様に合わせて、図 3に示した 2値 · 3値兼用出力ブロックが複数設けられている 。図 3に示すように、垂直ドライバ 6の各 2値 · 3値兼用ブロックには、第 1の制御回路 2 0及び第 2の制御回路 21が設けられており、タイミングジェネレータ 7からの駆動制御 信号が入力されるよう構成されている。また、 2値 · 3値兼用出力ブロックには、 Highレ ベル電圧を形成するための CCD駆動能力選択回路 22と Highレベル出力ドライバ 25 、 Middleレベル電圧を形成するための CCD駆動能力選択回路 23と Middleレベル出 力ドライバ 26、及び Lowレベル電圧を形成するための CCD駆動能力選択回路 24と L owレベル出力ドライバ 27、が設けられている。 2値 · 3値兼用垂直ドライバ 6において 形成された、 Highレベル電圧、 Middleレベル電圧又は Lowレベル電圧は、出力端子 30に接続された CCDイメージセンサ 2に出力され、 CCDイメージセンサ 2の垂直レ ジスタ 14を駆動制御する。実施例 1において、 Highレベル電圧は + 12Vであり、 Mid dieレベル電圧は 0Vであり、 Lowレベル電圧は 6Vである。実施例 1において、 High レベル電圧、 Middleレベル電圧及び Lowレベル電圧のための CCD駆動能力選択回 路 22, 23, 24により選択回路が構成されている。
[0038] 2値 · 3値兼用出力ブロックの第 1の制御回路 20にはタイミングジェネレータ 7からの 駆動制御信号が入力される第 1の制御端子 28と第 2の制御端子 29が設けられてい る。第 2の制御回路 21には 3つの選択端子 31 , 32, 33が設けられている。
[0039] 第 1の制御回路 20において形成された制御信号は、選択回路 50における CCD駆 動能力選択回路（Highレベル電圧） 22、 CCD駆動能力選択回路（Middleレベル電 圧） 23、及び CCD駆動能力選択回路（Lowレベル電圧） 24のそれぞれに入力される
〇
[0040] なお、 2値 · 3値兼用出力ブロックが 2値出力ブロックとして機能する力、、 3値出カブ ロックとして機能するかは、タイミングジェネレータ 7から入力される駆動制御信号によ り決定される。 2値出力ブロックとして機能する場合には第 1の制御端子 28に入力さ れる駆動制御信号のみが用いられ、 3値出力ブロックとして機能する場合には第 1の 制御端子 28と第 2の制御端子 29に入力される 2種類の駆動制御信号が用いられる。
[0041] さらに、各 CCD駆動能力選択回路 22, 23, 24は、第 2の制御回路 21からの選択 信号により制御されている。第 2の制御回路 21には、外部からの入力信号である 3種 類の駆動制御信号が選択端子 31 , 32, 33のそれぞれを介して入力される。第 2の 制御回路 21は、 CCD駆動能力選択回路 (Highレベル電圧） 22、 CCD駆動能力選 択回路（Middleレベル電圧） 23、及び CCD駆動能力選択回路（Lowレベル電圧） 24 のそれぞれに接続されており、それぞれに対して選択信号を出力する。
[0042] 第 2の制御回路 21からの選択信号は、後述するように、 Highレベル出力ドライバ 25 、 Middleレベル出力ドライバ 26及び Lowレベル出力ドライバ 27における出力トランジ スタのオン抵抗を可変するために用いられる。
[0043] CCD駆動能力選択回路（Highレベル電圧） 22、 CCD駆動能力選択回路（Middle レベル電圧） 23、及び CCD駆動能力選択回路（Lowレベル電圧） 24からの信号は、 Highレベル電圧が入力されて!/、る Highレベル出力ドライバ 25、 Middleレベル電圧が 入力されている Middleレベル出力ドライバ 26、 Lowレベル電圧が入力されている Low レベル出力ドライバ 27にそれぞれ入力される。その結果、 Highレベル出力ドライバ 2 5、 Middleレベル出力ドライバ 26、又は Lowレベル出力ドライバ 27のいずれかが励起 され、 Highレベル電圧（+ 12V)、 Middleレベル電圧（0V)、又は Lowレベル電圧（一 6V)の!/、ずれかの電圧が出力端子 30を介して CCDイメージセンサ 2に出力される。
[0044] 上記のように、実施例 1の撮像装置における垂直ドライバ 6においては、第 1の制御 回路 20力、らの制御信号により、 Highレベル出力ドライバ 25、 Middleレベル出力ドライ ノ 26、 Lowレベル出力ドライバ 27のいずれかが駆動され、 Highレベル電圧（+ 12V) 、 Middleレベル電圧（0V)、又は Lowレベル電圧（一 6V)のいずれかの電圧が出力さ れる。
[0045] 実施例 1の撮像装置における垂直ドライバ 6の各 2値 · 3値兼用出力ブロックにおい て、 Highレベル出力ドライバ 25は複数の出力トランジスタ 25a, 25b、 · · ·が並列に接 続されて構成されている。同様に、 Middleレベル出力ドライバ 26は出力トランジスタ 2 6a, 26b、 . · ·が並列に接続されており、 Lowレベル出力ドライバ 27は出カトランジス タ 27a, 27b、 · · ·が並列に接続されて構成されている。
[0046] Highレベル出力ドライバ 25、 Middleレベル出力ドライバ 26、 Lowレベル出力ドライ ノ 27における各出力トランジスタはオン抵抗を有している。垂直ドライバ 6における 2 値 · 3値兼用出力ブロックにおいては、各出力ドライバ 25, 26, 27に複数の出力トラ ンジスタが備えられているため、出力トランジスタの励起する個数を制御することによ り、各出力ドライバ 25, 26, 27の出力トランジスタのオン抵抗を可変することができる
[0047] 出力端子 30は CCDイメージセンサ 2に接続されており、出力端子 30に接続されて いる CCDは容量を有している。このため、 2値 · 3値兼用出力ブロックの出力レベル電 圧の切り替え時の立ち上がり時間、立ち下り時間は、 2値 · 3値兼用出力ブロックの出 カトランジスタのオン抵抗に大きく依存する。出力トランジスタのオン抵抗を「R」、 CC Dの容量を「C」とすると、出力レベル切り替え時の立ち上がり時間及び立ち下がり時 間は「RC」の時定数で決まる。 CCDの容量は、 2値出力構成、 3値出力構成、及び C CDの駆動方式により異なるため、 2値出力構成及び 3値出力構成のそれぞれの場 合において、 CCDの駆動方式に適した出力トランジスタのオン抵抗を設定する必要 力 sある。
[0048] 例えば、 Highレベル出力ドライバ 25から Highレベル電圧を出力端子 30に出力する 場合、出力トランジスタを 1つだけ使用した際の出力トランジスタのオン抵抗では CC Dを駆動できない場合がある。この場合には、第 2の制御回路 21からの選択信号に より Highレベル出力ドライバ 25の出力トランジスタを複数同期して駆動するよう設定 にすることにより、対応する CCDを駆動することが可能となる。即ち、実施例 1の構成 においては、選択信号により Highレベル出力ドライバ 25の出力トランジスタのサイズ を増加して、所望のオン抵抗を設定することが可能となる。
同様に、 Middleレベル出力ドライバ 26及び Lowレベル出力ドライバ 27においても、 複数の出力トランジスタが設けられているため、選択信号により CCDの駆動方式に 適した出力トランジスタのオン抵抗を設定することができる。 [0049] 以上のように、実施例 1の撮像装置における垂直ドライバ 6においては、第 1の制御 回路 20に入力された駆動制御信号により、 2値 · 3値兼用出力ブロックが Middleレべ ル電圧又は Lowレベル電圧のいずれかの電圧を出力する 2値出力ブロックとして機 能し、若しくは Highレベル電圧、 Middleレベル電圧又は Lowレベル電圧のいずれか の電圧を出力する 3値出力ブロックとして機能する。そして、第 2の制御回路 21に入 力された選択信号により、各出力ドライバ 25, 26, 27の出力トランジスタのオン抵抗 を所望の値に設定することができる。
[0050] なお、実施例 1の撮像装置における垂直ドライバ 6においては、基本的には、各出 力ドライバ 25, 26, 27において 1つの出力トランジスタが駆動される構成であり、必 要があれば選択信号により複数の出力トランジスタが駆動されるよう構成されている。
[0051] 以上のように、図 3に示した実施例 1における垂直ドライバ 6の各 2値 · 3値兼用出力 ブロックにおいては、第 1の制御回路 20からの制御信号、及び第 2の制御回路 21か らの選択信号により、出力レベル及び CCD駆動能力を選択することができる。従って 、実施例 1の撮像装置における垂直ドライバ 6においては、タイミングジェネレータ 7か らの駆動制御信号と選択信号により 2値 · 3値兼用出力ブロックの機能を切り替えられ るプログラマブルな垂直ドライバを構成することが可能となる。選択信号は装置外部 力もの入力信号としてもよい。
なお、実施例 1において、 AFE3,垂直ドライバ 6,タイミングジェネレータ 7は半導 体集積回路で構成されてレ、る。
実施例 2
[0052] 以下、本発明に係る実施例 2として、半導体集積装置であるイメージセンサ駆動装 置を用いた撮像装置につ!/、て図 4を用いて説明する。
図 4は本発明に係る実施例 2の撮像装置における垂直ドライバ 60の 1つの 2値 · 3値 兼用出力ブロックの構成を示すブロック図である。実施例 2の撮像装置において、垂 直ドライバ 60以外の構成は、図 1に示した実施例 1の撮像装置と同じである。実施例 2において、前述の実施例 1の撮像装置の構成要素と同じ、機能、構成を有するもの には同じ符号を付し、その説明は実施例 1における説明を適用する。
[0053] 実施例 2の撮像装置における垂直ドライバ 60には、 CCDイメージセンサ 2の仕様に 合わせて複数の 2値 · 3値兼用出力ブロックが設けられている。実施例 2における垂直 ドライバ 60は、実施例 1の垂直ドライバ 6と異なり、 Highレベル電圧のための CCD駆 動能力選択回路が設けられておらず、制御信号が Highレベル出力ドライバ 36に直 接入力されるよう構成されている。なお、実施例 2における垂直ドライバ 60には、 Midd leレベル電圧を形成するための CCD駆動能力選択回路 34と Middleレベル出力ドラ ィバ 37、及び Lowレベル電圧を形成するための CCD駆動能力選択回路 35と Lowレ ベル出力ドライバ 38、が設けられている。垂直ドライバ 60において形成された、駆動 信号である Highレベル電圧、 Middleレベル電圧又は Lowレベル電圧は、出力端子 30 を介して CCDイメージセンサ 2に出力され、 CCDイメージセンサ 2の垂直レジスタを 駆動制御する。
[0054] 実施例 2の撮像装置における垂直ドライバ 60において、第 1の制御回路 20からの 制御信号は Highレベル電圧が接続されている Highレベル出力ドライバ 36と、 CCD 駆動能力選択回路（Middleレベル電圧） 34と、 CCD駆動能力選択回路（Lowレベル 電圧） 35に入力される。
[0055] なお、 2値 · 3値兼用出力ブロックが 2値出力ブロックとして機能する力、、 3値出カブ ロックとして機能するかは、タイミングジェネレータ 7から入力される駆動制御信号によ り決定される。 2値出力ブロックとして機能する場合には第 1の制御端子 28に入力さ れる駆動制御信号のみが用いられ、 3値出力ブロックとして機能する場合には第 1の 制御端子 28と第 2の制御端子 29に入力される 2種類の駆動制御信号が用いられる。
[0056] 第 2の制御回路 39には、装置外部からの入力信号である選択信号が選択端子 40 を介して入力される。第 2の制御回路 39は、 CCD駆動能力選択回路 (Middleレベル 電圧） 34、及び CCD駆動能力選択回路（Lowレベル電圧） 35のそれぞれに接続さ れており、それぞれに対して選択信号を出力する。 CCD駆動能力選択回路 (Middle レベル電圧） 34と CCD駆動能力選択回路（Lowレベル電圧） 35は、第 2の制御回路 39からの選択信号により駆動制御される。
[0057] 第 2の制御回路 39からの選択信号は、実施例 1において説明したように、 Middleレ ベル出力ドライバ 37及び Lowレベル出力ドライバ 38における出力トランジスタのオン 抵抗を可変するために用いられる。これは、 2値 · 3値兼用出力ブロックを 2値出カブ ロックとして使用する場合には、 3値出力ブロックとして使用した場合に比べて出力ト ランジスタのオン抵抗を小さくする必要があるためである。従って、 2値 · 3値兼用出力 ブロックを 2値出力ブロックとして使用する場合、 Middleレベル電圧を出力するときに は CCD駆動能力選択回路（Middleレベル電圧） 34により Middleレベル出力ドライバ 3 7における 2つの出力トランジスタ 37a, 37bが並列に用いられる。そして、 Lowレベル 電圧を出力するときには、 CCD駆動能力選択回路（Lowレベル電圧） 35により Lowレ ベル出力ドライバ 38における 2つの出力トランジスタ 38a, 38bが並列に用いられる。 このように構成された実施例 2の撮像装置においては、 2値出力ブロックとして使用す る場合には、 Middleレベル出力ドライバ 37及び Lowレベル出力ドライバ 38における 出力トランジスタのオン抵抗力 CCDを適切に駆動できるよう所望の値に低減される
[0058] なお、実施例 2の撮像装置においては、 2値 · 3値兼用出力ブロックを 3値出カブ口 ックとして使用する場合、 Highレベル出力ドライバ 36の 1つの出力トランジスタ 36aが 用いられ、 Middleレベル出力ドライバ 37の 1つの出力トランジスタ 37aが用いられ、及 び Lowレベル出力ドライバ 38の 1つの出力トランジスタ 38aが用いられる。
[0059] 実施例 2の撮像装置における垂直ドライバ 60の技術的手段は、既存の 3値出カブ ロックを 2値出力ブロックとして使用する場合、及び垂直ドライバを 2種類のパターン で切り替える構成とする場合に用いることができる有効な手段である。
[0060] 上記のように、本発明のイメージセンサ駆動装置は、 CCD (Charge Coupled Device )の垂直レジスタを駆動するための半導体集積装置であって、
CCDを接続して!/、る出力を共通に接続した Highレベル出力ドライノ 、 Middleレべ ル出力ドライバ、及び Lowレベル出力ドライバをそれぞれ複数個備え、
前記 Highレベル出力ドライノく、前記 Middleレベル出力ドライノく、前記 Lowレベル出 力ドライバは、 CCDを駆動するための Highレベル電圧、 Middleレベル電圧、 Lowレべ ル電圧を出力する出力ドライバであり、
前記 Highレベル出力ドライノく、前記 Middleレベル出力ドライノく、前記 Lowレベル出 力ドライバの 3種類のレベルを選択出力するための第 1の制御回路を備え、
前記第 1の制御回路により、出力に Highレベル電圧、 Middleレベル電圧、 Lowレべ ル電圧の 3値を出力でき、 CCDの駆動能力に応じて前記 Highレベル出力ドライバ、 前記 Middleレベル出力ドライノ 、前記 Lowレベル出力ドライバを駆動する選択回路を 備え、
前記選択回路を外部からの信号で前記 Highレベル出力ドライバ、前記 Middleレべ ル出力ドライバ、前記 Lowレベル出力ドライバを任意の数駆動することのできる制御 信号を出力する第 2の制御回路 2を備えて!/、る。
[0061] また、本発明のイメージセンサ駆動装置は、第 1の制御回路、第 2の制御回路、 Hig hレベル出力ドライノく、 Middleレベル出力ドライノく、 Lowレベル出力ドライノく、及び選 択回路で構成された 2値 · 3値兼用出力ブロックを複数個備えて!/、る。
[0062] また、本発明のイメージセンサ駆動装置において、 Highレベル出力ドライノ 、 Middl eレベル出力ドライノく、 Lowレベル出力ドライバは、 Nチャネル、若しくは Pチャネル M
OSトランジスタで構成されて!/、る。
[0063] 本発明のイメージセンサ駆動装置は、 Highレベル出力ドライノ 、 Middleレベル出力 ドライバ、 Lowレベル出力ドライバは Nチャネル若しくは Pチャネル MOSトランジスタ で構成され、各レベル電圧及び出力端子に接続されている。
[0064] 本発明のイメージセンサ駆動装置は、選択回路が、 CCDイメージセンサを駆動す る能力を変更する 2値 · 3値兼用出力ブロックに備わって!/、る。
[0065] 本発明のイメージセンサ駆動装置は、第 2の制御回路力 S、 CCDイメージセンサを駆 動する能力を切り替える数に応じた入力端子数を有している。
実施例 3
[0066] 以下、本発明に係る実施例 3として、半導体集積装置であるイメージセンサ駆動装 置を用いた撮像装置につ!/、て図 5を用いて説明する。
図 5は本発明に係る実施例 3の撮像装置における垂直ドライバ 70及びその周辺装 置の構成を示すブロック図である。図 5に示すように、垂直ドライバ 70には CCDィメ ージセンサ 2の仕様に合わせて 2値 · 3値兼用出力ブロックが複数設けられて!/、る。実 施例 3の撮像装置において、垂直ドライバ 70以外の構成は、図 1に示した実施例 1の 撮像装置と同じである。実施例 3の撮像装置において、前述の実施例 1の撮像装置 の構成要素と同じ、機能、構成を有するものには同じ符号を付し、その説明は実施例 1における説明を適用する。
[0067] 図 5に示すように、タイミングジェネレータ 7からは垂直ドライバ 70の複数の 2値 · 3値 兼用出力ブロック 71A, 71B, 71C, · · ·のそれぞれに対して駆動制御信号が入力さ れている。図 5において、垂直ドライバ 70に複数設けられている 2値 · 3値兼用出カブ ロック 71A, 71B, 71C, · · ·の 1つの構成を代表例としてブロック図で示している。 2 値 · 3値兼用出力ブロック 71 Αは、当該 2値 · 3値兼用出力ブロック 71 Aを 2値出カブ ロックとして用いる力、、 3値出力ブロックとして用いるかを選択する出力選択ロジック回 路 72を有している。出力選択ロジック回路 72には、垂直ドライバ 70を駆動制御する ためのタイミングジェネレータ 7からの駆動制御信号 cl , c2, c3, c4が入力される。ま た、 2値 · 3値兼用出力ブロック 71Aは、 Highレベル出力ドライバ 73、 Middleレベル出 力ドライバ 74、 2値専用 Middleレベル出力ドライバ 75、 Lowレベル出力ドライバ 76、 及び 2値専用 Lowレベル出力ドライバ 77を具備している。なお、上記の各出力ドライ ノ 73〜77は出力トランジスタで構成されている。
[0068] Highレベル出力ドライバ 73は、出力選択ロジック回路 72からの制御信号により High レベル電圧（例えば、 + 12V)を CCDイメージセンサ 2に出力するトランジスタ回路で ある。 Highレベル出力ドライバ 73の出力トランジスタには Pchの MOSトランジスタが 設けられている。 Middleレベル出力ドライバ 74は、出力選択ロジック回路 72からの制 御信号により Middleレベル電圧（例えば、 0V)を CCDイメージセンサ 2に出力するトラ ンジスタ回路である。 Lowレベル出力ドライバ 76は、出力選択ロジック回路 72からの 制御信号により Lowレベル電圧（例えば、—6V)を CCDイメージセンサ 2に出力する トランジスタ回路である。
[0069] 2値専用 Middleレベル出力ドライバ 75は、当該 2値 · 3値兼用出力ブロック 71Aが 2 値出力ブロックとして機能する場合、出力選択ロジック回路 72からの制御信号により Middleレベル出力ドライバ 74とともに励起されて、 Middleレベル電圧を CCDイメージ センサ 2に出力するトランジスタ回路である。 2値専用 Lowレベル出力ドライバ 77は、 当該 2値 · 3値兼用出力ブロック 71Aが 2値出力ブロックとして機能する場合、出力選 択ロジック回路 72からの制御信号により Lowレベル出力ドライバ 76とともに励起され て、 Lowレベル電圧を CCDイメージセンサ 2に出力するトランジスタ回路である。 [0070] 上記のように構成された 2値 · 3値兼用出力ブロック 71Aと同じ構成の出力ブロック が複数設けられて垂直ドライバ 70が構成されている。図 5に示す垂直ドライバ 70に おいて、最上段に記載されている 2値 · 3値兼用出力ブロック 71Aは、 CCDイメージ センサ 2におけるフォトダイオード 13から垂直レジスタ 14への読み出し転送及び垂直 レジスタ 14の垂直転送に用いられるため、 3値出力ブロックとして動作する。図 5にお V、ては、最上段に記載されてレ、る 2値 · 3値兼用出力ブロック 71 Aが 3値の垂直駆動 パルス alをフォトダイオード 13と垂直レジスタ 14に出力している。
[0071] 図 5の垂直ドライバ 70において、 2段目に記載されている 2値 · 3値兼用出力ブロッ ク 71Bは、 CCDイメージセンサ 2における垂直レジスタ 14の垂直転送に用いられるた め、 2値出力ブロックとして動作する。この 2値 · 3値兼用出力ブロック 71Bは 2値の垂 直駆動パルス blを垂直レジスタ 14に出力している。
[0072] 上記のように、垂直ドライバ 70における 2値 · 3値兼用出力ブロック 71A, 71B, 71 C, · · ·は、対応する CCDイメージセンサ 2の仕様に応じて、 2値出力ブロック又は 3 値出力ブロックとしての機能が決定される。なお、図 5においては、 2値 · 3値兼用出 カブロック 71A, 71B, 71C, · · ·が出力する 3値の垂直駆動パルスを al , a2, a3とし て示し、 2値の垂直駆動パルスを bl , b2, b3として示す。
[0073] 図 6は図 5に示したフォトダイオード 13と垂直レジスタ 14を有する CCDイメージセン サ 2の断面構造を示す図である。図 6において、符号 81は N型基板、符号 82は P型 ゥエル、符号 83は読み出しゲート、符号 84は転送ゲート、符号 85は遮光膜を示して いる。読み出しゲート 83及び転送ゲート 84は、それぞれ入力端子 86, 87, 88, · · · に接続されている。また、図 6においては、フォトダイオードを 13A, 13B, 13Cとして 示している。垂直ドライバ 70からの 3値の垂直駆動パルス al , a2, a3は対応する読 み出しゲート 83と転送ゲート 84に入力される。垂直ドライバ 70からの 2値の垂直駆動 パルス bl , b2は対応する転送ゲート 84に入力される。
[0074] 図 6に示す CCDイメージセンサ 2において、フォトダイオード 13Aに蓄積された信 号電荷は、入力端子 86を介して読み出しゲート 83に印加された Highレベル電圧に より、フォトダイオード 13Aから垂直レジスタ 14に信号電荷が転送される。転送された 信号電荷は、垂直レジスタ 14に沿って水平レジスタの方向に順次転送される。信号 電荷が転送されるときは、入力端子 87, 88, 89 · · ·において Middleレベル電圧と Low レベル電圧の 2値の信号を適宜切り替えて転送が行われる。
[0075] 図 7は CCDイメージセンサ 2に入力される駆動信号である垂直駆動パルス al , a2, a3及び bl , b2, b3のタイミングチャートである。図 7は CCDイメージセンサ 2におい て信号電荷の転送を行う場合の垂直駆動パルス al , a2, a3及び bl , b2, b3のタイミ ングチャートの 1例を示している。
[0076] 次に、上記のように構成された実施例 3の撮像装置における垂直ドライバ 70の動作 について説明する。
[0077] [3値出力ブロックとしての動作]
まず、垂直ドライバ 70における 2値 · 3値兼用出力ブロック（例えば、図 5における最 上段の 2値 · 3値兼用出力ブロック 71A)を 3値出力ブロックとして動作させる場合に ついて説明する。下記の動作においては、 2値 · 3値兼用出力ブロック 71Aが 3値出 カブロックとして Highレベル電圧（+ 12V)、 Middleレベル電圧（0V)又は Lowレベル 電圧（一 6V)を CCDイメージセンサ 2のフォトダイオード 13と垂直レジスタ 14に出力 する場合につ!/、て説明する。
[0078] タイミングジェネレータ 7から 2値 · 3値兼用出力ブロック 71Aには駆動制御信号 cl , c2, c3, c4が入力されるよう構成されている。駆動制御信号 cl , c2は、 3値出カブ口 ックとして動作する場合の入力信号である。駆動制御信号 c3は、 2値出力ブロックと して動作する場合の入力信号である。駆動制御信号 c4は、当該 2値 · 3値兼用出力 ブロック 71Aを 3値出力ブロックとして用いる力、、 2値出力ブロックとして用いるかを選 択する入力信号である。当該 2値 · 3値兼用出力ブロック 71Aを 3値出力ブロックとし て使用する場合、一例として駆動制御信号 c4は GNDレベル電圧（0V)の信号となる 。また、 2値 · 3値兼用出力ブロック 71Bを 2値出力ブロックとして使用する場合、駆動 制御信号 c4は VDC電圧（例えば、 + 3· 3V)の信号となる。
なお、タイミングジェネレータ 7から入力される各駆動制御信号 cl , c2, c3, c4は、 VDC電圧、若しくは GNDレベル電圧を示す信号である。
[0079] [3値出力ブロックにおける Highレベル電圧出力]
2値 · 3値兼用出力ブロック 71Aが 3値出力ブロックとして Highレベル電圧を出力さ せる場合の動作を説明する。 Highレベル電圧を出力させる場合、 2値 · 3値兼用出力 ブロック 71 Aに GNDレベル電圧の駆動制御信号 clと GNDレベル電圧の駆動制御 信号 c2が入力される。駆動制御信号 c3は 2値出力ブロックとして動作するときの入力 信号であるため、 3値出力ブロックとして動作する 2値 · 3値兼用出力ブロック 71Aに 対しては VDC電圧又は GNDレベル電圧の!/、ずれかの信号で固定される。駆動制 御信号 C4は、 3値出力ブロックとして動作させるために GNDレベル電圧の信号であ
[0080] 2値 · 3値兼用出力ブロック 71Aに対して、上記の駆動制御信号 cl , c2, c3, c4が 出力選択ロジック回路 72に入力されることにより、 2値 · 3値兼用出力ブロック 71Aは 3値出力ブロックとして動作し、 Highレベル電圧を出力する。
[0081] 上記のように駆動制御信号 cl , c2, c3, c4が入力された出力選択ロジック回路 72 は、 Highレベル出力ドライバ 73、 Middleレベル出力ドライバ 74、 2値専用 Middleレべ ル出力ドライバ 75、 Lowレベル出力ドライバ 76、 2値専用 Lowレベル出力ドライバ 77 の各出力トランジスタに対して下記に示す電圧を印加することにより、 2値 · 3値兼用 出力ブロック 71Aは Highレベル電圧を出力する。
[0082] Highレベル出力ドライバ 73の出力トランジスタのゲートには Lowレベル電圧が印加 され、 Highレベル出力ドライバ 73の出力トランジスタをオンさせる。 Middleレベル出力 ドライバ 74の出力トランジスタのゲートには Lowレベル電圧が印加され、 Middleレベル 出力ドライバ 74の出力トランジスタをオフさせる。 Lowレベル出力ドライバ 76の出力ト ランジスタのゲートには Lowレベル電圧が印加され、 Lowレベル出力ドライバ 76の出 カトランジスタをオフさせる。また、 2値専用 Middleレベル出力ドライバ 75の出カトラン ジスタ、及び 2値専用 Lowレベル出力ドライバ 77の出力トランジスタの各ゲートには Lo wレベル電圧が印加され、 2値専用 Middleレベル出力ドライバ 75及び 2値専用 Lowレ ベル出力ドライバ 77のそれぞれの出力トランジスタをオフさせる。
[0083] 上記のように、出力選択ロジック回路 72が、 Highレベル出力ドライバ 73、 Middleレ ベル出力ドライバ 74、 2値専用 Middleレベル出力ドライバ 75、 Lowレベル出力ドライ バ 76、 2値専用 Lowレベル出力ドライバ 77における各出力トランジスタのゲートに対 して所望の電圧を印加して、 2値 · 3値兼用出力ブロック 71Aは 3値出力ブロックとし て Highレベル電圧の垂直駆動パルス alを出力する。
[0084] [3値出力ブロックにおける Middleレベル電圧出力]
次に、 2値 · 3値兼用出力ブロック 71Aが 3値出力ブロックとして Middleレベル電圧を 出力させる場合の動作を説明する。
2値 · 3値兼用出力ブロック 71Aにおいて、 Middleレベル電圧を出力させる場合、 2 値 · 3値兼用出力ブロック 71Aに GNDレベル電圧の駆動制御信号 clと、 VDC電圧 の駆動制御信号 c2が入力される。駆動制御信号 c3は 2値出力ブロックとして動作す るときの入力信号であるため、 3値出力ブロックとして動作する 2値 · 3値兼用出カブ口 ック 71Aに対しては VDC電圧又は GNDレベル電圧のいずれかの信号で固定される 。駆動制御信号 C4は、 3値出力ブロックとして動作させるために GNDレベル電圧の 信号である。
[0085] 2値 · 3値兼用出力ブロック 71Aに対して、上記の駆動制御信号 cl , c2, c3, c4が 出力選択ロジック回路 72に入力されることにより、 2値 · 3値兼用出力ブロック 71Aは 3値出力ブロックとして動作し、 Middleレベル電圧を出力する。
[0086] 上記のように駆動制御信号 cl , c2, c3, c4が入力された出力選択ロジック回路 72 は、 Highレベル出力ドライバ 73、 Middleレベル出力ドライバ 74、 2値専用 Middleレべ ル出力ドライバ 75、 Lowレベル出力ドライバ 76、 2値専用 Lowレベル出力ドライバ 77 の各出力トランジスタに対して下記に示す電圧を印加することにより、 2値 · 3値兼用 出力ブロック 71Aは Middleレベル電圧を出力する。
[0087] Highレベル出力ドライバ 73の出力トランジスタのゲートには Highレベル電圧が印加 され、 Highレベル出力ドライバ 73の出力トランジスタをオフさせる。 Middleレベル出力 ドライバ 74の出力トランジスタのゲートには Highレベル電圧が印加され、 Middleレべ ル出力ドライバ 74の出力トランジスタをオンさせる。 Lowレベル出力ドライバ 76の出力 トランジスタのゲートには Lowレベル電圧が印加され、 Lowレベル出力ドライバの出力 トランジスタをオフさせる。また、 2値専用 Middleレベル出力ドライバ 75の出カトランジ スタ、及び 2値専用 Lowレベル出力ドライバ 77の出力トランジスタの各ゲートには Low レベル電圧が印加され、 2値専用 Middleレベル出力ドライバ 75及び 2値専用 Lowレべ ル出力ドライバ 77のそれぞれの出力トランジスタをオフさせる。 [0088] 上記のように、出力選択ロジック回路 72が、 Highレベル出力ドライバ 73、 Middleレ ベル出力ドライバ 74、 2値専用 Middleレベル出力ドライバ 75、 Lowレベル出力ドライ バ 76、 2値専用 Lowレベル出力ドライバ 77における各出力トランジスタのゲートに対 して所望の電圧を印加して、 2値 · 3値兼用出力ブロック 71Aは 3値出力ブロックとし て Middleレベル電圧の垂直駆動パルス alを出力する。
[0089] [3値出力ブロックにおける Lowレベル電圧出力]
次に、 2値 · 3値兼用出力ブロック 71Aが 3値出力ブロックとして Lowレベル電圧を出 力させる場合の動作を説明する。
2値 · 3値兼用出力ブロック 71Aにおいて、 Lowレベル電圧を出力させる場合、 2値' 3値兼用ブロック 71Aに VDC電圧の駆動制御信号 clと、 VDC電圧の駆動制御信号 c2が入力される。駆動制御信号 c3は 2値出力ブロックとして動作するときの入力信号 であるため、 3値出力ブロックとして動作する 2値 · 3値兼用出力ブロック 71Aに対して は VDC電圧又は GNDレベル電圧の!/、ずれかの信号で固定される。駆動制御信号 C4は、 3値出力ブロックとして動作させるために GNDレベル電圧の信号である。
[0090] 2値 · 3値兼用出力ブロック 71Aに対して、上記の駆動制御信号 cl , c2, c3, c4が 出力選択ロジック回路 72に入力されることにより、 2値 · 3値兼用出力ブロック 71Aは 3値出力ブロックとして動作し、 Lowレベル電圧を出力する。
[0091] 上記のように駆動制御信号 cl , c2, c3, c4が入力された出力選択ロジック回路 72 は、 Highレベル出力ドライバ 73、 Middleレベル出力ドライバ 74、 2値専用 Middleレべ ル出力ドライバ 75、 Lowレベル出力ドライバ 76、 2値専用 Lowレベル出力ドライバ 77 の各出力トランジスタに対して下記に示す電圧を印加することにより、 2値 · 3値兼用 出力ブロック 71Aは Lowレベル電圧を出力する。
[0092] Highレベル出力ドライバ 73の出力トランジスタのゲートには Highレベル電圧が印加 され、 Highレベル出力ドライバ 73の出力トランジスタをオフさせる。 Middleレベル出力 ドライバ 74の出力トランジスタのゲートには Lowレベル電圧が印加され、 Middleレベル 出力ドライバ 74の出力トランジスタをオフさせる。 Lowレベル出力ドライバ 76の出力ト ランジスタのゲートには Highレベル電圧が印加され、 Lowレベル出力ドライバ 76の出 カトランジスタをオンさせる。また、 2値専用 Middleレベル出力ドライバ 75、及び 2値専 用 Lowレベル出力ドライバ 77の出力トランジスタの各ゲートには Lowレベル電圧が印 加され、 2値専用 Middleレベル出力ドライバ 75及び 2値専用 Lowレベル出力ドライバ 77のそれぞれの出力トランジスタをオフさせる。
[0093] 上記のように、出力選択ロジック回路 72が、 Highレベル出力ドライバ 73、 Middleレ ベル出力ドライバ 74、 2値専用 Middleレベル出力ドライバ 75、 Lowレベル出力ドライ バ 76、 2値専用 Lowレベル出力ドライバ 77における各出力トランジスタのゲートに対 して所望の電圧を印加して、 2値 · 3値兼用出力ブロック 71Aは 3値出力ブロックとし て Lowレベル電圧の垂直駆動パルス alを出力する。
[0094] 図 8は図 5に示した垂直ドライバ 70における 2値 · 3値兼用出力ブロック 71Aの入出 力電圧波形の関係を示すタイミングチャートである。図 8は、 2値 · 3値兼用出力ブロッ ク 71Aに対して GNDレベル電圧の駆動制御信号 c4が入力されて 3値出力ブロックと して機能している場合である。図 8の（a)は 2値 · 3値兼用出力ブロック 71Aに入力さ れる駆動制御信号 c lであり、 (b)は駆動制御信号 c2であり、 (c)は 2値 · 3値兼用出 カブロック 71Aから出力される駆動信号である 3値の垂直駆動パルス al , a2, a3で ある。
[0095] 上記のように、実施例 3における垂直ドライバ 70の 2値 · 3値兼用出力ブロック 71A は、入力される駆動制御信号 c4が GNDレベル電圧に設定されることにより、 Highレ ベル電圧、 Middleレベル電圧、又は Lowレベル電圧の 3種類の電圧のいずれかを出 力する 3値出力ブロックと同等の動作を行う。
[0096] 図 8に示すように、 2値 · 3値兼用出力ブロック 71Aが 3値出力ブロックとして動作す る場合には、駆動制御信号 c l及び c2が共に VDC電圧のとき、出力信号である垂直 駆動パルス al , a2, a3は Lowレベル電圧である。駆動制御信号 clが GNDレベル電 圧であり、駆動制御信号 c2が VDC電圧のとき、出力信号である垂直駆動ノ ルス al , a2, a3は Middleレベル電圧である。そして、駆動制御信号 cl及び c2が共に GNDレ ベル電圧のとき、出力信号である垂直駆動パルス al , a2, a3は Highレベル電圧であ
[0097] 上記のように、実施例 3の撮像装置における垂直ドライバ 70においては、 2値 · 3値 兼用出力ブロック 71Aに対して所望の駆動制御信号 c l , c2, c3, c4が入力されるこ とにより、 2値 · 3値兼用出力ブロックは 3値出力ブロックとして、 Lowレベル電圧、 Midd leレベル電圧、又は Highレベル電圧の!/、ずれかの電圧を CCDイメージセンサ 2に対 して出力すること力でさる。
[0098] [2値出力ブロックとしての動作]
次に、垂直ドライバ 70における 2値 · 3値兼用出力ブロック（例えば、図 5における 2 段目の 2値 · 3値兼用出力ブロック 71B)を 2値出力ブロックとして動作させる場合につ いて以下に説明する。下記の動作においては、 2値 · 3値兼用出力ブロック 71Bが 2 値出力ブロックとして Middleレベル電圧（0V)又は Lowレベル電圧（一 6V)を CCDィ メージセンサ 2の垂直レジスタ 14に出力する場合について説明する。なお、 2値 · 3値 兼用出力ブロック 71Bは図 5に示した 2値 · 3値兼用出力ブロック 71Aと同じ構成であ るため、図 5に示した符号を用いて説明する。
[0099] タイミングジェネレータ 7から垂直ドライバ 70の 2値 · 3値兼用出力ブロック 71Bに対 しても、他の 2値 · 3値兼用出力ブロックと同様に VDC電圧又は GNDレベル電圧の 駆動制御信号 cl , c2, c3, c4が入力されるよう構成されている。
[0100] [2値出力ブロックにおける Middleレベル電圧出力]
2値 · 3値兼用出力ブロック 71Bに入力される駆動制御信号 cl及び c2は、 3値出力 ブロックとして動作するときの入力信号であるため、 2値出力ブロックとして動作する 2 値 · 3値兼用出力ブロック 71Bに対しては VDC電圧又は GNDレベル電圧のいずれ かの信号で固定される。 Middleレベル電圧を出力させる場合、 2値 · 3値兼用出カブ ロック 71Bに GNDレベル電圧の駆動制御信号 c3が入力される。駆動制御信号 C4 は、 2値出力ブロックとして動作させるために VDC電圧の信号である。
[0101] 2値 · 3値兼用出力ブロック 71Bに対して、上記の駆動制御信号 cl , c2, c3, c4が 出力選択ロジック回路 72に入力されることにより、 2値 · 3値兼用出力ブロック 71Bは 2 値出力ブロックとして動作し、 Middleレベル電圧を出力する。
[0102] 上記のように駆動制御信号 cl , c2, c3, c4が入力された 2値 · 3値兼用出力ブロッ ク 71Bの出力選択ロジック回路 72は、 Highレベル出力ドライバ 73、 Middleレベル出 力ドライバ 74、 2値専用 Middleレベル出力ドライバ 75、 Lowレベル出力ドライバ 76、 2 値専用 Lowレベル出力ドライバ 77の各出力トランジスタに対して下記に示す電圧を 印加することにより、 2値 · 3値兼用出力ブロック 71Bは Middleレベル電圧を出力する
〇
[0103] Highレベル出力ドライバ 73の出力トランジスタのゲートには Highレベル電圧が印加 され、 Highレベル出力ドライバ 73の出力トランジスタをオフさせる。 Middleレベル出力 ドライバ 74の出力トランジスタのゲートには Highレベル電圧が印加され、 Middleレべ ル出力ドライバ 74の出力トランジスタをオンさせる。 Lowレベル出力ドライバ 76の出力 トランジスタのゲートには Lowレベル電圧が印加され、 Lowレベル出力ドライバ 76の出 力トランジスタをオフさせる。 2値専用 Middleレベル出力ドライバ 75の出力トランジスタ のゲートには Highレベル電圧が印加され、 2値専用 Middleレベル出力ドライバ 75の 出力トランジスタをオンさせる。 2値専用 Lowレベル出力ドライバ 77の出力トランジスタ のゲートには Lowレベル電圧が印加され、 2値専用 Lowレベル出力ドライバ 77の出力
[0104] 上記のように、出力選択ロジック回路 72が、 Highレベル出力ドライバ 73、 Middleレ ベル出力ドライバ 74、 2値専用 Middleレベル出力ドライバ 75、 Lowレベル出力ドライ バ 76、 2値専用 Lowレベル出力ドライバ 77における各出力トランジスタのゲートに対 して所望の電圧を印加して、 2値 · 3値兼用出力ブロック 71Bは 2値出力ブロックとして Middleレベル電圧の垂直駆動パルス blを出力する。即ち、 2値 · 3値兼用出力ブロッ ク 71Bが 2値出力ブロックとして Middleレベル電圧を出力する場合、 Middleレベル出 力ドライバ 74及び 2値専用 Middleレベル出力ドライバ 75が励起されて、 Middleレベル 電圧出力時の出力トランジスタのオン抵抗が低減されている。
[0105] [2値出力ブロックにおける Lowレベル電圧出力]
次に、 2値 · 3値兼用出力ブロック 71Bにおいて、 Lowレベル電圧を出力させる場合 、駆動制御信号 cl及び c2は、 3値出力ブロックとして動作するときの入力信号である ため、 2値出力ブロックとして動作する 2値 · 3値兼用出力ブロック 71Bに対しては VD C電圧又は GNDレベル電圧の!/、ずれかの信号で固定される。 Lowレベル電圧を出 力させる場合、 2値 · 3値兼用出力ブロック 71Bに VDC電圧の駆動制御信号 c3が入 力される。駆動制御信号 C4は、 2値出力ブロックとして動作させるために VDC電圧 の信号である。 [0106] 2値 · 3値兼用出力ブロック 71Bに対して、上記の駆動制御信号 c l , c2, c3, c4が 出力選択ロジック回路 72に入力されることにより、 2値 · 3値兼用出力ブロック 71Bは 2 値出力ブロックとして動作し、 Lowレベル電圧を出力する。
[0107] 上記のように駆動制御信号 cl , c2, c3, c4が入力された 2値 · 3値兼用出力ブロッ ク 71Bの出力選択ロジック回路 72は、 Highレベル出力ドライバ 73、 Middleレベル出 力ドライバ 74、 2値専用 Middleレベル出力ドライバ 75、 Lowレベル出力ドライバ 76、 2 値専用 Lowレベル出力ドライバ 77の各出力トランジスタに対して下記に示す電圧を 印加して、 2値 · 3値兼用出力ブロック 71Bが Lowレベル電圧を出力する。
[0108] Highレベル出力ドライバ 73の出力トランジスタのゲートには Highレベル電圧が印加 され、 Highレベル出力ドライバ 73の出力トランジスタをオフさせる。 Middleレベル出力 ドライバ 74の出力トランジスタのゲートには Lowレベル電圧が印加され、 Middleレベル 出力ドライバ 74の出力トランジスタをオフさせる。 Lowレベル出力ドライバ 76の出力ト ランジスタのゲートには Highレベル電圧が印加され、 Lowレベル出力ドライバの出力ト ランジスタをオンさせる。 2値専用 Middleレベル出力ドライバ 75の出力トランジスタの ゲートには Lowレベル電圧が印加され、 2値専用 Middleレベル出力ドライバ 75の出力 トランジスタをオフさせる。 2値専用 Lowレベル出力ドライバ 77の出力トランジスタのゲ 一トには Highレベル電圧が印加され、 2値専用 Lowレベル出力ドライバ 77の出力トラ
[0109] 上記のように、出力選択ロジック回路 72が、 Highレベル出力ドライバ 73、 Middleレ ベル出力ドライバ 74、 2値専用 Middleレベル出力ドライバ 75、 Lowレベル出力ドライ バ 76、 2値専用 Lowレベル出力ドライバ 77における各出力トランジスタのゲートに対 して所望の電圧を印加して、 2値 · 3値兼用出力ブロック 71Bは 2値出力ブロックとして Lowレベル電圧の垂直駆動パルス Mを出力する。即ち、 2値 · 3値兼用出力ブロック 7 1Bが 2値出力ブロックとして Lowレベル電圧を出力する場合、 Lowレベル出力ドライ バ 76及び 2値専用 Lowレベル出力ドライバ 77が励起されて、 Lowレベル電圧出力時 の出力トランジスタのオン抵抗が低減されている。
[0110] 実施例 3の撮像装置における垂直ドライバ 70においては、 2値 · 3値兼用出カブ口 ック 71Bを 2値出力ブロックとして動作させる場合、 Middleレベル電圧の出力時には M iddleレベル出力ドライバ 74及び 2値専用 Middleレベル出力ドライバ 75における出力 トランジスタが共に励起され、 Lowレベル電圧の出力時には Lowレベル出力ドライバ 7 6及び 2値専用 Lowレベル出力ドライバ 77における出力トランジスタが共に励起され る。このように、実施例 3の垂直ドライバ 70においては、 2値専用 Middleレベル出力ド ライバの出力トランジスタ、又は 2値専用 Lowレベル出力ドライバの出力トランジスタが オンするよう構成されているため、 Middleレベル電圧、及び Lowレベル電圧を出力す るトランジスタ数が増加することになる。この結果、 Middleレベル電圧、及び Lowレべ ル電圧を出力するときの出力トランジスタのオン抵抗を小さくすることができ、 2値出 カブロックとして動作する場合に必要なオン抵抗に適した値を実現することができる。
[0111] 図 9は図 5に示した垂直ドライバ 70における 2値 · 3値兼用出力ブロック 71Bの入出 力電圧波形の関係を示すタイミングチャートである。図 9は、 2値 · 3値兼用出力ブロッ ク 71Bに対して VDC電圧の駆動制御信号 c4が入力されて 2値出力ブロックとして機 能している場合である。図 9の（a)は 2値 · 3値兼用出力ブロック 71Bに入力される駆 動制御信号 c3であり、 (b)は 2値 · 3値兼用出力ブロック 71Bから出力される駆動信 号である 2値の垂直駆動パルス bl , b2, b3である。
[0112] 実施例 3における垂直ドライバ 70の 2値 · 3値兼用出力ブロック 71Bは、入力される 駆動制御信号 c4が VDC電圧に設定されることにより、 Middleレベル電圧又は Lowレ ベル電圧の 2種類の電圧のいずれかを出力する 2値出力ブロックと同等の動作を行う
[0113] 図 9に示すように、 2値 · 3値兼用出力ブロックが 2値出力ブロックとして動作する場 合には、駆動制御信号 c3が VDC電圧のとき、垂直駆動パルス bl , b2, b3は Lowレ ベル電圧である。一方、駆動制御信号 c3が GNDレベル電圧のとき、垂直駆動パル ス bl , b2, b3は Middleレベル電圧である。
[0114] 実施例 3における垂直ドライバ 70の 2値 · 3値兼用出力ブロック 71Bにおいて、 2値 出力ブロックとして動作させる場合、 2値専用 Middleレベル出力ドライバ 75と 2値専用 Lowレベル出力ドライバ 77が起動するため、垂直駆動パルスの立ち上がり波形、立 ち下がり波形が調整され、各出力ドライバ 75, 77の駆動能力は 2値動作に適したォ ン抵抗を有する設定となる。 実施例 4
[0115] 以下、本発明に係る実施例 4として、半導体集積装置であるイメージセンサ駆動装 置を用いた撮像装置について図 10を用いて説明する。
[0116] 図 10は本発明に係る実施例 4の撮像装置における垂直ドライバ 91及びその周辺 装置の構成を示すブロック図である。図 10に示すように、垂直ドライバ 91には CCD イメージセンサ 2の仕様に合わせて 2値 · 3値兼用出力ブロック 93A, 93B, 93C, · · · が複数設けられている。実施例 4の撮像装置において、垂直ドライバ 91以外の構成 は、図 1に示した実施例 1の撮像装置と同じである。実施例 4において、前述の実施 例 1の撮像装置の構成要素と同じ、機能、構成を有するものには同じ符号を付し、そ の説明は実施例 1における説明を適用する。
[0117] 図 10に示すように、タイミングジェネレータ 7から垂直ドライバ 91の複数の 2値 · 3値 兼用出力ブロック 93A, 93B, 93C, · · ·のそれぞれに対して駆動制御信号 cl , c2, c3が入力されている。実施例 4における垂直ドライバ 91には、複数の 2値 · 3値兼用 出力ブロック 93A, 93B, 93C, · · ·の他に、記憶装置を有する 2値 · 3値選択ブロック 92が設けられている。この 2値 · 3値選択ブロック 92には、装置外部から選択信号 si が入力されている。選択信号 siは、該当する 2値 · 3値兼用出力ブロックを 2値出カブ ロックとして動作させる力、、 3値出力ブロックとして動作させるかを設定する設定信号 である。なお、駆動制御信号 cl , c2, c3は、前述の実施例 3において説明した駆動 制御信号 cl , c2, c3と同様の機能を有する（図 8及び図 9参照。）。
[0118] 2値 · 3値兼用出力ブロック 93A, 93B, 93C, · · ·は、前述の実施例 3と同様に、 Hi ghレベル出力ドライノく、 Middleレベル出力ドライノく、 2値専用 Middleレベル出力ドライ ノ 、 Lowレベル出力ドライノく、及び 2値専用 Lowレベル出力ドライバを具備している。
[0119] 2値 · 3値選択ブロック 92、は記憶装置を備えており、外部からの選択信号 siにより 、全ての 2値 · 3値兼用出力ブロック 93A, 93B, 93C, · · ·のそれぞれが 3値出カブ ロック、又は 2値出力ブロックのいずれの出力ブロックとして動作する力、を設定するこ と力 Sでさるよう構成されて!/、る。
[0120] 従って、 2値 · 3値選択ブロック 92に対して、選択信号 siにより 2値 · 3値兼用出カブ ロック 93A, 93B, 93C, · · ·の全チャンネル設定を一度記憶させることにより、 CCD イメージセンサ 2を駆動させることができる。また、対応する CCDイメージセンサ 2の仕 様が変更となった場合においても、選択信号 siにより 2値 · 3値選択ブロック 92にお ける記憶されたデータを変更することにより対応することが可能となる。
実施例 5
[0121] 以下、本発明に係る実施例 5として、半導体集積装置であるイメージセンサ駆動装 置を用いた撮像装置にっレ、て図 11を用いて説明する。
[0122] 図 11は本発明に係る実施例 5の撮像装置における垂直ドライバ 94及びその周辺 装置の構成を示すブロック図である。図 11に示すように、垂直ドライバ 94には CCD イメージセンサ 2の仕様に合わせて 2値 · 3値兼用出力ブロック 96A, 96B, · · ·が複 数設けられている。実施例 5の撮像装置において、垂直ドライバ 94以外の構成は、 図 1に示した実施例 1の撮像装置と同じである。実施例 5の撮像装置において、前述 の実施例 1の撮像装置の構成要素と同じ、機能、構成を有するものには同じ符号を 付し、その説明は実施例 1における説明を適用する。
[0123] 図 11に示すように、タイミングジェネレータ 7から垂直ドライバ 94の複数の 2値 · 3値 兼用出力ブロック 96A, 96B, · · ·のそれぞれに対して駆動制御信号 cl , c2, c3が 入力されている。実施例 5における垂直ドライバ 94には、複数の 2値 · 3値兼用出力 ブロック 96A, 96B, . · ·の他に、記憶装置を有する 2値 · 3値選択ブロック 95が設け られている。 2値 · 3値選択ブロック 95には、装置の外部から選択信号 s2が入力され る構成である。選択信号 s2は、該当する 2値 · 3値兼用出力ブロックを 2値出力ブロッ クとして動作させる力、、 3値出力ブロックとして動作させるかを設定する設定信号であ るとともに、該当する 2値 · 3値兼用出力ブロックの各出力レベルにおいて適切なオン 抵抗を設定する設定信号である。
なお、駆動制御信号 cl , c2, c3は、前述の実施例 3において説明した駆動制御信 号 cl , c2, c3と同様の機能を有する（図 8及び図 9参照。）。
[0124] 図 11に示すように、 2値 · 3値兼用出力ブロック 96A, 96B, · · ·は、出力選択ロジッ ク回路 72、 Highレベル出力ドライバ 73、 Middleレベル出力ドライバ 74、及び Lowレべ ル出力ドライバ 76を具備している。さらに、各 2値 · 3値兼用出力ブロック 96A, 96Β, • · ·は、能力調整用 Highレベル出力ドライバ 97、能力調整用 Middleレベル出力ドライ ノ 98、及び能力調整用 Lowレベル出力ドライバ 99、を具備している。図 11において は、 2値 · 3値兼用出力ブロック 96Aのみ、その構成を記載したが、他の 2値 · 3値兼用 出力ブロックにおいても同様の構成を有する。
[0125] 実施例 5の撮像装置における垂直ドライバ 94において、出力選択ロジック回路 72 にはタイミングジェネレータ 7から駆動制御信号 cl , c2, c3が入力され、 2値 · 3値選 択ブロック 95から選択信号が入力される。駆動制御信号 cl , c2, c3及び選択信号 が入力された出力選択ロジック回路 72は、各出力レベルにおいて適切に CCDィメ ージセンサ 2を駆動できるように、各出力レベルにおいて能力調整用 Highレベル出 力ドライバ 97、能力調整用 Middleレベル出力ドライバ 98、又は能力調整用 Lowレべ ル出力ドライバ 99における出力トランジスタを励起するよう構成されている。即ち、出 力選択ロジック回路 72は、外部から入力された選択信号 s2に基づいて、各出力ドラ ィバの出力トランジスタのオン抵抗を対応する CCDに合わせて調整している。
[0126] 以上のように、実施例 5の撮像装置における垂直ドライバ 94においては、 2値 · 3値 選択ブロック 95からの選択信号により、各出力ドライバにおける出力トランジスタのォ ン抵抗の微調整が可能となり、フルプログラマブルの垂直ドライバが構成が可能とな
[0127] 上記の各実施例で説明したように、本発明においては、 CCDイメージセンサを適 切に駆動させるために、垂直ドライバに 2値 · 3値兼用出力ブロックを複数設けて、 2 値 · 3値兼用出力ブロックの各出力端子を CCDイメージセンサの読み出しゲートや転 送ゲートに接続するとともに、各 2値 · 3値兼用出力ブロックに対して制御信号を入力 することにより可能となる。本発明においては、 2値 · 3値兼用出力ブロックを複数準備 しておけば、各種の CCDイメージセンサの仕様に合わせて、当該 2値 · 3値兼用出力 ブロックを任意に 3値出力ブロック又は 2値出力ブロックとして用いることができる。
[0128] 本発明のイメージセンサ駆動装置においては、 CCDイメージセンサの構造におい て、フォトダイオードからの読み出しゲート位置が変更され、 2値 · 3値兼用出力ブロッ クの 2値出力と 3値出力が入れ替わった場合においても、タイミングジェネレータなど 力、らの信号により柔軟に 2値 · 3値兼用出力ブロックの 3値出力と 2値出力を切り替え ること力 S可倉 となる。 [0129] 本発明のイメージセンサ駆動装置である垂直ドライバの出力端子に接続されている CCDは容量と等価に置き換えることができるため、垂直ドライバの出力レベル電圧の 切り替え時の立ち上がり時間、立ち下り時間は、垂直ドライバの出力トランジスタのォ ン抵抗を「R」、 CCDの容量を「C」とすると、「RC」の時定数で決まる。 CCDの容量は 2値出力ブロック、 3値出力ブロック、 CCDの駆動方式などの種種により異なるため、 2値 · 3値兼用出力ブロックを前述の各実施例で説明した構成とすることにより、 CCD イメージセンサの駆動方式に適した出力トランジスタのオン抵抗を設定することができ 、プログラマブルな垂直ドライバを構成することができる。
産業上の利用可能性
[0130] 本発明は、イメージセンサ駆動装置を 1つの半導体集積回路で構成することが可能 であり、出力トランジスタのオン抵抗を調整することができるため、多岐にわたるィメー ジセンサ駆動装置として有効である。

Claims

請求の範囲
[1] イメージセンサを駆動するために 2値又は 3値の電圧レベルの信号を出力すること が可能な 2値 · 3値兼用出力ブロックを複数有するイメージセンサ駆動装置であって、 前記 2値 · 3値兼用出力ブロックは、
第 1の電圧レベルの信号を出力する第 1の電圧レベル出力ドライバ、
第 2の電圧レベルの信号を出力する第 2の電圧レベル出力ドライバ、及び 第 3の電圧レベルの信号を出力する第 3の電圧レベル出力ドライバ、を有し、 前記 2値 · 3値兼用出力ブロックは、入力された駆動制御信号に応じて前記第 2の 電圧レベル又は前記第 3の電圧レベルのいずれかの信号を出力する 2値出力動作 を行うか、若しくは前記第 1の電圧レベル、前記第 2の電圧レベル又は前記第 3の電 圧レベルのいずれかの信号を出力する 3値出力動作を行うよう構成されたイメージセ ンサ駆動装置。
[2] 前記第 1の電圧レベル出力ドライバ、前記第 2の電圧レベル出力ドライバ及び前記 第 3の電圧レベル出力ドライバのそれぞれが複数の出力トランジスタを有して構成さ れ、前記第 1の電圧レベル出力ドライバ、前記第 2の電圧レベル出力ドライバ及び前 記第 3の電圧レベル出力ドライバの各出力トランジスタ力 S、入力された駆動制御信号 により所定数だけ起動するよう構成された請求項 1に記載のイメージセンサ駆動装置
[3] 前記第 2の電圧レベル出力ドライバ及び前記第 3の電圧レベル出力ドライバのそれ ぞれが複数の出力トランジスタを有して構成され、前記 2値 · 3値兼用出力ブロックが 2値出力動作を行うとき、前記第 2の電圧レベル出力ドライバ及び前記第 3の電圧レ ベル出力ドライバは複数の出力ドライバが起動するよう構成された請求項 1に記載の イメージセンサ駆動装置。
[4] 前記第 2の電圧レベル出力ドライバが 2値専用第 2の電圧レベル出力ドライバを有 し、
前記第 3の電圧レベル出力ドライバが 2値専用第 3の電圧レベル出力ドライバを有 し、
前記 2値 · 3値兼用出力ブロックが 2値出力動作を行うときのみ、前記第 2の電圧レ ベル出力ドライバと共に前記 2値専用第 2の電圧レベル出力ドライバが起動し、若しく は前記第 3の電圧レベル出力ドライバと共に前記 2値専用第 3の電圧レベル出力ドラ ィバが起動するよう構成された請求項 1に記載のイメージセンサ駆動装置。
[5] 装置外部からの選択信号により、前記前記 2値 · 3値兼用出力ブロックが 2値出力動 作を行うか、 3値出力動作を行うかが設定されるよう構成された請求項 1に記載のィメ ージセンサ駆動装置。
[6] 前記 2値 · 3値兼用出力ブロックが記憶手段を有し、前記 2値 · 3値兼用出力ブロック 力 ¾値出力動作を行うか、 3値出力動作を行うかを示す前記選択信号の情報を記憶 するよう構成された請求項 5に記載のイメージセンサ駆動装置。
[7] 前記第 1の電圧レベル出力ドライバが能力調整第 1の電圧レベル出力ドライバを有 し、
前記第 2の電圧レベル出力ドライバが能力調整第 2の電圧レベル出力ドライバを有 し、
前記第 3の電圧レベル出力ドライバが能力調整第 3の電圧レベル出力ドライバを有 し、
装置外部からの駆動制御信号により前記イメージセンサの駆動能力に応じて前記 能力調整第 1の電圧レベル出力ドライバ、前記能力調整第 2の電圧レベル出力ドライ ノ 、及び前記能力調整第 3の電圧レベル出力ドライバが起動するよう構成され、 装置外部からの選択信号により、前記 2値 · 3値兼用出力ブロックが 2値出力動作を 行うか、 3値出力動作を行うかが設定されるよう構成された請求項 1に記載のイメージ センサ駆動装置。
[8] 前記 2値 · 3値兼用出力ブロックが記憶手段を有し、前記 2値 · 3値兼用出力ブロック 力 ¾値出力動作を行うか、 3値出力動作を行うかを示す前記選択信号の情報を記憶 するよう構成された請求項 7に記載のイメージセンサ駆動装置。
[9] 前記第 1の電圧レベルが Highレベル電圧であり、前記第 2の電圧レベルが Middleレ ベル電圧であり、そして前記第 3の電圧レベル力 owレベル電圧であり、第 1の電圧 レベル〉第 2の電圧レベル〉第 3の電圧レベルの関係を有して、前記第 1の電圧レ ベル、前記第 2の電圧レベル及び前記第 3の電圧レベルは CCDイメージセンサの垂 直レジスタの駆動に用いられる請求項 1に記載のイメージセンサ駆動装置。
前記第 1の電圧レベル出力ドライバ、前記第 2の電圧レベル出力ドライバ及び前記 第 3の電圧レベル出力ドライバは、 Nチャネル、若しくは Pチャネルの MOSトランジス タで構成された請求項 1に記載のイメージセンサ駆動装置。
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