JP2003174591A - Ccd転送電極の駆動用集積回路 - Google Patents
Ccd転送電極の駆動用集積回路Info
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- JP2003174591A JP2003174591A JP2001372202A JP2001372202A JP2003174591A JP 2003174591 A JP2003174591 A JP 2003174591A JP 2001372202 A JP2001372202 A JP 2001372202A JP 2001372202 A JP2001372202 A JP 2001372202A JP 2003174591 A JP2003174591 A JP 2003174591A
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Abstract
用回路の双方の端子数を減らすとともに、全ての転送電
極を同時かつ任意に駆動することが可能なCCD転送電
極の駆動用集積回路を提供する。 【解決手段】 CCD転送電極の駆動用集積回路は、複
数の信号を搬送するデータバスと、第1の時刻で前記デ
ータバス上の信号をラッチする第1の信号ラッチ手段
と、前記第1の信号ラッチ手段からの出力を第2の時刻
でラッチする第2の信号ラッチ手段と、前記第2の時刻
で前記データバス上の信号をラッチする第3の信号ラッ
チ手段と、前記第2の信号ラッチ手段及び第3の信号ラ
ッチ手段からの出力に応じて、出力の状態が変化する複
数のCCDの垂直転送電極の駆動用回路とを有する。
Description
回路に関し、より詳しくは、CCDエリアセンサの垂直
転送電極の駆動用集積回路に関する。 【0002】 【従来の技術】図4は、CCD(Charge Cou
pled Device)とその周辺回路の構成を表す
ブロック図である。 【0003】CCD1は、電荷結合型(CCD)固体撮
像素子等を含み、少なくとも、入射する光の光量に応じ
て電荷を生じさせる光電変換部、及び光電変換部におい
て生じた電荷を転送するための垂直転送電極と水平転送
電極を有する。 【0004】ASP(Analog Signal P
rocessor)2は、CCD1から出力されるアナ
ログの画像信号を基準電位部分と信号電位部分との2箇
所で相関2重サンプリングし、差分に適切なゲインをか
けてA/D(Analogto Degital)変換
してデジタルの画像信号として出力する。 【0005】DSP(Digital Signal
Processor)3は、ASP2から出力されるデ
ジタルの画像信号に対して、各種処理を行う。 【0006】TG(Timing Generato
r)4は、CCD1に対して水平電極を駆動するための
タイミング信号を出力する。また、ASP2に対してタ
イミングパルスを出力し、DSP3に対して、同期を取
るためのタイミングパルスを出力している。さらに、垂
直転送電極の駆動用回路(DRV)5に対してもタイミ
ングパルスを出力する。 【0007】DRV5は、CCD1の例えば、3値4チ
ャンネル、2値2チャンネルのドライバーを含む垂直転
送電極を駆動するための集積回路(IC)である。CC
D1の垂直転送電極は電荷転送と電荷読み出しを行う。
電荷読み出しは高電圧(ハイレベル)を必要とする。C
CDの垂直転送電極の駆動には、読み出しゲートを兼ね
る垂直転送電極を駆動する3値駆動(+16V、0V、
−8V)と転送のみを行う転送電極を駆動する2値駆動
(0V、−8V)がある。駆動IC(DRV)5は、一
般的に負電圧を含む3つの電圧、例えば、+16V(ハ
イレベル)、0V(ミドルレベル)、−8V(ローレベ
ル)などの電圧を出力する。このためDRV5の電源電
圧も高く高耐圧MOSトランジスタが用いられる。 【0008】上記のASP2、DSP3、及びTG4で
は、電源電圧は、3V等の低い電圧であるが、DRV5
の電源電圧は、上述のようにCCD1の垂直転送電極を
駆動するため、+16V/−8Vの高い電圧が必要であ
る。 【0009】図5は、従来のDRV5の回路図である。 【0010】DRV5は、例えば、4チャンネルの3値
ドライバー回路6(6a〜6d)、2チャンネルの2値
ドライバー回路7(7a、7b)の合計6チャンネルの
垂直転送電極ドライバーを含んで構成される。 【0011】図5では、それぞれ4チャンネル分の3値
ドライバー回路6、及び2チャンネル分の2値ドライバ
ー回路7のみを示すが、例えば、3値ドライバー回路6
及び2値ドライバー回路7を各2チャンネルずつ設けた
り、3値ドライバー回路6を6チャンネル、2値ドライ
バー回路7を4チャンネル分設けたり、必要に応じて複
数のドライバー回路を設ける。 【0012】3値ドライバー回路6は、入力TIと入力
PGがともにHighLevel(+16V)の時にV
L(−8V)を、入力TIがLowLevel(−8
V)で入力PGがHighLevel(+16V)の時
にVM(0V)を、入力TIと入力PGがともにLow
Level(−8V)の時はVH(+16V)を出力す
るように設定されている。 【0013】2値ドライバー回路7は、BIがLowL
evel(−8V)の時にVM(0V)を出力し、Hi
ghLevel(+16V)の時にVL(−8V)を出
力するように設定されている。 【0014】3値ドライバー回路6は、1つの出力に対
して2つの入力があり、2値ドライバー回路7は、1つ
の出力に対して1つの入力がある。例えば、図5に示す
DRV5の回路においては、3値ドライバー回路6は、
2つの入力TI1(TI2)及びPG1A(PG1B、
PG2A、PG2B)に対して、1つの出力V1A(V
1B、V3A、V3B)を出力する。また、2値ドライ
バー回路7は、1つの入力BI1(BI2)に対して1
つの出力V2(V4)を出力する。 【0015】上記のように、3値系の入力端子は6本
(TI1、TI2、PG1A、PG1B、PG2A、P
G2B)必要であり、2値系の入力端子は2本(BI
1、BI2)必要であり、合計8本の入力端子が必要で
ある。 【0016】CCDの転送電極種の数が6チャンネルと
比較的少ない場合は、上述の入力端子数は問題とならな
いが、昨今の多電極CCDとなると上述の入力端子数の
増大は無視することが出来ない。すなわち、これらの信
号は、TG4から出力されDRV5に入力されるため、
TG4にはDRV5の入力端子数と同数の出力端子が必
要である。よって、各回路においてパッケージの端子数
の増大を招き、コストアップの要因となる。 【0017】上記の問題を解決するために、本出願と同
一の出願人による特許出願2000−246969号で
は、タイミング・ジェネレータ(TG)からの垂直転送
電極のタイミングパルスを符号化して転送電極の駆動用
回路(DRV)に送信することで、タイミング・ジェネ
レータと転送電極の駆動用回路の双方の端子数を減らす
ことが提案されている。 【0018】 【発明が解決しようとする課題】上記の特許出願では、
作用させようとするチャンネルを選択してラッチする手
段と、該選択されたチャンネルに対してVH、VM、V
Lのどの状態にするかを選択してラッチする手段とで構
成されている。この構成では、複数のチャンネルに対し
て同じ状態を同時に割り当てることは出来るが、例え
ば、2つのチャンネルに対して同時に別々の状態を割り
当てることは出来なかった。 【0019】本発明の目的は、タイミング・ジェネレー
タと転送電極の駆動用回路の双方の端子数を減らすとと
もに、全ての転送電極を同時かつ任意に駆動することが
可能なCCD転送電極の駆動用集積回路を提供すること
である。 【0020】 【課題を解決するための手段】本発明の一観点によれ
ば、CCD転送電極の駆動用集積回路は、複数の信号を
搬送するデータバスと、第1の時刻で前記データバス上
の信号をラッチする第1の信号ラッチ手段と、前記第1
の信号ラッチ手段からの出力を第2の時刻でラッチする
第2の信号ラッチ手段と、前記第2の時刻で前記データ
バス上の信号をラッチする第3の信号ラッチ手段と、前
記第2の信号ラッチ手段及び第3の信号ラッチ手段から
の出力に応じて、出力の状態が変化する複数のCCDの
垂直転送電極の駆動用回路とを有する。 【0021】 【発明の実施の形態】図1は、本発明の実施例によるC
CD1とその周辺回路の構成を表すブロック図である。
なお、TG14及びCCD1の3値4チャンネル、2値
2チャンネルを駆動する駆動用集積回路(DRV)15
以外のCCDとその周辺回路については、図4に示す従
来技術と同様の構成であるので、説明を省略する。 【0022】TG14は、図4に示す従来のTG4とほ
ぼ同様の構成であるが、DRV15の入力端子数にあわ
せた出力端子数を備えている。本実施例では、上述の従
来例と同様に、3値4チャンネル、2値2チャンネルの
DRV15を用いている。TG14からは、垂直転送電
極の駆動を制御する4bitのデータバス(DataB
us)とタイミングを制御するためのコントロール・ク
ロック(Control Clock)CLKの合計5
本の信号(DI0〜3、CLK)がDRV15に対して
出力される。すなわち、本実施例のTG14は5つの出
力端子を備え、DRV15は、それに対応する5つの入
力端子を備えている。 【0023】図2は、本発明の実施例によるCCDの垂
直転送電極の駆動用集積回路(DRV)15の回路図で
ある。 【0024】DRV15は、テンポラリレジスタ8、第
1の状態設定レジスタ9、第2の状態設定レジスタ1
0、4チャンネルの3値ドライバー6a、6b、6c、
6d(以下、3値ドライバー6とした場合は少なくとも
これらの内の1つをさす)、及び2チャンネルの2値ド
ライバー7a、7b(以下、2値ドライバー7とした場
合は少なくともこれらの内の1つをさす)を含んで構成
される。 【0025】なお、3値ドライバー6及び2値ドライバ
ー7は、図5に示すものと同様の構成である。 【0026】図3は、本発明の実施例によるCCDの垂
直転送電極の駆動用集積回路(DRV)15の動作を示
すタイミングチャートである。以下、図2のDRV15
の動作を図3に示すタイミングに沿って説明する。 【0027】DRV15は、図1のTG14から送られ
るコントロール・クロックCLKの立下りのタイミング
t1で、TG14から4bitのデータバス(DI0〜
DI3)に出力される信号TI1、PG1A、PG1
B、BI1の4つをテンポラリレジスタ8に取り込む。 【0028】次に、DRV15は、コントロール・クロ
ックCLKの立ち上がりのタイミングt2で、テンポラ
リレジスタ8からそれぞれ信号線TQ0、TQ1、TQ
2及びTQ3を介して出力される信号TI1、PG1
A、PG1B、BI1の4つを第1の状態設定レジスタ
9に取り込む。 【0029】同時に、DRV15は、TG14から4b
itのデータバス(DI0〜DI3)に出力される信号
TI2、PG2A、PG2B、BI2の4つを第2の状
態設定レジスタ10に取り込む。 【0030】このようにして、コントロール・クロック
CLKの立ち上がりのタイミングt2において、全ての
制御信号TI1、PG1A、PG1B、BI1、TI
2、PG2A、PG2B、BI2が、同時にかつ互いに
独立して確定することになる(状態設定レジスタ9又は
10に格納される)。 【0031】その後、上記の8つの制御信号は、同時に
それぞれ信号線PQ0〜3、SQ0〜3を介して3値ド
ライバー6又は2値ドライバー7に供給される。 【0032】以上、本実施例によれば、制御信号をコン
トロール・クロックの立ち上がりと立下りで取り込むた
め、制御信号を転送するために必要な信号線の半数とコ
ントロール・クロックを転送するための1本の信号線で
足りる。 【0033】すなわち、従来必要であった信号の数をN
とする時に、N/2+1の信号数で足りるために、TG
14の出力端子数及びDRV15の入力端子数を減らす
ことが出来る。すなわち、駆動すべき電極種の数が増大
すればするほど、従来の駆動用集積回路に比べて必要な
信号(端子数)が少なくなる。 【0034】また、本実施例によれば、制御信号をテン
ポラリレジスタ及び又は状態設定レジスタに一旦取り込
んでから、同時にドライバーに出力するので、時間差を
つけて出力される複数の制御信号を同時にドライバーに
供給することが出来る。 【0035】また、本実施例によれば、以上のような構
成により、TG14及びDRV15の端子数が低減され
るので、パッケージの端子数を減らすことが出来、コス
トを削減することが出来る。 【0036】なお、実施例では、3値4チャンネル、2
値2チャンネルの垂直転送電極を駆動する転送電極用駆
動回路を用いて説明したが、駆動する転送電極種の数は
これに限らず、さらに多数種類の電極を駆動するもので
あっても良い。 【0037】また、本実施例の駆動用集積回路は、CC
Dの垂直転送電極の駆動に限らず液晶表示装置などの走
査電極の駆動回路として用いることが出来る。 【0038】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組合せ等が可能なことは当業者に自明
であろう。 【0039】 【発明の効果】以上説明したように、本発明によれば、
タイミング・ジェネレータと転送電極の駆動用回路の双
方の端子数を減らすとともに、全ての転送電極を同時か
つ任意に駆動することが可能なCCD転送電極の駆動用
集積回路を提供することができる。
路の構成を表すブロック図である。 【図2】 本発明の実施例によるCCDの垂直転送電極
の駆動用集積回路(DRV)15の回路図である。 【図3】 本発明の実施例によるCCDの垂直転送電極
の駆動用集積回路(DRV)15の動作を示すタイミン
グチャートである。 【図4】 CCD(Charge Coupled D
evice)とその周辺回路の構成を表すブロック図で
ある。 【図5】 従来のDRV5の回路図である。 【符号の説明】 1…CCD、2…ASP、3…DSP、4、14…T
G、5、15…DRV、6…3値ドライバー、7…2値
ドライバー、8…テンポラリレジスタ、9…第1の状態
設定レジスタ、10…第2の状態設定レジスタ
Claims (1)
- 【特許請求の範囲】 【請求項1】 複数の信号を搬送するデータバスと、 第1の時刻で前記データバス上の信号をラッチする第1
の信号ラッチ手段と、 前記第1の信号ラッチ手段からの出力を第2の時刻でラ
ッチする第2の信号ラッチ手段と、 前記第2の時刻で前記データバス上の信号をラッチする
第3の信号ラッチ手段と、 前記第2の信号ラッチ手段及び第3の信号ラッチ手段か
らの出力に応じて、出力の状態が変化する複数のCCD
の垂直転送電極の駆動用回路とを有するCCD転送電極
の駆動用集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001372202A JP2003174591A (ja) | 2001-12-06 | 2001-12-06 | Ccd転送電極の駆動用集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001372202A JP2003174591A (ja) | 2001-12-06 | 2001-12-06 | Ccd転送電極の駆動用集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003174591A true JP2003174591A (ja) | 2003-06-20 |
Family
ID=19181133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001372202A Pending JP2003174591A (ja) | 2001-12-06 | 2001-12-06 | Ccd転送電極の駆動用集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003174591A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008018363A1 (fr) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | dispositif d'entraînement de capteur d'image |
-
2001
- 2001-12-06 JP JP2001372202A patent/JP2003174591A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008018363A1 (fr) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | dispositif d'entraînement de capteur d'image |
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