JP2003174591A - Ｃｃｄ転送電極の駆動用集積回路 - Google Patents
Ｃｃｄ転送電極の駆動用集積回路Info
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Abstract
(57)【要約】
【課題】 タイミング・ジェネレータと転送電極の駆動
用回路の双方の端子数を減らすとともに、全ての転送電
極を同時かつ任意に駆動することが可能なＣＣＤ転送電
極の駆動用集積回路を提供する。 【解決手段】 ＣＣＤ転送電極の駆動用集積回路は、複
数の信号を搬送するデータバスと、第１の時刻で前記デ
ータバス上の信号をラッチする第１の信号ラッチ手段
と、前記第１の信号ラッチ手段からの出力を第２の時刻
でラッチする第２の信号ラッチ手段と、前記第２の時刻
で前記データバス上の信号をラッチする第３の信号ラッ
チ手段と、前記第２の信号ラッチ手段及び第３の信号ラ
ッチ手段からの出力に応じて、出力の状態が変化する複
数のＣＣＤの垂直転送電極の駆動用回路とを有する。
用回路の双方の端子数を減らすとともに、全ての転送電
極を同時かつ任意に駆動することが可能なＣＣＤ転送電
極の駆動用集積回路を提供する。 【解決手段】 ＣＣＤ転送電極の駆動用集積回路は、複
数の信号を搬送するデータバスと、第１の時刻で前記デ
ータバス上の信号をラッチする第１の信号ラッチ手段
と、前記第１の信号ラッチ手段からの出力を第２の時刻
でラッチする第２の信号ラッチ手段と、前記第２の時刻
で前記データバス上の信号をラッチする第３の信号ラッ
チ手段と、前記第２の信号ラッチ手段及び第３の信号ラ
ッチ手段からの出力に応じて、出力の状態が変化する複
数のＣＣＤの垂直転送電極の駆動用回路とを有する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＣＤ駆動用集積
回路に関し、より詳しくは、ＣＣＤエリアセンサの垂直
転送電極の駆動用集積回路に関する。 【０００２】 【従来の技術】図４は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕ
ｐｌｅｄ Ｄｅｖｉｃｅ）とその周辺回路の構成を表す
ブロック図である。 【０００３】ＣＣＤ１は、電荷結合型（ＣＣＤ）固体撮
像素子等を含み、少なくとも、入射する光の光量に応じ
て電荷を生じさせる光電変換部、及び光電変換部におい
て生じた電荷を転送するための垂直転送電極と水平転送
電極を有する。 【０００４】ＡＳＰ（Ａｎａｌｏｇ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）２は、ＣＣＤ１から出力されるアナ
ログの画像信号を基準電位部分と信号電位部分との２箇
所で相関２重サンプリングし、差分に適切なゲインをか
けてＡ／Ｄ（Ａｎａｌｏｇｔｏ Ｄｅｇｉｔａｌ）変換
してデジタルの画像信号として出力する。 【０００５】ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）３は、ＡＳＰ２から出力されるデ
ジタルの画像信号に対して、各種処理を行う。 【０００６】ＴＧ（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏ
ｒ）４は、ＣＣＤ１に対して水平電極を駆動するための
タイミング信号を出力する。また、ＡＳＰ２に対してタ
イミングパルスを出力し、ＤＳＰ３に対して、同期を取
るためのタイミングパルスを出力している。さらに、垂
直転送電極の駆動用回路（ＤＲＶ）５に対してもタイミ
ングパルスを出力する。 【０００７】ＤＲＶ５は、ＣＣＤ１の例えば、３値４チ
ャンネル、２値２チャンネルのドライバーを含む垂直転
送電極を駆動するための集積回路（ＩＣ）である。ＣＣ
Ｄ１の垂直転送電極は電荷転送と電荷読み出しを行う。
電荷読み出しは高電圧（ハイレベル）を必要とする。Ｃ
ＣＤの垂直転送電極の駆動には、読み出しゲートを兼ね
る垂直転送電極を駆動する３値駆動（＋１６Ｖ、０Ｖ、
−８Ｖ）と転送のみを行う転送電極を駆動する２値駆動
（０Ｖ、−８Ｖ）がある。駆動ＩＣ（ＤＲＶ）５は、一
般的に負電圧を含む３つの電圧、例えば、＋１６Ｖ（ハ
イレベル）、０Ｖ（ミドルレベル）、−８Ｖ（ローレベ
ル）などの電圧を出力する。このためＤＲＶ５の電源電
圧も高く高耐圧ＭＯＳトランジスタが用いられる。 【０００８】上記のＡＳＰ２、ＤＳＰ３、及びＴＧ４で
は、電源電圧は、３Ｖ等の低い電圧であるが、ＤＲＶ５
の電源電圧は、上述のようにＣＣＤ１の垂直転送電極を
駆動するため、＋１６Ｖ／−８Ｖの高い電圧が必要であ
る。 【０００９】図５は、従来のＤＲＶ５の回路図である。 【００１０】ＤＲＶ５は、例えば、４チャンネルの３値
ドライバー回路６（６ａ〜６ｄ）、２チャンネルの２値
ドライバー回路７（７ａ、７ｂ）の合計６チャンネルの
垂直転送電極ドライバーを含んで構成される。 【００１１】図５では、それぞれ４チャンネル分の３値
ドライバー回路６、及び２チャンネル分の２値ドライバ
ー回路７のみを示すが、例えば、３値ドライバー回路６
及び２値ドライバー回路７を各２チャンネルずつ設けた
り、３値ドライバー回路６を６チャンネル、２値ドライ
バー回路７を４チャンネル分設けたり、必要に応じて複
数のドライバー回路を設ける。 【００１２】３値ドライバー回路６は、入力ＴＩと入力
ＰＧがともにＨｉｇｈＬｅｖｅｌ（＋１６Ｖ）の時にＶ
Ｌ（−８Ｖ）を、入力ＴＩがＬｏｗＬｅｖｅｌ（−８
Ｖ）で入力ＰＧがＨｉｇｈＬｅｖｅｌ（＋１６Ｖ）の時
にＶＭ（０Ｖ）を、入力ＴＩと入力ＰＧがともにＬｏｗ
Ｌｅｖｅｌ（−８Ｖ）の時はＶＨ（＋１６Ｖ）を出力す
るように設定されている。 【００１３】２値ドライバー回路７は、ＢＩがＬｏｗＬ
ｅｖｅｌ（−８Ｖ）の時にＶＭ（０Ｖ）を出力し、Ｈｉ
ｇｈＬｅｖｅｌ（＋１６Ｖ）の時にＶＬ（−８Ｖ）を出
力するように設定されている。 【００１４】３値ドライバー回路６は、１つの出力に対
して２つの入力があり、２値ドライバー回路７は、１つ
の出力に対して１つの入力がある。例えば、図５に示す
ＤＲＶ５の回路においては、３値ドライバー回路６は、
２つの入力ＴＩ１（ＴＩ２）及びＰＧ１Ａ（ＰＧ１Ｂ、
ＰＧ２Ａ、ＰＧ２Ｂ）に対して、１つの出力Ｖ１Ａ（Ｖ
１Ｂ、Ｖ３Ａ、Ｖ３Ｂ）を出力する。また、２値ドライ
バー回路７は、１つの入力ＢＩ１（ＢＩ２）に対して１
つの出力Ｖ２（Ｖ４）を出力する。 【００１５】上記のように、３値系の入力端子は６本
（ＴＩ１、ＴＩ２、ＰＧ１Ａ、ＰＧ１Ｂ、ＰＧ２Ａ、Ｐ
Ｇ２Ｂ）必要であり、２値系の入力端子は２本（ＢＩ
１、ＢＩ２）必要であり、合計８本の入力端子が必要で
ある。 【００１６】ＣＣＤの転送電極種の数が６チャンネルと
比較的少ない場合は、上述の入力端子数は問題とならな
いが、昨今の多電極ＣＣＤとなると上述の入力端子数の
増大は無視することが出来ない。すなわち、これらの信
号は、ＴＧ４から出力されＤＲＶ５に入力されるため、
ＴＧ４にはＤＲＶ５の入力端子数と同数の出力端子が必
要である。よって、各回路においてパッケージの端子数
の増大を招き、コストアップの要因となる。 【００１７】上記の問題を解決するために、本出願と同
一の出願人による特許出願２０００−２４６９６９号で
は、タイミング・ジェネレータ（ＴＧ）からの垂直転送
電極のタイミングパルスを符号化して転送電極の駆動用
回路（ＤＲＶ）に送信することで、タイミング・ジェネ
レータと転送電極の駆動用回路の双方の端子数を減らす
ことが提案されている。 【００１８】 【発明が解決しようとする課題】上記の特許出願では、
作用させようとするチャンネルを選択してラッチする手
段と、該選択されたチャンネルに対してＶＨ、ＶＭ、Ｖ
Ｌのどの状態にするかを選択してラッチする手段とで構
成されている。この構成では、複数のチャンネルに対し
て同じ状態を同時に割り当てることは出来るが、例え
ば、２つのチャンネルに対して同時に別々の状態を割り
当てることは出来なかった。 【００１９】本発明の目的は、タイミング・ジェネレー
タと転送電極の駆動用回路の双方の端子数を減らすとと
もに、全ての転送電極を同時かつ任意に駆動することが
可能なＣＣＤ転送電極の駆動用集積回路を提供すること
である。 【００２０】 【課題を解決するための手段】本発明の一観点によれ
ば、ＣＣＤ転送電極の駆動用集積回路は、複数の信号を
搬送するデータバスと、第１の時刻で前記データバス上
の信号をラッチする第１の信号ラッチ手段と、前記第１
の信号ラッチ手段からの出力を第２の時刻でラッチする
第２の信号ラッチ手段と、前記第２の時刻で前記データ
バス上の信号をラッチする第３の信号ラッチ手段と、前
記第２の信号ラッチ手段及び第３の信号ラッチ手段から
の出力に応じて、出力の状態が変化する複数のＣＣＤの
垂直転送電極の駆動用回路とを有する。 【００２１】 【発明の実施の形態】図１は、本発明の実施例によるＣ
ＣＤ１とその周辺回路の構成を表すブロック図である。
なお、ＴＧ１４及びＣＣＤ１の３値４チャンネル、２値
２チャンネルを駆動する駆動用集積回路（ＤＲＶ）１５
以外のＣＣＤとその周辺回路については、図４に示す従
来技術と同様の構成であるので、説明を省略する。 【００２２】ＴＧ１４は、図４に示す従来のＴＧ４とほ
ぼ同様の構成であるが、ＤＲＶ１５の入力端子数にあわ
せた出力端子数を備えている。本実施例では、上述の従
来例と同様に、３値４チャンネル、２値２チャンネルの
ＤＲＶ１５を用いている。ＴＧ１４からは、垂直転送電
極の駆動を制御する４ｂｉｔのデータバス（ＤａｔａＢ
ｕｓ）とタイミングを制御するためのコントロール・ク
ロック（Ｃｏｎｔｒｏｌ Ｃｌｏｃｋ）ＣＬＫの合計５
本の信号（ＤＩ０〜３、ＣＬＫ）がＤＲＶ１５に対して
出力される。すなわち、本実施例のＴＧ１４は５つの出
力端子を備え、ＤＲＶ１５は、それに対応する５つの入
力端子を備えている。 【００２３】図２は、本発明の実施例によるＣＣＤの垂
直転送電極の駆動用集積回路（ＤＲＶ）１５の回路図で
ある。 【００２４】ＤＲＶ１５は、テンポラリレジスタ８、第
１の状態設定レジスタ９、第２の状態設定レジスタ１
０、４チャンネルの３値ドライバー６ａ、６ｂ、６ｃ、
６ｄ（以下、３値ドライバー６とした場合は少なくとも
これらの内の１つをさす）、及び２チャンネルの２値ド
ライバー７ａ、７ｂ（以下、２値ドライバー７とした場
合は少なくともこれらの内の１つをさす）を含んで構成
される。 【００２５】なお、３値ドライバー６及び２値ドライバ
ー７は、図５に示すものと同様の構成である。 【００２６】図３は、本発明の実施例によるＣＣＤの垂
直転送電極の駆動用集積回路（ＤＲＶ）１５の動作を示
すタイミングチャートである。以下、図２のＤＲＶ１５
の動作を図３に示すタイミングに沿って説明する。 【００２７】ＤＲＶ１５は、図１のＴＧ１４から送られ
るコントロール・クロックＣＬＫの立下りのタイミング
ｔ１で、ＴＧ１４から４ｂｉｔのデータバス（ＤＩ０〜
ＤＩ３）に出力される信号ＴＩ１、ＰＧ１Ａ、ＰＧ１
Ｂ、ＢＩ１の４つをテンポラリレジスタ８に取り込む。 【００２８】次に、ＤＲＶ１５は、コントロール・クロ
ックＣＬＫの立ち上がりのタイミングｔ２で、テンポラ
リレジスタ８からそれぞれ信号線ＴＱ０、ＴＱ１、ＴＱ
２及びＴＱ３を介して出力される信号ＴＩ１、ＰＧ１
Ａ、ＰＧ１Ｂ、ＢＩ１の４つを第１の状態設定レジスタ
９に取り込む。 【００２９】同時に、ＤＲＶ１５は、ＴＧ１４から４ｂ
ｉｔのデータバス（ＤＩ０〜ＤＩ３）に出力される信号
ＴＩ２、ＰＧ２Ａ、ＰＧ２Ｂ、ＢＩ２の４つを第２の状
態設定レジスタ１０に取り込む。 【００３０】このようにして、コントロール・クロック
ＣＬＫの立ち上がりのタイミングｔ２において、全ての
制御信号ＴＩ１、ＰＧ１Ａ、ＰＧ１Ｂ、ＢＩ１、ＴＩ
２、ＰＧ２Ａ、ＰＧ２Ｂ、ＢＩ２が、同時にかつ互いに
独立して確定することになる（状態設定レジスタ９又は
１０に格納される）。 【００３１】その後、上記の８つの制御信号は、同時に
それぞれ信号線ＰＱ０〜３、ＳＱ０〜３を介して３値ド
ライバー６又は２値ドライバー７に供給される。 【００３２】以上、本実施例によれば、制御信号をコン
トロール・クロックの立ち上がりと立下りで取り込むた
め、制御信号を転送するために必要な信号線の半数とコ
ントロール・クロックを転送するための１本の信号線で
足りる。 【００３３】すなわち、従来必要であった信号の数をＮ
とする時に、Ｎ／２＋１の信号数で足りるために、ＴＧ
１４の出力端子数及びＤＲＶ１５の入力端子数を減らす
ことが出来る。すなわち、駆動すべき電極種の数が増大
すればするほど、従来の駆動用集積回路に比べて必要な
信号（端子数）が少なくなる。 【００３４】また、本実施例によれば、制御信号をテン
ポラリレジスタ及び又は状態設定レジスタに一旦取り込
んでから、同時にドライバーに出力するので、時間差を
つけて出力される複数の制御信号を同時にドライバーに
供給することが出来る。 【００３５】また、本実施例によれば、以上のような構
成により、ＴＧ１４及びＤＲＶ１５の端子数が低減され
るので、パッケージの端子数を減らすことが出来、コス
トを削減することが出来る。 【００３６】なお、実施例では、３値４チャンネル、２
値２チャンネルの垂直転送電極を駆動する転送電極用駆
動回路を用いて説明したが、駆動する転送電極種の数は
これに限らず、さらに多数種類の電極を駆動するもので
あっても良い。 【００３７】また、本実施例の駆動用集積回路は、ＣＣ
Ｄの垂直転送電極の駆動に限らず液晶表示装置などの走
査電極の駆動回路として用いることが出来る。 【００３８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組合せ等が可能なことは当業者に自明
であろう。 【００３９】 【発明の効果】以上説明したように、本発明によれば、
タイミング・ジェネレータと転送電極の駆動用回路の双
方の端子数を減らすとともに、全ての転送電極を同時か
つ任意に駆動することが可能なＣＣＤ転送電極の駆動用
集積回路を提供することができる。
回路に関し、より詳しくは、ＣＣＤエリアセンサの垂直
転送電極の駆動用集積回路に関する。 【０００２】 【従来の技術】図４は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕ
ｐｌｅｄ Ｄｅｖｉｃｅ）とその周辺回路の構成を表す
ブロック図である。 【０００３】ＣＣＤ１は、電荷結合型（ＣＣＤ）固体撮
像素子等を含み、少なくとも、入射する光の光量に応じ
て電荷を生じさせる光電変換部、及び光電変換部におい
て生じた電荷を転送するための垂直転送電極と水平転送
電極を有する。 【０００４】ＡＳＰ（Ａｎａｌｏｇ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）２は、ＣＣＤ１から出力されるアナ
ログの画像信号を基準電位部分と信号電位部分との２箇
所で相関２重サンプリングし、差分に適切なゲインをか
けてＡ／Ｄ（Ａｎａｌｏｇｔｏ Ｄｅｇｉｔａｌ）変換
してデジタルの画像信号として出力する。 【０００５】ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｏｒ）３は、ＡＳＰ２から出力されるデ
ジタルの画像信号に対して、各種処理を行う。 【０００６】ＴＧ（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏ
ｒ）４は、ＣＣＤ１に対して水平電極を駆動するための
タイミング信号を出力する。また、ＡＳＰ２に対してタ
イミングパルスを出力し、ＤＳＰ３に対して、同期を取
るためのタイミングパルスを出力している。さらに、垂
直転送電極の駆動用回路（ＤＲＶ）５に対してもタイミ
ングパルスを出力する。 【０００７】ＤＲＶ５は、ＣＣＤ１の例えば、３値４チ
ャンネル、２値２チャンネルのドライバーを含む垂直転
送電極を駆動するための集積回路（ＩＣ）である。ＣＣ
Ｄ１の垂直転送電極は電荷転送と電荷読み出しを行う。
電荷読み出しは高電圧（ハイレベル）を必要とする。Ｃ
ＣＤの垂直転送電極の駆動には、読み出しゲートを兼ね
る垂直転送電極を駆動する３値駆動（＋１６Ｖ、０Ｖ、
−８Ｖ）と転送のみを行う転送電極を駆動する２値駆動
（０Ｖ、−８Ｖ）がある。駆動ＩＣ（ＤＲＶ）５は、一
般的に負電圧を含む３つの電圧、例えば、＋１６Ｖ（ハ
イレベル）、０Ｖ（ミドルレベル）、−８Ｖ（ローレベ
ル）などの電圧を出力する。このためＤＲＶ５の電源電
圧も高く高耐圧ＭＯＳトランジスタが用いられる。 【０００８】上記のＡＳＰ２、ＤＳＰ３、及びＴＧ４で
は、電源電圧は、３Ｖ等の低い電圧であるが、ＤＲＶ５
の電源電圧は、上述のようにＣＣＤ１の垂直転送電極を
駆動するため、＋１６Ｖ／−８Ｖの高い電圧が必要であ
る。 【０００９】図５は、従来のＤＲＶ５の回路図である。 【００１０】ＤＲＶ５は、例えば、４チャンネルの３値
ドライバー回路６（６ａ〜６ｄ）、２チャンネルの２値
ドライバー回路７（７ａ、７ｂ）の合計６チャンネルの
垂直転送電極ドライバーを含んで構成される。 【００１１】図５では、それぞれ４チャンネル分の３値
ドライバー回路６、及び２チャンネル分の２値ドライバ
ー回路７のみを示すが、例えば、３値ドライバー回路６
及び２値ドライバー回路７を各２チャンネルずつ設けた
り、３値ドライバー回路６を６チャンネル、２値ドライ
バー回路７を４チャンネル分設けたり、必要に応じて複
数のドライバー回路を設ける。 【００１２】３値ドライバー回路６は、入力ＴＩと入力
ＰＧがともにＨｉｇｈＬｅｖｅｌ（＋１６Ｖ）の時にＶ
Ｌ（−８Ｖ）を、入力ＴＩがＬｏｗＬｅｖｅｌ（−８
Ｖ）で入力ＰＧがＨｉｇｈＬｅｖｅｌ（＋１６Ｖ）の時
にＶＭ（０Ｖ）を、入力ＴＩと入力ＰＧがともにＬｏｗ
Ｌｅｖｅｌ（−８Ｖ）の時はＶＨ（＋１６Ｖ）を出力す
るように設定されている。 【００１３】２値ドライバー回路７は、ＢＩがＬｏｗＬ
ｅｖｅｌ（−８Ｖ）の時にＶＭ（０Ｖ）を出力し、Ｈｉ
ｇｈＬｅｖｅｌ（＋１６Ｖ）の時にＶＬ（−８Ｖ）を出
力するように設定されている。 【００１４】３値ドライバー回路６は、１つの出力に対
して２つの入力があり、２値ドライバー回路７は、１つ
の出力に対して１つの入力がある。例えば、図５に示す
ＤＲＶ５の回路においては、３値ドライバー回路６は、
２つの入力ＴＩ１（ＴＩ２）及びＰＧ１Ａ（ＰＧ１Ｂ、
ＰＧ２Ａ、ＰＧ２Ｂ）に対して、１つの出力Ｖ１Ａ（Ｖ
１Ｂ、Ｖ３Ａ、Ｖ３Ｂ）を出力する。また、２値ドライ
バー回路７は、１つの入力ＢＩ１（ＢＩ２）に対して１
つの出力Ｖ２（Ｖ４）を出力する。 【００１５】上記のように、３値系の入力端子は６本
（ＴＩ１、ＴＩ２、ＰＧ１Ａ、ＰＧ１Ｂ、ＰＧ２Ａ、Ｐ
Ｇ２Ｂ）必要であり、２値系の入力端子は２本（ＢＩ
１、ＢＩ２）必要であり、合計８本の入力端子が必要で
ある。 【００１６】ＣＣＤの転送電極種の数が６チャンネルと
比較的少ない場合は、上述の入力端子数は問題とならな
いが、昨今の多電極ＣＣＤとなると上述の入力端子数の
増大は無視することが出来ない。すなわち、これらの信
号は、ＴＧ４から出力されＤＲＶ５に入力されるため、
ＴＧ４にはＤＲＶ５の入力端子数と同数の出力端子が必
要である。よって、各回路においてパッケージの端子数
の増大を招き、コストアップの要因となる。 【００１７】上記の問題を解決するために、本出願と同
一の出願人による特許出願２０００−２４６９６９号で
は、タイミング・ジェネレータ（ＴＧ）からの垂直転送
電極のタイミングパルスを符号化して転送電極の駆動用
回路（ＤＲＶ）に送信することで、タイミング・ジェネ
レータと転送電極の駆動用回路の双方の端子数を減らす
ことが提案されている。 【００１８】 【発明が解決しようとする課題】上記の特許出願では、
作用させようとするチャンネルを選択してラッチする手
段と、該選択されたチャンネルに対してＶＨ、ＶＭ、Ｖ
Ｌのどの状態にするかを選択してラッチする手段とで構
成されている。この構成では、複数のチャンネルに対し
て同じ状態を同時に割り当てることは出来るが、例え
ば、２つのチャンネルに対して同時に別々の状態を割り
当てることは出来なかった。 【００１９】本発明の目的は、タイミング・ジェネレー
タと転送電極の駆動用回路の双方の端子数を減らすとと
もに、全ての転送電極を同時かつ任意に駆動することが
可能なＣＣＤ転送電極の駆動用集積回路を提供すること
である。 【００２０】 【課題を解決するための手段】本発明の一観点によれ
ば、ＣＣＤ転送電極の駆動用集積回路は、複数の信号を
搬送するデータバスと、第１の時刻で前記データバス上
の信号をラッチする第１の信号ラッチ手段と、前記第１
の信号ラッチ手段からの出力を第２の時刻でラッチする
第２の信号ラッチ手段と、前記第２の時刻で前記データ
バス上の信号をラッチする第３の信号ラッチ手段と、前
記第２の信号ラッチ手段及び第３の信号ラッチ手段から
の出力に応じて、出力の状態が変化する複数のＣＣＤの
垂直転送電極の駆動用回路とを有する。 【００２１】 【発明の実施の形態】図１は、本発明の実施例によるＣ
ＣＤ１とその周辺回路の構成を表すブロック図である。
なお、ＴＧ１４及びＣＣＤ１の３値４チャンネル、２値
２チャンネルを駆動する駆動用集積回路（ＤＲＶ）１５
以外のＣＣＤとその周辺回路については、図４に示す従
来技術と同様の構成であるので、説明を省略する。 【００２２】ＴＧ１４は、図４に示す従来のＴＧ４とほ
ぼ同様の構成であるが、ＤＲＶ１５の入力端子数にあわ
せた出力端子数を備えている。本実施例では、上述の従
来例と同様に、３値４チャンネル、２値２チャンネルの
ＤＲＶ１５を用いている。ＴＧ１４からは、垂直転送電
極の駆動を制御する４ｂｉｔのデータバス（ＤａｔａＢ
ｕｓ）とタイミングを制御するためのコントロール・ク
ロック（Ｃｏｎｔｒｏｌ Ｃｌｏｃｋ）ＣＬＫの合計５
本の信号（ＤＩ０〜３、ＣＬＫ）がＤＲＶ１５に対して
出力される。すなわち、本実施例のＴＧ１４は５つの出
力端子を備え、ＤＲＶ１５は、それに対応する５つの入
力端子を備えている。 【００２３】図２は、本発明の実施例によるＣＣＤの垂
直転送電極の駆動用集積回路（ＤＲＶ）１５の回路図で
ある。 【００２４】ＤＲＶ１５は、テンポラリレジスタ８、第
１の状態設定レジスタ９、第２の状態設定レジスタ１
０、４チャンネルの３値ドライバー６ａ、６ｂ、６ｃ、
６ｄ（以下、３値ドライバー６とした場合は少なくとも
これらの内の１つをさす）、及び２チャンネルの２値ド
ライバー７ａ、７ｂ（以下、２値ドライバー７とした場
合は少なくともこれらの内の１つをさす）を含んで構成
される。 【００２５】なお、３値ドライバー６及び２値ドライバ
ー７は、図５に示すものと同様の構成である。 【００２６】図３は、本発明の実施例によるＣＣＤの垂
直転送電極の駆動用集積回路（ＤＲＶ）１５の動作を示
すタイミングチャートである。以下、図２のＤＲＶ１５
の動作を図３に示すタイミングに沿って説明する。 【００２７】ＤＲＶ１５は、図１のＴＧ１４から送られ
るコントロール・クロックＣＬＫの立下りのタイミング
ｔ１で、ＴＧ１４から４ｂｉｔのデータバス（ＤＩ０〜
ＤＩ３）に出力される信号ＴＩ１、ＰＧ１Ａ、ＰＧ１
Ｂ、ＢＩ１の４つをテンポラリレジスタ８に取り込む。 【００２８】次に、ＤＲＶ１５は、コントロール・クロ
ックＣＬＫの立ち上がりのタイミングｔ２で、テンポラ
リレジスタ８からそれぞれ信号線ＴＱ０、ＴＱ１、ＴＱ
２及びＴＱ３を介して出力される信号ＴＩ１、ＰＧ１
Ａ、ＰＧ１Ｂ、ＢＩ１の４つを第１の状態設定レジスタ
９に取り込む。 【００２９】同時に、ＤＲＶ１５は、ＴＧ１４から４ｂ
ｉｔのデータバス（ＤＩ０〜ＤＩ３）に出力される信号
ＴＩ２、ＰＧ２Ａ、ＰＧ２Ｂ、ＢＩ２の４つを第２の状
態設定レジスタ１０に取り込む。 【００３０】このようにして、コントロール・クロック
ＣＬＫの立ち上がりのタイミングｔ２において、全ての
制御信号ＴＩ１、ＰＧ１Ａ、ＰＧ１Ｂ、ＢＩ１、ＴＩ
２、ＰＧ２Ａ、ＰＧ２Ｂ、ＢＩ２が、同時にかつ互いに
独立して確定することになる（状態設定レジスタ９又は
１０に格納される）。 【００３１】その後、上記の８つの制御信号は、同時に
それぞれ信号線ＰＱ０〜３、ＳＱ０〜３を介して３値ド
ライバー６又は２値ドライバー７に供給される。 【００３２】以上、本実施例によれば、制御信号をコン
トロール・クロックの立ち上がりと立下りで取り込むた
め、制御信号を転送するために必要な信号線の半数とコ
ントロール・クロックを転送するための１本の信号線で
足りる。 【００３３】すなわち、従来必要であった信号の数をＮ
とする時に、Ｎ／２＋１の信号数で足りるために、ＴＧ
１４の出力端子数及びＤＲＶ１５の入力端子数を減らす
ことが出来る。すなわち、駆動すべき電極種の数が増大
すればするほど、従来の駆動用集積回路に比べて必要な
信号（端子数）が少なくなる。 【００３４】また、本実施例によれば、制御信号をテン
ポラリレジスタ及び又は状態設定レジスタに一旦取り込
んでから、同時にドライバーに出力するので、時間差を
つけて出力される複数の制御信号を同時にドライバーに
供給することが出来る。 【００３５】また、本実施例によれば、以上のような構
成により、ＴＧ１４及びＤＲＶ１５の端子数が低減され
るので、パッケージの端子数を減らすことが出来、コス
トを削減することが出来る。 【００３６】なお、実施例では、３値４チャンネル、２
値２チャンネルの垂直転送電極を駆動する転送電極用駆
動回路を用いて説明したが、駆動する転送電極種の数は
これに限らず、さらに多数種類の電極を駆動するもので
あっても良い。 【００３７】また、本実施例の駆動用集積回路は、ＣＣ
Ｄの垂直転送電極の駆動に限らず液晶表示装置などの走
査電極の駆動回路として用いることが出来る。 【００３８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組合せ等が可能なことは当業者に自明
であろう。 【００３９】 【発明の効果】以上説明したように、本発明によれば、
タイミング・ジェネレータと転送電極の駆動用回路の双
方の端子数を減らすとともに、全ての転送電極を同時か
つ任意に駆動することが可能なＣＣＤ転送電極の駆動用
集積回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施例によるＣＣＤ１とその周辺回
路の構成を表すブロック図である。 【図２】 本発明の実施例によるＣＣＤの垂直転送電極
の駆動用集積回路（ＤＲＶ）１５の回路図である。 【図３】 本発明の実施例によるＣＣＤの垂直転送電極
の駆動用集積回路（ＤＲＶ）１５の動作を示すタイミン
グチャートである。 【図４】 ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄ
ｅｖｉｃｅ）とその周辺回路の構成を表すブロック図で
ある。 【図５】 従来のＤＲＶ５の回路図である。 【符号の説明】 １…ＣＣＤ、２…ＡＳＰ、３…ＤＳＰ、４、１４…Ｔ
Ｇ、５、１５…ＤＲＶ、６…３値ドライバー、７…２値
ドライバー、８…テンポラリレジスタ、９…第１の状態
設定レジスタ、１０…第２の状態設定レジスタ
路の構成を表すブロック図である。 【図２】 本発明の実施例によるＣＣＤの垂直転送電極
の駆動用集積回路（ＤＲＶ）１５の回路図である。 【図３】 本発明の実施例によるＣＣＤの垂直転送電極
の駆動用集積回路（ＤＲＶ）１５の動作を示すタイミン
グチャートである。 【図４】 ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄ
ｅｖｉｃｅ）とその周辺回路の構成を表すブロック図で
ある。 【図５】 従来のＤＲＶ５の回路図である。 【符号の説明】 １…ＣＣＤ、２…ＡＳＰ、３…ＤＳＰ、４、１４…Ｔ
Ｇ、５、１５…ＤＲＶ、６…３値ドライバー、７…２値
ドライバー、８…テンポラリレジスタ、９…第１の状態
設定レジスタ、１０…第２の状態設定レジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数の信号を搬送するデータバスと、 第１の時刻で前記データバス上の信号をラッチする第１
の信号ラッチ手段と、 前記第１の信号ラッチ手段からの出力を第２の時刻でラ
ッチする第２の信号ラッチ手段と、 前記第２の時刻で前記データバス上の信号をラッチする
第３の信号ラッチ手段と、 前記第２の信号ラッチ手段及び第３の信号ラッチ手段か
らの出力に応じて、出力の状態が変化する複数のＣＣＤ
の垂直転送電極の駆動用回路とを有するＣＣＤ転送電極
の駆動用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001372202A JP2003174591A (ja) | 2001-12-06 | 2001-12-06 | Ｃｃｄ転送電極の駆動用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001372202A JP2003174591A (ja) | 2001-12-06 | 2001-12-06 | Ｃｃｄ転送電極の駆動用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003174591A true JP2003174591A (ja) | 2003-06-20 |
Family
ID=19181133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001372202A Pending JP2003174591A (ja) | 2001-12-06 | 2001-12-06 | Ｃｃｄ転送電極の駆動用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003174591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008018363A1 (fr) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | dispositif d'entraînement de capteur d'image |
-
2001
- 2001-12-06 JP JP2001372202A patent/JP2003174591A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008018363A1 (fr) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | dispositif d'entraînement de capteur d'image |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070523 |