JP2020009265A - 演算装置 - Google Patents

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Abstract

【課題】大規模化が可能な演算装置を提供する。【解決手段】実施形態によれば、演算装置は、１つまたは複数の演算ユニットを含む。前記１つまたは複数の前記演算ユニットの１つは、複数の記憶領域を含む記憶部と、演算部と、を含む。前記複数の記憶領域の少なくとも１つは、シフトレジスタ型の記憶素子を含む。【選択図】図１

Description

本発明の実施形態は、演算装置に関する。
演算装置において、大規模化が望まれる。
特開２００９−０３２２５９号公報
本発明の実施形態は、大規模化が可能な演算装置を提供する。
本発明の実施形態によれば、演算装置は、１つまたは複数の演算ユニットを含む。前記１つまたは複数の前記演算ユニットの１つは、複数の記憶領域を含む記憶部と、演算部と、を含む。前記複数の記憶領域の少なくとも１つは、シフトレジスタ型の記憶素子を含む。
図１は、第１実施形態に係る演算装置を例示する模式図である。 図２は、第１実施形態に係る演算装置を例示する模式図である。 図３（ａ）〜図３（ｃ）は、第１実施形態に係る演算装置の一部を例示する模式図である。 図４は、第１実施形態に係る演算装置の一部を例示する模式図である。 図５（ａ）及び図５（ｂ）は、第２実施形態に係る演算装置の一部を例示する模式図である。 図６は、実施形態に係る演算装置を例示する模式図である。 図７は、実施形態に係る演算装置の一部を例示する模式図である。 図８は、実施形態に係る演算装置の一部を例示する模式図である。 図９は、実施形態に係る演算装置を例示する模式図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る演算装置を例示する模式図である。
図１に示すように、実施形態に係る演算装置１１０は、１つまたは複数の演算ユニット１０Ｕを含む。１つまたは複数の演算ユニット１０Ｕの１つは、記憶部１０及び演算部２０を含む。記憶部１０は、複数の記憶領域１０Ｒを含む。
例えば、複数の記憶領域１０Ｒの１つは、変数ｘｊを記憶（または保持）可能である。例えば、複数の記憶領域１０Ｒの別の１つは、変数群ｗｉｊを記憶（または保持）可能である。変数群ｗｉｊは、例えば、行列でも良い。
実施形態に係る演算装置１１０は、例えば、ニューラルネットワークに対応する演算に用いることができる。この場合、例えば、変数ｘｊは、ニューロンの状態に対応する。例えば、変数群ｗｉｊは、シナプス・パラメータの状態に対応する。
記憶部１０に記憶された情報（例えば変数など）が演算部２０に供給される。演算部２０は、その情報に基づいて演算を行う。演算は、例えば、積和演算を含む。１つの例において、積和演算は、ｈｉ＝Σｗｉｊｘｊの演算を含む。
例えば、演算部１０は、例えば、演算回路２５を含む。演算回路２５において、演算が行われる。演算部１０は、Ａ／Ｄ変換部２６を含んでも良い。例えば、記憶部１０に記憶された情報が３値以上（またはアナログなど）である場合、情報が２値に変換されても良い。変換された情報が、演算回路２５に供給される。演算回路２５は、変換された情報に基づいて、演算を行う。
演算ユニット１０Ｕは、１つの「コア」として機能する。
図２は、第１実施形態に係る演算装置を例示する模式図である。
図２に示すように、複数の記憶領域１０Ｒの少なくとも１つは、シフトレジスタ型の記憶素子１０Ｄを含む。
実施形態においては、シフトレジスタ型の記憶素子１０Ｄが用いられるため、記憶部１０のサイズを大幅に縮小できる。例えば、小さい面積に非常に大きな情報を記憶できる。大規模化が可能な演算装置が提供できる。
一般に、記憶部としてＳＲＡＭが用いられる。ＳＲＡＭにおいては、記憶素子部の他に、大きな面積を必要とする周辺回路が設けられる。周辺回路には、アドレス・デコーダ、個々の素子への読出し回路、及び、書込み回路などが含まれている。ＳＲＡＭにおいては、記憶素子部に対する周辺回路の占める割合が大きい。このため、記憶部の記憶容量を大きくすることが困難である。
これに対して、実施形態においては、シフトレジスタ型の記憶素子１０Ｄを含むため、周辺回路が簡単である。このため、周辺回路の面積が小さく、記憶部１０のサイズを大幅に縮小できる。
このように、実施形態においては、コア（演算ユニット１０Ｕ）の記憶部１０に、シフトレジスタ型の記憶素子１０Ｄが用いられる。記憶素子１０Ｄの周辺回路及び配線の面積が低減できる。このため、記憶部１０の記憶容量を増大させることができる。これにより、ニューロ・モルフィック・コンピュータの大規模化が可能になる。
コンピュータやエレクトロニクスデバイスの高性能化および高機能化が求められている。演算装置において、膨大な情報処理に対応し得ることが望まれている。情報処理の大規模化により、例えば、ＩｏＴ（Internet of Things）、ＡＩ(Artificial Intelligence）、または、深層学習（Deep leaning）などにおける膨大な情報処理に対応できる。
一方、省エネルギー・エレクトロニクスの開発も望まれている。省エネルギー化により、例えば、世界的規模で議論されるＣＯ２削減に対応できる。省エネルギー化により、例えば、大規模震災後の電力事情を緩和できる。
このような状況において、生体に学ぶ省エネルギー・エレクトロニクスとしてのニューラルネットワーク（神経回路網）が注目を集めている。ニューラルネットワークとエレクトロニクスとの関係は歴史が古い。例えば、１９４３年に発表されたMcCullochとPittsのニューロンモデル（W.S. McCulloch and W. Pitts: Bull. Math. Biophys. 5, 115 (1943).）が知られている。
その後、ニューラルネットワーク分野の大きなブレークスルーが1982年にHopfieldによりなされた（J.J. Hopfield: Proc. Natl. Acad. Sci. U.S.A. 79, 2554 (1982).）。彼は、相互結合型ネットワークが、イジングスピン・モデルのハミルトニアンで表現できることを示した。これにより、神経回路網での情報処理をスピン系の統計力学を用いて考察することが可能となった。さらに、アップ・ダウンスピンの２値状態をとるイジングスピンを神経細胞（ニューロン）の活動または情報ビットに対応させることが可能になった。
ニューラルネットワークの新規なハードウエアとして、TrueNorthチップと呼ばれる素子が２０１４年にＩＢＭとコーネル大学との協力により開発された（P.A. Merolla et al., Science 345, 668 (2014).）。この例では、２８ｎｍルールのＣＭＯＳ技術で素子が作製された。この素子は、全体として、１００万個のニューロンとして動作する。この素子は、１４０億個のニューロンから構成される人間の脳に比較すると、規模が小さい。
TrueNorthチップに代表されるニューラルネットワークのハードウエアは、ニューロ・モルフィック・コンピュータとも呼ばれる。これらは、超並列分散型コンピュータである。超並列分散型コンピュータは、コアと呼ばれる多数の演算ユニットを含む。演算ユニットの１つに、演算部及び記憶部が設けられる。演算部では、積和演算などが行われる。記憶部には、例えば、ニューロンの状態、または、シナプス・パラメータなどが保存される。
従来の超並列分散型コンピュータの記憶部には、ＳＲＡＭが用いられている。上記のように、ＳＲＡＭにおいて、アドレス・デコーダ、または、読出し及び書込み回路などの、大きな周辺回路が必要である。
ニューロ・モルフィック・コンピュータは、人間の脳に匹敵する大規模な省エネ型情報処理装置として期待されているが、大規模化に関して、現在、極めて不十分である。原因の１つは、十分な記憶容量の記憶部を得ることが困難であることである。
実施形態は、記憶部１０の記憶容量を増大できる。ニューロ・モルフィック・コンピュータの大規模化が可能になる。実施形態に係る演算装置１１０は、学習可能である。
以下、シフトレジスタ型の記憶素子１０Ｄの１つの例について、説明する。
図３（ａ）〜図３（ｃ）は、第１実施形態に係る演算装置の一部を例示する模式図である。
これらの図は、シフトレジスタ型の記憶素子１０Ｄの例を示している。記憶素子１０Ｄは、電荷結合型素子４０（Charge-Coupled Device：ＣＣＤ）を含む。
図３（ａ）は、模式的断面図である。図３（ａ）に示すように、電荷結合型素子４０は、半導体層４１と、絶縁層４２と、複数の電極４３と、を含む。絶縁層４２は、半導体層４１と、複数の電極４３と、の間に設けられる。この例では、基体４１ｓの上に、半導体層４１が設けられる。その上に、絶縁層４２及び複数の電極４３が、この順で設けられる。
半導体層４１の電荷４１Ｑは、複数の電極４３に電圧パルスを順に印加にすることで、シフトされる。電荷４１Ｑの状態は、電荷結合型素子４０に記憶される情報に対応する。
図３（ｂ）に示すように、電荷結合型素子４０の１つの端部（左端）に、入力１０ＩＮとして、電荷４１Ｑが注入される。複数の電極４３に順に電圧パルスを加えると、電荷４１Ｑは、別の端部（この例では、右端）に向かって、逐次シフトされる。複数の電極４３に対応する部分は、１つのレジスタとして機能する。別の端部（この例では、右端）に出力回路４５が設けられても良い。出力回路４５から、出力１０ＯＵＴとして、電荷４１Ｑの状態に応じた信号が、出力される。
図３（ｃ）に示すように、シフトレジスタ型の記憶素子１０Ｄは、例えば、複数の電荷結合型素子４０を含んでも良い。シフトレジスタ型の記憶素子１０Ｄへ信号（情報）の書込み、または、読出しにおいては、複数のレジスタのそれぞれにアクセスしなくて良い。１つの端部に信号を順次書込み、別の端部から、順次読み出せばよい。このため、記憶素子１０Ｄにおける周辺回路が簡単になる。記憶素子１０Ｄにおける面積を低減することができる。これにより、小さい面積に、大きな容量を記憶できる。大規模化が可能な演算装置を提供できる。
１つの例において、電荷結合型素子４０は、２値の状態を保持可能である。この場合、電荷結合型素子４０は、デジタル型記憶素子として機能する。
別の例において、電荷結合型素子４０は、３値以上の状態を保持可能ででも良い。例えば、電荷結合型素子４０は、アナログ情報を保持可能でも良い。この場合、電荷結合型素子４０は、多値型記憶素子として機能する。
例えば、電荷４１Ｑの量を、０〜１６諧調のアナログ量として扱っても良い。この場合、例えば、１つの記憶セルは、４ビットのデジタルセルに相当する。これにより、記憶素子１０Ｄの面積を大幅に低減することができる。記憶容量を実効的に増大できる。
例えば、電荷結合型素子４０は、酸化物半導体を含んでも良い。例えば、半導体層４１は、酸化物半導体を含んでも良い。酸化物半導体は、例えば、Ｉｎ、Ｇａ、Ｚｎ、Ａｌ、Ｓｎ、Ｔｉ、Ｓｉ及びＧｅ少なくも１つを含む第１元素と、酸素と、を含む。酸化物半導体を用いることで、例えば、良好な諧調性が得やすくなる。
図４は、第１実施形態に係る演算装置の一部を例示する模式図である。
図４に示すように、シフトレジスタ型の記憶素子１０Ｄは、電荷結合型素子４０に加えた、発光素子４０Ｅ及び受光素子４０Ｒをさらに含んでも良い。
発光素子４０Ｅに入力１０ＩＮに対応する信号が供給される。発光素子４０Ｅから光４０Ｌが出射する。発光素子４０Ｅから出射する光４０Ｌが、受光素子４０Ｒに入る。受光素子４０Ｒの出力信号４０Ｓが、電荷結合型素子４０に供給される。出力信号４０Ｓに基づく電荷４１Ｑが、電荷結合型素子４０に注入される。
発光素子４０Ｅ及び受光素子４０Ｒを設けることで、入力部（入力１０ＩＮ）と、電荷結合型素子４０と、が電気的に非結合となる。例えば、配線の自由度が向上する。結果として記憶容量が増大できる。
（第２実施形態）
第２実施形態においては、シフトレジスタ型の記憶素子１０Ｄは、デジタル・シフトレジスタを含む。
図５（ａ）及び図５（ｂ）は、第２実施形態に係る演算装置の一部を例示する模式図である。
これらの図は、本実施形態に係る演算装置１２０の記憶部１０におけるシフトレジスタ型の記憶素子１０Ｄを例示している。演算装置１２０におけるこれ以外の構成は、例えば、演算装置１１０と同様である。以下、演算装置１２０におけるシフトレジスタ型の記憶素子１０Ｄの例について説明する。
図５（ａ）に示すように、この例では、シフトレジスタ型の記憶素子１０Ｄは、フリップ・フロップ素子６０を含む。この場合、記憶素子１０Ｄは、デジタル・シフトレジスタとして機能する。
フリップ・フロップ素子６０は、例えば、複数のフリップ・フロップ回路６１を含む。
複数のフリップ・フロップ回路６１は、一列に電気的に接続される。フリップ・フロップ素子６０の１つの端部（例えば、左端）に、１つの情報（この例では”１０１０”）が入力される。例えば、”Ｔ端子”にパルス信号が入力されるごとに、情報が、１つの端部（例えば、左端）から、別の端部（例えば右端）に向けてシフトする。
図５（ｂ）に示すように、例えば、シフトレジスタ型の記憶素子１０Ｄに、複数のフリップ・フロップ素子６０が設けられても良い。
デジタル・シフトレジスタにおいては、１ビットの面積が大きい。しかしながら、デジタル・シフトレジスタにおいては、技術的完成度が高い。シフトレジスタ型の記憶素子１０Ｄとして、複数のデジタル・シフトレジスタを設けることで、大規模化が容易になる。
以下、実施形態に係る演算装置（例えば演算措置１１０または１２０など）の応用の例について説明する。以下の例では、演算装置は、ニューラルネットワークに対応する演算を行う。
図６は、実施形態に係る演算装置を例示する模式図である。
図６に示すように、１つの演算ユニット１０Ｕは、例えば、コアＣ（１，１）に対応する。コアＣ（１，１）は、例えば、イジング・マシンの少なくとも一部となる。この例では、「ｉ」は、１であり、「ｊ」は、１〜１００の整数である。
コアＣ（１，１）において、記憶部１０は、複数のサブコア（サブコアｓｕｂＣ（１，１）〜ｓｕｂＣ（１００，１））を含む。この例では、複数のサブコアの数は、１００である。実施形態において、複数のサブコアの数は任意である。
記憶部１０に記憶された情報（例えば、変数ｘｊ及び変数群ｗｉｊなど）が、演算部２０に供給される。演算部２０において、変数ｘｊ及び変数群ｗｉｊの積和演算が行われる。例えば、演算部２０において、演算結果に基づいた判定が行われる。判定後、例えば、変数ｘｊが更新される（ＵＰＤＡＴＥ ｘｊ）。判定後、例えば、変数ｘｊ、及び、変数群ｗｉｊの少なくともいずれかが更新されても良い。
図７は、実施形態に係る演算装置の一部を例示する模式図である。
図７は、１つのサブコア（この例では、ｓｕｂＣ（１，１））の例を示している。例えば、複数のシフトレジスタ型の記憶素子１０Ｄが設けられる。
複数の記憶素子１０Ｄの１つは、ニューロン用レジスタＲｎとして用いられる。ニューロン用レジスタＲｎとして用いられる記憶素子１０Ｄにおいて、変数ｘｊ（例えば、変数ｘ１〜変数ｘ１００）に関する情報が記憶される。
複数の記憶素子１０Ｄのいくつかは、シナプス用レジスタＲｓとして用いられる。この例では、変数群ｗｉｊは、４ビットの情報として扱われる。シナプス用レジスタＲｓとして用いられる複数の記憶素子１０Ｄにおいて、変数群ｗｉｊ（この例では、ｗ１ｊ （１）、ｗ１ｊ （２）、ｗ１ｊ （３）、及びｗ１ｊ （４））に関する情報が記憶される。
これらの情報（変数ｘｊ及び変数群ｗｉｊ）が、複数の記憶素子１０Ｄに書き込まれる。複数の記憶素子１０Ｄに書き込まれた情報が、読み出されて、演算部２０に供給される。演算部２０により、例えば、積和演算が行われる。演算結果に基づいて、ニューロンの状態（例えば、変数ｘｊ）、及び、シナプス・パラメータの状態（例えば、変数群ｗｉｊ）の少なくともいずれかが更新される。
この例では、サブコアは、デジタル・シフトレジスタに対応する。変数ｘｊは、１ビットとして扱われ、変数群ｗｉｊは、４ビットとして扱われる。実施形態において、変数ｘｊ、及び、変数群ｗｉｊに関する情報の形式は任意である。
図８は、実施形態に係る演算装置の一部を例示する模式図である。
図８も、１つのサブコア（この例では、サブコアｓｕｂＣ（１，１））の例を示している。複数のシフトレジスタ型の記憶素子１０Ｄが設けられる。
この例においても、複数の記憶素子１０Ｄの１つは、ニューロン用レジスタＲｎとして用いられる。ニューロン用レジスタＲｎに変数ｘｊ（例えば、変数ｘ１〜変数ｘ１００）に関する情報が記憶される。
一方、複数の記憶素子１０Ｄの１つが、シナプス用レジスタＲｓとして用いられる。複数の記憶素子１０Ｄの１つは、例えば、電荷結合型素子４０である。電荷結合型素子４０において、３値以上の情報（例えば、アナログ情報）が記憶される。この場合、変数ｘｊ、及び、変数群ｗｉｊは、それぞれ、１ビットの素子に記憶できる。
複数の記憶素子１０Ｄに書き込まれた情報（変数ｘｊ及び変数群ｗｉｊ）が演算部２０に供給される。例えば、演算部２０は、Ａ／Ｄ変換部２６を含んでも良い。Ａ／Ｄ変換部２６により変換された情報が、演算回路２５に供給される。演算回路２５において、例えば、積和演算が行われる。演算結果に基づいて、ニューロンの状態（例えば、変数ｘｊ）及び、シナプス・パラメータの状態（例えば、変数群ｗｉｊ）の少なくともいずれかが更新される。
他のサブコアも、上記のサブコアｓｕｂＣ（１，１）と同様の構成を有しても良い。
図９は、実施形態に係る演算装置を例示する模式図である。
図９に示すように、演算装置１１０または１２０は、複数の演算ユニット１０Ｕを含んでも良い。複数の演算ユニット１０Ｕは、複数のコアに対応する。この例では、コアＣ（１，１）〜コア（１０，１０）が設けられている。複数のコアの数は、１００である。
例えば、１０個のコア（コア（１、１）〜コア（１，１０））が１つのグループとなる。１つのグループの演算結果が、和演算回路３０に供給される。和演算回路３０において、１つのグループの演算結果の和が算出される。算出結果に基づいて、例えば、変数ｘｊ、及び、変数群ｗｉｊの少なくともいずれかが、更新される。他のグループにおいても同様の演算が行われる。
実施形態においては、複数の演算ユニット１０Ｕ（例えば、コア）に含まれる記憶部１０が、シフトレジスタ型の記憶素子１０Ｄを含む。記憶素子１０Ｄは、例えば、電荷結合型素子４０などを含む。これにより、記憶容量が大きくできる。
複数の演算ユニット１０Ｕの少なくとも２つは、並列に動作しても良い。これにより、例えば、省エネに優れた、並列分散型の大規模な演算装置を提供することができる。
実施形態によれば、大規模化が可能な演算装置が提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、演算装置に含まれる演算ユニット、記憶部、記憶領域、電荷結合型素子、フリップ・フロップ素子、及び、演算部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した演算装置を基にして、当業者が適宜設計変更して実施し得る全ての演算装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…記憶部、 １０Ｄ…記憶素子、 １０ＩＮ…入力、 １０ＯＵＴ…出力、 １０Ｒ…記憶領域、 １０Ｕ…演算ユニット、 ２０…演算部、 ２５…演算回路、 ２６…Ａ／Ｄ変換部、 ３０…和算回路、 ４０…電荷結合型素子、 ４０Ｅ…発光素子、 ４０Ｌ…光、 ４０Ｒ…受光素子、 ４１…半導体層、 ４１Ｑ…電荷、 ４１ｓ…基体、 ４２…絶縁層、 ４３…電極、 ６０…フリップ・フロップ素子、 ６１…フリップ・フロップ回路、 １１０…演算装置、 Ｃ（１，１）〜Ｃ（１０，１０）…コア、 Ｒｎ…ニューロン用レジスタ、 Ｒｓ…シナプス用レジスタ、 ｓｕｂＣ（１，１）〜ｓｕｂＣ（１００，１）…サブコア、 ｗｉｊ…変数群、 ｘｊ…変数

Claims (8)

  1. １つまたは複数の演算ユニットを備え、
    前記１つまたは複数の前記演算ユニットの１つは、
    複数の記憶領域を含む記憶部と、
    演算部と、
    を含み、
    前記複数の記憶領域の少なくとも１つは、シフトレジスタ型の記憶素子を含む、演算装置。
  2. 前記記憶素子は、電荷結合型素子を含む、請求項１記載の演算装置。
  3. 前記電荷結合型素子は、３値以上の状態を保持可能である、請求項２記載の演算装置。
  4. 前記電荷結合型素子は、２値の状態を保持可能である、請求項２記載の演算装置。
  5. 前記記憶素子は、
    発光素子と、
    受光素子と、
    をさらに含み、
    前記発光素子から出射する光が、前記受光素子に入り、
    前記受光素子の出力信号が、前記電荷結合型素子に供給される、請求項２〜４のいずれか１つに記載の演算装置。
  6. 電荷結合型素子は、酸化物半導体を含む、請求項２〜５のいずれか１つに記載の演算装置。
  7. 前記記憶素子は、フリップ・フロップ素子を含む、請求項１記載の演算装置。
  8. 前記複数の演算ユニットの少なくとも２つは、並列に動作する、請求項１〜７のいずれか１つに記載の演算装置。
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