JP6995131B2 - 抵抗型処理ユニットアレイ、抵抗型処理ユニットアレイを形成する方法およびヒステリシス動作のための方法 - Google Patents
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Description
以下の開示は、米国特許法102(b)(1)(A)の下に提出されたものである。
バックプロパゲーション・アルゴリズムは3つのサイクルからなる。これらの3つサイクルは、順方向、逆方向および重み更新であり、これらのサイクルは、収束判定基準が満たされるまで何度も繰り返される。順方向および逆方向サイクルは主に、順方向および逆方向のベクトル-行列乗算を計算することを含む。この演算は、2端子抵抗型処理ユニットの2Dクロスバー・アレイ上で実行することができる。順方向サイクルでは、クロスバー・アレイ内の格納されたコンダクタンス値が行列を形成し、その行列において、各入力行に入力ベクトルが電圧パルスとして伝送される。逆方向サイクルでは、入力として列から電圧パルスが供給されたときに、行列の転置行列上でベクトル-行列積が計算される。これらの演算は、必要なO(1)時間複雑性を達成するが、これが達成されるのは、訓練アルゴリズムの3つのサイクルのうちの2つのサイクルに対してだけである。
wij←wij+ηxiδj 式(1)
および
は、ベルヌーイ過程によって特徴づけられる確率変数であり、上付き添字nは、試験シーケンスにおけるビット位置を表す。
および
が1に等しい確率はそれぞれCxiおよびCδjによって与えられる。Cは、STRにおける利得係数である。
この手法の妥当性を試験するため、実験者は、それぞれ784、256、128および10個のニューロンを有する完全に接続された層からなる深層ニューラル・ネットワークを用いて達成された分類の正確さを比較した。このネットワークは、60,000例の手書き数字の画像からなる標準MNIST(Mixed National Institute of Standards and Technology)訓練データセットを用い、クロスエントロピー目的関数およびバックプロパゲーション・アルゴリズムを使用して訓練される。28×28画素の各画像の未処理の画素値が入力として与えられ、一方、ロジスティック・シグモイドおよびソフトマックス(softmax)活性化関数がそれぞれ隠れ層および出力層で使用される。両方の活性化関数に対する温度パラメータは1であると仮定される。
によってスケーリングする標準偏差と平均の比による、確率的(probablistic)なものになる。確率的ビット・ストリーム長BLを増大させると誤差は小さくなるであろうが、更新時間は増大するであろう。このネットワークがベースライン・モデルと同様の分類誤差に到達することを可能にするBL値の許容可能な範囲を見つけるため、実験者は、異なるBL値を使用し、一方で、上で論じたようにベースライン・モデルに対して使用される学習率と整合させるためにΔwmin=η/BLおよびC=1を設定して、訓練を実行した。図5に示されているとおり、確率的モデルがベースライン・モデルから区別できないものになるためには、BLは、10という小さなもので十分である。
現状技術におけるニューラル・ネットワーク訓練用のクロスバーアレイとしてのそれらの潜在的実装を考慮して、さまざまな材料、物理的機構およびデバイス概念を分析した。これらの技術は当初、ストレージ・クラスのメモリ用途向けに開発された。しかしながら、提案されたRPU概念の実現に適用されたときのこれらの技術の固有の限界が、大幅な加速につながるのか、または反対に性能を制限するかについては事前に明白であるわけではない。例えば、PCMデバイスは、訓練中にコンダクタンスを増大させることしかできず、したがって何回かの更新の後、ネットワークは飽和する。定期的に重みを順次リセットすることによってこの問題を軽減することもできるが、このことはO(1)時間複雑性に背くため、その対価として訓練時間が長くなる。
として定義されるCを有する確率的ストリームに翻訳される。このことは、平均学習率を、ベースライン・モデルのそれと同じにすることを可能にする。
と負パルスに起因するコンダクタンス値の変化量
とが異なることがある。上昇変化
と下降変化
の間の非対称性をアルゴリズムがどれくらい許容できるのかを判定するため、図13および14に示されているように、重み値の上昇変化と下降変化を変動させる。図13では、線1、2および3がそれぞれ、下降変化の方が0.5、0.75および0.9だけ弱い確率的モデルに対応する。図14では、線1、2および3がそれぞれ、上昇変化の方が0.5、0.75および0.9だけ弱い確率的モデルに対応する。
が0.001に固定されており、
を、上昇値よりも0.95ないし0.25弱く変動させる。同様に、図14は、
を0.001に固定し、
を変動させた類似の結果を示す。結果は、確率的モデルが許容可能な0.3%の誤差ペナルティを達成するためには上昇変化と下降変化がかなり均衡している(互いに対して10%)必要があることを示している。実験者は、平均に対する閾値を定義し、したがって許容可能な閾値として5%不均衡が使用される。図14には見られるが図13には見られない大きな変動は驚くべきものではないこと、その変動は、更新の確率的性質によるものではないことに留意されたい。実験者は、不均衡項を含む浮動小数点乗算を使用して訓練を実行し、それでも同様の挙動を観察した。
の標準偏差のさまざまな値に対して計算される。各RPUデバイスに対するパラメータ
および
は、訓練の始めにガウス分布からサンプリングされ、次いで、訓練の全体を通じて各一致事象に対して使用される。全てのモデルは、
および
の平均値が0.001であると仮定する。許容可能な0.3%の誤差ペナルティを達成するためには、
の標準偏差が、平均値の6%未満である必要がある。図15では、線1、2および3がそれぞれ、40、20および6%だけ変化する上昇および下降のデバイス間変動を有する確率的モデルに対応する。
となるような形で所与の任意の重み値に対して均衡しており、したがって重み範囲の全体にわたって不均衡判定基準Hを既に満たしていると仮定する。これらのシミュレーション結果は、gijに対するΔgminの依存性が重要なパラメータではないことを示している。なぜならば、Δwminを約10倍に変更したときであっても、0.3%よりも大きな追加の誤差ペナルティが観察されないためである。しかしながら、実験者が、均衡していない重み依存更新を導入するとき、実験者は、追加の誤差ペナルティを観察する。これは、この条件が不均衡判定基準Hに違反しているためである。
O(1)時間複雑性動作が強いられたときには、サイズN×NのRPUアレイ上でのバックプロパゲーション・アルゴリズムを用いたDNN訓練の極限の加速を近似することができる。この場合、全体の加速はN2に比例し、このことは非常に大きなアレイにとって有利である。アレイ、周辺回路および全体システムの設計は一般に、特定の作業負荷および分類タスクのためのネットワーク・パラメータの最適化に基づくべきである。このような設計に対する一般的な方法論を開発するため、実験者は、上に提示された分析の結果を一例として使用する。しかしながら、開発された手法は、図5~18でMNISTデータセットを分類するために使用された比較的に単純な3層ネットワークよりも複雑なケースのより大きなクラスに対して有効であることを理解すべきである。
クロスバー・アレイ(すなわちRPUデバイスのアレイ)の現実的な技術的実装では、大幅なRC(抵抗コンデンサ(resistance capacitor))遅延および電圧降下の原因となる伝送線の抵抗および寄生容量によって、アレイ・サイズが制限される。さらなる分析のため、実験者は、RPUデバイスが、バックエンドオブライン(back-end-of-line:BEOL)スタックの中間金属レベル間に組み込まれていると仮定する。このことは、上位の厚い金属レベルが出力分布に対して使用され、それよりも下位の金属レベルおよびRPUアレイの下のエリアが、周辺CMOS回路のために使用されることを可能にする。スケーリングされたCMOS技術における典型的な中間金属レベルは、360nm(ナノメートル)の厚さおよび200nmの幅を有する。対応する典型的な線抵抗は、約rline=0.36Ω/μm(オーム/マイクロメートル)であり、寄生容量は、Cline=0.2fF/μm(フェムトファラド/マイクロメートル)である。更新サイクル中に使用されるパルスの合理的なクロック周波数が1GHz(ギガヘルツ)であると仮定し、RC遅延が、パルス幅(0.1ns)のせいぜい10%であることを可能にすると、最も長い線長は、lline=1.64mm(ミリメートル)であるべきである。合理的な線間隔が200nmであると仮定すると、その結果、4096×4096個のRPUデバイスを有するアレイに帰着する。RPUデバイスのコンダクタンス値は正の値しかとりえないため、実験者は、全く同じ一対のRPUデバイス・アレイを使用して、正の重み値
および負の重み値
をコード化すると仮定する。重み値(wij)は、一対のRPUアレイの全く同じ位置に位置する対応する2つのデバイスに格納された2つのコンダクタンス値の差
に比例する。面積を最小にするために、これらの2つのアレイを互いに積み重ねて、連続した4つの金属レベルを占有し、その結果、総面積をAarray=2.68mm2にすることができる。このアレイ・サイズでは、1ns(ナノ秒)パルスを使用して実行される完全な更新サイクル(正と負の両方)を、BL=10において20nsで完了することができる。
図19は、順方向(または逆方向)サイクル中の単一の列(または行)の動作を示す。この図は、コンデンサCint上の微分電流(differential current)を積分する演算増幅器(オペアンプ)、およびアナログ-ディジタル変換器(ADC)を示している。更新サイクルとは対照的に、確率的翻訳機は必要ない。ここで、実験者は、調節可能な持続時間を有する固定振幅Vin=1Vのパルスによって入力ベクトルが表されるときには時間エンコーディング・スキームが使用されると仮定する。パルス幅は1nsの倍数であり、入力ベクトルの値に比例する。各RPUデバイスにおいて生成された電流は、列(または行)上で合計され、その全電流が、図19に示されているように、電流読出し回路によって測定時間tmeasにわたって積分される。正および負の重みをコード化するために使用される全く同じRPUアレイの各RPUアレイには、正および負の電圧パルスが別々に供給される。両方のアレイからの電流は、コンデンサCint上の微分電流を積分するオペアンプおよびADCからなる周辺回路に送られる。時間コード化されたパルスに関して、RPUアレイへの入力における時間量子化誤差は、パルスの総数に逆比例してスケーリングし、したがって、それは、確率的パルシング・スキームに比べて優れた手法であることに留意されたい。図18のモデルに関して、20よりも大きなパルス数(約5ビット分解能)は、対応する誤差ペナルティを排除するのに十分である。
入力換算ノイズ(input referred noise)の許容可能レベルを推定するためには、オペアンプの積分関数が定義されるべきである。オペアンプの出力における電圧は下式として導き出すことができる。
程度でしかないなど比較的に低い。オン/オフ比βを数桁増大させた場合でも、より高いノイズに対応することには役立たない。より高いノイズに対応するためにはtmeasを増大させる必要があるが、それには、全体の演算時間が増大するというペナルティが伴う。図22の曲線から分かるとおり、所与のノイズ・レベルに関して、2~10の小さなオン/オフ比は許容可能となり得る。それは、実際、NVM用途に対して典型的な数桁高いオン/オフ比に比べれば非常に穏当である。tmeasおよびβがそれぞれ80nsおよび8と選択されたとき、図22の曲線2によって示される許容可能な入力換算ノイズの対応するレベルは、
として導き出すことができる。このバジェット(budget)は、逆方向パスに対する要件を使用して計算されたものであり、順方向パスについては、上で論じたように、許容可能なノイズ・レベルが、約6倍の約
の値を有することに留意されたい。対応する静電容量Cintも、式(4)を使用して103fFと計算することができる。
として推定することができる。RPUデバイスの正確な物理的実装および非線形I-V応答のタイプに応じて、RPUアレイによって生成される散弾ノイズ・レベルは変動しうる。ダイオードのようなモデルを仮定すると、アレイ全体からの全散弾ノイズは、列(または行)の中のいくつかの活性RPUデバイスの平方根としてスケーリングし、したがってアレイの全体の瞬時活性に依存する。図5~18のモデルに対して典型的なネットワークの平均活性は、逆方向サイクルでは1%未満であり、順方向サイクルではそれよりもはるかに高い(約20%)。対応して、これらの活性の結果、逆方向および順方向サイクルの散弾ノイズ値はそれぞれ
および
になる。したがって、逆方向サイクルにおけるノイズは、値
の熱ノイズによって支配され、散弾ノイズとともに、寄与は、
の全ノイズ・バジェットに合致する。対照的に、
の値を有する順方向サイクルにおけるノイズは散弾ノイズによって支配され、これも、
の対応する全ノイズ・バジェットに合致する。より高い作業負荷または電圧上のノイズ、増幅器ノイズなどを含む追加のノイズ寄与に対しては、より長い積分時間またはより小さなアレイ・サイズが必要であることに留意されたい。
周辺回路によって占有されたタイル面積および対応する散逸電力は、4096個のADCからの寄与によって支配される。順方向および逆方向サイクルのtmeasが80nsであると仮定すると、12.5MSsamples/秒において9ビットの分解能で動作するADCが必要である。この性能を提供することができる現状技術のSAR-ADCは、現状技術のSAR-ADCの使用が、4096個のADCからなるアレイについて104mm2の総面積および1Wの総電力に帰着するような態様で、0.0256mm2の面積を占有し、0.24mWの電力を消費する。この面積は、RPUアレイ自体よりもはるかに大きく、したがって、総電力を不変に保ちつつサンプリング・レートを増大させることによって、異なる列(または行)間のADCを時間多重化することは合理的である。各ADCが64本の列(または行)によって共用されると仮定すると、総ADC面積を1.64mm2まで低減させることができ、各ADCは、約800MSsamples/秒で動作する。実験者は、RPUデバイス・アレイが、周辺CMOS回路の上にある中間金属レベル上に構築されると仮定しているため、総タイル面積は、他の回路(回路の面積も最適化される)のために約1.0mm2を残した、2.68mm2のRPUアレイ面積によって決定される。例えば、列(または行)内で生成されたストリームに対しては演算が実行されず、このことは、対応する分類試験に対する追加の誤差ペナルティがないことによって立証されている(データは示さない)ため、2進データを確率的ビット・ストリームに翻訳するために使用される乱数発生器の数を大幅に減らし、2つだけにすることができる。したがって、単一のタイルの総面積は2.68mm2であり、一方、オペアンプおよびSTRに対して0.7Wが確保されると仮定すると、RPUアレイと全ての周辺回路(すなわちADC、オペアンプ、STR)の両方によって散逸する総電力は2.0Wと推定することができる。更新サイクルの持続時間が20ns、RPUアレイ・サイズが4096×4096である場合、単一のタイル(RPUタイル)上の1秒当たりの重み更新の数は、839TeraUpdates/sと推定することができる。これは、419TeraUpdates/s/Wの電力効率、および319TeraUpdates/s/mm2の面積効率に翻訳される。順方向(または逆方向)サイクルに対して80nsが与えられた場合、順方向および逆方向サイクル中のタイル・スループットは419TeraOps/sと推定することができ、電力効率および面積効率はそれぞれ210TeraOps/s/Wおよび156TeraOps/s/mm2である。効率のこれらの数字は、現状技術のCPUおよびGPU性能メトリックよりも約5桁(105)優れている。多数のタイルがシステム・オン・チップとして一緒に統合されると、単一のRPUタイルに対して達成される電力および面積効率は低下しうる。図21に示されているように、プログラム可能なNLF回路、コヒーレントなバスまたはネットワーク・オン・チップ(NoC)を介したオンチップ通信、オフチップI/O回路などのために、追加の電力および面積が確保されているべきである。チップ上のRPUタイルの数を増やすと、最初は総チップ・スループットの加速が生じ得るが、RPUタイルは、電力、面積、通信帯域幅または計算リソースあるいはこれらの組合せによって制限されるため、最終的には飽和するであろう。現状技術の高性能CPUまたはGPUを、単一のチップ上の600mm2の最大面積および250Wの電力を推定するための基準として採用することができる。タイルの数を最大50から100にスケーリングするのに、タイル1つ当たりの電力および面積はそれほど大きなものではなく、システムが効率的であるために必要な通信帯域幅および計算リソースが難点となることがあり得る。単一のRPUタイルに対する通信帯域幅は、全体で約90GB/sの一方向帯域幅を与える順方向(または逆方向)サイクルに対して1列(または1行)当たり5ビットの入力および9ビットの出力を仮定して推定することができ、これらの90GB/sの一方向帯域幅はさらに更新サイクル通信要件を満たす。この数字は、現状技術のCPU内の単一のコアと近くのL2キャッシュとの間の通信帯域幅の約1/3である。現状技術のオンチップ・コヒーレント・バス((3TB/s超)またはNoC(2.5TB/s))は、離れたタイル(すなわちRPUタイル)間に十分な通信帯域幅を提供することができる。サイクル時間が80ns、列または行において生成される数が4096個であると仮定すると、単一のRPUタイルに対するO(1)時間複雑性を維持するために必要な計算リソースは51GigaOps/sであると推定することができる。n個のRPUタイルの並列動作をサポートするため、計算リソースは、O(n)によってスケーリングされる必要があり、したがって、チップ上の総電力包絡線を250W未満に維持するために、所与の時点において活性であり得るRPUタイルの数を制限する必要がある。例えば、現状技術のCPUの単一のコアは、約50GigaFLOP/sを達成することができ、それは、1つのRPUタイルをサポートするのに十分であるであろう。しかしながら、1コア当たり20Wを仮定すると、最大電力に到達するのは12個のRPUタイルだけである。この設計点に対する対応する電力効率は、図23の表1の設計1に示されているように20TeraOps/s/Wとなるであろう。図23の表1は、さまざまなRPUシステム設計と現状技術のCPUおよびGPUとの比較の概要を示したものである。現状技術GPUの32個のコアによって同じ計算リソースを提供することができるが、電力効率はより良好であり、したがって最大50個のタイルが並列に動作することを可能にする。この設計に対する対応する電力効率は、表1の設計2に示されているように84TeraOps/s/Wとなるであろう。限定されたビット分解能で固定小数点数を演算する電力および面積効率に優れた専用のディジタル回路を設計することによって、同時に動作することができるRPUタイルの数をさらに増大させることを予見することができる。代替設計は、表1の設計3に示されているようなより大きなネットワーク・サイズを扱うようにより多数のタイルを適合させるため、タイル・データを逐次的に処理することができる少数の計算コアに基づくことができる。例えば、100個のRPUタイルと単一の50GigaOps/s計算コアとを備えるチップは、16億個もの重みを用いてネットワークを扱うことができ、計算コアおよび通信バスからの20Wを仮定すると約22Wだけを散逸させ、RPUタイルに関しては、所与の任意の時点において活性なのが1つだけであるため、2Wだけを散逸させる。これは、20TeraOps/s/Wの電力効率を与え、この値は、現状技術のCPUおよびGPUよりも4桁(104)優れている。
であり、この式は
と同じである。ヒステリシス項なし(すなわちhn=0)で不均衡係数rが単独で導入されるときには、約2.3%の試験誤差率を使用して、約5%の許容可能な閾値が導き出される。しかしながら、図30に示されているように非ゼロ・ヒステリシス項が導入されるときには、このヒステリシス項が不均衡係数を再正規化する。変動する不均衡項およびヒステリシス項を用いてニューラル・ネットワーク訓練が実行されるときには、再正規化された不均衡項r/(hn+1)を使用してネットワーク訓練の性能を予測することができることが示されている。図30の各データ点の標識は、使用された不均衡値(r)が、対応するデータ点に対するものであることを示し、再正規化された非対称性r/(hn+1)が、訓練結果を制御する関連パラメータであることは明らかである。
Claims (16)
- 抵抗型処理ユニット(RPU)アレイであって、
一組の導電性行ワイヤと、
一組の導電性列ワイヤであり、前記一組の導電性行ワイヤと前記一組の導電性列ワイヤとの間の交差部に複数のクロスポイントを形成するように構成された、前記一組の導電性列ワイヤと、
ヒステリシスによって定義されたコンダクタンス状態を各々が有する複数のヒステリシス2端子RPUである複数の2端子RPUであり、前記複数のクロスポイントの各々に、前記複数の2端子RPUのうちの2端子RPUが位置する、前記複数の2端子RPUと
を備え、
前記コンダクタンス状態の変化が所定の量のパルスの遅延を有するようにするよう、前記複数の2端子RPUの前記ヒステリシスが構成され、前記所定の量のパルスがいくつかの更新パルスである、
抵抗型処理ユニット(RPU)アレイ。 - 前記更新パルスが、前記一組の導電性行ワイヤと前記一組の導電性列ワイヤの両方に印加されるように構成された、請求項1に記載のRPUアレイ。
- 前記コンダクタンス状態の前記変化が、前記コンダクタンス状態の第1の方向から第2の方向への切り換わり、または前記コンダクタンス状態の前記第2の方向から前記第1の方向への切り換わりと定義された、請求項1に記載のRPUアレイ。
- 前記コンダクタンス状態の前記第1の方向から前記第2の方向への切り換わりと、前記コンダクタンス状態の前記第2の方向から前記第1の方向への切り換わりとで、前記遅延が等しい、請求項3に記載のRPUアレイ。
- 前記更新パルスが、正パルスと負パルスとの間で切り換わる、請求項1に記載のRPUアレイ。
- 前記正パルスが、前記コンダクタンス状態の第1の方向を生じさせ、前記負パルスが、前記コンダクタンス状態の第2の方向を生じさせる、請求項5に記載のRPUアレイ。
- 前記複数の2端子RPUが、第1の方向の傾きと第2の方向の傾きとの間の前記コンダクタンス状態の不均衡を有する不均衡デバイスであり、
前記複数の2端子RPU内の前記ヒステリシスが前記不均衡を低下させる、
請求項1に記載のRPUアレイ。 - 抵抗型処理ユニット(RPU)アレイを形成する方法であって、前記方法が、
一組の導電性行ワイヤを提供すること、
一組の導電性列ワイヤであり、前記一組の導電性行ワイヤと前記一組の導電性列ワイヤとの間の交差部に複数のクロスポイントを形成するように構成された、前記一組の導電性列ワイヤを提供すること、および
ヒステリシスによって定義されたコンダクタンス状態を各々が有する複数のヒステリシス2端子RPUである複数の2端子RPUであり、前記複数のクロスポイントの各々に、前記複数の2端子RPUのうちの2端子RPUが位置する、前記複数の2端子RPUを提供すること
を含み、
前記コンダクタンス状態の変化が所定の量のパルスの遅延を有するようにするよう、前記複数の2端子RPUの前記ヒステリシスが構成され、前記所定の量のパルスがいくつかの更新パルスである、
方法。 - 前記更新パルスが、前記一組の導電性行ワイヤと前記一組の導電性列ワイヤの両方に印加されるように構成された、請求項8に記載の方法。
- 前記コンダクタンス状態の前記変化が、前記コンダクタンス状態の第1の方向から第2の方向への切り換わり、または前記コンダクタンス状態の前記第2の方向から前記第1の方向への切り換わりと定義された、請求項8に記載の方法。
- 前記コンダクタンス状態の前記第1の方向から前記第2の方向への切り換わりと、前記コンダクタンス状態の前記第2の方向から前記第1の方向への切り換わりとで、前記遅延が等しい、請求項10に記載の方法。
- 前記更新パルスが、正パルスと負パルスとの間で切り換わる、請求項8に記載の方法。
- 前記正パルスが、前記コンダクタンス状態の第1の方向を生じさせ、前記負パルスが、前記コンダクタンス状態の第2の方向を生じさせる、請求項12に記載の方法。
- 前記複数の2端子RPUが、第1の方向の傾きと第2の方向の傾きとの間の前記コンダクタンス状態の不均衡を有する不均衡デバイスであり、
前記複数の2端子RPU内の前記ヒステリシスが前記不均衡を低下させる、
請求項8に記載の方法。 - ヒステリシス動作のための方法であって、前記方法が、
少なくとも1つのヒステリシス抵抗型処理ユニット(RPU)によって更新パルスが受け取られるように、前記少なくとも1つのヒステリシスRPUの周辺回路がすること、および
前記少なくとも1つのヒステリシスRPUが、前記更新パルスに応答して、コンダクタンス状態の変化を有するように、前記周辺回路がすること
を含み、前記コンダクタンス状態の前記変化が、所定の量の前記更新パルスの遅延を有する、
方法。 - 前記コンダクタンス状態の前記変化が、前記コンダクタンス状態の第1の方向から第2の方向への切り換わり、または前記コンダクタンス状態の前記第2の方向から前記第1の方向への切り換わりである、請求項15に記載の方法。
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