WO2007091405A1 - 反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法 - Google Patents

反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法 Download PDF

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WO2007091405A1
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gate
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PCT/JP2007/050507
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Kazuyoshi Inoue
Koki Yano
Nobuo Tanaka
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Idemitsu Kosan Co., Ltd.
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • Reflective TFT substrate and manufacturing method of reflective TFT substrate are reflective TFT substrate and manufacturing method of reflective TFT substrate
  • the present invention relates to a reflective TFT substrate and a method for manufacturing a reflective TFT substrate.
  • the reflective TFT substrate of the present invention includes an oxide semiconductor layer, a metal layer, and a protective insulating film.
  • the oxide semiconductor layer is an active layer of a TFT (Thin Film Transistor).
  • the metal layer is formed on the oxide semiconductor layer so as to be separated by a channel portion, and functions as a source wiring, a drain wiring, a source electrode, a drain electrode, and a pixel electrode.
  • the reflective TFT substrate operates stably over a long period of time.
  • LCDs liquid crystal display devices
  • organic EL display devices are widely used for reasons such as display performance and energy saving. These are almost mainly used as display devices for mobile phones, personal digital assistants (PDAs), personal computers, laptop computers, televisions and the like.
  • PDAs personal digital assistants
  • TFT substrates including reflective TFT substrates
  • a display material such as liquid crystal is filled between a TFT substrate and a counter substrate.
  • the display material is selectively applied with a voltage for each pixel.
  • the TFT substrate is a substrate on which a TFT (thin film transistor) such as a semiconductor thin film (also called a semiconductor film) is arranged.
  • a TFT substrate is also referred to as a “TFT array substrate” because TFTs are arranged in an array.
  • a TFT substrate used in a liquid crystal display device or the like is a set of TFT and one pixel of the screen of the liquid crystal display device (this is called one unit) arranged vertically and horizontally on a glass substrate .
  • gate wirings are arranged at regular intervals in the vertical direction, for example, and one of the source wiring or the drain wiring is arranged at regular intervals in the horizontal direction.
  • the other of the source wiring or the drain wiring, the gate electrode, the source electrode, and the drain electrode Power is provided in each of the units constituting each pixel.
  • the manufacturing process requires many steps by using five or four masks.
  • the 4-mask process requires more than 35 steps (process)
  • the 5-mask process requires more than 40 steps (process). If the number of processes increases in this way, the manufacturing yield may be reduced. In addition, if the number of processes is large, the processes become complicated and the manufacturing cost may increase.
  • FIG. 11 is a schematic view for explaining a method of manufacturing a TFT substrate, which is a conventional example, and (a) shows a cross-sectional view in which a gate electrode is formed. (b) shows a cross-sectional view in which an etch stopper is formed. (C) is a cross-sectional view in which a source electrode and a drain electrode are formed. (D) has shown sectional drawing in which the interlayer insulation film was formed. (E) shows a cross-sectional view in which a pixel electrode is formed.
  • a gate electrode 212 is formed on a glass substrate 210 using a first mask (not shown). That is, first, a metal (for example, A1 (aluminum)) is deposited on the glass substrate 210 by sputtering. Next, a resist is formed by photolithography using the first mask. Next, the gate electrode 212 is formed by etching into a predetermined shape, and the resist is ashed.
  • a metal for example, A1 (aluminum)
  • A1 aluminum
  • a gate insulating film 213 having a SiN film (silicon nitride film) force, and a-Si: H (i ) Film 214 is laminated in order.
  • a SiN film (silicon nitride film) as a channel protective layer is deposited.
  • a resist is formed by a photolithography method using a second mask (not shown).
  • the SiN film is dry-etched into a predetermined shape using CHF gas, an etch stopper 215 is formed, and the resist is ashed.
  • a—Si: H (i) film 214 and the etch stopper 215 a—Si: H (n) film 216 is deposited.
  • a Cr (chromium) ZA1 bilayer film is deposited thereon by vacuum deposition or sputtering.
  • a resist is formed by a photolithography method using a third mask (not shown).
  • the CrZAl bilayer film is etched to form a source electrode 217a and a drain electrode 217b having a predetermined shape. At this time, photoetching using H 3 PO 4 —CH 2 CO 2 —HNO is performed for A1.
  • the a-Si: ⁇ ( ⁇ ) film 216 and the a-Si: H (i) film 214 having a predetermined shape are formed, and the resist is ashed.
  • an interlayer insulating film 218 is formed on the gate insulating film 213, the etch stopper 215, the source electrode 217a, and the drain electrode 217b. accumulate.
  • a resist is formed by a photolithography method using a fourth mask (not shown).
  • the interlayer insulating film 218 is etched to form a through hole 218a for electrically connecting the transparent electrode 219 to the source electrode 217a, and the resist is ashed.
  • a non-main component mainly composed of indium oxide and zinc oxide is formed on the interlayer insulating film 218 in the region where the pattern of the source electrode 217a and the drain electrode 217b is formed.
  • a crystalline transparent conductive film is deposited by sputtering.
  • a resist is formed by a photolithography method using a fifth mask (not shown).
  • photoetching is performed on the amorphous transparent conductive film using an aqueous solution of about 4% by weight of oxalic acid as an etchant.
  • an amorphous transparent conductive film is formed into a shape that is electrically connected to the source electrode 217a, and the resist is ashed. Thereby, the transparent electrode 219 is formed.
  • Patent Documents 1 to 7 listed below describe a method for manufacturing a TFT substrate using three masks.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-317685
  • Patent Document 2 Japanese Unexamined Patent Publication No. 2004-319655
  • Patent Document 3 Japanese Unexamined Patent Publication No. 2005 — 017669
  • Patent Document 4 Japanese Laid-Open Patent Publication No. 2005 — 019664
  • Patent Document 5 Japanese Unexamined Patent Publication No. 2005-049667
  • Patent Document 6 Japanese Unexamined Patent Publication No. 2005 — 106881
  • Patent Document 7 Japanese Unexamined Patent Publication No. 2005-108912
  • the manufacturing method of the TFT substrate using the three masks described in Patent Documents 1 to 7 described above requires a gate insulating film anodic oxidation step and the like, which is very complicated. It is a process. For this reason, the above-described TFT substrate manufacturing method has a problem that it is difficult to put into practical use.
  • the present invention has been made in view of such problems, and can be stably operated over a long period of time by a channel guard, can prevent crosstalk, and can further reduce the number of manufacturing steps.
  • the purpose of the present invention is to propose a reflective TFT substrate and a reflective TFT substrate manufacturing method that can greatly reduce the manufacturing cost.
  • a reflective TFT substrate of the present invention includes a substrate and a substrate on the substrate.
  • a gate electrode and a gate wiring formed on the side, a gate insulating film formed above the substrate, the gate electrode and the gate wiring, and above the gate electrode and of the gate insulating film.
  • a reflective layer comprising an oxide layer formed above, a metal layer formed above the oxide layer by a channel portion, and a pixel electrode electrically connected to the source / drain electrodes.
  • the metal layer functions as at least the pixel electrode and the source / drain electrode connected to the pixel electrode.
  • a source wiring, a drain wiring, a source electrode, a drain electrode, and a pixel electrode are usually formed by a metal layer. In this way, the source wiring, drain wiring, source electrode, drain electrode, and pixel electrode can be efficiently manufactured. In addition, since the electrical resistance of each wiring and electrode can be reduced, reliability can be improved and a decrease in energy efficiency can be suppressed.
  • an oxide conductor layer is formed between the oxide layer and the metal layer.
  • the switching speed of the TFT is increased and the durability of the TFT can be improved.
  • the reflectance of the metal layer is 80% or more.
  • the metal layer may be a thin film that also has aluminum, silver, or gold strength, or an alloy layer strength that includes aluminum, silver, or gold.
  • the reflective TFT substrate includes a metal layer and Z or a metal thin film, and has the metal layer and an oxide transparent conductor layer for protecting the metal layer that protects the Z or metal thin film. ,.
  • a metal thin film is used as the gate wiring
  • the metal surface can be prevented from being exposed, and the connection reliability can be improved.
  • the metal layer is a reflective metal layer, discoloration of the reflective metal layer can be prevented, and when the reflectivity of the reflective metal layer is reduced, a failure can be prevented.
  • it since it is transparent, the amount of transmitted light does not decrease, so that a display device with excellent luminance can be provided.
  • the upper side of the reflective TFT substrate is covered with a protective insulating film, and the protective insulating film corresponds to each pixel electrode, source'drain wiring pad, and gate wiring pad. It is preferable to have an opening at the position.
  • the reflective TFT substrate is provided with a protective insulating film. Therefore, it is possible to provide a reflective TFT substrate that can easily manufacture display means and light emitting means using liquid crystal or organic EL materials.
  • the source / drain wiring pad refers to the source wiring pad or the drain wiring pad.
  • the oxide layer is an n-type oxide semiconductor layer.
  • an oxide semiconductor layer as an active layer of a TFT, it is stable even when a current is passed, and is useful for an organic electroluminescence device that operates by current control.
  • the oxide layer is formed at a predetermined position corresponding to the channel portion, the source wiring, the drain wiring, the source electrode, the drain electrode, and the pixel electrode.
  • the oxide layer is usually formed only at a predetermined position, it is possible to eliminate the concern that the gate wirings interfere with each other (crosstalk).
  • the energy gap force of the oxide layer is not less than 3. OeV.
  • the energy gap should be about 3. OeV or more, preferably about 3.2 eV or more, and more preferably about 3.4 eV or more. In this way, by increasing the energy gap, malfunction caused by light can be avoided. Can be reliably prevented.
  • the energy gap of the oxide conductor layer is preferably about 3. OeV or more, and the same effect can be obtained.
  • a method for manufacturing a reflective TFT substrate includes a step of forming a gate electrode and a gate wiring above a substrate using a first mask, A step of laminating a gate insulating film, an oxide layer, a metal layer and a second resist above the substrate, the gate electrode and the gate wiring, and forming the second resist in a predetermined shape by halftone exposure Etching the metal layer and the oxide layer with the second resist to form a source wiring, a drain wiring, and a pixel electrode; and re-forming the second resist, A step of selectively etching the metal layer above the gate electrode using a second resist to form a source electrode and a drain electrode; and a step above the exposed gate insulating film and oxide layer, and A protective insulating film and a third resist are laminated above the source wiring, drain wiring, source electrode, drain electrode, and pixel electrode, and the third resist is formed into a predetermined shape using the third mask.
  • the present invention is also effective as a method for manufacturing a reflective TFT substrate, and a reflective TFT substrate having a protective insulating film can be manufactured using three masks.
  • production efficiency can be improved and manufacturing costs can be reduced.
  • the insulating film for protecting the upper force of the oxide layer in the channel portion it can be stably operated over a long period of time.
  • the oxide layer is usually formed only at predetermined positions (predetermined positions corresponding to the channel portion, source wiring, drain wiring, source electrode, drain electrode, and pixel electrode), the gate layer is formed. It is possible to eliminate the concern that the wirings interfere with each other (crosstalk).
  • an oxide conductor layer is stacked between the oxide layer and the metal layer. In this way, the switching speed of the TFT is increased and the durability of the TFT can be improved.
  • an oxide transparent conductor layer for protecting the metal layer is stacked above the metal layer.
  • the metal layer is a reflective metal layer
  • discoloration of the reflective metal layer can be prevented, and when the reflectance of the reflective metal layer is reduced, a failure can be prevented.
  • an oxide transparent conductor layer for protecting the metal layer is laminated above the gate electrode and the gate wiring.
  • FIG. 1 is a schematic flowchart for explaining a manufacturing method of a reflective TFT substrate according to an embodiment of the present invention.
  • FIG. 2 is a schematic diagram for explaining a process using a first mask in a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention, and (a) shows a process.
  • a cross-sectional view of the previous glass substrate is shown
  • (b) is a cross-sectional view of a metal film, Z-metal layer protecting oxide transparent conductor layer film
  • (c) is a first resist.
  • (D) shows a cross-sectional view in which the gate electrode and the gate wiring are formed after the exposure, the Z development, the first etching, and the first resist are removed.
  • FIG. 3 is a schematic plan view of a main part of a glass substrate on which a gate electrode and a gate wiring are formed, in a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention.
  • FIG. 4 is a schematic view for explaining a process using a second halftone mask in a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention, and (a) Is a gate insulating film, a Zn-type oxide semiconductor layer is formed, a Z-oxide conductor layer is formed, a Z metal layer is formed, a Z metal layer is formed as a protective oxide transparent conductor layer, and a second resist is applied. Shows a cross-sectional view, (b) shows a cross-sectional view after half-tone exposure Z development.
  • FIG. 5 is a schematic view for explaining a process using a second halftone mask in a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention, and (a) Shows the second etched cross section, and (b) shows the reshaped cross section of the second resist.
  • FIG. 6 is a schematic diagram for explaining a process using a second halftone mask in a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention, and (a) Shows a third etched cross section, and (b) shows a second resist stripped cross section.
  • FIG. 7 is a diagram showing a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention, in which a source electrode, a drain electrode, a source wiring, a drain wiring, and a metal layer protecting oxide layer on a pixel electrode
  • the schematic plan view of the principal part of the glass substrate which the physical transparent conductor layer exposed is shown.
  • FIG. 8 is a schematic diagram for explaining a process using a third mask in the method of manufacturing a reflective TFT substrate according to an embodiment of the present invention.
  • 3 shows a cross-sectional view after the third resist is applied, and (b) shows a cross-sectional view after exposure Z development.
  • FIG. 9 is a schematic diagram for explaining a process using a third mask in a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention.
  • 4 shows a cross-sectional view after etching, and (b) shows a cross-sectional view after removal of the third resist.
  • FIG. 10 is a schematic plan view of the main part of the reflective TFT substrate with the protective insulating film exposed in the method for manufacturing a reflective TFT substrate according to an embodiment of the present invention. Scold
  • FIG. 11 is a schematic view for explaining a method of manufacturing a TFT substrate according to a conventional example, (a) shows a cross-sectional view in which a gate electrode is formed, and (b) Is a cross-sectional view in which an etch stopper is formed, (c) is a cross-sectional view in which a source electrode and a drain electrode are formed, and (d) is a cross-sectional view in which an interlayer insulating film is formed. (E) shows a cross-sectional view in which a transparent electrode is formed.
  • FIG. 1 is a schematic flowchart for explaining a method of manufacturing a reflective TFT substrate according to an embodiment of the present invention.
  • a gate electrode 21 and a gate wiring 22 are formed on a substrate 10 using a first mask 22 (step S1).
  • FIG. 2 is a schematic diagram for explaining the treatment using the first mask in the method for producing a reflective TFT substrate according to an embodiment of the present invention, and (a) is a glass before treatment. A cross-sectional view of the substrate is shown. (b) shows a cross-sectional view of the metal film formed on the Z transparent metal layer for protecting the metal layer. (C) is a sectional view of the first resist applied. (D) shows a cross-sectional view of the exposed Z developed Z first etched Z first resist stripped and the gate electrode and gate wiring formed.
  • a translucent glass substrate 10 is prepared.
  • the plate-like member serving as the base material of the reflective TFT substrate 1 is not limited to the glass substrate 10 described above.
  • a resin-like plate-like member may be a sheet-like member.
  • the transparent glass substrate 10 is not limited.
  • a light-shielding or translucent glass substrate may be used.
  • a metal film is formed on the glass substrate 10 to form a gate electrode 'wiring thin film (gate electrode and gate wiring thin film) 20.
  • oxide transparent conductor layer for metal layer protection (appropriately abbreviated as an oxide protective film) 26 having a thickness of about lOOnm, and is formed as A1 layer, ZMo layer, ZI ZO A gate electrode consisting of layers' wiring thin film 20 is formed.
  • the Mo layer above the A1 layer is used to reduce the contact resistance with the oxide protective film. Therefore, if the contact resistance is low enough not to bother, the Mo layer is not formed. May be. Also, Ti (titanium), Ni (nickel), Cr (chromium), etc. can be used instead of Mo. In addition, a metal thin film or alloy thin film such as Ag (silver) or Cu (copper) can be used as the gate wiring.
  • a transparent conductive film such as IZO is disposed on the surface of the gate wiring 24 as an oxide transparent conductor layer 26 for protecting the metal layer.
  • a transparent conductive film such as IZO is disposed on the surface of the gate wiring 24 as an oxide transparent conductor layer 26 for protecting the metal layer.
  • an insulator such as SiN, SiON, or SiO is used as the gate insulating film 30, and CHF (C
  • the gate insulating film 30 is opened by reactive ion etching using F, CHF).
  • Mouth 251 is formed.
  • a transparent conductive film such as IZO also serves as a protective film for the metal thin film (A1 layer Z Mo layer).
  • a material that can replace IZO a material in which a lanthanoid element is contained in ITO or a material in which a refractory metal oxide such as Mo or W is added can be used.
  • the addition amount is about 30 atomic% or less, preferably about 1 to 20 atomic%, based on all metal elements. The reason for this is that if it exceeds about 30 atomic%, the etching rate may decrease with an aqueous oxalic acid solution or a mixed acid composed of phosphoric acid, acetic acid and nitric acid (abbreviated as mixed acid as appropriate).
  • the film thickness is about 20 nm to 500 nm, preferably about 30 nm to 300 nm.
  • the thickness is less than about 20 nm, a pinhole is formed, which may not be used as a protective film.
  • it exceeds about 500 nm it takes time for film formation and etching, which is a force that increases economic loss.
  • a first resist 21 is applied on the gate electrode / wiring thin film 20.
  • a resist (not shown) is formed into a predetermined shape by the photolithography method using the first mask 22.
  • the oxide transparent conductor layer 26 for protecting the metal layer is etched using an aqueous oxalic acid solution.
  • PAN a mixed acid
  • the metal thin film is etched to form a gate electrode 23 and a gate wiring 24 having desired shapes (see FIG. 3).
  • a gate electrode 23 and a gate wiring 24 shown in FIG. 2 (d) show an AA cross section and a BB cross section in FIG. Where IZO is P Etching is also possible using AN. Therefore, the oxide transparent conductor layer 26 for protecting the metal layer and the metal thin film may be collectively etched using the PAN.
  • a gate insulating film 30, an n-type oxide semiconductor layer 40 as an oxide layer, an oxide conductor Layer 50, metal layer 60, metal layer protecting oxide transparent conductor layer 70 and second resist 71 are sequentially laminated (step S2).
  • the second resist 71 is formed in a predetermined shape by the second halftone mask 72 and the nove exposure (step S3).
  • FIG. 4 is a schematic diagram for explaining a process using a second halftone mask in a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention.
  • Film Zn type oxide semiconductor layer film formation Z oxide conductor layer film formation Z metal layer film formation Z metal layer protective oxide transparent conductor layer film formation Z (B) shows a cross-sectional view after half-tone exposure Z development.
  • a gate insulating film 30 which is a silicon nitride (SiN) film is formed on the glass substrate 10, the gate electrode 23 and the gate wiring 24 by a glow discharge CVD (chemical vapor deposition) method.
  • SiN silicon nitride
  • SiH—NH is used as the discharge gas.
  • n-type oxide semiconductor layer (active layer) 40 having a thickness of about lOOnm is formed.
  • the conditions at this time are an oxygen: argon ratio of about 10:90 Vol.% And a substrate temperature of about 200 ° C. or less.
  • This condition is a condition in which the n-type oxide semiconductor layer 40 is not crystallized.
  • the energy gap of the n-type oxide semiconductor layer 40 was about 3.6 eV. This As described above, by increasing the energy gap, malfunction due to light can be prevented more reliably.
  • the addition amount is preferably about 1 to 6 wt%, more preferably about 2 to 5 wt%. This is because the carrier concentration may not decrease below about 1 wt%. On the other hand, if it exceeds about 6 wt%, the carrier concentration will not decrease, or it will not crystallize and resistance to mixed acids will be lost.
  • the oxide conductor layer 50 having a thickness of about 150 nm is formed.
  • the conditions at this time are such that the oxygen: argon ratio is about l: 99 Vol.%,
  • the substrate temperature is a temperature at which the oxide conductor layer 50 is not crystallized. In this way, the TFT switching speed can be increased, and the durability of the TFT can be improved.
  • the energy gap of the oxide conductor layer 50 was about 3.2 eV. In this way, it is possible to more reliably prevent malfunction due to light by increasing the energy gap.
  • the oxide conductor layer 50 is formed between the n-type oxide semiconductor layer 40 and the metal layer 60.
  • the oxide conductor layer 50 may not be formed.
  • the oxide conductor layer 50 Does not crystallize. It is better not to crystallize the oxide conductor layer 50. This enables etching with an aqueous oxalic acid solution. Further, the composition of the oxide conductor layer 50 is not etched by the mixed acid even if it is not crystallized. In other words, the oxide conductor layer 50 is resistant to the liquid (mixed acid) for etching the metal layer 60, while not affecting the crystallized n-type oxide semiconductor layer 40. Aqueous solution) It has a selective etching characteristic that it can be etched.
  • the oxide conductor layer 50 is etched together with the non-crystallized n-type oxide semiconductor layer 40 by a predetermined etching solution (oxalic acid aqueous solution) and crystallized n-type oxide semiconductor. It is important that the layer 40 has a selective etching characteristic such that it is etched by an etching solution (oxalic acid aqueous solution) having resistance.
  • the carrier concentration 10 +14 Zcm 3 , Mobility: 30 cm 2 ZV'sec.
  • the carrier concentration was 10 + 2 ° / cm 3 and the mobility was 38 cm 2 ZV'sec.
  • Mo, A1, and Mo are laminated in this order on the oxide conductor layer 50 by using a high-frequency sputtering method, and Mo layer (film thickness: about 50 nm) ZAl layer (film thickness: about 200 nm)
  • a metal layer 60 consisting of a ZMo layer (film thickness of about 50 nm) is formed.
  • the metal layer 60 functions as a reflective metal layer of the reflective TFT substrate 1.
  • a metal thin film such as Ag or Au can be used instead of the metal layer 60 consisting of the Mo layer, the ZA1 layer, and the ZMo layer. In this way, more light can be reflected and the brightness can be improved. It can be made.
  • Each Mo layer is used for the purpose of lowering the contact resistance with the oxide conductor layer 50 and the oxide transparent conductor layer 70 for protecting the metal layer.
  • the Mo layer may not be formed.
  • an oxide transparent conductor layer 70 for protecting the metal layer having a thickness of about 150 nm is formed by high-frequency sputtering.
  • the condition at this time is an oxygen: argon ratio of about 1:99 Vol.%.
  • corrosion of the metal layer 60 can be prevented and durability can be improved. Therefore, discoloration of the metal layer 60 as the reflective metal layer can be prevented, and when the reflectivity of the metal layer 60 is lowered, a failure can be prevented.
  • the oxide transparent conductor layer 70 for protecting the metal layer is transparent. Accordingly, since the amount of transmitted light does not decrease, a display device with excellent luminance can be provided. If the metal layer 60 is a stable metal that does not require the oxide transparent conductor layer 70 for protecting the metal layer, the oxide transparent conductor layer 70 for protecting the metal layer may not be formed. .
  • a second resist 71 is stacked on the metal layer protecting oxide transparent conductor layer 70 (step S2).
  • the second resist 71 is formed in a predetermined shape by the second halftone mask 72 and halftone exposure (step S3 in FIG. 1).
  • the second resist 71 is formed in a shape that covers the gate electrode 23, the source electrode 63, the drain electrode 64, the source wiring 65, the drain wiring 66, and the pixel electrode 67.
  • the second resist 71 is formed by the halftone mask portion 721 so that the portion covering the upper portion of the channel portion 41 is thinner than the other portions.
  • FIG. 5 is a schematic diagram for explaining a process using a second halftone mask in a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention.
  • Two etched cross-sectional views are shown, and (b) shows a re-formed cross-sectional view of the second resist.
  • the second resist 71 and PAN are used to collectively etch the metal layer protective oxide transparent conductor layer 70 and the metal layer (MoZAlZMo) 60.
  • the oxide conductor layer 50 and the n-type oxide semiconductor layer 40 are collectively etched to obtain the desired source wiring 65 and drain wiring 66.
  • the pixel electrode 67 is formed (step S4 in FIG. 1).
  • a gap separating the source electrode 63 and the drain electrode 64 is not formed by the second etching. However, a part of the outline of the source electrode 63 and the drain electrode 64 is formed.
  • Step S 5 in FIG. 1 the second resist 71 is formed again. That is, first, as shown in FIG. 4B, the resist on the channel portion 41 formed thin by halftone exposure in the second resist 71 is ashed, and the second resist 71 is re-formed. (Step S5 in Figure 1).
  • FIG. 6 is a schematic diagram for explaining a process using a second halftone mask in a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention, and (a) is a third etch.
  • (B) shows a cross-sectional view after the second resist is removed.
  • FIG. (A) first, using the re-formed second resist 71 and PAN, Etch the metal transparent protective layer 70 and the metal layer 60 for protecting the metal layer above the gate electrode 23.
  • the oxide conductor layer 50 is not etched because it has resistance to PAN even in a non-crystallized state.
  • the n-type oxide semiconductor layer 40 is heated and crystallized.
  • the heating temperature should be about 200 ° C or higher and not higher than about 300 ° C.
  • the n-type oxide semiconductor layer 40 is crystallized and thus has resistance to the oxalic acid aqueous solution.
  • the oxide conductor layer 50 is not crystallized and is therefore etched by the aqueous succinic acid solution.
  • the oxide conductor layer 50 above the gate electrode 23 is selectively etched using the re-formed second resist 71 and oxalic acid aqueous solution to form the source electrode 63 and the drain electrode 64 ( Step S6) in Figure 1.
  • the crystallized n-type oxide semiconductor layer 40 is resistant to the oxalic acid aqueous solution, so that it is not damaged, and the semiconductor characteristics are stabilized by crystallization. .
  • the n-type oxide semiconductor layer 40 and the channel portion 41 above the gate electrode 23 are formed by the etching. Accordingly, the reflective TFT substrate 1 is called a channel etching type.
  • the source electrode 63, the drain electrode 64, the source wiring 65, the drain wiring 66 are removed.
  • the oxide transparent conductor layer 70 for protecting the metal layer formed on the upper and pixel electrodes 67 is exposed (see FIG. 7).
  • a drain electrode 64, a channel portion 41, a source electrode 63, a source wiring 65, and a pixel electrode 67 shown in FIG. 6 (b) show a CC cross section in FIG. Further, the drain wiring 66 shows a DD cross section.
  • the protective insulating film 80 and the third resist are formed on the metal layer protective oxide transparent conductor layer 70 formed on the source wiring 65, the drain wiring 66, the source electrode 63, the drain electrode 64, and the pixel electrode 67.
  • 81 are sequentially stacked (step S7), and a third resist 81 is formed into a predetermined shape using the third mask 82 (step S8).
  • FIG. 8 is a schematic diagram for explaining a process using a third mask in a method for manufacturing a reflective TFT substrate according to an embodiment of the present invention, and (a) is a protective insulating film.
  • the film Z shows a cross-sectional view with a third resist applied, and (b) shows a cross-sectional view after exposure Z development.
  • a protective insulating film 80 which is a silicon nitride (SiNx) film, is deposited to a thickness of about 200 nm on a reflective TFT substrate 1 having a channel portion 41 formed thereon by a glow discharge CVD method.
  • a SiH 2 —NH—N based mixed gas is used as the discharge gas.
  • a third resist 81 is laminated on the protective insulating film 80 (step S7).
  • the third resist 81 is formed into a predetermined shape by using the third mask 82 (step S8).
  • the third resist 81 is formed in a shape that covers all of the protective insulating film 70 except above the pixel electrode 67, the drain wiring pad 68, and the gate wiring pad 25.
  • FIG. 9 is a schematic diagram for explaining a process using a third mask in the method of manufacturing a reflective TFT substrate that is useful for one embodiment of the present invention.
  • (B) is a cross-sectional view of the third resist stripped.
  • the protective insulating film 80 and the gate insulating film 30 on the gate wiring pad 25 are dry-etched to expose the pixel electrode 67, the drain wiring pad 68, and the gate wiring pad 25 (step S9 in FIG. 1). That is, the pixel electrode 67, the drain wiring pad 68, and the gate wiring pad 25 are exposed through the openings 671, 681, and 251 formed by dry etching.
  • the protective insulating film 80 is formed on the substrate 10 except for the pixel electrode 67, the drain wiring pad 68 and the gate wiring pad 25. Exposed.
  • a drain electrode 64, a channel part 41, a gate electrode 23, a source electrode 63, a source wiring 65, and a pixel electrode 67 shown in FIG. 9 (b) show an EE cross section in FIG. Further, the drain wiring pad 68 shows an FF cross section. Further, the gate wiring pad 25 shows a GG cross section.
  • the manufacturing cost can be significantly reduced by reducing the number of manufacturing steps.
  • the n-type oxide semiconductor layer 40 of the channel part 41 is protected by the protective insulating film 80, it can be stably operated for a long period of time.
  • the n-type oxide semiconductor layer 40 is usually formed only at a predetermined position (a predetermined position corresponding to the channel portion 41, source wiring 65, drain wiring 66, source electrode 63, drain electrode 64, and pixel electrode 67). Is done. Therefore, the concern that the gate wirings 24 interfere with each other (crosstalk) can be eliminated.
  • the protective insulating film 80 is formed, an organic electroluminescent device can be easily obtained by providing the reflective TFT substrate 1 with an organic EL material, an electrode, and a protective film.
  • a gate electrode / wiring thin film 20 (including a metal layer protecting oxide transparent conductor layer 26) and a first resist 21 are laminated on a glass substrate 10, Further, a gate insulating film 30, an n-type oxide semiconductor layer 40, an oxide conductor layer 50, a metal layer 60, a metal layer protective oxide transparent conductor layer 70, and a second resist 71 are laminated, and further protected.
  • the insulating film 80 and the third resist 81 are laminated.
  • the present invention is not limited to this.
  • the layers may be stacked via other layers.
  • the other layer is, for example, a layer that does not impair the functions and effects of the present embodiment, or a layer that assists other functions and effects.
  • the present invention is also effective as the invention of the reflective TFT substrate 1.
  • the reflective TFT substrate 1 includes a glass substrate 10, a gate electrode 23 and a gate wiring 24, a gate insulating film 30, and an n-type oxide.
  • Semiconductor A body layer 40 and a metal layer 60 are provided.
  • the gate electrode 23 and the gate wiring 24 are formed above the glass substrate 10.
  • the gate insulating film 30 is formed above the glass substrate 10, the gate electrode 23, and the gate wiring 24.
  • the n-type oxide semiconductor layer 40 is formed at least above the gate electrode 23 and above the gate insulating film 30.
  • the metal layer 60 is formed on the n-type oxide semiconductor layer 40 and separated by the channel portion 41.
  • n-type oxide semiconductor layer 40 as the oxide layer and using the n-type oxide semiconductor layer 40 as the active layer of the TFT, it is stable even when a current is passed. Useful for organic electroluminescent devices to be operated.
  • the metal layer 60 functions as the source wiring 65, the drain wiring 66, the source electrode 63, the drain electrode 64, and the pixel electrode 67. That is, it is manufactured with three masks (first mask 22, second halftone mask 72, third mask 82) by the manufacturing method of the above-described embodiment. Therefore, the manufacturing process can be reduced, the production efficiency can be improved, and the manufacturing cost can be reduced. In addition, the electrical resistance of each of the wirings 65 and 66 and the electrodes 63 and 64 can be reduced, so that reliability can be improved and a decrease in energy efficiency can be suppressed.
  • the reflective TFT substrate 1 is covered with a protective insulating film 80 above the reflective TFT substrate 1, and the protective insulating film 80 includes the pixel electrodes 67 and the drain wiring pads 68.
  • openings 671, 681, and 251 for exposing the pixel electrode 67, the drain wiring pad 68, and the gate wiring pad 25 are provided at positions corresponding to the gate wiring pad 25. That is, all of the upper part of the reflective TFT substrate 1 except for the upper part of the exposed pixel electrode 67, drain wiring pad 68 and gate wiring pad 25 is usually covered with the protective insulating film 80.
  • the reflective TFT substrate 1 includes a protective insulating film 80. Therefore, it is possible to provide a reflective TFT substrate 1 that can easily manufacture display means and light emitting means using liquid crystal or organic EL materials.
  • the reflective TFT substrate 1 includes an oxide between the n-type oxide semiconductor layer 40 and the metal layer 60. In this configuration, the conductor layer 50 is formed. In this way, the switching speed of the TFT is increased and the durability of the TFT can be improved.
  • the reflective TFT substrate 1 has a reflectance of the metal layer 60 of 80% or more, and can provide a reflective TFT substrate having excellent luminance.
  • the metal layer 60 is preferably composed of a thin film made of aluminum, silver or gold, or a alloy layer containing aluminum, silver or gold. In this way, more light can be reflected and the luminance can be improved.
  • the reflective TFT substrate 1 has a metal layer protecting oxide transparent conductor layer 26 on the gate electrode 23 and the gate wiring 24 made of a metal thin film. In this way, when the opening 251 for the gate wiring node 25 is formed, the metal surface can be prevented from being exposed, and the connection reliability can be improved.
  • the reflective TFT substrate 1 has an oxide transparent conductor layer 70 for protecting the metal layer on the metal layer 60 as the reflective layer. In this way, corrosion of the metal layer 60 can be prevented and durability can be improved. In addition, discoloration of the metal layer 60 as the reflective layer can be prevented, and when the reflectivity of the reflective layer is reduced, a failure can be prevented. Further, since it is transparent, the amount of light transmitted does not decrease, and a display device with excellent luminance can be provided.
  • the n-type oxide semiconductor layer 40 corresponds to the channel portion 41, the source wiring 65, the drain wiring 66, the source electrode 63, the drain electrode 64, and the pixel electrode 67. Formed in position.
  • the n-type oxide semiconductor layer 40 is usually formed only at a predetermined position, so that the concern that the gate wirings interfere with each other (crosstalk) can be eliminated. .
  • the reflective TFT substrate 1 has an energy gap force of about 3. OeV or more of the n-type oxide semiconductor layer 40.
  • the energy gap may be about 3. OeV or more, preferably about 3.2 eV or more, and more preferably about 3.4 eV or more.
  • the oxide conductor layer 50 is provided, this oxide conductor layer 50 is provided.
  • the energy gap of the electric conductor layer 50 is preferably about 3. OeV or more, and the same effect can be obtained.
  • the reflective TFT substrate 1 of the present embodiment can greatly reduce the manufacturing cost by reducing the number of manufacturing steps. Further, since the upper part of the n-type oxide semiconductor layer 40 of the channel portion 41 is protected by the protective insulating film 80, the reflective TFT substrate 1 can operate stably over a long period of time. Further, since the protective insulating film 80 is formed, by providing the reflective TFT substrate 1 with an organic EL material, an electrode, and a protective film, an organic electroluminescent device can be easily obtained. Furthermore, since the n-type oxide semiconductor layer 40 is formed only at a predetermined position, it is possible to eliminate the concern that the gate wirings 24 interfere with each other (crosstalk).
  • the reflective TFT substrate and the manufacturing method of the reflective TFT substrate of the present invention have been described with reference to the preferred embodiment, but the TFT substrate and the manufacturing method of the TFT substrate according to the present invention have been described. Needless to say, various modifications can be made within the scope of the present invention, which is not limited to the above-described embodiment.
  • the n-type oxide semiconductor layer 40 and the oxide conductor layer 50 used in the above embodiment are not limited to the above materials.
  • the material of the n-type oxide semiconductor layer 40 is indium oxide, zinc oxide, tin oxide, indium oxide-zinc oxide, zinc oxide-tin oxide, indium oxide-zinc oxide-tin oxide, indium oxide monooxide.
  • Examples thereof include zinc monooxide gallium and the like, or those obtained by adding an insulating transparent oxide to these.
  • Insulating transparent oxides include yttrium oxide, titanium oxide, acid zirconium, acid hafnium, niobium oxide, acid tantalum, boron oxide, acid aluminum, silicon oxide, and acid germanium. And lanthanoid-based acid oxides.
  • the carrier density is about 10 +17 Zcm 3 or less.
  • film formation in the presence of a large amount of oxygen or heat treatment in the presence of oxygen is preferable.
  • carriers can be reduced due to oxygen deficiency.
  • the carrier density it is possible to add acid zinc to acid indium, or indium oxide to acid tin. Good. If it does in this way, a carrier can be reduced by load electronic control. Furthermore, combining them can effectively reduce the carrier.
  • Examples of the material for the oxide conductor layer 50 include indium oxide, zinc oxide, tin oxide, indium oxide-zinc oxide, zinc oxide-tin oxide, indium oxide-zinc oxide-tin oxide, and the like. .
  • the carrier density is 10 + 2C) Zcm 3 or more.
  • the reflective TFT substrate and the reflective TFT substrate manufacturing method of the present invention are limited to the reflective TFT substrate used in LCDs (liquid crystal display devices) and organic EL display devices, and the reflective TFT substrate manufacturing method. is not.
  • the present invention can also be applied to display devices other than LCDs (liquid crystal display devices) and organic EL display devices, or reflective TFT substrates used for other purposes and methods for manufacturing reflective TFT substrates. It is.

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Description

明 細 書
反射型 TFT基板及び反射型 TFT基板の製造方法
技術分野
[0001] 本発明は、反射型 TFT基板及び反射型 TFT基板の製造方法に関する。特に、本 発明の反射型 TFT基板は、酸化物半導体層と、金属層と、保護用絶縁膜とを備えて いる。酸化物半導体層は、 TFT (薄膜トランジスタ)の活性層である。金属層は、酸ィ匕 物半導体層上にチャンネル部によって隔てられて形成され、かつ、ソース配線，ドレ イン配線，ソース電極，ドレイン電極及び画素電極として機能する。これにより、反射 型 TFT基板は、長期間にわたり安定に作動する。また、本発明によれば、製造工程 を削減して製造原価のコストダウンを図ることができ、さらに、ゲート配線どうしが干渉 する（クロストーク）といった心配を排除することができる。
背景技術
[0002] LCD (液晶表示装置)や有機 EL表示装置は、表示性能、省エネルギー等の理由 力も広く利用されている。これらは、特に、携帯電話や PDA (個人向け携帯情報端末 )、パソコンやラップトップパソコン、テレビ等の表示装置として、ほぼ主流となっている 。これらの表示装置には、一般に、 TFT基板 (反射型 TFT基板などをも含む。）が用 いられている。
[0003] 例えば、液晶表示装置は、 TFT基板と対向基板との間に液晶などの表示材料が充 填されている。また、この表示材料は、画素ごとに選択的に電圧が印加される。ここで 、 TFT基板は、半導体薄膜 (半導体膜とも呼ばれる)などカゝらなる TFT (薄膜トランジ スタ）が配置されている基板である。一般に、 TFT基板は、アレイ状に TFTが配置さ れて 、るので、「TFTアレイ基板」とも呼ばれる。
[0004] なお、液晶表示装置などに用いられる TFT基板には、 TFTと液晶表示装置の画面 の 1画素との組 (これは 1ユニットと呼ばれる）力 ガラス基板上に縦横に配設されてい る。 TFT基板では、ガラス基板上に、ゲート配線が例えば縦方向に等間隔で配置さ れており、ソース配線又はドレイン配線の一方が横方向に等間隔で配置されている。 また、ソース配線又はドレイン配線の他方、ゲート電極，ソース電極及びドレイン電極 力 各画素を構成する上記ユニット中に、それぞれ設けられている。
[0005] <TFT基板の従来の製造方法 >
さて、この TFT基板の製造法としては、通常、 5枚のマスクを使用する 5枚マスクプ ロセスや、ハーフトーン露光技術によって、 4枚のマスクを使用する 4枚マスクプロセス 等が知られている。
ところで、このような TFT基板の製造法では、 5枚又は 4枚のマスクを使用することに よって、その製造プロセスは、多くの工程を必要とする。たとえば、 4枚マスクプロセス は、 35ステップ（工程）、 5枚マスクプロセスは、 40ステップ（工程）を超える工程が必 要である。このように工程数が多くなると、製造歩留りが低下する恐れがある。また、 工程数が多いと、工程が複雑となり、製造コストが増大する恐れもある。
[0006] (5枚のマスクを用いた製造方法）
図 11は、従来例に力かる TFT基板の製造方法を説明するための概略図であり、 (a )はゲート電極が形成された断面図を示している。 (b)はエッチストッパーが形成され た断面図を示している。（c)はソース電極及びドレイン電極が形成された断面図を示 している。（d)は層間絶縁膜が形成された断面図を示している。（e)は画素電極が形 成された断面図を示して 、る。
図 11 (a)において、ガラス基板 210上に、第一のマスク（図示せず)を用いて、ゲー ト電極 212が形成される。すなわち、まず、ガラス基板 210上に、スパッタリングによつ て金属（たとえば、 A1 (アルミニウム)など）が堆積する。次に、第一のマスクを用いてホ トリソグラフィー法によりレジストが形成される。次に、所定の形状にエッチングすること によってゲート電極 212が形成され、レジストがアツシングされる。
[0007] 次に、図 11 (b)に示すように、ガラス基板 210及びゲート電極 212上に、 SiN膜 (窒 化シリコン膜)力もなるゲート絶縁膜 213,及び， a— Si:H (i)膜 214が順に積層され る。次に、チャンネル保護層である SiN膜 (窒化シリコン膜)が堆積する。次に、第二 のマスク（図示せず)を用いてホトリソグラフィ一法によりレジストが形成される。次に、 CHFガスを用いて SiN膜が所定の形状にドライエッチングされ、エッチストッパー 21 5が形成され、レジストがアツシングされる。
[0008] 次に、図 11 (c)に示すように、 a— Si:H (i)膜 214及びエッチストッパー 215上に、 a—Si: H (n)膜 216が堆積する。次に、その上に Cr (クロム) ZA1二層膜が真空蒸 着、あるいは、スパッタリング法を用いて堆積する。次に、第三のマスク（図示せず)を 用いてホトリソグラフィ一法によりレジストが形成される。次に、 CrZAl二層膜がエツ チングされ、所定の形状のソース電極 217a及びドレイン電極 217bが形成される。こ の際、 A1に対しては、 H PO -CH COOH-HNOを用いたホトエッチングが行わ
3 4 3 3
れ、また、 Crに対しては、硝酸第二セリウムアンモ-ゥム水溶液を用いたホトエツチン グが行われる。次に、 α— Si: H膜（216及び 214)に対して、 CHFガスを用いたドラ ィエッチングと、ヒドラジン水溶液 (NH NH ·Η Ο)を用いたウエットエッチングが行
2 2 2
われ、所定の形状の a— Si: Η (η)膜 216及び a— Si: H (i)膜 214が形成され、レジ ストがアツシングされる。
[0009] 次に、図 11 (d)に示すように、透明電極 219を形成する前に、ゲート絶縁膜 213, エッチストッパー 215,ソース電極 217a及びドレイン電極 217b上に、層間絶縁膜 21 8が堆積する。次に、第四のマスク（図示せず)を用いてホトリソグラフィ一法によりレジ ストが形成される。次に、層間絶縁膜 218がエッチングされ、透明電極 219をソース 電極 217aと電気的に接続させるためのスルーホール 218aが形成され、レジストがァ ッシングされる。
[0010] 次に、図 11 (e)に示すように、ソース電極 217a及びドレイン電極 217bのパターン が形成された領域の層間絶縁膜 218上に、酸化インジウムと酸化亜鉛を主成分とす る非晶質透明導電膜がスパッタリング法によって堆積する。次に、第五のマスク（図示 せず)を用いてホトリソグラフィ一法によりレジストが形成される。次に、非晶質透明導 電膜に対して、蓚酸約 4重量％の水溶液をエツチャントとして用いてホトエッチングが 行われる。次に、非晶質透明導電膜が、ソース電極 217aと電気的に接続するような 形状に形成され、レジストがアツシングされる。これによつて、透明電極 219が形成さ れる。
このように、本従来例による TFT基板の製造方法によれば、 5枚のマスクが必要で ある。
[0011] (3枚のマスクを用いた製造方法）
上記従来の技術を改良する技術として、マスクの数を (例えば、 5枚から 3枚に)減ら し、より製造工程を削減した方法で TFT基板を製造する技術が種々提案されて!ヽる 。たとえば、下記特許文献 1〜7には、 3枚のマスクを用いた TFT基板の製造方法が 記載されている。
特許文献 1：日本国特開 2004 — 317685号公報
特許文献 2 :日本国特開 2004 — 319655号公報
特許文献 3 :日本国特開 2005 — 017669号公報
特許文献 4:日本国特開 2005 — 019664号公報
特許文献 5 :日本国特開 2005 — 049667号公報
特許文献 6 :日本国特開 2005 — 106881号公報
特許文献 7 :日本国特開 2005 — 108912号公報
発明の開示
発明が解決しょうとする課題
[0012] し力しながら、上記特許文献 1〜7に記載された 3枚のマスクを用いた TFT基板の 製造方法は、ゲート絶縁膜の陽極酸化工程などが必要であり、非常に煩雑な製造プ ロセスである。このため、上記 TFT基板の製造方法は、実用が困難な技術であるとい つた問題があった。
また、実際の製造ラインにおいては、品質 (たとえば、長期間にわたる動作安定性 やゲート配線どうしが干渉する（クロストーク）といった不具合を回避すること）が重要 である。すなわち、品質を向上させるとともに、生産性をも向上させることの可能な実 用的な技術が要望されて ヽた。
さらに、反射型の TFT基板に対しても、品質や生産性を向上させることが要望され ていた。
[0013] 本発明は、係る課題に鑑みなされたものであり、チャンネルガードにより長期間にわ たり安定に作動させ、かつ、クロストークを防止することができ、さらに、製造工程のェ 程数を削減することによって、製造コストを大幅に低減できることが可能な反射型 TF T基板及び反射型 TFT基板の製造方法の提案を目的とする。
課題を解決するための手段
[0014] 上記目的を達成するために、本発明の反射型 TFT基板は、基板と、この基板の上 方に形成されたゲート電極及びゲート配線と、前記基板，前記ゲート電極及び前記 ゲート配線の上方に形成されたゲート絶縁膜と、前記ゲート電極の上方であって、か つ、前記ゲート絶縁膜の上方に形成された酸化物層と、前記酸化物層の上方にチヤ ンネル部によって隔てられて形成された金属層と、ソース ·ドレイン電極と電気的に接 続された画素電極とを具備する反射型 TFT基板であって、前記金属層が、少なくと も前記画素電極及び該画素電極と接続された前記ソース ·ドレイン電極として機能す る構成としてある。
このようにすると、製造する際に使用するマスク数を削減でき、製造工程が削減され る。したがって、生産効率が向上し製造原価のコストダウンを図ることができる。また、 通常、金属層によって、ソース配線，ドレイン配線，ソース電極，ドレイン電極及び画 素電極が形成される。このよう〖こすると、ソース配線，ドレイン配線，ソース電極，ドレ イン電極及び画素電極を効率よく製造することができる。また、各配線や電極の電気 抵抗を低減することができるので、信頼性が向上し、かつ、エネルギー効率の低下を 抑帘 Uすることができる。
[0015] また、好ましくは、前記酸化物層と金属層との間に、酸化物導電体層が形成される とよい。
このよう〖こすると、 TFTのスイッチング速度が高速ィ匕するとともに、 TFTの耐久性を 向上させることができる。
[0016] また、好ましくは、前記金属層の反射率が 80%以上であるとよい。
このようにすると、輝度に優れた反射型 TFT基板を提供することができる。
[0017] また、好ましくは、前記金属層が、アルミニウム，銀若しくは金力もなる薄膜、又は、 アルミニウム，銀若しくは金を含む合金層力もなるとよい。
このようにすると、より多くの光を反射することができ、輝度を向上させることができる
[0018] また、好ましくは、前記反射型 TFT基板が金属層及び Z又は金属薄膜を備え、前 記金属層及び Z又は金属薄膜を保護する金属層保護用酸化物透明導電体層を有 するとよ 、。
このようにすると、金属層及び Z又は金属薄膜の腐蝕を防ぐとともに、耐久性を向 上させることができる。たとえば、ゲート配線として金属薄膜を用いた場合、ゲート配 線パッド用の開口部を形成した際、金属表面が露出するのを防止でき、接続信頼性 を向上させることができる。また、金属層が反射金属層である場合、反射金属層の変 色などを防止でき、反射金属層の反射率が低下するといつた不具合を防止すること ができる。さらに、透明としてあるので、光の透過量が減少しないので、輝度の優れた 表示装置を提供することができる。
[0019] また、好ましくは、前記反射型 TFT基板の上方が保護用絶縁膜によって覆われ、 かつ、前記保護用絶縁膜が、各画素電極，ソース'ドレイン配線パッド及びゲート配 線パッドに対応する位置に開口部を有するとよい。
このよう〖こすると、チャンネル部の酸ィ匕物層の上部が、保護用絶縁膜により保護さ れているので、長期間にわたり安定に作動することができる。また、反射型 TFT基板 は、保護用絶縁膜を備えている。したがって、液晶や有機 EL材料などを利用した表 示手段や発光手段を容易に製造可能な反射型 TFT基板を提供することができる。 なお、ソース'ドレイン配線パッドとは、ソース配線パッド又はドレイン配線パッドをい
[0020] また、好ましくは、前記酸化物層が、 n型酸化物半導体層であるとよい。
このように、 TFTの活性層として酸化物半導体層を使用することにより、電流を流し ても安定であり、電流制御により作動させる有機電界発光装置にとって有用である。
[0021] また、好ましくは、前記酸化物層が、前記チャンネル部，ソース配線，ドレイン配線， ソース電極，ドレイン電極及び画素電極に対応する所定の位置に形成されるとよ!、。 このようにすると、通常、酸化物層が、所定の位置にのみ形成されるので、ゲート配 線どうしが干渉する（クロストーク）といった心配を排除することができる。
[0022] また、好ましくは、前記酸ィ匕物層のエネルギーギャップ力 3. OeV以上であるとょ ヽ このように、エネルギーギャップを約 3. OeV以上とすることにより、光による誤動作を 防止することができる。なお、通常、エネルギーギャップは、約 3. OeV以上あればよ いが、好ましくは、約 3. 2eV以上とするとよぐさらに、好ましくは、約 3. 4eV以上とす るとよい。このように、エネルギーギャップを大きくすることにより、光による誤動作をよ り確実に防止することができる。また、酸化物導電体層を備える場合、この酸化物導 電体層のエネルギーギャップをも、約 3. OeV以上とするとよく、同様の効果を得ること ができる。
[0023] また、上記目的を達成するために、本発明の反射型 TFT基板の製造方法は、基板 の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程と、前 記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，酸化物層，金属層及 び第二のレジストを積層し、ハーフトーン露光によって、前記第二のレジストを所定の 形状に形成する工程と、前記第二のレジストを用いて、前記金属層及び酸化物層を エッチングして、ソース配線，ドレイン配線及び画素電極を形成する工程と、前記第 二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の上方の 前記金属層を選択的にエッチングし、ソース電極及びドレイン電極を形成する工程と 、露出した前記ゲート絶縁膜及び酸化物層の上方、並びに、前記ソース配線，ドレイ ン配線，ソース電極，ドレイン電極及び画素電極の上方に、保護用絶縁膜及び第三 のレジストを積層し、第三のマスクを用いて、第三のレジストを所定の形状に形成する 工程と、前記第三のレジストを用いて、前記画素電極及びソース'ドレイン配線パッド の上方の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記保護用 絶縁膜及びゲート絶縁膜をエッチングし、前記画素電極，ソース'ドレイン配線パッド 及びゲート配線パッドを露出させる工程とを有する方法としてある。
このように、本発明は、反射型 TFT基板の製造方法としても有効であり、三枚のマ スクを用いて、保護用絶縁膜を有する反射型 TFT基板を製造することができる。また 、マスク数が削減され製造工程が削減されることにより、生産効率が向上し製造原価 のコストダウンを図ることができる。また、チャンネル部の酸ィ匕物層の上部力 保護用 絶縁膜により保護されているので、長期間にわたり安定に作動させることができる。さ らに、通常、酸化物層が、所定の位置 (チャンネル部，ソース配線，ドレイン配線，ソ ース電極，ドレイン電極及び画素電極に対応する所定の位置）にのみ形成されるの で、ゲート配線どうしが干渉する（クロストーク）といった心配を排除することができる。
[0024] また、好ましくは、前記酸化物層と金属層の間に、酸化物導電体層を積層するとよ い。 このよう〖こすると、 TFTのスイッチング速度が高速ィ匕するとともに、 TFTの耐久性を 向上させることができる。
[0025] また、好ましくは、前記金属層の上方に、金属層保護用酸化物透明導電体層を積 層するとよい。
このようにすると、金属層の腐蝕を防ぐとともに、耐久性を向上させることができる。 たとえば、金属層が反射金属層である場合、反射金属層の変色などを防止でき、反 射金属層の反射率が低下するといつた不具合を防止することができる。
[0026] また、好ましくは、前記ゲート電極及びゲート配線の上方に、金属層保護用酸化物 透明導電体層を積層するとよい。
このよう〖こすると、たとえば、ゲート配線として金属層を用いた場合、ゲート配線パッ ド用の開口部を形成した際、金属表面が露出するのを防止でき、接続信頼性を向上 させることがでさる。
図面の簡単な説明
[0027] [図 1]図 1は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法を説明する ための概略フローチャート図を示して 、る。
[図 2]図 2は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第一の マスクを用いた処理を説明するための概略図であり、 (a)は処理前のガラス基板の断 面図を示しており、 (b)はメタル成膜 Z金属層保護用酸化物透明導電体層成膜され た断面図を示しており、（c)は第一のレジスト塗布された断面図を示しており、（d)は 露光 Z現像 Z第一のエッチング Z第一のレジスト剥離され、ゲート電極及びゲート配 線が形成された断面図を示して 、る。
[図 3]図 3は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法において、 ゲート電極及びゲート配線が形成されたガラス基板の要部の概略平面図を示してい る。
[図 4]図 4は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第二の ハーフトーンマスクを用いた処理を説明するための概略図であり、 (a)はゲート絶縁 膜成膜 Zn型酸化物半導体層成膜 Z酸化物導電体層成膜 Z金属層成膜 Z金属層 保護用酸ィ匕物透明導電体層成膜 Z第二のレジスト塗布された断面図を示しており、 (b)はハーフトーン露光 Z現像された断面図を示して 、る。
[図 5]図 5は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第二の ハーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第二のエツ チングされた断面図を示しており、 (b)は第二のレジストの再形成された断面図を示 している。
[図 6]図 6は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第二の ハーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第三のエツ チングされた断面図を示しており、 (b)は第二のレジスト剥離された断面図を示してい る。
[図 7]図 7は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法において、 ソース電極，ドレイン電極，ソース配線，ドレイン配線及び画素電極上の金属層保護 用酸ィ匕物透明導電体層が露出したガラス基板の要部の概略平面図を示している。
[図 8]図 8は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第三の マスクを用いた処理を説明するための概略図であり、 (a)は保護用絶縁膜成膜 Z第 三のレジスト塗布された断面図を示しており、 (b)は露光 Z現像された断面図を示し ている。
[図 9]図 9は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第三の マスクを用いた処理を説明するための概略図であり、 (a)は第四のエッチングされた 断面図を示しており、 (b)は第三のレジスト剥離された断面図を示している。
[図 10]図 10は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法におい て、保護用絶縁膜が露出された反射型 TFT基板の要部の概略平面図を示して ヽる
[図 11]図 11は、従来例にカゝかる TFT基板の製造方法を説明するための概略図であ り、（a)はゲート電極が形成された断面図を示しており、（b)はエッチストッパーが形 成された断面図を示しており、（c)はソース電極及びドレイン電極が形成された断面 図を示しており、（d)は層間絶縁膜が形成された断面図を示しており、（e)は透明電 極が形成された断面図を示して 、る。
発明を実施するための最良の形態 [0028] [反射型 TFT基板の製造方法における一実施形態]
図 1は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法を説明するた めの概略フローチャート図を示して 、る。
同図において、まず、基板 10上に、第一のマスク 22を用いて、ゲート電極 21及び ゲート配線 22を形成する (ステップ S 1)。
次に、第一のマスク 22を用いた処理について、図面を参照して説明する。
[0029] (第一のマスクを用いた処理）
図 2は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第一のマス クを用いた処理を説明するための概略図であり、 (a)は処理前のガラス基板の断面図 を示している。 (b)はメタル成膜 Z金属層保護用酸化物透明導電体層成膜された断 面図を示している。（c)は第一のレジスト塗布された断面図を示している。（d)は露光 Z現像 Z第一のエッチング Z第一のレジスト剥離され、ゲート電極及びゲート配線が 形成された断面図を示して!/、る。
図 2 (a)において、まず、透光性のガラス基板 10が用意される。
なお、反射型 TFT基板 1の基材となる板状部材は、上記ガラス基板 10に限定され るものではない。たとえば、榭脂製の板状部材ゃシート状部材などでもよい。また、透 光性のガラス基板 10に限定されるものではない。たとえば、遮光性や半透明のガラス 基板でもよい。
[0030] 次に、図 2 (b)に示すように、ガラス基板 10にメタル成膜を行い、ゲート電極'配線 用薄膜 (ゲート電極及びゲート配線用薄膜) 20を形成する。
本実施形態では、ガラス基板 10上に、 A1と Moをこれらの順に高周波スパッタリング 法を用いて、それぞれ膜厚約 250nm及び 50nmの金属薄膜を形成する。続いて、 酸化インジウム一酸化亜鉛（一般的に、 IZOと呼称される。 In O： ZnO=約 90 : 10w
2 3
t%)からなるスパッタリングターゲットを用いて膜厚約 lOOnmの金属層保護用酸ィ匕 物透明導電体層 (適宜、酸化物保護膜と略称する。） 26を形成し、 A1層 ZMo層 ZI ZO層からなるゲート電極'配線用薄膜 20を形成する。
なお、 A1層の上の Mo層は、酸ィ匕物保護膜との接触抵抗を下げる目的で使用して いる。したがって、接触抵抗が気にならない程度に低い場合は、 Mo層を形成しなく てもよい。また、 Moの代わりに、 Ti (チタン）， Ni (ニッケル）， Cr (クロム）などを使用す ることができる。さらに、ゲート配線として Ag (銀)， Cu (銅)などの金属薄膜や合金薄 膜を用いることちできる。
[0031] また、 IZOなどの透明導電膜を金属層保護用酸ィ匕物透明導電体層 26としてゲート 配線 24の表面に配置してある。このようにすると、ゲート絶縁膜 30に開口部 251を形 成し、ゲート配線パッド 25を形成した際、ゲート配線 24に使用した金属表面が露出し ない。これにより信頼性の高い接続が可能となる。
また、ゲート絶縁膜 30として SiN , SiON , SiOなどの絶縁物を使用し、 CHF (C
X X 2
F , CHFなど）を用いたリアクティブイオンエッチング法により、ゲート絶縁膜 30に開
4 3
口部 251を形成する。このような場合、 IZOなどの透明導電膜が、金属薄膜 (A1層 Z Mo層）の保護膜にもなる。
[0032] IZOに代わる材料としては、 ITOにランタノイド系元素を含有させた材料や Mo, W などの高融点金属酸ィ匕物を添加した材料が使用できる。添加量は、全金属元素に対 して、約 30原子％以下、好ましくは、約 1〜20原子％がよい。この理由は、約 30原子 %を超えると、蓚酸水溶液や燐酸、酢酸及び硝酸からなる混酸 (適宜、混酸と略称す る。）でのエッチング速度が低下する場合があるからである。また、膜厚は、約 20nm 〜500nm、好ましくは約 30nm〜300nmとするとよい。その理由は、約 20nm未満 であると、ピンホールができ、保護膜としての用を足さない場合があるからである。ま た、約 500nmを超えると、成膜やエッチングに時間を要し、経済的損失が増大する 力 である。
[0033] 次に、図 2 (c)に示すように、ゲート電極.配線用薄膜 20上に、第一のレジスト 21が 塗布される。
[0034] 次に、同図（d)に示すように、第一のマスク 22を用いて、ホトリソグラフィ一法により、 所定の形状にレジスト（図示せず)を形成する。続いて、蓚酸水溶液を用いて、金属 層保護用酸化物透明導電体層 26をエッチングする。さらに、混酸 (一般的に、 PAN と呼ばれている。）を用いて、金属薄膜をエッチングし、所望の形状のゲート電極 23 及びゲート配線 24を形成する（図 3参照)。図 2 (d)に示すゲート電極 23及びゲート 配線 24は、図 3における A— A断面及び B—B断面を示している。ここで、 IZOは、 P ANを用いてもエッチング可能である。したがって、上記 PANを用いて金属層保護用 酸ィ匕物透明導電体層 26と金属薄膜を一括エッチングしてもよい。
[0035] 次に、図 1に示すように、ガラス基板 10、ゲート電極 23及びゲート配線 24上に、ゲ ート絶縁膜 30、酸化物層として n型酸化物半導体層 40、酸化物導電体層 50、金属 層 60、金属層保護用酸ィ匕物透明導電体層 70及び第二のレジスト 71を順次積層す る（ステップ S 2)。続いて、第二のハーフトーンマスク 72及びノヽーフ露光によって、第 二のレジスト 71を所定の形状に形成する（ステップ S3)。
次に、第二のハーフトーンマスク 72を用いた処理について、図面を参照して説明す る。
[0036] (第二のハーフトーンマスクを用いた処理）
図 4は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)はゲート絶縁膜 成膜 Zn型酸化物半導体層成膜 Z酸化物導電体層成膜 Z金属層成膜 Z金属層保 護用酸ィ匕物透明導電体層成膜 Z第二のレジスト塗布された断面図を示しており、 (b )はハーフトーン露光 Z現像された断面図を示している。
図 4 (a)において、まず、グロ一放電 CVD (化学蒸着法)法により、ガラス基板 10, ゲート電極 23及びゲート配線 24上に、窒化シリコン (SiN )膜であるゲート絶縁膜 30
X
を膜厚約 300nm堆積させる。なお、本実施形態では、放電ガスとして、 SiH— NH
4 3
— N系の混合ガスを用いる。
2
[0037] 次に、ゲート絶縁膜 30上に、酸化インジウム—酸ィ匕亜鉛—酸ィ匕ガリウム (In O： Ga
2 3
O： ZnO=約 70 : 27 : 3wt%)ターゲットを用いて、高周波スパッタリング法により、
2 3
膜厚約 lOOnmの n型酸化物半導体層（活性層） 40を形成する。このときの条件は、 酸素：アルゴン比が約 10 : 90Vol. %であり、かつ、基板温度が約 200°C以下である 。この条件は、 n型酸ィ匕物半導体層 40を結晶化させない条件である。このように、 TF Tの活性層として n型酸ィ匕物半導体層 40を使用することにより、電流を流しても安定 である。したがって、電流制御により作動させる有機電界発光装置にとって有用であ る。
また、この n型酸化物半導体層 40のエネルギーギャップは、約 3. 6eVであった。こ のように、エネルギーギャップを大きくすることにより、光による誤動作をより確実に防 止することができる。
[0038] また、 n型酸化物半導体層 40の形成に用いた酸化インジウム一酸化亜鉛一酸化ガ リウム（In O： Ga O： ZnO=約 70 : 27 : 3wt%)ターゲットにおいて、酸化亜鉛の添
2 3 2 3
加量は、約 l〜6wt%が好適であり、約 2〜5wt%がより好適である。この理由は、約 lwt%未満では、キヤリヤー濃度が低下しない場合があるからである。また、約 6wt %を超えると、キヤリヤー濃度が低下しなくなったり、結晶化せず混酸への耐性が無く なったりするからである。
[0039] 続いて、 n型酸化物半導体層 40上に、酸化インジウム一酸化亜鉛一酸化スズ (In
2
O： ZnO : SnO =約 60 : 20 : 20wt%)ターゲットを用いて、高周波スパッタリング法
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により、膜厚約 150nmの酸化物導電体層 50を形成する。このときの条件は、酸素： アルゴン比が約 l : 99Vol. %であり、かつ、基板温度が、酸化物導電体層 50を結晶 化させない温度である。このようにすると、 TFTのスイッチング速度が高速ィ匕するとと もに、 TFTの耐久性を向上させることができる。
また、この酸化物導電体層 50のエネルギーギャップは、約 3. 2eVであった。このよ うに、エネルギーギャップを大きくすることにより、光による誤動作をより確実に防止す ることがでさる。
なお、本実施形態では、 n型酸ィ匕物半導体層 40と金属層 60との間に、酸化物導電 体層 50を形成している。ただし、たとえば、 n型酸化物半導体層 40と金属層 60との 電気的な接触抵抗が小さい場合などには、酸化物導電体層 50を形成しなくてもよい
[0040] また、本実施形態の酸化物導電体層 50として用いた酸化インジウム—酸化スズ— 酸化亜鉛（In O： SnO： ZnO=約 60 : 20 : 20wt%)薄膜は、約 350°Cに加熱しても
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結晶化しない。この酸ィ匕物導電体層 50は結晶化させないほうがよぐこれにより、蓚 酸水溶液でのエッチングが可能となる。また、上記酸ィ匕物導電体層 50の組成では、 結晶化されていなくても、混酸によりエッチングされない。すなわち、酸化物導電体層 50は、金属層 60をエッチングする液 (混酸）に対して耐性があり、一方、結晶化され た n型酸化物半導体層 40に影響を与えな 、エッチング液 (蓚酸水溶液)で、エツチン グできるといった選択エッチング特性を有している。また、酸化物導電体層 50は、所 定のエッチング液 (蓚酸水溶液）により、結晶化されていない n型酸ィ匕物半導体層 40 とともにエッチングされ、かつ、結晶化された n型酸化物半導体層 40が耐性を有する エッチング液 (蓚酸水溶液）により、エッチングされるといった選択エッチング特性を 有して 、ることが重要である。
なお、上記の n型酸ィ匕物半導体層 40の ACホール測定 (東陽テク-力社製の RESI TEST (商品名）を用いた測定)を行ったところ、キヤリヤー濃度：10+14Zcm3、移動 度： 30cm2ZV'secであった。また、酸化物導電体層 50の ACホール測定を行ったと ころ、キヤリヤー濃度： 10+2°/cm3、移動度： 38cm2ZV'secであった。なお、本実 施形態で用いた n型酸化物半導体層 40と酸化物導電体層 50は、上記材料に限定さ れるものではない。
[0041] 次に、酸化物導電体層 50上に、高周波スパッタリング法を用いて、 Moと A1と Moを これらの順に積層し、 Mo層 (膜厚約 50nm)ZAl層 (膜厚約 200nm)ZMo層 (膜厚約 50nm)カゝらなる金属層 60を形成する。なお、金属層 60は、反射型 TFT基板 1の反 射金属層として機能する。ここで、好ましくは、金属層 60の反射率を 80%以上とする とよぐこのようにすると、輝度に優れた反射型 TFT基板 1を提供することができる。ま た、 Mo層 ZA1層 ZMo層からなる金属層 60の代わりに、 Agや Auなどの金属薄膜を 用いてもよぐこのようにすると、より多くの光を反射することができ、輝度を向上させる ことができる。
なお、各 Mo層は、酸化物導電体層 50や金属層保護用酸化物透明導電体層 70と の接触抵抗を下げる目的で使用しており、接触抵抗が気にならない程度に低い場合 は、 Mo層を形成しなくてもよい。
[0042] 次に、金属層 60上に、酸化インジウム一酸化亜鉛（In O： ZnO=約 90: 10wt%)
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ターゲットを用いて、高周波スパッタリング法により、厚さが約 150nmの金属層保護 用酸化物透明導電体層 70を形成する。このときの条件は、酸素:アルゴン比が約 1 : 99Vol. %である。このようにすると、金属層 60の腐蝕を防ぐとともに、耐久性を向上 させることができる。したがって、反射金属層としての金属層 60の変色などを防止で き、金属層 60の反射率が低下するといつた不具合を防止することができる。さらに、 金属層保護用酸化物透明導電体層 70は、透明である。したがって、光の透過量が 減少しないので、輝度の優れた表示装置を提供することができる。なお、金属層 60 力 金属層保護用酸ィ匕物透明導電体層 70を必要としない安定した金属である場合 には、金属層保護用酸化物透明導電体層 70を形成しなくてもよい。
続いて、金属層保護用酸化物透明導電体層 70上に、第二のレジスト 71を積層す る（ステップ S 2)。
[0043] 次に、同図（b)に示すように、第二のハーフトーンマスク 72及びハーフトーン露光 によって、第二のレジスト 71を所定の形状に形成する（図 1のステップ S3)。第二のレ ジスト 71は、ゲート電極 23,ソース電極 63,ドレイン電極 64,ソース配線 65, ドレイン 配線 66及び画素電極 67の上方を覆う形状に形成される。また、第二のレジスト 71は 、ハーフトーンマスク部 721によって、チャンネル部 41の上方を覆う部分が他の部分 より薄い形状に形成される。
[0044] 図 5は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第二のエッチ ングされた断面図を、（b)は第二のレジストの再形成された断面図を示している。 同図（a)において、第二のエッチングとして、第二のレジスト 71と PANを用いて、金 属層保護用酸化物透明導電体層 70と金属層（MoZAlZMo) 60に対して一括エツ チングを行い、さらに、第二のレジスト 71と蓚酸水溶液を用いて、酸化物導電体層 5 0と n型酸ィ匕物半導体層 40に対して一括エッチングを行い、所望するソース配線 65, ドレイン配線 66及び画素電極 67を形成する（図 1のステップ S4)。
なお、上記第二のエッチングによって、ソース電極 63及びドレイン電極 64を隔てる 空隙は形成されない。ただし、ソース電極 63とドレイン電極 64の外郭の一部が形成 される。
[0045] 次に、同図（b)に示すように、上記第二のレジスト 71を再形成する（図 1のステップ S 5)。すなわち、まず、同図（b)に示すように、第二のレジスト 71のうちハーフトーン露 光により薄く形成されたチャンネル部 41上のレジストをアツシングし、第二のレジスト 7 1を再形成する（図 1のステップ S 5)。
[0046] 次に、ソース電極 63及びドレイン電極 64を形成する処理について、図面を参照し て説明する。
図 6は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第二のハ ーフトーンマスクを用いた処理を説明するための概略図であり、 (a)は第三のエッチ ングされた断面図を示しており、 (b)は第二のレジスト剥離された断面図を示している 同図（a)において、まず、再形成した第二のレジスト 71と PANを用いて、ゲート電 極 23の上方の金属層保護用酸ィ匕物透明導電体層 70と金属層 60をエッチングする 。ここで、上記酸化物導電体層 50は、結晶化されていない状態でも PANに対して耐 '性を有しているので、エッチングされない。
[0047] 次に、 n型酸化物半導体層 40を加熱結晶化させる。この際、加熱温度を約 200°C 以上かつ約 300°Cを超えない温度とする。これにより、 n型酸化物半導体層 40は、結 晶化するので蓚酸水溶液に対して耐性を有するようになるが、酸化物導電体層 50は 、結晶化されな 、ので篠酸水溶液によりエッチングされる。
続いて、再形成した第二のレジスト 71と蓚酸水溶液を用いて、ゲート電極 23の上 方の酸化物導電体層 50を選択的にエッチングし、ソース電極 63及びドレイン電極 6 4を形成する（図 1のステップ S6)。この際、結晶化された n型酸ィ匕物半導体層 40は、 蓚酸水溶液に対して耐性を有しているので、ダメージを受けることはない、また、結晶 化によって、半導体特性が安定化する。
なお、上記エッチングによって、ゲート電極 23の上方の n型酸化物半導体層 40〖こ チャンネル部 41が形成される。これにより、反射型 TFT基板 1は、チャンネルエッチ ング型と呼ばれる。
[0048] 続いて、同図（b)に示すように、再形成された第二のレジスト 71を全てアツシングす ると、ソース電極 63上，ドレイン電極 64上，ソース配線 65上，ドレイン配線 66上及び 画素電極 67上に形成された、金属層保護用酸化物透明導電体層 70が露出する（ 図 7参照）。図 6 (b)〖こ示す、ドレイン電極 64,チャンネル部 41,ソース電極 63,ソー ス配線 65及び画素電極 67は、図 7における C— C断面を示している。また、ドレイン 配線 66は、 D— D断面を示している。
[0049] 次に、図 1に示すように、露出したゲート絶縁膜 30及び n型酸ィ匕物半導体層 40上、 並びに、ソース配線 65,ドレイン配線 66,ソース電極 63,ドレイン電極 64及び画素 電極 67上に形成された金属層保護用酸化物透明導電体層 70上に、保護用絶縁膜 80及び第三のレジスト 81を順次積層し (ステップ S7)、第三のマスク 82を用いて、第 三のレジスト 81を所定の形状に形成する（ステップ S8)。
次に、第三のマスク 82を用いた処理について、説明する。
[0050] (第三のマスクを用いた処理）
図 8は、本発明の一実施形態にカゝかる反射型 TFT基板の製造方法の、第三のマス クを用いた処理を説明するための概略図であり、 (a)は保護用絶縁膜成膜 Z第三の レジスト塗布された断面図を示しており、 (b)は露光 Z現像された断面図を示してい る。
同図（a)において、まず、チャンネル部 41が形成された反射型 TFT基板 1に、グロ 一放電 CVD法により、窒化シリコン (SiNx)膜である保護用絶縁膜 80を膜厚約 200 nm堆積する。放電ガスとしては、 SiH -NH— N系の混合ガスを用いる。続いて、
4 3 2
保護用絶縁膜 80上に、第三のレジスト 81を積層する (ステップ S7)。
[0051] 次に、同図（b)に示すように、第三のマスク 82によって、第三のレジスト 81を所定の 形状に形成する（ステップ S8)。第三のレジスト 81は、画素電極 67,ドレイン配線パッ ド 68及びゲート配線パッド 25の上方を除く全ての保護用絶縁膜 70を覆う形状に形 成される。
[0052] 図 9は、本発明の一実施形態に力かる反射型 TFT基板の製造方法の、第三のマス クを用いた処理を説明するための概略図であり、 (a)は第四のエッチングされた断面 図を示しており、 (b)は第三のレジスト剥離された断面図を示している。
同図（a)において、第四のエッチングとして、第三のレジスト 81及び CHF (CF , C
4
HFガスなど）を用いて、画素電極 67及びドレイン配線パッド 68上の保護用絶縁膜 8
3
0、並びに、ゲート配線パッド 25上の保護用絶縁膜 80及びゲート絶縁膜 30をドライ エッチングし、画素電極 67、ドレイン配線パッド 68及びゲート配線パッド 25を露出さ せる（図 1のステップ S9)。すなわち、ドライエッチングによって形成された開口部 671 , 681及び 251を介して、画素電極 67、ドレイン配線パッド 68及びゲート配線パッド 2 5が露出する。 [0053] 次に、第三のレジスト 81をアツシングすると、図 10に示すように、基板 10上に、画素 電極 67,ドレイン配線パッド 68及びゲート配線パッド 25上を除き、保護用絶縁膜 80 が露出する。図 9 (b)に示す、ドレイン電極 64,チャンネル部 41,ゲート電極 23,ソー ス電極 63,ソース配線 65及び画素電極 67は、図 10における E— E断面を示してい る。また、ドレイン配線パッド 68は、 F— F断面を示している。また、ゲート配線パッド 2 5は、 G— G断面を示している。
[0054] このように、本実施形態の反射型 TFT基板 1の製造方法によれば、製造工程のェ 程数を削減することによって、製造コストを大幅に低減できる。また、チャンネル部 41 の n型酸化物半導体層 40の上部が、保護用絶縁膜 80により保護されているので、長 期間にわたり安定に作動させることができる。さらに、通常、 n型酸化物半導体層 40 力、所定の位置（チャンネル部 41,ソース配線 65,ドレイン配線 66,ソース電極 63, ドレイン電極 64及び画素電極 67に対応する所定の位置）にのみ形成される。したが つて、ゲート配線 24どうしが干渉する（クロストーク）といった心配を排除することがで きる。さらに、保護用絶縁膜 80が形成されているので、反射型 TFT基板 1に、有機 E L材料，電極及び保護膜を設けることにより、有機電界発光装置を容易に得ることが できる。
[0055] なお、本実施形態では、ガラス基板 10上に、ゲート電極 ·配線用薄膜 20 (金属層保 護用酸化物透明導電体層 26を含む。）及び第一のレジスト 21が積層され、さらに、 ゲート絶縁膜 30, n型酸化物半導体層 40,酸化物導電体層 50,金属層 60,金属層 保護用酸化物透明導電体層 70及び第二のレジスト 71が積層され、さらに、保護用 絶縁膜 80及び第三のレジスト 81が積層される。ただし、これに限定されるものではな い。たとえば、各層間に他の層を介して積層されてもよい。なお、他の層は、たとえば 、本実施形態の機能や効果を損なわない層、あるいは、他の機能や効果などを補助 する層である。
[0056] [反射型 TFT基板における一実施形態]
また、本発明は、反射型 TFT基板 1の発明としても有効である。
本実施形態に力かる反射型 TFT基板 1は、図 9 (b)及び図 10に示すように、ガラス 基板 10と、ゲート電極 23及びゲート配線 24と、ゲート絶縁膜 30と、 n型酸化物半導 体層 40と、金属層 60を具備している。
ゲート電極 23及びゲート配線 24は、ガラス基板 10の上方に形成されている。また、 ゲート絶縁膜 30は、ガラス基板 10,ゲート電極 23及びゲート配線 24の上方に形成 されている。さらに、 n型酸化物半導体層 40は、少なくともゲート電極 23の上方であ つて、かつ、ゲート絶縁膜 30の上方に形成されている。また、金属層 60は、 n型酸化 物半導体層 40上にチャンネル部 41によって隔てられて形成されている。
すなわち、酸ィ匕物層として、 n型酸化物半導体層 40を設け、 TFTの活性層として n 型酸化物半導体層 40を使用することにより、電流を流しても安定であり、電流制御に より作動させる有機電界発光装置にとって有用である。
[0057] また、反射型 TFT基板 1は、金属層 60が、ソース配線 65,ドレイン配線 66,ソース 電極 63,ドレイン電極 64及び画素電極 67として機能する。すなわち、上述した実施 形態の製造方法により三枚のマスク (第一のマスク 22,第二のハーフトーンマスク 72 ,第三のマスク 82)で製造される。したがって、製造工程が削減されて生産効率が向 上し、製造原価のコストダウンを図ることができる。また、各配線 65, 66や電極 63, 6 4の電気抵抗を低減することができ、信頼性を向上させることができるとともに、エネ ルギー効率の低下を抑制することができる。
[0058] さらに、反射型 TFT基板 1は、反射型 TFT基板 1の上方が保護用絶縁膜 80によつ て覆われ、かつ、保護用絶縁膜 80が、各画素電極 67,ドレイン配線パッド 68及びゲ ート配線パッド 25に対応する位置に、画素電極 67,ドレイン配線パッド 68及びゲート 配線パッド 25を露出させるための開口部 671, 681及び 251を有している。すなわち 、露出した画素電極 67,ドレイン配線パッド 68及びゲート配線パッド 25の上方を除く 反射型 TFT基板 1の上方は、通常、全て保護用絶縁膜 80で覆われている。このよう にすると、チャンネル部 41の n型酸ィ匕物半導体層 40の上部が、保護用絶縁膜 80〖こ より保護されているので、長期間にわたり安定に作動させることができる。また、反射 型 TFT基板 1が保護用絶縁膜 80を備えている。したがって、液晶や有機 EL材料な どを利用した表示手段や発光手段を容易に製造可能な反射型 TFT基板 1を提供す ることがでさる。
[0059] また、反射型 TFT基板 1は、 n型酸ィ匕物半導体層 40と金属層 60との間に、酸ィ匕物 導電体層 50が形成された構成としてある。このよう〖こすると、 TFTのスイッチング速度 が高速ィ匕するとともに、 TFTの耐久性を向上させることができる。
さらに、反射型 TFT基板 1は、金属層 60の反射率を 80%以上としてあり、輝度に 優れた反射型 TFT基板を提供することができる。ここで、好ましくは、金属層 60が、 アルミニウム，銀若しくは金力 なる薄膜、又は、アルミニウム，銀若しくは金を含む合 金層からなる構成とするとよい。このようにすると、より多くの光を反射することができ、 輝度を向上させることができる。
[0060] また、反射型 TFT基板 1は、金属薄膜からなるゲート電極 23及びゲート配線 24の 上に、金属層保護用酸化物透明導電体層 26を有する。このようにすると、ゲート配線 ノ ッド 25用の開口部 251を形成した際、金属表面が露出するのを防止でき、接続信 頼性を向上させることができる。
さらに、反射型 TFT基板 1は、反射層としての金属層 60の上に、金属層保護用酸 化物透明導電体層 70を有する。このようにすると、金属層 60の腐蝕を防ぐとともに、 耐久性を向上させることができる。また、反射層としての金属層 60の変色などを防止 でき、反射層の反射率が低下するといつた不具合を防止することができる。さらに、透 明としてあるので、光の透過量が減少しないので、輝度の優れた表示装置を提供す ることがでさる。
[0061] また、反射型 TFT基板 1は、 n型酸化物半導体層 40が、チャンネル部 41,ソース配 線 65,ドレイン配線 66,ソース電極 63,ドレイン電極 64及び画素電極 67に対応する 所定の位置に形成されている。
このよう〖こすると、通常、 n型酸化物半導体層 40が、所定の位置にのみ形成される こととなるので、ゲート配線どうしが干渉する（クロストーク）といった心配を排除するこ とがでさる。
さらに、反射型 TFT基板 1は、 n型酸ィ匕物半導体層 40のエネルギーギャップ力 約 3. OeV以上である。このように、エネルギーギャップを約 3. OeV以上とすることにより 、光による誤動作を防止することができる。なお、通常、エネルギーギャップは、約 3. OeV以上あればよいが、好ましくは、約 3. 2eV以上とするとよぐさらに、好ましくは、 約 3. 4eV以上とするとよい。また、酸化物導電体層 50を備える場合、この酸化物導 電体層 50のエネルギーギャップをも、約 3. OeV以上とするとよく、同様の効果を得る ことができる。
[0062] このように、本実施形態の反射型 TFT基板 1は、製造工程の工程数を削減すること によって、製造コストを大幅に低減できる。また、反射型 TFT基板 1は、チャンネル部 41の n型酸ィ匕物半導体層 40の上部が、保護用絶縁膜 80により保護されているので 、長期間にわたり安定に作動することができる。さらに、保護用絶縁膜 80が形成され ているので、反射型 TFT基板 1に、有機 EL材料，電極及び保護膜を設けることによ り、有機電界発光装置を容易に得ることができる。さらに、 n型酸化物半導体層 40が 、所定の位置にのみ形成されることとなるので、ゲート配線 24どうしが干渉する（クロ ストーク）といった心配を排除することができる。
[0063] 以上、本発明の反射型 TFT基板及び反射型 TFT基板の製造方法にっ ヽて、好ま L 、実施形態を示して説明したが、本発明に係る TFT基板及び TFT基板の製造方 法は、上述した実施形態にのみ限定されるものではなぐ本発明の範囲で種々の変 更実施が可能であることは言うまでもない。
たとえば、上記実施形態に用いた n型酸化物半導体層 40や酸化物導電体層 50は 、上記材料に限定されるものではない。
すなわち、 n型酸化物半導体層 40の材料としては、酸化インジウム、酸化亜鉛、酸 化錫、酸化インジウム—酸化亜鉛、酸化亜鉛—酸化錫、酸化インジウム—酸化亜鉛 —酸化錫、酸化インジウム一酸ィ匕亜鉛一酸ィ匕ガリウムなど、あるいは、これらに絶縁 性透明酸ィ匕物を添加したものなどをあげることができる。なお、絶縁性透明酸化物と して、酸化イットリウム、酸化チタン、酸ィ匕ジルコニウム、酸ィ匕ハフニウム、酸化ニオブ 、酸ィ匕タンタル、酸化硼素、酸ィ匕アルミニウム、酸化珪素、酸ィ匕ゲルマニウム、ランタ ノイド系元素の酸ィ匕物などがあげられる。
[0064] さらに、 n型酸化物半導体層 40として、上記の酸化物を使用する場合、そのキヤリ ヤー密度を約 10+17Zcm3以下にすることが重要となる。この場合、大量の酸素存在 下に成膜したり、酸素の存在下に熱処理するとよい。このようにすると、酸素欠損によ つてキヤリヤーを減らすことができる。また、キヤリヤー密度を低下させる目的で、酸ィ匕 インジウムに酸ィ匕亜鉛を添加したり、酸ィ匕錫に酸化インジウムを添加したりなどすると よい。このようにすると、荷電子制御によってキヤリヤーを減らすことができる。さらに、 それらを組み合わせも、効果的にキヤリヤーを減らすことができる。
また、酸化物導電体層 50の材料としては、酸化インジウム、酸化亜鉛、酸化錫、酸 ィ匕インジウム—酸化亜鉛、酸化亜鉛—酸化錫、酸化インジウム—酸化亜鉛—酸化錫 などをあげることができる。酸化物導電体層 50として、上記の酸化物を使用する場合 、そのキヤリヤー密度を 10+2C)Zcm3以上にすることが重要となる。
産業上の利用可能性
本発明の反射型 TFT基板及び反射型 TFT基板の製造方法は、 LCD (液晶表示 装置)や有機 EL表示装置に使用される反射型 TFT基板及び反射型 TFT基板の製 造方法に限定されるものではない。たとえば、 LCD (液晶表示装置)や有機 EL表示 装置以外の表示装置、あるいは、他の用途に使用される反射型 TFT基板及び反射 型 TFT基板の製造方法としても、本発明を適用することが可能である。

Claims

請求の範囲
[1] 基板と、
この基板の上方に形成されたゲート電極及びゲート配線と、
前記基板，前記ゲート電極及び前記ゲート配線の上方に形成されたゲート絶縁膜 と、
前記ゲート電極の上方であって、かつ、前記ゲート絶縁膜の上方に形成された酸 化物層と、
前記酸ィヒ物層の上方にチャンネル部によって隔てられて形成された金属層と、 ソース ·ドレイン電極と電気的に接続された画素電極と
を具備する反射型 TFT基板であって、
前記金属層が、少なくとも前記画素電極及び該画素電極と接続された前記ソース · ドレイン電極として機能することを特徴とする反射型 TFT基板。
[2] 前記酸化物層と金属層との間に、酸化物導電体層が形成されたことを特徴とする 請求項 1に記載の反射型 TFT基板。
[3] 前記金属層の反射率が 80%以上であることを特徴とする請求項 1又は 2に記載の 反射型 TFT基板。
[4] 前記金属層が、アルミニウム，銀若しくは金力もなる薄膜、又は、アルミニウム，銀若 しくは金を含む合金層からなることを特徴とする請求項 1〜3のいずれか一項に記載 の反射型 TFT基板。
[5] 前記反射型 TFT基板が金属層及び Z又は金属薄膜を備え、前記金属層及び Z 又は金属薄膜を保護する金属層保護用酸化物透明導電体層を有することを特徴と する請求項 1〜4のいずれか一項に記載の TFT基板。
[6] 前記反射型 TFT基板の上方が保護用絶縁膜によって覆われ、かつ、前記保護用 絶縁膜が、各画素電極，ソース'ドレイン配線パッド及びゲート配線パッドに対応する 位置に開口部を有することを特徴とする請求項 1〜5のいずれか一項に記載の反射 型 TFT基板。
[7] 前記酸化物層が、 n型酸ィ匕物半導体層であることを特徴とする請求項 1〜6のいず れか一項に記載の反射型 TFT基板。
[8] 前記酸化物層が、前記チャンネル部，ソース配線，ドレイン配線，ソース電極，ドレ イン電極及び画素電極に対応する所定の位置に形成されたことを特徴とする請求項
1〜7の 、ずれか一項に記載の反射型 TFT基板。
[9] 前記酸ィ匕物層のエネルギーギャップ力 3. OeV以上であることを特徴とする請求 項 1〜8の 、ずれか一項に記載の反射型 TFT基板。
[10] 基板の上方に、第一のマスクを用いて、ゲート電極及びゲート配線を形成する工程 と、
前記基板，ゲート電極及びゲート配線の上方に、ゲート絶縁膜，酸化物層，金属層 及び第二のレジストを積層し、ハーフトーン露光によって、前記第二のレジストを所定 の形状に形成する工程と、
前記第二のレジストを用いて、前記金属層及び酸ィ匕物層をエッチングして、ソース 配線，ドレイン配線及び画素電極を形成する工程と、
前記第二のレジストを再形成した後、該第二のレジストを用いて、前記ゲート電極の 上方の前記金属層を選択的にエッチングし、ソース電極及びドレイン電極を形成す る工程と、
露出した前記ゲート絶縁膜及び酸ィヒ物層の上方、並びに、前記ソース配線，ドレイ ン配線，ソース電極，ドレイン電極及び画素電極の上方に、保護用絶縁膜及び第三 のレジストを積層し、第三のマスクを用いて、第三のレジストを所定の形状に形成する 工程と、
前記第三のレジストを用いて、前記画素電極及びソース'ドレイン配線パッドの上方 の前記保護用絶縁膜、並びに、前記ゲート配線パッドの上方の前記保護用絶縁膜 及びゲート絶縁膜をエッチングし、前記画素電極，ソース'ドレイン配線パッド及びゲ ート配線パッドを露出させる工程と
を有することを特徴とする反射型 TFT基板の製造方法。
[11] 前記酸化物層と金属層の間に、酸化物導電体層を積層することを特徴とする請求 項 10に記載の反射型 TFT基板の製造方法。
[12] 前記金属層の上方に、金属層保護用酸化物透明導電体層を積層することを特徴と する請求項 10又は 11に記載の反射型 TFT基板の製造方法。 前記ゲート電極及びゲート配線の上方に、金属層保護用酸化物透明導電体層を 積層することを特徴とする請求項 10〜 12のいずれか一項に記載の反射型 TFT基板 の製造方法。
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