WO2006129783A1 - 積層セラミックコンデンサ - Google Patents

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Toshimi Oguni
Hiroyuki Matsumoto
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Murata Manufacturing Co Ltd
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes

Definitions

  • the present invention relates to a multilayer ceramic capacitor, and more specifically, when a multilayer ceramic capacitor is manufactured, structural defects such as cracks in the firing process, and structural defects caused by electrostriction (reverse piezoelectric phenomenon) occur.
  • the present invention relates to technology related to multilayer ceramic capacitors that suppress and prevent generation.
  • a multilayer ceramic capacitor is usually arranged such that a plurality of internal electrode layers 53a, 53b are opposed to each other via a ceramic layer (dielectric layer) 52, and It has a structure in which a pair of external electrodes 55a and 55b are arranged on both end faces 54a and 54b of the ceramic element 51 drawn alternately to the end faces on different sides so as to be electrically connected to the internal electrode layers 53a and 53b. is doing.
  • a ceramic layer (dielectric layer) 52 and an internal electrode layer (capacitor forming internal electrode) that contributes to the formation of capacitance are provided.
  • Layer) 53a and 53b are provided with an intermediate layer 62 between the capacitance forming layers 61a and 61b having a structure in which layers 53a and 53b are laminated to relieve stress applied to the ceramic dielectric due to the reverse piezoelectric phenomenon.
  • a multilayer ceramic capacitor has been proposed in which the breakdown voltage does not decrease the withstand voltage even when the number of internal electrode layers is increased (see Patent Document 1).
  • FIG. 12 the same reference numerals as those in FIG. 11 denote the same or corresponding parts. Show.
  • the capacitance forming layer including the internal electrode layer becomes large in the firing step.
  • the intermediate layer 62 that shrinks but does not include the internal electrode layer has a smaller shrinkage rate than the capacitance forming layer, and therefore stress is concentrated on the intermediate layer during firing. For example, as shown in FIG. There is a problem that crack C occurs.
  • the thickness of the intermediate layer can be prevented so as to prevent the generation of cracks in the intermediate layer due to the difference in shrinkage during firing while preventing the generation of cracks due to the electrostriction phenomenon (reverse piezoelectric phenomenon). Therefore, there is a problem that the degree of freedom of design is small.
  • Patent Document 1 mentioned above also proposes a configuration in which an internal electrode layer having a structure in which no capacitance is formed in the intermediate layer is provided (claim 4).
  • Patent Document 1 JP-A-9-180956
  • the present invention solves the above-described problems.
  • a high dielectric constant ceramic material is used as the dielectric ceramic, the number of stacked layers of the ceramic dielectric layer and the capacitor-forming internal electrode layer is reduced. Even when the number is increased, it is possible to prevent the occurrence of structural defects such as cracks in the firing process and the occurrence of structural defects due to electrostriction (inverse piezoelectric phenomenon), and withstand voltage performance with high breakdown voltage
  • the purpose is to provide an excellent multilayer ceramic capacitor Means for solving the problem
  • the multilayer ceramic capacitor of the present invention (Claim 1) is:
  • a capacitance is prevented from being formed between the capacitance forming internal electrode layer and the dummy internal electrode layer, and is disposed between the capacitance forming layer and the stress relaxation layer.
  • a multilayer ceramic capacitor comprising:
  • the stress relaxation layer has a thickness of 100 to 300 m
  • the plane area in the single layer of the dummy internal electrode layer is 60% or more of the plane area in the single layer of the capacitance forming internal electrode layer
  • the dummy internal electrode layer is not divided in a single layer, or is divided into two or three
  • the multilayer ceramic capacitor of claim 2 is the multilayer ceramic capacitor according to claim 1, wherein the ceramic dielectric constituting the stress relaxation layer is the same as the ceramic dielectric constituting the capacitance forming layer. It is characterized by being a ceramic dielectric.
  • the multilayer ceramic capacitor of the present invention has a structure in which (a) a ceramic dielectric layer and a capacitor-forming internal electrode layer that contributes to the formation of a capacitance are stacked.
  • a capacitor-forming layer (b) a ceramic dielectric layer, and a dummy internal electrode layer that does not contribute to the formation of capacitance, and is disposed between the capacitor-forming layers,
  • a capacitance is formed between the stress relaxation layer that relaxes the stress generated due to the electrostriction phenomenon in the capacitance formation layer, and (c) the capacitance formation internal electrode layer and the dummy internal electrode layer.
  • a capacitance formation prevention disposed between the capacitance formation layer and the stress relaxation layer.
  • the stress relaxation layer has a thickness of 100 to 300 / ⁇ ⁇
  • the dummy internal electrode layer has a planar area within a single layer (the dummy internal electrode layer existing on the same plane).
  • Planar area is 60% or more of the planar area in the single layer of the capacitance forming internal electrode layer, and the dummy internal electrode layer is not divided in the single layer, or two or three
  • the dielectric ceramic is made of a high dielectric constant ceramic material or when the number of ceramic dielectric layers and the internal electrode layer for capacitance formation is increased
  • the thickness of the stress relaxation layer is 100 to 300 m
  • the stress relaxation layer includes the dummy internal electrode layer
  • the planar area in the single layer of the dummy internal electrode layer is 60% or more of the planar area in a single layer of the forming internal electrode layer
  • the dummy internal electrode layer is not divided in the single layer, or is divided into two or three Therefore, it is possible to prevent the occurrence of structural defects such as cracks due to the difference in shrinkage between the internal electrode layer and the ceramic dielectric layer during firing, as well as the ceramic dielectric layer and the ceramic dielectric layer.
  • the thickness of the stress relaxation layer is preferably in the range of 100 to 300 ⁇ m.
  • the thickness of the stress relaxation layer is less than 100 m, the ceramic dielectric layer and the capacitor-forming internal electrode layer
  • the effect of relieving the stress caused by electrostriction becomes insufficient, and when it exceeds 300 m, the thickness of the product increases and the product becomes smaller. By being disturbed.
  • the plane area in the single layer of the dummy internal electrode layer is set to be 60% or more of the plane area in the single layer of the capacitance forming internal electrode layer.
  • a dummy internal electrode layer (divided electrode) having a divided structure divided into two or three in a single layer is provided at the time of firing. This is to more reliably prevent the occurrence of cracks due to the difference in shrinkage between the internal electrode layer and the ceramic dielectric layer.
  • the internal capacity for capacity formation of the thickness of the stress relaxation layer and the planar area in the single layer of the dummy internal electrode layer Proportional force with respect to the planar area in a single layer of the electrode layer If the above-mentioned requirements of the present invention are satisfied, the effect of suppressing the occurrence of cracks due to the shrinkage difference between the internal electrode layer and the ceramic dielectric layer during firing can be obtained. Is possible.
  • the same ceramic as the ceramic dielectric constituting the capacitance forming layer may be used as the ceramic dielectric constituting the stress relaxation layer.
  • a dielectric it is possible to ensure the affinity between the capacitance forming layer and the stress relaxation layer, and more reliably generate cracks due to the difference in shrinkage between the internal electrode layer and the ceramic dielectric layer during firing.
  • the present invention can be further effectively realized.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a multilayer ceramic capacitor that is useful in an embodiment of the present invention.
  • FIG. 2 is a diagram showing a planar configuration of a capacitor-forming internal electrode layer disposed in a capacitor-forming layer of a multilayer ceramic capacitor according to an embodiment of the present invention.
  • FIG. 3 is a diagram showing a planar configuration of a dummy internal electrode layer disposed in a stress relaxation layer (intermediate layer) of a multilayer ceramic capacitor that is effective in one embodiment of the present invention.
  • FIG. 4 is a diagram showing an undivided dummy internal electrode layer disposed in the stress relaxation layer (intermediate layer) of the multilayer ceramic capacitor according to one embodiment of the present invention.
  • FIG. 5 shows a split electrode that constitutes a dummy internal electrode layer that is divided into three in the L direction and is arranged in a stress relaxation layer (intermediate layer) of a multilayer ceramic capacitor that works according to an embodiment of the present invention.
  • FIG. 6 is a view showing a divided electrode constituting a dummy internal electrode layer that is arranged in a stress relaxation layer (intermediate layer) and is divided into four in the L direction.
  • FIG. 8 is a diagram showing the relationship between the thickness of the intermediate layer and the rate of occurrence of structural defects when the stress relaxation layer (intermediate layer) includes a dummy internal electrode layer.
  • FIG. 11 is a cross-sectional view showing an internal configuration of a conventional multilayer ceramic capacitor.
  • FIG. 12 is a cross-sectional view showing the internal configuration of another conventional multilayer ceramic capacitor.
  • FIG. 13 is a diagram showing a state where cracks have occurred in the multilayer ceramic capacitor shown in FIG. 12.
  • FIG. 1 is a cross-sectional view schematically showing the structure of a multilayer ceramic capacitor that is useful in one embodiment of the present invention
  • Fig. 2 is a capacitance structure disposed in the capacitance forming layer of the multilayer ceramic capacitor of Fig. 1.
  • FIG. 3 is a diagram showing the planar configuration of the internal electrode layer for dummy
  • FIG. 3 is a diagram showing the planar configuration of the internal electrode layer for dummy disposed in the stress relaxation layer (intermediate layer) of the multilayer ceramic capacitor of FIG.
  • the multilayer body (ceramic element) 1 constituting the multilayer ceramic capacitor of Example 1 is composed of a ceramic dielectric layer 2 and an internal capacitor for contributing to the formation of capacitance.
  • a pair of capacitance forming layers 11a, ib having a structure in which the partial electrode layers 3a, 3b are laminated, and a ceramic dielectric layer 22 disposed between the pair of capacitance forming layers 11a, ib, Capacitance shape
  • a stress relaxation layer (intermediate layer) 12 having a structure in which dummy internal electrode layers 23 (divided electrodes 23a and 23b) that do not contribute to the formation are laminated.
  • the multilayer body (ceramic element) 1 has a capacity between the capacitance forming internal electrode layers 3a and 3b that contribute to the formation of the capacitance and the dummy internal electrode layer 23 (divided electrodes 23a and 23b).
  • Capacitance formation preventing internal electrode layers 24a and 24b, and the capacitance formation prevention internal electrode layers 24a and 24b include the capacitance formation layers 11a and ib and the stress relaxation layer (intermediate layer). Layer) 12.
  • external electrodes 5a and 5b are disposed on both end faces 4a and 4b of the laminate (ceramic element) 1 including the capacitance forming layers 11a and ib and the stress relaxation layer (intermediate layer) 12.
  • a ceramic material whose main component is a 3-rate ceramic is used.
  • the ceramic dielectric layer 22 constituting the stress relaxation layer (intermediate layer) 12 is the same as the ceramic dielectric layer 2 constituting the capacitance forming layers 11a and l ib.
  • a material whose main component is ku is used.
  • the capacitance forming layers 11a and ib electrodes having Ni as a constituent material are used as the capacitance forming internal electrode layers 3a and 3b, and the stress relaxation layer (intermediate layer) 12 is also a dummy.
  • the internal electrode layer 23 (divided electrodes 23a, 23b), an electrode made of Ni is used.
  • the capacitance formation preventing internal electrode layers 24a and 24b that prevent the formation of capacitance between the capacitance forming internal electrode layers 3a and 3b and the dummy internal electrode layer 23 (divided electrodes 23a and 23b) are also represented by N i An electrode having a constituent material is used.
  • Ceramic layer (dielectric layer) thickness 7.1 m
  • T Stress relaxation layer thickness
  • the structural defect before the treatment at 150 ° C.—3 WV—60 min is a structural defect caused by a shrinkage difference during firing.
  • the structural defects after the treatment at 150 ° C-3WV-60min are structural defects caused by electrostriction (inverse piezoelectric phenomenon).
  • the treatment at 150 ° C-3WV-60min excludes those in which structural defects have already occurred in the stage prior to the treatment (that is, those having structural defects due to shrinkage differences during firing). I went to the sample!
  • the rate of occurrence of structural defects after treatment is the number of samples (144) with respect to the total number of samples (144), and the structural defects caused by the shrinkage difference during firing. This is the proportion of samples with structural defects in the excluded samples.
  • Evaluations 1 to 7 investigated the relationship between the thickness of the intermediate layer and the rate of structural defects when the stress relaxation layer (intermediate layer) does not have a dummy internal electrode layer that does not contribute to the formation of capacitance ( Comparative example).
  • the dummy internal electrode layer 23 was divided into two parts on the left and right as shown in FIG. As shown in Fig. 5, the dummy internal electrode layer 23 is divided into three in the L direction (division location: 2 locations) and has a structure consisting of three division electrodes 33a, 33b, 33c. As shown in the figure, the dummy internal electrode layer 23 is divided into four in the L direction (division location: 3 locations), and has a structure composed of four division electrodes 43a, 43b, 43c, and 43d. However, in Evaluation 29, no division was made (division location: 0 location).
  • the intermediate layer does not have the dummy internal electrode layer 23 It was confirmed that good results could not be obtained.
  • the planar area of the dummy internal electrode layer 23 is changed by changing the dimension in the L direction in FIG. 3 as shown in evaluations 15 to 19 in Table 3, the dummy internal electrode layer 2 3 in the single layer 2 3
  • the planar area of the electrode becomes 60% or more of the planar area in the single layer of the capacitance forming internal electrode layer that contributes to the formation of the capacitance (Evaluation 15, 16)
  • the structure lacks due to electrostriction (inverse piezoelectric phenomenon).
  • the plane of the dummy internal electrode layer 23 in a single layer When the area is 60% or more of the plane area in the single layer of the internal electrode layer (effective electrode layer) for capacitance formation (Evaluation 20), structural defects due to electrostriction phenomenon (reverse piezoelectric phenomenon) and firing process It is possible to prevent the occurrence of structural defects due to the difference in shrinkage at the same time, but the planar area force of the dummy internal electrode layer 23 is 60% of the planar area in the single layer of the internal electrode layer for capacity formation. When it was less than% (Evaluation 21 to 23), it was found that structural defects occurred due to shrinkage differences in the firing process (see Fig. 9).
  • the planar area of the dummy internal electrode layer 23 is changed by changing the dimensions in both the L direction and the W direction in FIG. 3 as shown in evaluations 24 to 27 in Table 4, the dummy internal electrode layer 23 Planar area force
  • the internal area of the internal electrode layer for capacity formation is 60% or more of the planar area in the single layer (Evaluation 24)
  • structural defects due to electrostriction reverse piezoelectric phenomenon
  • shrinkage in the firing process It is possible to prevent the occurrence of structural defects due to the difference, but the planar area force of the dummy internal electrode layer 23 is less than 60% of the planar area in the single layer of the internal electrode layer for capacity formation (Evaluation 25 to 27)
  • the fact that structural defects due to shrinkage differences in the firing process began to occur see Fig. 9).
  • the dimensions in the L direction and / or the W direction in FIG. 3 are changed.
  • the plane area of the dummy internal electrode layer 23 is changed, the plane area of the dummy internal electrode layer 23 is 60% or more of the plane area of the capacitance forming internal electrode layer, regardless of which dimensions are changed.
  • the dummy electrodes were also used.
  • the planar area of the internal electrode layer 23 is 60% or more of the planar area of the capacitor forming internal electrode layer, there is a structural defect due to the reverse piezoelectric phenomenon and a shrinkage difference in the firing process. It was confirmed that the occurrence of structural defects due to this could be prevented.
  • a structure including only a single dummy internal electrode layer 23 that is, a structure in which the dummy internal electrode layer is not divided and the number of divisions is 0.
  • the reverse piezoelectric phenomenon occurs. It was confirmed that the generation of structural defects due to structural defects and shrinkage differences in the firing process could be prevented.
  • the dummy internal electrode layer 23 in a single layer is divided into 3 (number of divisions 2) (evaluation 30) and 4 divisions (number of divisions 3) (evaluation 31).
  • the structural defect occurrence rate when the divided electrodes constituting the dummy internal electrode layer 23 (the ratio of the plane area of the dummy internal electrode layer to the plane area of the capacitance forming internal electrode layer is 90%) is arranged.
  • Table 4 in the evaluation 30 divided into three, it was confirmed that both structural defects due to electrostriction phenomenon (reverse piezoelectric phenomenon) and structural defects due to shrinkage difference in the firing process can be prevented.
  • the invention of the present application is not limited to the above embodiment in other points as well.
  • the lamination mode and the number of laminations of the ceramic dielectric layer and the capacitor-forming internal electrode layer, the capacitor forming layer, and the stress relaxation layer are not limited to the above embodiment in other points as well.
  • the capacitance forming internal electrode layer contributing to the formation of the capacitance, the dummy internal electrode layer not contributing to the capacitance formation, and the capacitance forming internal electrode layer and the dummy internal electrode Capacitance is prevented from being formed between layers.
  • Capacity formation prevention internal electrode layer specific pattern and arrangement, stress relaxation layer thickness, dummy internal electrode layer planar area for capacity formation The ratio of the internal electrode layer to the planar area, the division mode when dividing the dummy internal electrode layer, etc. are within the scope of the invention. It is possible to cover various applications and modifications.
  • the thickness of the stress relaxation layer is in the range of 100 to 300 ⁇ m, and the planar area in the single layer of the dummy internal electrode layer is set to be within the single layer of the capacity forming internal electrode layer.
  • the dummy internal electrode layer is not divided in a single layer, or has a divided structure divided into two or three in a single layer. Therefore, even when a high dielectric constant ceramic material is used as the dielectric ceramic, or when the number of laminated ceramic dielectric layers and capacity forming internal electrode layers is increased, cracks in the firing process, etc. It is possible to prevent the occurrence of structural defects and structural defects due to electrostriction phenomenon (reverse piezoelectric phenomenon), and to obtain a multilayer ceramic capacitor with high breakdown voltage and excellent withstand voltage performance. It becomes possible.
  • the present invention can be applied to various multilayer ceramic capacitors, and in particular, a large capacity and high withstand voltage (high rated voltage type) multilayer ceramic that requires high breakdown voltage and high withstand voltage characteristics. It can be suitably used for a capacitor.

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Abstract

　セラミック層と内部電極層の積層数を増やした場合にも、焼成工程でのクラックの発生を抑制することが可能で、破壊電圧値が高く、耐電圧性能に優れた積層セラミックコンデンサを提供する。 　セラミック誘電体層２と、容量形成用内部電極層３ａ，３ｂとが積層された容量形成層１１ａ，１１ｂの間に、セラミック誘電体層２２と、静電容量の形成に寄与しないダミー用内部電極層２３（分割電極２３ａ，２３ｂ）と、容量形成用内部電極層とダミー用内部電極層との間での容量形成を阻止する容量形成阻止用内部電極層２４ａ，２４ｂとが積層された構造を有し、応力緩和層の厚みが１００～３００μmであり、ダミー用内部電極層の平面面積が容量形成用内部電極層の面積の６０％以上で、ダミー用内部電極層が単一層内において分割されていないか、あるいは、２つまたは３つに分割されている応力緩和層１２を設け、電歪現象による応力の発生を緩和する。

Description

明 細 書
積層セラミックコンデンサ
技術分野
[0001] 本願発明は積層セラミックコンデンサに関し、詳しくは、積層セラミックコンデンサを 製造する際の、焼成工程におけるクラックなどの構造欠陥の発生や、電歪現象 (逆圧 電現象）に起因する構造欠陥の発生を抑制、防止する積層セラミックコンデンサに関 する技術に関する。
背景技術
[0002] 積層セラミックコンデンサは、通常、図 11に示すように、複数の内部電極層 53a, 5 3bがセラミック層（誘電体層） 52を介して互いに対向するように配設され、かつ、その 一端側が交互に異なる側の端面に引き出されたセラミック素子 51の両端面 54a, 54 bに、内部電極層 53a, 53bと導通するように一対の外部電極 55a, 55bが配設され た構造を有している。
[0003] し力しながら、このような積層セラミックコンデンサにおいて、誘電体に高誘電率系 誘電体を用いた場合、電圧による機械的変位が生じる電歪現象 (逆圧電現象）により 、セラミック誘電体に応力が加わることになる。さらに大容量ィ匕をは力るためにセラミツ ク誘電体と内部電極層の積層数を増やした場合、積層セラミックコンデンサ全体にか かる応力が大きくなり、クラックが発生して、破壊電圧ゃ耐電圧の低下を招くという問 題点がある。
[0004] そこで、このような問題点を解消するために、図 12に示すように、セラミック層（誘電 体層） 52と、静電容量の形成に寄与する内部電極層（容量形成用内部電極層） 53a , 53bとが積層された構造を有する容量形成層 61a, 61bの間に、逆圧電現象により セラミック誘電体に力かる応力を緩和するための中間層 62を設けて、セラミック誘電 体と内部電極層の積層数を多くした場合にも、破壊電圧ゃ耐電圧の低下を招いたり することがな 、ようにした積層セラミックコンデンサが提案されて 、る（特許文献 1参照
) o
[0005] なお、図 12において図 11と同一符号を付した部分は、同一または相当する部分を 示している。
[0006] し力しながら、上記従来の積層セラミックコンデンサにおいては、内部電極層を備え ていない中間層 62の厚みが厚くなりすぎると、焼成工程において、内部電極層を備 えた容量形成層は大きく収縮するが、内部電極層を備えていない中間層 62は、容量 形成層よりも収縮率が小さいため、焼成時に中間層に応力が集中し、例えば、図 13 に示すように、中間層 62においてクラック Cが発生するという問題点がある。
[0007] また、電歪現象 (逆圧電現象）によるクラックの発生を防止しつつ、焼成時の収縮差 による中間層でのクラックの発生を防止することが可能になるように、中間層の厚さを 設定することが必要となるため、設計の自由度が小さいという問題点がある。
[0008] また、内部電極層を備えた容量形成層と内部電極層を備えていない中間層の間に 生じる焼成時の収縮差を緩和するためには、中間層にも内部電極層を設けることが 考えられ、上述の特許文献 1にも、中間層に容量を形成しない構造の内部電極層を 設けるようにした構成のものが提案されて 、る（請求項 4)。
し力しながら、容量形成層と中間層間に生じる収縮差を緩和する効果を得るために は内部電極層の構成や配設態様などを適切に調整することが必要であり、所望の効 果を得ることは容易でな 、のが実情である。
例えば、特許文献 1の図 4に示されているように、容量を形成しない電極として、単 一層内（同一平面）に 4分割された内部電極層を配設した構成の場合、後述の実施 例の欄でも説明するように、熱処理工程でクラックが発生することが確認されて 、る。 特許文献 1 :特開平 9— 180956号公報
発明の開示
発明が解決しょうとする課題
[0009] 本願発明は、上記課題を解決するものであり、誘電体セラミックとして、高誘電率系 のセラミック材料を用いた場合や、セラミック誘電体層と容量形成用内部電極層の積 層数を増やした場合にも、焼成工程におけるクラックなどの構造欠陥の発生や、電歪 現象 (逆圧電現象）に起因する構造欠陥の発生を防止することが可能で、破壊電圧 値が高ぐ耐電圧性能に優れた積層セラミックコンデンサを提供することを目的とする 課題を解決するための手段
[0010] 上記課題を解決するために、本願発明（請求項 1)の積層セラミックコンデンサは、
(a)セラミック誘電体層と、静電容量の形成に寄与する容量形成用内部電極層とが 積層された構造を有する、複数の容量形成層と、
(b)セラミック誘電体層と、静電容量の形成に寄与しないダミー用内部電極層とが積 層された構造を有し、互いに隣り合う前記容量形成層の間に配設されて、前記容量 形成層における電歪現象に起因して発生する応力を緩和する応力緩和層と、
(c)前記容量形成用内部電極層と、前記ダミー用内部電極層との間で容量が形成 されることを阻止し、前記容量形成層と前記応力緩和層との間に配設されている容 量形成阻止用内部電極層と
を具備する積層セラミックコンデンサであって、
前記応力緩和層の厚みが 100〜300 mであり、
前記ダミー用内部電極層の単一層内の平面面積が、前記容量形成用内部電極層 の単一層内の平面面積の 60%以上であるとともに、
前記ダミー用内部電極層が、単一層内において分割されていないか、あるいは、 2 つまたは 3つに分割されていること
を特徴としている。
[0011] また、請求項 2の積層セラミックコンデンサは、請求項 1記載の積層セラミックコンデ ンサにおいて、前記応力緩和層を構成するセラミック誘電体が、前記容量形成層を 構成するセラミック誘電体と同一のセラミック誘電体であることを特徴としている。 発明の効果
[0012] 本願発明（請求項 1)の積層セラミックコンデンサは、（a)セラミック誘電体層と、静電 容量の形成に寄与する容量形成用内部電極層とが積層された構造を有する、複数 の容量形成層と、（b)セラミック誘電体層と、静電容量の形成に寄与しないダミー用内 部電極層とが積層された構造を有し、前記容量形成層の間に配設されて、容量形成 層における電歪現象に起因して発生する応力を緩和する応力緩和層と、（c)前記容 量形成用内部電極層と、前記ダミー用内部電極層との間で容量が形成されることを 阻止し、前記容量形成層と前記応力緩和層との間に配設されている容量形成阻止 用内部電極層とを具備しており、応力緩和層の厚みが 100〜300 /ζ πιであり、ダミー 用内部電極層の単一層内の平面面積（同一平面に存在するダミー用内部電極層の 平面面積）が、容量形成用内部電極層の単一層内の平面面積の 60%以上で、かつ 、ダミー用内部電極層が、単一層内において、分割されていないか、あるいは、 2つ または 3つに分割された構成を有しているので、誘電体セラミックとして、高誘電率系 のセラミック材料を用いた場合や、セラミック誘電体層と容量形成用内部電極層の積 層数を増やした場合にも、焼成工程におけるクラックなどの構造欠陥の発生や、電歪 現象 (逆圧電現象）に起因する構造欠陥の発生を防止することが可能で、破壊電圧 値が高ぐ耐電圧性能に優れた積層セラミックコンデンサを得ることが可能になる。
[0013] すなわち、応力緩和層の厚みが 100〜300 mであり、応力緩和層がダミー用内 部電極層を備えているとともに、ダミー用内部電極層の単一層内の平面面積が、容 量形成用内部電極層の単一層内の平面面積の 60%以上であり、かつ、ダミー用内 部電極層が、単一層内において、分割されていないか、あるいは、 2つまたは 3つに 分割された構成を有するようにして ヽるので、焼成時の内部電極層とセラミック誘電 体層の収縮差によるクラックなどの構造欠陥の発生を防止することが可能になるとと もに、セラミック誘電体層と容量形成用内部電極層の積層数を増やした場合も、電歪 現象 (逆圧電現象）による応力を吸収、緩和することが可能になり、破壊電圧値が高 ぐ耐電圧性能に優れた積層セラミックコンデンサを得ることが可能になる。
[0014] なお、本願発明において、応力緩和層の厚みが 100〜300 μ mの範囲が好ましい のは、応力緩和層の厚みが 100 m未満になると、セラミック誘電体層と容量形成用 内部電極層の積層数を増やした場合における、電歪現象 (逆圧電現象）に起因する 応力を緩和する効果が不十分になり、また、 300 mを超えると製品の厚みが増大し 、製品の小型化が妨げられることによる。
[0015] また、本願発明において、ダミー用内部電極層の単一層内の平面面積を、容量形 成用内部電極層の単一層内の平面面積の 60%以上となるようにしたのは、この比率 を 60%以上にすることにより、焼成時における静電容量形成層と応力緩和層の間の 収縮挙動の差を減らして、静電容量形成層と応力緩和層の間にクラックが発生する ことを防止できるようになる一方、この比率が 60%未満になると、焼成時における静 電容量形成層と応力緩和層の間の収縮挙動の差を減らす効果が低下し、静電容量 形成層と応力緩和層の間にクラックが発生するおそれが大きくなることによる。
[0016] また、ダミー用内部電極層として、単一層内において 2つまたは 3つに分割された分 割構造を有するダミー用内部電極層（分割電極)を設けるようにしたのは、焼成時の 内部電極層とセラミック誘電体層の収縮差によるクラックの発生をより確実に防止する ことができるようにするためである。
なお、ダミー用内部電極層が、単一層内において分割されていない構成の場合に も、応力緩和層の厚み、および、ダミー用内部電極層の単一層内の平面面積の、容 量形成用内部電極層の単一層内の平面面積に対する割合力 上述の本願発明の 要件を満たす場合には、焼成時の内部電極層とセラミック誘電体層の収縮差による クラックの発生を抑制する効果を得ることが可能である。
[0017] また、請求項 2の積層セラミックコンデンサのように、請求項 1記載の積層セラミック コンデンサにおいて、応力緩和層を構成するセラミック誘電体として、容量形成層を 構成するセラミック誘電体と同一のセラミック誘電体を用 ヽることにより、容量形成層と 応力緩和層の親和性を確保することが可能になるとともに、焼成時の内部電極層と セラミック誘電体層の収縮差によるクラックの発生をより確実に防止することが可能に なり、本願発明をさらに実効あらしめることができる。
[0018] 上述のように、本願発明においては、応力緩和層を構成するセラミック誘電体として 、容量形成層を構成するセラミック誘電体と同一のセラミック誘電体を用いることが望 ましいが、種類の異なるセラミック誘電体を用いることも可能である。なお、その場合、 容量形成層を構成するセラミック誘電体と物性の近 ヽ材料を用いることが望まし 、。 図面の簡単な説明
[0019] [図 1]本願発明の一実施例に力かる積層セラミックコンデンサの構成を模式的に示す 断面図である。
[図 2]本願発明の一実施例に力かる積層セラミックコンデンサの容量形成層に配設さ れた容量形成用内部電極層の平面構成を示す図である。
[図 3]本願発明の一実施例に力かる積層セラミックコンデンサの応力緩和層（中間層） に配設されたダミー用内部電極層の平面構成を示す図である。 [図 4]本願発明の一実施例に力かる積層セラミックコンデンサの、応力緩和層（中間 層）に配設された、分割されていないダミー用内部電極層を示す図である。
[図 5]本願発明の一実施例に力かる積層セラミックコンデンサの、応力緩和層（中間 層）に配設された、 L方向に 3分割されたダミー用内部電極層を構成する分割電極を 示す図である。
[図 6]応力緩和層（中間層）に配設された、 L方向に 4分割されたダミー用内部電極層 を構成する分割電極を示す図である。
圆 7]応力緩和層（中間層）がダミー用内部電極層を備えていない場合における、中 間層の厚みと構造欠陥発生率の関係を示す図である。
圆 8]応力緩和層（中間層）がダミー用内部電極層を備えている場合における、中間 層の厚みと構造欠陥発生率の関係を示す図である。
圆 9]応力緩和層（中間層）のダミー用内部電極層の平面面積と構造欠陥発生率の 関係を示す図である。
圆 10]応力緩和層（中間層）のダミー用内部電極層の分割箇所数と構造欠陥発生率 の関係を示す図である。
[図 11]従来の積層セラミックコンデンサの内部構成を示す断面図である。
[図 12]従来の他の積層セラミックコンデンサの内部構成を示す断面図である
[図 13]図 12に示す積層セラミックコンデンサにクラックが発生した状態を示す図であ る。
符号の説明
1 積層体 (セラミック素子）
2 セラミック誘電体層
3a, 3b 容量形成用内部電極層
4a, 4b 積層体 (セラミック素子）の端面
5a, 5b 外部電極
11a, l ib 容量形成層
12 応力緩和層（中間層）
22 セラミック誘電体層 23 ダミー用内部電極層
23a, 23b ダミー用内部電極層を構成する分割電極
24a, 24b 容量形成阻止用内部電極層
33a, 33b, 33c ダミー用内部電極層を構成する 3つの分割電極
43a, 43b, 43c, 43d ダミー用内部電極層を構成する 4つの分割電極
L セラミック素子の長さ
0
W セラミック素子の幅
0
T セラミック素子の厚み
0
τ 1 応力緩和層の厚み
τ 外層厚み
2
L
1 容量形成層の容量形成用内部電極層の長さ
w 1 容量形成層の容量形成用内部電極層の幅
L 図 3の左側の分割電極の L方向の寸法
L
L 図 3の右側の分割電極の L方向の寸法
R
W 図 3の左側の分割電極の W方向の寸法
L
W 図 3の右側の分割電極の W方向の寸法
発明を実施するための最良の形態
[0021] 以下に本願発明の実施例を示して、本願発明の特徴とするところをさらに詳しく説 明する。
実施例 1
[0022] 図 1は本願発明の一実施例に力かる積層セラミックコンデンサの構成を模式的に示 す断面図、図 2は図 1の積層セラミックコンデンサの容量形成層に配設された容量形 成用内部電極層の平面構成を示す図、図 3は図 1の積層セラミックコンデンサの応力 緩和層（中間層）に配設されたダミー用内部電極層の平面構成を示す図である。
[0023] 図 1に示すように、この実施例 1の積層セラミックコンデンサを構成する積層体 (セラ ミック素子） 1は、セラミック誘電体層 2と、静電容量の形成に寄与する容量形成用内 部電極層 3a, 3bとが積層された構造を有する一対の容量形成層 11a, l ibと、一対 の容量形成層 11a, l ibの間に配設された、セラミック誘電体層 22と、静電容量の形 成に寄与しないダミー用内部電極層 23 (分割電極 23a, 23b)とが積層された構造を 有する応力緩和層（中間層） 12とを備えている。
さらに、積層体 (セラミック素子） 1は、上記の静電容量の形成に寄与する容量形成 用内部電極層 3a, 3bと、ダミー用内部電極層 23 (分割電極 23a, 23b)との間で容 量が形成されることを阻止する容量形成阻止用内部電極層 24a, 24bを備えており、 この容量形成阻止用内部電極層 24a, 24bは、容量形成層 11a, l ibと応力緩和層 (中間層） 12との間に配設されている。
また、容量形成層 11a, l ibと応力緩和層（中間層） 12を備えた積層体 (セラミック 素子） 1の両端面 4a, 4bには外部電極 5a, 5bが配設されている。
[0024] なお、容量形成層 11a, l ibでは、セラミック誘電体層 2として、 BaTiO系の高誘電
3 率セラミックを主成分とするセラミック材料が用いられて 、る。
また、応力緩和層（中間層） 12を構成するセラミック誘電体層 22として、容量形成 層 11a, l ibを構成するセラミック誘電体層 2と同じぐ BaTiO系の高誘電率セラミツ
3
クを主成分とする材料が用いられて 、る。
[0025] また、容量形成層 11a, l ibでは、容量形成用内部電極層 3a, 3bとして、 Niを構成 材料とする電極が用いられており、応力緩和層（中間層） 12においても、ダミー用内 部電極層 23 (分割電極 23a, 23b)として、 Niを構成材料とする電極が用いられてい る。
さらに、容量形成用内部電極層 3a, 3bとダミー用内部電極層 23 (分割電極 23a, 2 3b)との間の容量形成を阻止する容量形成阻止用内部電極層 24a, 24bとしても、 N iを構成材料とする電極が用いられて 、る。
[0026] なお、この実施例 1の積層セラミックコンデンサの各部の寸法、条件は下記の通りで ある。
長さ（L ) : 1. 6mm
0
幅（W ) : 0. 8mm
0
厚み（T ) : 0. 8mm
0
セラミック層（誘電体層）厚み ： 7. 1 m
外層厚み (T ) : 70 m 容量形成層の容量形成用内部電極層の寸法
長さ（L ) : 1. 34mm
1
幅（W ) : 0. 51mm
1
容量形成層のセラミック層の全積層数 ：60層
応力緩和層の厚み（T ) : 0〜300 m
1
[0027] そして、表 1〜表 4の評価マトリックスに示すそれぞれの設計構造について、それぞ れ 144個（n= 144)の試料にっ 、て、 150°C - 3WV (定格電圧の 3倍の電圧） - 60 minの処理を行う前と後における構造欠陥の有無を、超音波探傷装置を用いて調べ た。
[0028] ここで、 150°C— 3WV— 60minの処理前の構造欠陥は、焼成時の収縮差によって 生じた構造欠陥である。
また、 150°C— 3WV— 60minの処理後の構造欠陥は、電歪現象 (逆圧電現象）に より生じた構造欠陥である。
なお、 150°C— 3WV— 60minの処理は、処理を行う前の段階で既に構造欠陥が 生じて 、るもの (すなわち、焼成時の収縮差によって構造欠陥が生じて 、るもの）を除 V、た試料につ!、て行った。
[0029] 表 1〜表 4における、処理後の構造欠陥の発生率は、全試料数（144個）に対する 、試料数（144個）から、焼成時の収縮差によって構造欠陥が生じたものを除外した 試料において構造欠陥が発生した試料の割合である。
[0030] なお、表 1〜表 4の評価 1〜31にお 、て、それぞれの設計条件で確認した事項は 以下の通りである。
[0031] (1)評価 1〜7
評価 1〜7では、応力緩和層（中間層）が静電容量の形成に寄与しないダミー用内 部電極層を備えていない場合における、中間層の厚みと構造欠陥発生率の関係を 調べた (比較例)。
(2)評価 8〜14
評価 8〜 14では、応力緩和層（中間層）がダミー用内部電極層 23を備えている場 合における、中間層の厚みと構造欠陥発生率の関係を調べた。 (3)評価 15〜19
評価 15〜 19では、単一層内のダミー用内部電極層 23の平面面積と構造欠陥発 生率の関係、すなわち、図 3の左側の分割電極 23a,右側の分割電極 23bについて 、 L方向の寸法 (L , L )を変化させることによりダミー用内部電極層 23の平面面積を し R
異ならせた場合における、ダミー用内部電極層 23の平面面積と構造欠陥発生率の 関係を調べた。
(4)評価 20〜23
評価 20〜23では、単一層内のダミー用内部電極層 23の平面面積と構造欠陥発 生率の関係、すなわち、図 3の左側の分割電極 23a,右側の分割電極 23bについて 、 W方向の寸法 (W , W )を変化させることによりダミー用内部電極層 23の平面面積 し R
を異ならせた場合における、ダミー用内部電極層 23の平面面積と構造欠陥発生率 の関係を調べた。
(5)評価 24〜27
評価 24〜27では、単一層内のダミー用内部電極層 23の平面面積と構造欠陥発 生率の関係、すなわち、図 3の左側の分割電極 23a,右側の分割電極 23bについて 、 L方向と W方向の両方の寸法 (L , L ) , (W , W )を変化させることによりダミー用 し R し R
内部電極層 23の平面面積を異ならせた場合における、ダミー用内部電極層 23の平 面面積と構造欠陥発生率の関係を調べた。
(6)評価 28, 29
評価 28, 29では、単一層内（同一平面）のダミー用内部電極層 23について、その 合計平面面積を同じとして、ダミー用内部電極層 23の配設パターンを変化させた場 合の構造欠陥発生率を調べた。すなわち、評価 28ではダミー用内部電極層 23を 2 つの分割電極 23a, 23b〖こ分割し、各分割電極の、図 3の L方向の寸法を異ならせた 場合の構造欠陥発生率を、また、評価 29では、図 4に示すように、分割されていない 1つのダミー用内部電極層 23を配設した場合の構造欠陥発生率を調べた。
なお、評価 29では、図 4に示すように、 1つのダミー用内部電極層 23のみを、応力 緩和層（中間層） 12の中央に備えた構造を有しており、分割数が 0となっている。
(7)評価 30, 31 評価 30, 31では、単一層内のダミー用内部電極層 23の分割数と構造欠陥発生率 の関係を調べた。
[0032] なお、表 2〜4の評価 8〜28では、図 3に示すように、ダミー用内部電極層 23を、左 右に 2分割された構造としたが、表 4の評価 30では、図 5に示すように、ダミー用内部 電極層 23が L方向に 3分割された（分割箇所： 2箇所）、 3つの分割電極 33a, 33b, 33cからなる構造とし、評価 31では、図 6に示すように、ダミー用内部電極層 23が L 方向に 4分割された (分割箇所： 3箇所）、 4つの分割電極 43a, 43b, 43c, 43dから なる構造とした。ただし、評価 29では、分割なし (分割箇所 : 0箇所)とした。
[0033] 各試料の特性について評価を行った結果を以下の表 1〜4に示す。
[0034] [表 1]
Figure imgf000014_0001
Figure imgf000014_0002
Figure imgf000015_0001
Figure imgf000015_0002
塑3003
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離^¾(せ1¾)¾¾ ^¾酺3；1¾23〜
()唐¥117〜
Figure imgf000017_0001
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いない場合、中間層の厚みが 100 /z m以下の場合 (評価 1〜4)、電歪現象 (逆圧電 現象）による構造欠陥が発生し、また、中間層の厚みが 150 m以上になると (評価 5 , 6, 7)、焼成工程での収縮差による構造欠陥が発生することがわ力つた（図 7参照） この評価 1〜7より、中間層がダミー用内部電極層 23を備えていない場合、良好な 結果が得られな ヽことが確認された。
[0039] (2)評価 8〜14
表 2の評価 8〜 14のように、応力緩和層（中間層）がダミー用内部電極層 23を備え 、分割数が 2の場合、中間層の厚みが 100 m未満の場合には、電歪現象 (逆圧電 現象）による構造欠陥の発生が認められた力 中間層の厚みが 100〜300 mの場 合、焼成工程での収縮差による構造欠陥および電歪現象 (逆圧電現象）による構造 欠陥の発生が認められな力つた（図 8参照)。
[0040] (3)評価 15〜19
表 3の評価 15〜19のように、ダミー用内部電極層 23の平面面積を、図 3の L方向 の寸法を変化させることによって変化させた場合、単一層内のダミー用内部電極層 2 3の平面面積が、静電容量の形成に寄与する容量形成用内部電極層の単一層内の 平面面積の 60%以上になると (評価 15, 16)、電歪現象 (逆圧電現象）による構造欠 陥および焼成工程での収縮差による構造欠陥の両方の構造欠陥の発生を防止する ことが可能になるが、ダミー用内部電極層 23の平面面積力 容量形成用内部電極 層の平面面積の 60%未満になると (評価 17, 18, 19)、焼成工程での収縮差による 構造欠陥が発生するようになることが確認された（図 9参照)。
[0041] (4)評価 20〜23
表 3の評価 20〜23のように、ダミー用内部電極層の平面面積を、図 3の W方向の 寸法を変化させることによって変化させた場合、単一層内のダミー用内部電極層 23 の平面面積が、容量形成用内部電極層（有効電極層）の単一層内の平面面積の 60 %以上である場合には (評価 20)、電歪現象 (逆圧電現象）による構造欠陥および焼 成工程での収縮差による構造欠陥の発生を防止することが可能になるが、ダミー用 内部電極層 23の平面面積力 容量形成用内部電極層の単一層内の平面面積の 60 %未満になると (評価 21〜23)、焼成工程での収縮差による構造欠陥が発生するよ うになることがわかった（図 9参照)。
[0042] (5)評価 24〜27
表 4の評価 24〜27のように、ダミー用内部電極層 23の平面面積を、図 3の L方向 および W方向の両方の寸法を変化させることによって変化させた場合、ダミー用内部 電極層 23の平面面積力 容量形成用内部電極層の単一層内の平面面積の 60%以 上である場合 (評価 24)には、電歪現象 (逆圧電現象）による構造欠陥および焼成ェ 程での収縮差による構造欠陥の発生を防止することが可能になるが、ダミー用内部 電極層 23の平面面積力 容量形成用内部電極層の単一層内の平面面積の 60%未 満になると (評価 25〜27)、焼成工程での収縮差による構造欠陥が発生するようにな ることがわ力つた（図 9参照)。
[0043] 上述の (3), (4)および (5)の評価、すなわち、評価 15〜27より、図 3の L方向、およ び、 W方向のいずれか一方、あるいは両方の寸法を変えてダミー用内部電極層 23 の平面面積を変えた場合、いずれの寸法を変えた場合においても、ダミー用内部電 極層 23の平面面積が容量形成用内部電極層の平面面積の 60%以上である場合に は、電歪現象 (逆圧電現象）による構造欠陥および焼成工程での収縮差による構造 欠陥の発生を防止することが可能になり、ダミー用内部電極層 23の有効面積が容量 形成用内部電極層の平面面積の 60%未満になると、焼成工程での収縮差による構 造欠陥が発生するようになることが確認された。
[0044] (6)評価 28, 29
表 4の評価 28および 29に示すように、単一層内のダミー用内部電極層 23につい て、評価 28における、ダミー用内部電極層 23を構成する 2つの分割電極の合計平 面面積と、評価 29の単一のダミー用内部電極層 23の平面面積を同じとした場合に ついて以下に述べる。
評価 28における、ダミー用内部電極層 23を構成する 2つの分割電極における、図 3の L方向の寸法を異ならせた場合 (分割電極を左右対称でな!ヽパターンとした場合 )も、ダミー用内部電極層 23の平面面積が容量形成用内部電極層の平面面積の 60 %以上である場合には、逆圧電現象による構造欠陥および焼成工程での収縮差に よる構造欠陥の発生を防止できることが確認された。
また、評価 29では、図 4に示すように、単一のダミー用内部電極層 23のみを備えた 構造 (すなわち、ダミー用内部電極層が分割されておらず、分割数が 0である構造)と なっているが、その場合にも、中間層の厚みおよびダミー用内部電極層 23の容量形 成用内部電極層に対する面積比が本願発明の要件を満たす限りにお 、て、逆圧電 現象による構造欠陥および焼成工程での収縮差による構造欠陥の発生を防止でき ることが確認された。
[0045] (7)評価 30, 31
単一層内のダミー用内部電極層 23として、図 5,図 6に示すように、 3分割（分割箇 所数 2) (評価 30)、および 4分割 (分割箇所数 3) (評価 31)されたダミー用内部電極 層 23を構成する分割電極 (ダミー用内部電極層の平面面積の容量形成用内部電極 層の平面面積に対する割合は 90%)を配設した場合の、構造欠陥発生率を調べた ところ、表 4に示すように、 3分割した評価 30では、電歪現象 (逆圧電現象）による構 造欠陥および焼成工程での収縮差による構造欠陥のいずれの発生も防止できること が確認された力 4分割した評価 31では、表 4および図 10に示すように、熱処理工程 における構造欠陥が発生することが確認された。なお、ダミー用内部電極層を 4分割 した場合において、熱処理工程における構造欠陥が発生する理由は必ずしも明確 ではないが、分割数が 3以下の場合に比べて、ダミー用内部電極層（分割電極)一層 当たりの収縮量が小さいため、容量形成用内部電極層と収縮差が生じたことによるも のではな!/ヽかと考えられる。
[0046] 本願発明はさらにその他の点においても、上記実施例に限定されるものではなぐ セラミック誘電体層と容量形成用内部電極層の積層態様や積層数、容量形成層およ び応力緩和層を構成するセラミック材料の種類、静電容量の形成に寄与する容量形 成用内部電極層、静電容量の形成に寄与しないダミー用内部電極層、および容量 形成用内部電極層とダミー用内部電極層との間で容量が形成されることを阻止する 容量形成阻止用内部電極層の具体的なパターンや配設態様、応力緩和層の厚み、 ダミー用内部電極層の平面面積の、容量形成用内部電極層の平面面積に対する割 合、ダミー用内部電極層を分割する場合の分割態様などに関し、発明の範囲内にお いて、種々の応用、変形をカ卩えることが可能である。
産業上の利用可能性
上述のように、本願発明によれば、応力緩和層の厚みを 100〜300 μ mの範囲とし 、ダミー用内部電極層の単一層内の平面面積を、容量形成用内部電極層の単一層 内の平面面積の 60%以上にするとともに、ダミー用内部電極層が、単一層内におい て分割されていないか、あるいは、単一層内において 2つまたは 3つに分割された分 割構造を有するようにしているので、誘電体セラミックとして、高誘電率系のセラミック 材料を用いた場合や、セラミック誘電体層と容量形成用内部電極層の積層数を増や した場合にも、焼成工程におけるクラックなどの構造欠陥の発生や、電歪現象 (逆圧 電現象）に起因する構造欠陥の発生を防止することが可能で、破壊電圧値が高ぐ 耐電圧性能に優れた積層セラミックコンデンサを得ることが可能になる。
したがって、本願発明は、種々の積層セラミックコンデンサに適用することが可能で あり、特に、高破壊電圧、高耐電圧特性が要求される大容量で高耐電圧 (高定格電 圧タイプ)の積層セラミックコンデンサに好適に利用することができる。

Claims

請求の範囲
[1] (a)セラミック誘電体層と、静電容量の形成に寄与する容量形成用内部電極層とが 積層された構造を有する、複数の容量形成層と、
(b)セラミック誘電体層と、静電容量の形成に寄与しないダミー用内部電極層とが積 層された構造を有し、互いに隣り合う前記容量形成層の間に配設されて、前記容量 形成層における電歪現象に起因して発生する応力を緩和する応力緩和層と、
(c)前記容量形成用内部電極層と、前記ダミー用内部電極層との間で容量が形成 されることを阻止し、前記容量形成層と前記応力緩和層との間に配設されている容 量形成阻止用内部電極層と
を具備する積層セラミックコンデンサであって、
前記応力緩和層の厚みが 100〜300 mであり、
前記ダミー用内部電極層の単一層内の平面面積が、前記容量形成用内部電極層 の単一層内の平面面積の 60%以上であるとともに、
前記ダミー用内部電極層が、単一層内において分割されていないか、あるいは、 2 つまたは 3つに分割されていること
を特徴とする積層セラミックコンデンサ。
[2] 前記応力緩和層を構成するセラミック誘電体が、前記容量形成層を構成するセラミ ック誘電体と同一のセラミック誘電体であることを特徴とする請求項 1記載の積層セラ ミックコンデンサ。
PCT/JP2006/311068 2005-06-03 2006-06-02 積層セラミックコンデンサ Ceased WO2006129783A1 (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166731A (ja) * 2006-12-29 2008-07-17 Samsung Electro Mech Co Ltd キャパシタ及びこれを用いたキャパシタ内蔵型多層配線基板
JP2016149555A (ja) * 2015-02-13 2016-08-18 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミック電子部品及びその実装基板
JP2016149531A (ja) * 2015-02-13 2016-08-18 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミック電子部品及びその実装基板
EP4506972A3 (en) * 2023-08-07 2025-04-23 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor comprising internal half-electrodes partially covered by unit electrodes

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4434228B2 (ja) 2007-03-30 2010-03-17 Ｔｄｋ株式会社 積層コンデンサアレイ
JP4374041B2 (ja) * 2007-07-09 2009-12-02 Ｔｄｋ株式会社 積層コンデンサ
CN101868838B (zh) * 2007-11-22 2011-11-09 株式会社村田制作所 层叠陶瓷电子元件
JP4548492B2 (ja) 2008-02-13 2010-09-22 Ｔｄｋ株式会社 積層コンデンサアレイ
US8189321B2 (en) * 2008-09-30 2012-05-29 Tdk Corporation Multilayer capacitor
KR101079408B1 (ko) * 2009-12-24 2011-11-02 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조방법
DE102011014965B4 (de) * 2011-03-24 2014-11-13 Epcos Ag Elektrisches Vielschichtbauelement
DE102011014967B4 (de) * 2011-03-24 2015-04-16 Epcos Ag Elektrisches Vielschichtbauelement
JP5276137B2 (ja) * 2011-04-13 2013-08-28 太陽誘電株式会社 積層型コンデンサ
KR101922863B1 (ko) * 2011-05-31 2018-11-28 삼성전기 주식회사 적층형 세라믹 전자부품 및 그 제조방법
KR101539808B1 (ko) * 2011-06-23 2015-07-28 삼성전기주식회사 적층 세라믹 커패시터
KR101300359B1 (ko) * 2011-11-02 2013-08-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
KR101882998B1 (ko) * 2011-11-25 2018-07-30 삼성전기주식회사 적층 세라믹 전자부품
GB2502971B (en) * 2012-06-11 2017-10-04 Knowles (Uk) Ltd A capacitive structure
US9646766B2 (en) 2012-06-14 2017-05-09 Uchicago Argonne, Llc Method of making dielectric capacitors with increased dielectric breakdown strength
JP5874682B2 (ja) * 2012-08-09 2016-03-02 株式会社村田製作所 コンデンサ部品及びコンデンサ部品実装構造体
JP5467702B2 (ja) * 2013-05-07 2014-04-09 太陽誘電株式会社 積層型コンデンサ
JP6513328B2 (ja) * 2013-07-10 2019-05-15 太陽誘電株式会社 積層セラミックコンデンサ
KR101434107B1 (ko) * 2013-07-17 2014-08-25 삼성전기주식회사 기판 내장용 적층 세라믹 커패시터, 그 제조 방법 및 임베디드 기판의 제조 방법
KR101452127B1 (ko) * 2013-08-12 2014-10-16 삼성전기주식회사 적층 세라믹 전자 부품, 그 제조 방법 및 그 실장 기판
US9672986B2 (en) * 2014-01-13 2017-06-06 Apple Inc. Acoustic noise cancellation in multi-layer capacitors
KR102089694B1 (ko) 2014-04-30 2020-03-16 삼성전기주식회사 적층 세라믹 전자부품
JP6550737B2 (ja) * 2014-12-09 2019-07-31 Tdk株式会社 積層セラミックコンデンサ
JP6591771B2 (ja) * 2015-04-03 2019-10-16 太陽誘電株式会社 積層コンデンサ
KR101762032B1 (ko) * 2015-11-27 2017-07-26 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조 방법
WO2017204338A1 (ja) * 2016-05-27 2017-11-30 京セラ株式会社 積層型コンデンサ
JP6522549B2 (ja) 2016-06-07 2019-05-29 太陽誘電株式会社 積層セラミックコンデンサ
JP2018006627A (ja) * 2016-07-05 2018-01-11 太陽誘電株式会社 積層セラミックコンデンサ
JP7547694B2 (ja) * 2018-03-09 2024-09-10 サムソン エレクトロ－メカニックス カンパニーリミテッド． 積層型キャパシタ
JP7221704B2 (ja) 2019-01-18 2023-02-14 太陽誘電株式会社 積層セラミックコンデンサ
US11670453B2 (en) * 2020-07-20 2023-06-06 Knowles UK Limited Electrical component having layered structure with improved breakdown performance
KR20230089157A (ko) 2021-12-13 2023-06-20 삼성전기주식회사 적층형 커패시터
KR102950443B1 (ko) * 2021-12-23 2026-04-09 삼성전기주식회사 적층형 커패시터
KR102946064B1 (ko) 2021-12-31 2026-04-01 삼성전기주식회사 적층형 커패시터

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316086A (ja) * 1995-05-19 1996-11-29 Murata Mfg Co Ltd 積層セラミック電子部品
JPH09180956A (ja) * 1995-10-03 1997-07-11 Tdk Corp 積層型セラミックコンデンサ
JP2000226257A (ja) * 1999-02-08 2000-08-15 Matsushita Electric Ind Co Ltd 粒界絶縁型積層半導体コンデンサの製造方法
JP2002015940A (ja) * 2000-06-28 2002-01-18 Matsushita Electric Ind Co Ltd チップ型電子部品
JP2002075780A (ja) * 2000-08-23 2002-03-15 Matsushita Electric Ind Co Ltd チップ型電子部品

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY120414A (en) * 1995-10-03 2005-10-31 Tdk Corp Multilayer ceramic capacitor
JPH10261546A (ja) * 1997-03-19 1998-09-29 Murata Mfg Co Ltd 積層コンデンサ
JP2000269066A (ja) * 1999-03-19 2000-09-29 Taiyo Yuden Co Ltd 積層セラミックコンデンサ
US6519134B1 (en) * 2000-07-19 2003-02-11 Intel Corporation Universal capacitor terminal design
US6418009B1 (en) * 2000-09-28 2002-07-09 Nortel Networks Limited Broadband multi-layer capacitor
JP4721576B2 (ja) 2001-08-30 2011-07-13 京セラ株式会社 積層セラミックコンデンサ及びその製法
US6587327B1 (en) * 2002-05-17 2003-07-01 Daniel Devoe Integrated broadband ceramic capacitor array
US7224570B2 (en) * 2004-06-28 2007-05-29 Kyocera Corporation Process for preparing multilayer ceramic capacitor and the multilayer ceramic capacitor
JP2006245049A (ja) * 2005-02-28 2006-09-14 Tdk Corp 電子部品及び電子機器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316086A (ja) * 1995-05-19 1996-11-29 Murata Mfg Co Ltd 積層セラミック電子部品
JPH09180956A (ja) * 1995-10-03 1997-07-11 Tdk Corp 積層型セラミックコンデンサ
JP2000226257A (ja) * 1999-02-08 2000-08-15 Matsushita Electric Ind Co Ltd 粒界絶縁型積層半導体コンデンサの製造方法
JP2002015940A (ja) * 2000-06-28 2002-01-18 Matsushita Electric Ind Co Ltd チップ型電子部品
JP2002075780A (ja) * 2000-08-23 2002-03-15 Matsushita Electric Ind Co Ltd チップ型電子部品

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166731A (ja) * 2006-12-29 2008-07-17 Samsung Electro Mech Co Ltd キャパシタ及びこれを用いたキャパシタ内蔵型多層配線基板
JP2016149555A (ja) * 2015-02-13 2016-08-18 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミック電子部品及びその実装基板
JP2016149531A (ja) * 2015-02-13 2016-08-18 サムソン エレクトロ−メカニックス カンパニーリミテッド． 積層セラミック電子部品及びその実装基板
EP4506972A3 (en) * 2023-08-07 2025-04-23 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor comprising internal half-electrodes partially covered by unit electrodes
US12603229B2 (en) 2023-08-07 2026-04-14 Samsung Electro-Mechanics Co., Ltd. Multilayered electronic component

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US7436650B2 (en) 2008-10-14
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JP2007013132A (ja) 2007-01-18

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