WO2006095425A1

WO2006095425A1 - 不揮発性半導体記憶装置及びその製造方法

Info

Publication number: WO2006095425A1
Application number: PCT/JP2005/004194
Authority: WO
Inventors: Yoshio Satoh; Yoshihiro Arimoto; Ippei Sawaki; Tsutomu Miyashita; Masanori Ueda; Takashi Matsuda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-03-10
Filing date: 2005-03-10
Publication date: 2006-09-14
Anticipated expiration: 2007-09-10
Also published as: JP4818255B2; JPWO2006095425A1

Abstract

　基板１０上に形成された第１の電極２６と；第１の電極上に形成された単結晶の強誘電体層２８と；強誘電体層上に形成された第２の電極３０とを有するキャパシタ３２を有している。キャパシタ３２の強誘電体層２８の材料として、極めて安定な材料である単結晶の強誘電体が用いられているため、分極反転を繰り返し行っても殆ど劣化しない。このため、極めて寿命の長い不揮発性半導体記憶装置を提供することができる。また、キャパシタ３２の強誘電体層２８の材料として単結晶の強誘電体が用いられているため、極めて高い残留分極値Ｐｒを得ることができる。このため、キャパシタ３２を微細化した場合であっても、十分に大きい信号を得ることが可能である。このため、集積度の高い不揮発性半導体記憶装置を提供することができる。

Description

不揮発性半導体記憶装置及びその製造方法

技術分野

[0001] 本発明は、不揮発性半導体記憶装置及びその製造方法に係り、特に強誘電体を用いたキャパシタを有する不揮発性半導体記憶装置及びその製造方法に関する。背景技術

[0002] 従来より、電源を切っても情報が失われない記憶装置である不揮発性メモリが、様々な情報機器、通信機器、家電機器において広く用いられている。

[0003] 近時、メモリセルに強誘電体を用いた FRAM (Ferro-electric Random Access

Memory)が注目されている。 FRAMは、書き換え速度が 30ns程度と比較的速ぐ駆動電圧が 3— 5V程度と比較的低ぐ書換え可能回数が 10^1(>— 10¹²程度と比較的多い。このような理由により、 FRAMは大きな注目を集めている。

[0004] FRAMのメモリセルに用いられる強誘電体膜としては、 PZT (PbZr Ti O )膜や

X 1— X 3

SBT(SrBi Ta O )膜等が知られている（非特許文献 1、 2参照)。

2 2 9

[0005] なお、以下の文献は、本発明の背景技術を開示している。

特許文献 1：特開 2002-324895号公報

特許文献 2：特開平 10-261770号公報

非特許文献 l :Takashi MIHARA, Hiroyuki YOSHIMORI, Hitoshi WA TANABE and Carlos A. Paz de ARAUJO, 「Characteristics of Bis muth Layered SrBi Ta O Thin— Film Capacitors and Comparison wi

2 2 9

th Pb (Zr, Ti) O」， Jpn. J. Appl. Phys. Vol. 34, No. 9B, p. 5233

3

-5239 (1995)

非特許文献 2 :「電子情報通信学会誌」、 2002年 2月号、 p. 138

非特許文献 3 :Kenji Kitamura and Yasunori FuruKawa, 「Crystal grow th and low coercive field 180° domain switching characteristics o f stoichiometric LiTaO」, Applied Physics Letters, Vol. 73, No. 2

3

1, p. 3073-3075 (1998) 非特許文献 4 :長康雄、平永良臣、藤本健ニ郎、 "非線形誘電率顕微鏡を用いた Tbi tZinch²超の記録密度を持つ強誘電体記録"、圧電材料'デバイスシンポジウム 2 003、 pp. 13-16, 2003年 2月

非特許文献 5 :Venkatraman Gopalan, Terence E. Mitchell, Y. Furu kawa and K. Kitamura, 「The role of nonstoichiometry in 180° domain switching of LiNbO crystalsj , Applied Physics Letters, V

3

ol. 72, No. 16, p. 1981-1983 (1998)

非特許文献 6 :Hideaki Takagi, and Ryutaro Maeda, 「WAFER— SCAL E ROOM-TEMPERATURE BONDING BETWEEN SILICON AND CERAMIC WAFERS BY MEANS OF ARGON-BEAM SURFACE ACTIVATION] , IEEE MEMS 2001 Proceedings, p. 60—63 (2001) 発明の開示

発明が解決しょうとする課題

[0006] し力しながら、 PZT膜や SBT膜等を用いた従来の強誘電体キャパシタは、書き換えを繰り返し行うと残留分極値が徐々に低下してしまう。力かる現象は疲労劣化と称される。このため、従来の不揮発性半導体記憶装置では、必ずしも十分に長い寿命が得られな力た。例えば PZT膜を用いた場合には、書き換え可能回数は io^1C)回程度であった。 SBT膜を用いれば、書き換え可能回数を 10¹²回程度まで向上することが可能であるが、必ずしも十分な回数とはいえない。このため、 FRAMの書き換え回数をより向上し得る技術が待望されていた。また、 PZT膜や SBT膜は、残留分極値が必ずしも十分に大き、とは、えず、し力も疲労劣化によって残留分極値が低下してしまう。このため、キャパシタのサイズをある程度大きく設定せざるを得な力つた。このことは、不揮発性半導体記憶装置の高密度化'高集積化にとって阻害要因となっていた。

[0007] 本発明の目的は、寿命が長ぐしかも高集積化を実現し得る不揮発性半導体記憶装置及びその製造方法を提供することにある。

課題を解決するための手段

[0008] 本発明の一観点によれば、基板上に形成された第 1の電極と；前記第 1の電極上に形成された単結晶の強誘電体層と;前記強誘電体層上に形成された第 2の電極とを有するキャパシタを有する不揮発性半導体記憶装置が提供される。

[0009] また、本発明の他の観点によれば、半導体より成る基板上に形成された単結晶の強誘電体層と、前記強誘電体層上に形成された電極と、前記強誘電体層の両側の前記基板内に形成されたソース Zドレイン領域とを有する不揮発性半導体記憶装置が提供される。

[0010] また、本発明の更に他の観点によれば、単結晶の強誘電体より成る基板の一部より成る強誘電体層と;前記強誘電体層の一方の側に形成された第 1の電極と;前記強誘電体層の他方の側に形成された第 2の電極とを有するキャパシタを有する不揮発性半導体記憶装置が提供される。

[0011] また、本発明の更に他の観点によれば、第 1の基板の一方の面側及び単結晶の強誘電体より成る第 2の基板の一方の面側のうちの少なくとも一方に、第 1の導電層を形成する工程と、前記第 1の基板の前記一方の面側と前記第 2の基板の前記一方の面側とを接合する工程と、前記第 2の基板が所定の厚さになるまで、前記第 2の基板の他方の面側を除去し、前記第 2の基板より成る強誘電体層を形成する工程と、前記強誘電体層上に第 2の導電層を形成する工程と、少なくとも前記第 2の導電層をパターニングすることにより、前記第 1の導電層より成る第 1の電極と;前記強誘電体層と;前記第 2の導電層より成る第 2の電極とを有するキャパシタを形成する工程とを有する不揮発性半導体記憶装置の製造方法が提供される。

[0012] また、本発明の更に他の観点によれば、半導体より成る第 1の基板の一方の面側に、ソース領域及びドレイン領域を形成する工程と、前記第 1の基板の一方の面側と単結晶の強誘電体より成る第 2の基板の一方の面側とを接合する工程と、前記第 2の基板が所定の厚さになるまで、前記第 2の基板の他方の面側を除去し、前記第 2の基板より成る強誘電体層を形成する工程と、前記強誘電体層上に、導電層を形成する工程と、前記導電層及び前記強誘電体層をパターニングすることにより、前記導電層より成る電極を前記ソース領域と前記ドレイン領域の間の前記第 1の基板上に形成する工程とを有する不揮発性半導体記憶装置の製造方法が提供される。

[0013] また、本発明の更に他の観点によれば、単結晶の強誘電体より成る基板の所定領域の両側の領域をエッチングすることにより、前記基板の一部より成る強誘電体層を前記所定領域に形成する工程と、前記強誘電体層の一方の側に第 1の電極を形成し、前記強誘電体層の他方の側に第 2の電極を形成することにより、前記第 1の電極と；前記前記強誘電体層と；前記第 2の電極とを有するキャパシタを形成する工程とを有する不揮発性半導体記憶装置の製造方法が提供される。

発明の効果

[0014] 本発明によれば、キャパシタの強誘電体層の材料として、極めて安定した材料である強誘電体単結晶が用いられている。このため、本発明によれば、分極反転を繰り返し行っても、殆ど劣化しない。このため、本発明によれば、極めて寿命の長い不揮発性半導体記憶装置を提供することが可能となる。

[0015] また、本発明によれば、キャパシタの強誘電体層の材料として単結晶の強誘電体が用いられているため、抗電界 Ecの極めて小さいキャパシタを得ることができる。このため、本発明によれば、比較的低い電圧をキャパシタに印加した場合であっても分極を反転させることが可能である。従って、本発明によれば、駆動電圧を低くすることが可能となり、消費電力の低い不揮発性半導体記憶装置を提供することが可能となる。

[0016] また、本発明によれば、キャパシタの強誘電体層の材料として単結晶の強誘電体が用いられているため、極めて高い残留分極値 Prを得ることができる。このため、本発明によれば、キャパシタに書き込まれた情報を読み出す際に、比較的大きい信号を得ることが可能となる。本発明によれば、残留分極値 Prが極めて高いため、キャパシタを微細化した場合であっても、十分に大きい信号を得ることが可能である。このため、本発明によれば、集積度が高ぐしかも小型の不揮発性半導体記憶装置を提供することが可能となる。

[0017] また、本発明によれば、キャパシタの強誘電体層の材料として単結晶の強誘電体が用いられているため、 P— E特性の角型性が極めて良好であり、誘電損失が極めて小さい。このため、本発明によれば、抗電界 Ecが極めて低いことと相俟って、消費電力が極めて低い不揮発性半導体記憶装置を提供することが可能となる。

[0018] また、本発明でキャパシタの強誘電体層の材料として用いられて、るタンタル酸リチゥム単結晶やニオブ酸リチウム単結晶等は、比誘電率が極めて低い。このため、本発明によれば、キャパシタに書き込まれた情報を読み出す際に、極めて大きい信号を得ることができる。

[0019] また、本発明でキャパシタの強誘電体層の材料として用いられて、るタンタル酸リチゥム単結晶やニオブ酸リチウム単結晶等は、キュリー温度が極めて高い。このため、本発明によれば、キャパシタにデータを書き込んだ後にリフローはんだ付け等を行つたとしても、キャパシタカもデータが消失してしまうのを防止することができる。

[0020] また、本発明でキャパシタの強誘電体層の材料として用いられて、るタンタル酸リチゥム単結晶やニオブ酸リチウム単結晶等は、鉛を含まない材料である。このため、本発明によれば、環境に対して悪影響を及ぼすのを防止することが可能となる。

図面の簡単な説明

[0021] [図 1]図 1は、本発明の第 1実施形態による不揮発性半導体記憶装置を示す断面図である。

[図 2]図 2は、各種強誘電体材料の P— E特性を示すグラフである。

[図 3]図 3は、一般的な強誘電体膜の P— E特性を示すグラフである。

[図 4]図 4は、本発明の第 1実施形態による不揮発性半導体記憶装置を示す回路図である。

[図 5]図 5は、本発明の第 1実施形態による不揮発性半導体記憶装置を示す工程断面図（その 1)である。

[図 6]図 6は、本発明の第 1実施形態による不揮発性半導体記憶装置を示す工程断面図（その 2)である。

[図 7]図 7は、本発明の第 2実施形態による不揮発性半導体記憶装置を示す断面図である。

[図 8]図 8は、本発明の第 2実施形態による不揮発性半導体記憶装置の動作を示す概念図である。

[図 9]図 9は、本発明の第 2実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 1)である。

[図 10]図 10は、本発明の第 2実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 2)である。 [図 11]図 11は、本発明の第 2実施形態の変形例による不揮発性半導体記憶装置を示す断面図である。

[図 12]図 12は、本発明の第 2実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 1)である。

[図 13]図 13は、本発明の第 2実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 2)である。

[図 14]図 14は、本発明の第 3実施形態による不揮発性半導体記憶装置を示す断面図である。

[図 15]図 15は、本発明の第 3実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 1)である。

[図 16]図 16は、本発明の第 3実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 2)である。

[図 17]図 17は、本発明の第 3実施形態の変形例による不揮発性半導体記憶装置を示す断面図である。

[図 18]図 18は、本発明の第 3実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 1)である。

[図 19]図 19は、本発明の第 3実施形態の変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 2)である。

[図 20]図 20は、本発明の第 4実施形態による不揮発性半導体記憶装置を示す断面図である。

[図 21]図 21は、本発明の第 4実施形態による不揮発性半導体記憶装置のキャパシタを示す平面図及び断面図である。

[図 22]図 22は、本発明の第 4実施形態による不揮発性半導体記憶装置のキャパシタを示す斜視図である。

[図 23]図 23は、本発明の第 4実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 1)である。

[図 24]図 24は、本発明の第 4実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 2)である。 [図 25]図 25は、本発明の第 4実施形態の変形例 (その 1)による不揮発性半導体記憶装置を示す平面図である。

[図 26]図 26は、本発明の第 4実施形態の変形例 (その 1)による不揮発性半導体記憶装置を示す斜視図である。

[図 27]図 27は、本発明の第 4実施形態の変形例 (その 2)による不揮発性半導体記憶装置を示す断面図である。

[図 28]図 28は、本発明の第 4実施形態の変形例 (その 2)による不揮発性半導体記憶装置の製造方法を示す工程断面図 (その 1)である。

[図 29]図 29は、本発明の第 4実施形態の変形例 (その 2)による不揮発性半導体記憶装置の製造方法を示す工程断面図 (その 2)である。

[図 30]図 30は、本発明の第 4実施形態の変形例 (その 3)による不揮発性半導体記憶装置を示す断面図である。

[図 31]図 31は、本発明の第 4実施形態の変形例 (その 3)による不揮発性半導体記憶装置の製造方法を示す工程断面図である。

[図 32]図 32は、本発明の第 5実施形態による不揮発性半導体記憶装置を示す断面図である。

[図 33]図 33は、本発明の第 5実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 1)である。

[図 34]図 34は、本発明の第 5実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 2)である。

[図 35]図 35は、本発明の第 5実施形態の変形例 (その 1)による不揮発性半導体記憶装置を示す平面図である。

[図 36]図 36は、本発明の第 5実施形態の変形例 (その 2)による不揮発性半導体記憶装置を示す平面図である。

[図 37]図 37は、本発明の第 5実施形態の変形例 (その 3)による不揮発性半導体記憶装置を示す平面図である。

[図 38]図 38は、本発明の第 6実施形態本実施形態による不揮発性半導体記憶装置を示す断面図である。 [図 39]図 39は、本発明の第 6実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 1)である。

[図 40]図 40は、本発明の第 6実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 2)である。

[図 41]図 41は、本発明の第 6実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その 3)である。

符号の説明

10…半導体基板

10a…支持基板

12· · ·ゲート絶縁膜

14· · ·ゲート電極、ワード線

16S…ソース拡散層

16D…ドレイン拡散層

18· "トランジスタ

20…層間絶縁膜

22· · ·コンタクトホール

24…導体プラグ

26…下部電極

26a, 26b…導電膜

28、 28b、 28c…強誘電体層

28a…強誘電体基板

30…上部電極

32、 32a, 32b…キヤノシタ

34…層間絶縁膜

36a— 36d…コンタクトホール

38a— 38d…導体プラグ

0a…ビッ卜線

0b…プレー卜線 …絶縁膜

· · ·ゲート電極、ワード線、 45a…卜ランジスタ、 46a…メモリセル …チヤネノレ領域

a、 49b…導電膜

…導電膜、下部電極a、 50b…導電膜

c…不純物拡散層、下部電極 …絶縁膜

、 54a…薄膜トランジスタ· · ·開口部

…半導体層、チャネル層 …ゲート絶縁膜

a…上部電極、ソース電極b…ゲート電極 (ワード線）c…ドレイン電極

…強誘電体基板

a…強誘電体層

a…電極、ソース電極b…電極、引き出し用電極c…ドレイン電極

d、 66e…電極

f…ソース電極

g…引き出し用電極 …絶縁膜

a、 70b…開口部

a, 72b…凹部 74…ゲート電極 (ワード線）

76a、 76b…櫛歯部分

78a, 78b…櫛歯部分

80…異方導電性接着剤

82…接着剤

84…粒子、金属フィラー

発明を実施するための最良の形態

[0023] [第 1実施形態]

本発明の第 1実施形態による不揮発性半導体記憶装置及びその製造方法を図 1 乃至図 6を用いて説明する。

[0024] (不揮発性半導体記憶装置）

まず、本実施形態による不揮発性半導体記憶装置について図 1乃至図 4を用いて説明する。図 1は、本実施形態による不揮発性半導体記憶装置を示す断面図である

[0025] 図 1に示すように、半導体基板 10上には、ゲート絶縁膜 12を介してゲート電極 (ヮード線） 14が形成されている。半導体基板 10としては、例えばシリコン基板が用いられている。ゲート電極 14の材料としては、例えばアルミニウム (A1)が用いられている

[0026] ゲート電極 14の両側の半導体基板 10内には、ソース Zドレイン拡散層 16S、 16D が形成されている。

[0027] こうして、ゲート電極 14とソース Zドレイン拡散層 16S、 16Dとを有するトランジスタ 1 8が構成されている。

[0028] トランジスタ 18が形成された半導体基板 10上の全面には、例えばシリコン酸ィ匕膜より成る層間絶縁膜 20が形成されて、る。

[0029] 層間絶縁膜 20には、ソース/ドレイン拡散層 16S、 16Dにそれぞれ達するコンタクトホール 22が形成されて!、る。

[0030] コンタクトホール 22内には、例えばタングステンより成る導体プラグ 24が埋め込まれている。 [0031] 導体プラグ 24が埋め込まれた層間絶縁膜 20上には、キャパシタ 32の下部電極（第 1の電極） 26が形成されている。下部電極 26は、導体プラグ 24を介して、トランジスタ 18のソース拡散層 16Sに電気的に接続されている。下部電極 26の膜厚は、例えば 50— lOOnmに設定されている。下部電極 26の面積は、例えば 0. 25 μ m¾ 度に設定されている。

[0032] 下部電極 26の材料としては、例えば Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、下部電極 26の材料は、金属に限定されるものではない。例えば、下部電極 26の材料として、 IrO、 SrRuO、 RuO等の導電性金属酸化物を用いてもよ

2 3 2

い。また、下部電極 26の材料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、下部電極 26を構成してもよい。

[0033] 下部電極 26上には、単結晶の強誘電体層 28が形成されている。本実施形態による不揮発性半導体記憶装置のキャパシタ 32の強誘電体層 28は、後述するように、層間絶縁膜 20等が形成された半導体基板 10上に強誘電体基板 28aを接合し、強誘電体基板 28aを研磨等により所定の厚さまで薄くすることにより形成されている。このため、強誘電体層 28は、単結晶状態となっている。

[0034] 強誘電体層 28の材料としては、例えば、単結晶のタンタル酸リチウム（LiTaO )、

3 単結晶のニオブ酸リチウム (LiNbO )等が用いられている。このような材料より成る単

3

結晶の強誘電体層 28では、強誘電体層 28の各部における自発分極の方向が同じ方向に揃う。単結晶の強誘電体層 28において、分極軸である Z軸は、強誘電体層 2 8の面に対して法線方向となっている。図 1における両方向の矢印は、分極軸である Z軸を示している。強誘電体層 28の膜厚は、例えば 0. 5-1. 程度に設定されている。

[0035] 本実施形態において強誘電体層 28の材料として、単結晶の強誘電体、具体的には単結晶のタンタル酸リチウム等を用いているのは、以下のような理由によるものである。

[0036] 図 2は、各種強誘電体材料の P— E特性を示すグラフである。横軸は電界 Eを示しており、縦軸は残留分極 Pを示している。破線は、 SBT膜の P-E特性を示している。点線は、 PZT膜の P— E特性を示している。実線は、化学量論的組成のタンタル酸リチゥム単結晶の P— E特性を示している。一点鎖線は、一致溶融組成のタンタル酸リチゥム単結晶の P— E特性を示している。化学量論的組成のタンタル酸リチウムとは、 Li と Taの組成比が 1 : 1のタンタル酸リチウムのこと、即ち、 Li 0/ (Li O+Ta O )のモ

2 2 2 5 ル分率が 0. 5のタンタル酸リチウムのことである。一致溶融組成とは、育成する結晶と融液との組成が一致する組成のことである。一致溶融組成のタンタル酸リチウムには、 Ta元素が 2%程度過剰に含まれている。

[0037] なお、化学量論的組成のタンタル酸リチウム単結晶の P— E特性と一致溶融組成のタンタル酸リチウム単結晶の P— E特性は、非特許文献 3に記載されている。

[0038] 図 2に示すように、化学量論的組成のタンタル酸リチウム単結晶の抗電界 Ecは、 S BT膜や PZT膜の抗電界 Ecと比較して小さい。具体的には、化学量論的組成のタンタル酸リチウム単結晶の抗電界 Ecは、 1. 7VZ w m程度である。このため、化学量論的組成のタンタル酸リチウム単結晶をキャパシタ 32の強誘電体層 28として用いれば、比較的低、電圧をキャパシタ 32に印加した場合であっても分極を反転させることが可能である。従って、キャパシタ 32の強誘電体層 28として化学量論的組成のタンタル酸リチウム単結晶を用いれば、不揮発性半導体記憶装置の駆動電圧を低くすることが可能となり、低消費電力化を図ることが可能となる。

[0039] なお、図 2から分かるように、一致溶融組成のタンタル酸リチウム単結晶の抗電界 E cは、化学量論的組成の LiTaO単結晶の抗電界 Ecと比較して大きい。しかし、強誘

3

電体層 28の厚さを十分に薄く設定すれば、一致溶融組成のタンタル酸リチウム単結晶を用いる場合であっても、比較的低、印加電圧で分極を反転させることは可能である。

[0040] また、図 2から分かるように、タンタル酸リチウム単結晶は、残留分極値 Prが極めて大きい。具体的には、タンタル酸リチウム単結晶の残留分極値 Prは、 55 /z CZcm² 程度である。このように極めて大きい残留分極値 Prが得られるのは、分極方向が同じ方向に揃うためと考えられる。分極方向が同じ方向に揃うのは、単結晶であることに起因すると考えられる。タンタル酸リチウム単結晶において分極方向が同じ方向に揃うことは、非特許文献 4に記載されている。

[0041] キャパシタ 32の強誘電体層 28としてタンタル酸リチウム単結晶を用いれば、極めて大きい残留分極値 Prが得られるため、キャパシタ 32に書き込まれた情報を読み出す際に大きい信号を得ることが可能である。このため、キャパシタ 32の強誘電体層 28としてタンタル酸リチウム単結晶を用いれば、キャパシタ 32を微細化した場合であっても、比較的大きい信号を得ることが可能となる。従って、キャパシタ 32の強誘電体層 2 8としてタンタル酸リチウム単結晶を用いれば、不揮発性半導体記憶装置の高集積化を図ることが可能となる。

[0042] また、図 2から分かるように、タンタル酸リチウム単結晶は、 P— E特性の角型性が極めて良好である。

[0043] ここで、 P— E特性の角型性が良好であることの意義について図 3を用いて説明する

[0044] 図 3は、一般的な強誘電体膜の P— E特性を示すグラフである。図 3の横軸は電界 E を示しており、縦軸は残留分極量 Pを示している。 Ecは抗電界を示しており、 Prは残留分極値を示しており、 Psは飽和分極値を示して、る。

[0045] V は、飽和分極値 Psと正の残留分極値 Prとの差である。 V は、飽和分極値 Psと

CO C1

負の残留分極値 Prとの差である。

[0046] 信号を読み出す際における SZN比は、以下のような式により表される。

[0047] S/N= (V -V ) /V

Cl CO CO

上記の式から分かるように、 V の値が小さいほど、 SZN比は良好となる。

CO

[0048] 図 2から分力るように、タンタル酸リチウム単結晶は、 P— E特性の角型性が極めて良好であり、 V が極めて小さい。このため、タンタル酸リチウム単結晶をキャパシタ 32

CO

の強誘電体層 28として用いれば、信号を読み出す際に極めて大きい SZN比を得ることができる。

[0049] また、タンタル酸リチウム単結晶は、 P— E特性の角型性が極めて良好であるため、誘電損失が比較的小さい。このため、タンタル酸リチウム単結晶をキャパシタ 32の強誘電体層 28として用いれば、消費電力が極めて低い不揮発性半導体記憶装置を提供することが可能となる。なお、タンタル酸リチウム単結晶においてこのように極めて良好な P— E特性が得られるのは、単結晶状態であるため、分極が生じる際における電界の閾値が各部にお、て等 U、ためと考えられる。 [0050] また、タンタル酸リチウム単結晶は、単結晶状態であるため、分極反転を繰り返し行つても、殆ど劣化しない。このため、タンタル酸リチウム単結晶をキャパシタ 32の強誘電体層 28として用いれば、極めて寿命の長い不揮発性半導体記憶装置を提供することが可能となる。

[0051] また、タンタル酸リチウム単結晶は、比誘電率が極めて低い。具体的には、タンタル酸リチウム単結晶の比誘電率は、 _ε =41、 ε =41、 ε =43である。一方、 ΡΖ

11 22 33

Τセラタスの比誘電率は、 ε = 1600— 2000、 ε = 1300— 2000である。また

11 33

、 ΡΖΤ薄膜の比誘電率は、 ε = 300— 400である。このように、タンタル酸リチウム単結晶の比誘電率は、 ΡΖΤの比誘電率と比較して極めて小さい。一方、キャパシタ 32 に書き込まれた情報を読み出す際に得られる信号は、キャパシタ 32の強誘電体層 2 8の比誘電率に反比例する。従って、タンタル酸リチウム単結晶をキャパシタ 32の強誘電体層 28として用いれば、キャパシタ 32に書き込まれた情報を読み出す際に、極めて大き、信号を得ることが可能となる。

[0052] また、タンタル酸リチウム単結晶のキュリー温度は、極めて高い。具体的には、化学量論的組成のタンタル酸リチウム単結晶のキュリー温度は、 690°C程度である。一致溶融組成のタンタル酸リチウム単結晶のキュリー温度は、 600°C程度である。これに対し、 PZTセラミックスのキュリー温度は、 300°C程度である。不揮発性半導体記憶装置をリフローはんだ付けにより実装する場合には、比較的高温の熱処理が行われることとなる。タンタル酸リチウム単結晶をキャパシタ 32の強誘電体層 28として用いた場合には、キャパシタ 32に書き込まれたデータが力かる熱処理により消失してしまうことはない。従って、タンタル酸リチウム単結晶をキャパシタ 32の強誘電体層 28の材料として用いれば、キャパシタ 32にデータを書き込んだ後に不揮発性半導体記憶装置を実装する場合であっても、キャパシタ 32に書き込まれたデータが消失するのを防止することができる。

[0053] また、タンタル酸リチウムは、鉛を含まな、材料である。このため、キャパシタ 32の強誘電体層 28としてタンタル酸リチウムを用いれば、環境に対して悪影響を及ぼすのを防止することが可能となる。

[0054] なお、厳密な化学量論的組成のタンタル酸リチウム単結晶を製造すること、即ち、 L iと Taの組成比が厳密に 1： 1のタンタル酸リチウム単結晶を製造することは、必ずしも容易ではない。一方、 Li 0/ (Li O +Ta O )のモル分率が 0. 499—0. 500である

2 2 2 5

タンタル酸リチウム単結晶を用いれば、抗電界 Ecの極めて小さい強誘電体層 28を得ることが可能である。従って、単結晶の強誘電体基板 28aの材料としてタンタル酸リチウム単結晶を用いる場合には、 Li 0/ (Li O +Ta O )のモル分率が 0. 499—

2 2 2 5

0. 500であるタンタル酸リチウム単結晶を用いればよい。本明細書中では、 Li 0/ (

2

Li O +Ta O )のモル分率が 0· 499—0. 500であるタンタル酸リチウム単結晶を、

2 2 5

化学量論的組成のタンタル酸リチウム単結晶と称することとする。

[0055] また、キャパシタ 32の強誘電体層 28の材料は、タンタル酸リチウム単結晶に限定されるものではない。例えば、キャパシタ 32の強誘電体層 28の材料として、ニオブ酸リチウム単結晶を用いてもょ、。

[0056] ニオブ酸リチウム単結晶は、タンタル酸リチウム単結晶に極めて近似した特性を有する強誘電体単結晶である。

[0057] 化学量論的組成のニオブ酸リチウム単結晶は、化学量論的組成のタンタル酸リチゥム単結晶と同様に、抗電界 Ecが極めて小さい。具体的には、化学量論的組成の二ォブ酸リチウム単結晶の抗電界 Ecは、 4VZ w m程度である。なお、一致溶融組成のニオブ酸リチウム単結晶の抗電界 Ecは、 m程度である。

[0058] また、ニオブ酸リチウム単結晶は、タンタル酸リチウム単結晶と同様に、残留分極値 Prが極めて大きい。具体的には、ニオブ酸リチウム単結晶の残留分極値 Prは、 80 CZcm²程度である。

[0059] なお、ニオブ酸リチウム単結晶の抗電界 Ec及び残留分極値 Prにつ、ては、非特許文献 5に記載されている。

[0060] また、ニオブ酸リチウム単結晶は、タンタル酸リチウム単結晶と同様に、 P— E特性の角型'性が極めて良好である。

[0061] また、ニオブ酸リチウム単結晶の比誘電率は、タンタル酸リチウム単結晶の比誘電率と同様に、極めて小さい。具体的には、ニオブ酸リチウム単結晶の比誘電率は、 ε =44、 ε =44、 ε = 29である。

11 22 33

[0062] また、ニオブ酸リチウム単結晶のキュリー温度は、タンタル酸リチウム単結晶より更に高い。具体的には、化学量論的糸且成のニオブ酸リチウム単結晶のキュリー温度は

、 1200°C程度である。また、一致溶融組成のニオブ酸リチウム単結晶のキュリー温度は、 1150°C程度である。

[0063] また、ニオブ酸リチウムは、タンタル酸リチウムと同様に鉛を含まな、材料である。このため、ニオブ酸リチウムを用いた場合も、環境に対する悪影響は少ない。

[0064] このように、キャパシタ 32の強誘電体層 28の材料として、ニオブ酸リチウム単結晶を用いてもよい。

[0065] なお、厳密な化学量論的組成のニオブ酸リチウム単結晶を製造すること、即ち、 Li と Nbの組成比が厳密に 1： 1のタンタル酸リチウム単結晶を製造することは、必ずしも容易ではない。一方、 Li 0/ (Li O+Nb O )のモル分率が 0. 499—0. 500であ

2 2 2 5

るニオブ酸リチウム単結晶を用いれば、抗電界 Ecの極めて小さい強誘電体層 28を得ることが可能である。従って、単結晶の強誘電体基板 28aの材料としてニオブ酸リチウム単結晶を用いる場合には、 Li 0/ (Li O+Nb O )のモル分率が 0. 499— 0

2 2 2 5

. 500であるニオブ酸リチウム単結晶を用いればよい。本明細書中では、 Li 0/ (Li

2 2

O+Nb O )のモル分率が 0· 499—0. 500であるニオブ酸リチウム単結晶を、化学

2 5

量論的組成のニオブ酸リチウム単結晶と称することとする。

[0066] なお、単結晶の強誘電体は、タンタル酸リチウムやニオブ酸リチウムに限定されるものではな!/、。上記のような良好な電気的特性を有する他のあらゆる強誘電体単結晶を、強誘電体層 28の材料として適宜用いることができる。

[0067] こうして、単結晶のタンタル酸リチウムや単結晶のニオブ酸リチウム等、即ち、単結晶の強誘電体より成る強誘電体層 28が形成されている。

[0068] 単結晶の強誘電体層 28上には、キャパシタ 32の上部電極 30が形成されている。

上部電極 30の膜厚は、例えば 50— lOOnmに設定されている。上部電極 30の面積は、例えば 0. 25 m²程度に設定されている。

[0069] 上部電極 30の材料としては、例えば Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、上部電極 30の材料は、金属に限定されるものではない。例えば、上部電極 30の材料として、 IrO、 SrRuO、 RuO等の導電性金属酸化物を用いてもよ

2 3 2

い。また、上部電極 30の材料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、上部電極 30を構成してもよい。

[0070] こうして、下部電極 26と強誘電体層 28と上部電極 30とを有するキャパシタ 32が構成されている。

[0071] キャパシタ 32が形成された層間絶縁膜 20上の全面には、例えばシリコン酸ィ匕膜より成る層間絶縁膜 34が形成されて、る。

[0072] 層間絶縁膜 34には、導体プラグ 24に達するコンタクトホール 36a、及び、キャパシタ 32の上部電極 30に達するコンタクトホール 36bが形成されている。

[0073] コンタクトホール 36a、 36b内には、それぞれ導体プラグ 38a、 38bが埋め込まれている。

[0074] 導体プラグ 38a、 38bが埋め込まれた層間絶縁膜 34上には、ビット線 40a及びプレート線 40bが形成されている。ビット線 40aは、導体プラグ 38a、 24を介して、トランジスタ 18のドレイン拡散層 16Dに電気的に接続されている。プレート線 40bは、導体プラグ 38bを介して、キャパシタ 32の上部電極 30に電気的に接続されている。

[0075] こうして本実施形態による不揮発性半導体記憶装置が構成されて!ヽる。

[0076] 図 4は、本実施形態による不揮発性半導体記憶装置を示す回路図である。

[0077] 図 4に示すように、トランジスタ 18のソース Zドレインの一方には、ビット線 40aが接続されている。トランジスタ 18のソース Zドレインの他方には、キャパシタ 32の一方の電極が接続されている。キャパシタ 32の他方の電極は、プレート線 40bに接続されている。トランジスタ 18のゲートは、ワード線 14に接続されている。

[0078] 本実施形態による不揮発性半導体記憶装置は、 1つのトランジスタと 1つのキャパシタとにより 1つのメモリセルが構成されているため、 1TZ1C型の不揮発性半導体記憶装置と称される。

[0079] 次に、本実施形態による不揮発性半導体記憶装置の動作について説明する。

[0080] まず、メモリセルに書き込まれたデータを読み出す場合の動作にっ、て図 4を用いて説明する。

[0081] メモリセルに書き込まれたデータを読み出す場合には、読み出しの対象となるメモリセルをワード線 14により選択する。具体的には、読み出しの対象となるメモリセルに接続されているワード線 14に所定の電圧を印加する。また、読み出しの対象となるメモリセルに接続されたプレート線 40bにも所定の電圧を印加する。プレート線 40bに印加する電圧は、キャパシタ 32におヽて分極反転が生ずる電圧より高!ヽ電圧とする。ワード線 14及びプレート線 40bに所定の電圧を印加すると、ビット線 40aの電位が変化する。ビット線 40aに現れる電位の変化は、キャパシタ 32において分極が反転した場合と、キャパシタ 32において分極が反転しな力つた場合とで異なる。ビット線 40a の電位と参照用の電位との差をセンスアンプ（図示せず)を用いて比較することにより、メモリセルに書き込まれていたデータが判別される。キャパシタ 32において分極が反転した場合には、メモリセルに書き込まれていたデータが書き換えられたことになる。この場合には、読み出しを行う前に書き込まれていたデータと同じデータをメモリセルに再度書き込むことにより、読み出しを行う前の状態にメモリセルを戻す。こうして、データの読み出しが終了する。

[0082] 次に、メモリセルにデータを書き込む場合の動作について説明する。

[0083] メモリセルにデータを書き込む場合には、書き込みの対象となるメモリセルをワード線 14により選択する。メモリセルに" 1"のデータを書き込む場合には、ビット線 40aに例えば電源電圧を印加し、プレート線 40bを例えばグラウンド電位に設定する。メモリセルに" 0"のデータを書き込む場合には、ビット線 40aを例えばグラウンド電位に設定し、プレート線 40bに例えば電源電圧を印加する。こうして、メモリセルにデータが書き込まれる。

[0084] 本実施形態による不揮発性半導体記憶装置は、キャパシタ 32の強誘電体層 28の材料として、単結晶の強誘電体が用いられていることに主な特徴がある。

[0085] 本実施形態によれば、キャパシタ 32の強誘電体層 28として、タンタル酸リチウム単結晶やニオブ酸リチウム単結晶等の極めて安定した強誘電体単結晶が用いられている。このため、本実施形態によれば、分極反転を繰り返し行っても、殆ど劣化しない。このため、本実施形態によれば、極めて寿命の長い不揮発性半導体記憶装置を提供することが可能となる。

[0086] また、本実施形態によれば、キャパシタ 32の強誘電体層 28の材料として単結晶の強誘電体が用いられて、るため、抗電界 Ecの極めて小さ、キャパシタを得ることができる。このため、本実施形態によれば、比較的低い電圧をキャパシタに印加した場合であっても分極を反転させることが可能である。従って、本実施形態によれば、駆動電圧を低くすることが可能となり、消費電力の低い不揮発性半導体記憶装置を提供することが可能となる。

[0087] また、本実施形態によれば、キャパシタ 32の強誘電体層 28の材料として単結晶の強誘電体が用いられているため、極めて高い残留分極値 Prを得ることができる。このため、本実施形態によれば、キャパシタ 32に書き込まれた情報を読み出す際に、比較的大きい信号を得ることが可能となる。本実施形態によれば、残留分極値 Prが極めて高いため、キャパシタ 32を微細化した場合であっても、十分に大きい信号を得ることが可能である。このため、本実施形態によれば、集積度が高ぐし力も小型の不揮発性半導体記憶装置を提供することが可能となる。

[0088] また、本実施形態によれば、キャパシタ 32の強誘電体層 28の材料として単結晶の強誘電体が用いられているため、 P— E特性の角型性が極めて良好であり、誘電損失が極めて小さい。このため、本実施形態によれば、抗電界 Ecが極めて低いことと相俟つて、消費電力が極めて低い不揮発性半導体記憶装置を提供することが可能となる

[0089] また、本実施形態でキャパシタ 32の強誘電体層 28の材料として用いられて、る単結晶の強誘電体は、比誘電率が極めて低い。このため、本実施形態によれば、キヤパシタ 32に書き込まれた情報を読み出す際に、極めて大きい信号を得ることができる。

[0090] また、本実施形態でキャパシタ 32の強誘電体層 28の材料として用いられて、る単結晶の強誘電体は、キュリー温度が極めて高い。このため、本実施形態によれば、キャパシタ 32にデータを書き込んだ後にリフローはんだ付け等を行ったとしても、キヤパシタ 32からデータが消失してしまうのを防止することができる。

[0091] また、本実施形態でキャパシタ 32の強誘電体層 28の材料として用いられている単結晶の強誘電体は、鉛を含まない材料である。このため、本実施形態によれば、環境に対して悪影響を及ぼすのを防止することが可能となる。

[0092] (不揮発性半導体記憶装置の製造方法）

次に、本実施形態による不揮発性半導体記憶装置の製造方法を図 5及び図 6を用いて説明する。図 5及び図 6は、本実施形態による不揮発性半導体記憶装置を示す工程断面図である。

[0093] まず、図 5 (a)に示すように、半導体基板 10を用意する。半導体基板 10としては、例えばシリコン基板を用いる。

[0094] 次に、全面に、例えば熱酸化法により、ゲート絶縁膜 12を形成する。

[0095] 次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず)を形成する

[0096] 次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず)を形成する。開口部は、ソース Zドレイン拡散層を形成するためのものである。

[0097] 次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、半導体基板 10内にドーパント不純物を導入する。これにより、ソース Zドレイン拡散層 16S、 16Dが形成される。

[0098] 次に、全面に、例えばアルミニウムより成る導電膜 14を形成する。導電膜 14の膜厚は、例えば 50— lOOnmとする。導電膜 14は、ゲート電極となるものである。

[0099] 次に、フォトリソグラフィ技術を用い、導電膜 14をパターユングする。これにより、導電膜 14より成るゲート電極が形成される。

[0100] こうして、ゲート電極 14とソース Zドレイン拡散層 16S、 16Dとを有するトランジスタ 1 8が形成される。

[0101] 次に、全面に、例えば CVD法により、シリコン酸ィ匕膜より成る層間絶縁膜 20を形成する。層間絶縁膜 20の膜厚は、例えば 300— 500nmとする。

[0102] 次に、例えば CMP法により、層間絶縁膜 20の表面を研磨する。層間絶縁膜 20の表面を研磨するのは、層間絶縁膜 20の表面を平坦ィ匕するためである。層間絶縁膜 2

0の表面を平坦ィ匕するのは、後述する工程において、強誘電体基板 28aを層間絶縁膜 20上に確実に接合することを可能とするためである。

[0103] 次に、フォトリソグラフィ技術を用い、トランジスタ 18のソース Zドレイン拡散層 16S、

16Dに達するコンタクトホール 22を層間絶縁膜 20に形成する。

[0104] 次に、全面に、例えばスパッタ法により、 Ti膜（図示せず)及び TiN膜（図示せず)より成るノリア膜（図示せず)を形成する。 Ti膜の膜厚は例えば 20— 50nmとし、 TiN 膜の膜厚は例えば 20— 50nmとする。

[0105] 次に、全面に、例えばスパッタ法により、タングステン膜 24を形成する。タングステン膜 24の膜厚は、例えば 300— 500nmとする。

[0106] 次に、例えば CMP法により、タングステン膜 24及びバリア膜を、層間絶縁膜 20の表面が露出するまで研磨する。これにより、コンタクトホール 22内に、タングステンより成る導体プラグ 24が埋め込まれる。

[0107] 次に、全面に、例えばスパッタ法により、導電膜 26aを形成する。導電膜 26aの膜厚は、例えば 50— lOOnmとする。導電膜 26aは、キャパシタの下部電極 26となるものである。

[0108] 下部電極 26となる導電膜 26aの材料としては、 Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、下部電極 26となる導電膜 26aの材料は、金属に限定されるものではない。例えば、導電膜 26aの材料として、 IrO 等の導電

2、 SrRuO

3、 RuO

2 性金属酸ィ匕物を用いてもよい。また、導電膜 26aの材料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜 26a を構成してもよい。

[0109] 次に、図 5 (b)に示すように、単結晶の強誘電体基板 28aを用意する。単結晶の強誘電体基板 28aの材料としては、例えば、単結晶のタンタル酸リチウム (LiTaO ) ,

3 単結晶のニオブ酸リチウム (LiNbO )等を用いる。強誘電体基板 28aとしては、 Zカツ

3

トの強誘電体基板 28aを用いる。 Zカットの強誘電体基板 28aは、分極軸である Z軸に対して垂直にカットしたものである。このため、 Zカットの強誘電体基板 28aでは、分極方向が基板面に対して垂直な方向（法線方向）となる。力かる強誘電体基板 28aとしては、化学量論的組成の強誘電体基板を用いることが好ましい。化学量論的組成の強誘電体基板 28aは、抗電界 Ecが極めて小さいため、書き込み等を極めて低い電圧で行うことが可能となるためである。

[0110] なお、上述したように、厳密な化学量論的組成のタンタル酸リチウム単結晶を製造すること、即ち、 Liと Taの組成比が厳密に 1： 1のタンタル酸リチウム単結晶を製造することは必ずしも容易ではない。一方、 Li 0/ (Li O+Ta O )のモル分率が 0. 499

2 2 2 5

一 0. 500であるタンタル酸リチウム単結晶を用いれば、抗電界 Ecの極めて小さい強誘電体層 28を得ることが可能である。従って、単結晶の強誘電体基板 28aの材料としてタンタル酸リチウム単結晶を用いる場合には、 Li 0/ (Li O+Ta O )のモル分

2 2 2 5 率が 0. 499—0. 500であるタンタル酸リチウム単結晶を用いればよい。このような組成のタンタル酸リチウム単結晶としては、例えば株式会社オキサイド製のタンタル酸リチウム単結晶 (製品名：スーパー LT)を挙げることができる。株式会社オキサイド製の力かるタンタル酸リチウム単結晶は、 Li 0/ (Li O+Ta O )のモル分率が 0. 4995

2 2 2 5

となっている。株式会社オキサイド製の力かるタンタル酸リチウム単結晶は、化学量論的組成（定比組成）のタンタル酸リチウム単結晶として市販されて、る。

[0111] また、上述したように、厳密な化学量論的組成のニオブ酸リチウム単結晶を製造すること、即ち、 Liと Nbの組成比が厳密に 1： 1のタンタル酸リチウム単結晶を製造することは、必ずしも容易ではない。一方、 Li 0/ (Li O+Nb O )のモル分率が 0. 49

2 2 2 5

9-0. 500であるニオブ酸リチウム単結晶を用いれば、抗電界 Ecの極めて小さい強誘電体層 28を得ることが可能である。従って、単結晶の強誘電体基板 28aの材料としてニオブ酸リチウム単結晶を用いる場合には、 Li 0/ (Li O+Nb O )のモル分

2 2 2 5

率が 0. 499—0. 500であるニオブ酸リチウム単結晶を用いればよい。このような糸且成のニオブ酸リチウム単結晶としては、例えば株式会社オキサイド製のニオブ酸リチゥム単結晶 (製品名：スーパー NT)を挙げることができる。株式会社オキサイド製のか力るタンタル酸リチウム単結晶は、 Li 0/ (Li O+Nb O )のモル分率が 0. 499とな

2 2 2 5

つている。株式会社オキサイド製の力かるニオブ酸リチウム単結晶は、化学量論的組成（定比組成）のニオブ酸リチウム単結晶として市販されている。

[0112] なお、ここでは、化学量論的組成の強誘電体基板 28aを用いる場合を例に説明した力強誘電体層 28の材料として用いる単結晶の強誘電体基板 28aは、化学量論的糸且成の強誘電体基板に限定されるものではない。例えば、単結晶の強誘電体基板 28aとして、一致溶融組成の強誘電体基板を用いてもよい。しかし、一致溶融組成の強誘電体基板は、化学量論的組成の強誘電体基板と比較して、抗電界 Ecが比較的大きい。従って、低電圧での動作を可能とするという観点力もは、化学量論的組成の強誘電体基板を用いることが好ましい。但し、強誘電体基板 28aの厚さを十分に薄くすれば、一致溶融組成の強誘電体基板を用いて強誘電体層 28を形成した場合であっても、比較的低、印加電圧で分極を反転させることが可能である。

[0113] なお、一致溶融組成のタンタル酸リチウム単結晶における Li 0/ (Li O+Nb O )

2 2 2 5 のモル分率は 0. 485となっている。また、一致溶融組成のニオブ酸リチウム単結晶における Li 0/ (Li O+Nb O )のモル分率は 0. 485程度である。

2 2 2 5

[0114] 次に、強誘電体基板 28a上の全面に、例えばスパッタ法により導電膜 26bを形成する。導電膜 26bは、上述した導電膜 26aと相俟って、キャパシタ 32の下部電極 26となるものである。

[0115] 導電膜 26bの材料としては、例えば Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、導電膜 26bの材料は、金属に限定されるものではない。例えば、導電膜 26bの材料として、 IrO、 SrRuO、 RuO等の導電性金属酸化物を用いてもよ

2 3 2

い。また、導電膜 26bの材料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜 26bを構成してもよい。

[0116] 次に、図 5 (c)に示すように、半導体基板 10のうちの導電膜 26aが形成されている面側と強誘電体基板 28aのうちの導電膜 26bが形成されている面側とを接合する。具体的には、例えば、以下のようにして接合を行う。

[0117] まず、半導体基板 10側に形成された導電膜 26aの表面と強誘電体基板 28a側に形成された導電膜 26bの表面とをアルゴンガス等を用いてクリーニングする。この後、例えば常温にて、半導体基板 10側の導電膜 26aと強誘電体基板 28a側の導電膜 2 6bとを接合する。力かる接合方法は、 SAB (Surface Activated Bonding)法と称される。 SAB法については、例えば非特許文献 6に記載されている。 SAB法は、高温の熱処理を行うことなく接合することが可能な接合方法である。従って、 SAB法を用いて接合すれば、トランジスタ 18等にダメージが加わるのを防止しつつ、半導体基板 10と強誘電体基板 28aとを接合することが可能である。

[0118] なお、強誘電体基板 28aを半導体基板 10上に接合する方法は、 SAB法に限定されるものではない。例えば、強誘電体基板 28aを半導体基板 10上に重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。この場合、トランジスタ 18等にダメージが加わるのを防止すベぐ熱処理温度を過度に高く設定しないことが好ましい。熱処理により接合する場合には、熱処理温度は例えば 400°C以下に設定することが好ましい。

[0119] なお、ここでは、半導体基板 10側と強誘電体基板 28a側の両方に導電膜 26a、 26 bをそれぞれ形成し、これらの導電膜 26a、 26bを接合する場合を例に説明したが、必ずしも、半導体基板 10側と強誘電体基板 28a側の両方に導電膜 26a、 26bを形成しなくてもよい。半導体基板 10側と強誘電体基板 28a側の少なくとも一方に導電膜 2 6a、 26bを形成すれば、導電膜 26a、 26bの少なくとも一方より成る下部電極 26を形成することが可能である。

[0120] 但し、導電膜 26a、 26b同士を接合する場合には、導電膜 26aと強誘電体基板 28a とを直接接合する場合や、層間絶縁膜 20と導電膜 26bとを直接接合する場合と比較して、容易に接合することが可能である。従って、半導体基板 10側と強誘電体基板 2 8a側の両方に導電膜 26a、 26bをそれぞれ形成しておくことが好ま、。

[0121] こうして、層間絶縁膜 20上に導電膜 26を介して強誘電体基板 28aが接合されることとなる。

[0122] 次に、例えば CMP法により、強誘電体基板 28aが所定の厚さになるまで、強誘電体基板 28aの上面側を研磨する。例えば、強誘電体基板 28aの厚さが： L m程度となるまで、強誘電体基板 28aの上面側を研磨する。こうして、単結晶の強誘電体基板 28aより成る単結晶の強誘電体層 28が形成される（図 6 (a)参照)。

[0123] なお、強誘電体層 28の厚さは、 1 μ mに限定されるものではない。図 2から分かるように、化学量論的組成のタンタル酸リチウム単結晶の抗電界 Ecは、 1. ΊΎ/ μ Μ 度である。メモリセルに情報を書き込むべくキャパシタ 32に電圧を印加した際に、抗電界 Ecより強、電界が強誘電体層 28に加わるように、強誘電体層 28の厚さを適宜設定すればよい。メモリに情報を書き込む際に印加する電圧を例えば 3V程度とする場合には、強誘電体層 28の厚さは例えば 0. 5- 1. 程度とすればよい。

[0124] 次に、フォトリソグラフィ技術を用い、強誘電体層 28及び導電膜 26をキャパシタ 32 の平面形状にパターユングする（図 6 (b)参照）。キャパシタ 32の面積は、例えば 0. 2 5 m²程度とする。

[0125] タンタル酸リチウム単結晶等より成る強誘電体層 28は、例えばイオンミリング法によりエッチングすることが可能である。また、タンタル酸リチウム単結晶等より成る強誘電体層 28は、 SFガス、 C Fガス等を用いた反応性イオンエッチングによっても、エツ

6 3 7

チングすることが可能である。

[0126] 次に、強誘電体層 28上の全面に、例えばスパッタ法により、導電膜 30を形成する。

導電膜 30は、キャパシタ 32の上部電極となるものである。導電膜 30の膜厚は、例えば 50— lOOnmとする。

[0127] 導電膜 30の材料としては、例えば Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、導電膜 30の材料は、金属に限定されるものではない。例えば、導電膜 30の材料として、 IrO、 SrRuO、 RuO等の導電性金属酸化物を用いてもよい。ま

2 3 2

た、導電膜 30の材料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜 30を構成してもよい。

[0128] 次に、フォトリソグラフィ技術を用い、導電膜 30をキャパシタ 32の平面形状にパターユングする。

[0129] こうして、下部電極 26と強誘電体層 28と上部電極 30とを有するキャパシタ 32が形成される。

[0130] 次に、例えば CVD法により、全面に、例えばシリコン酸ィ匕膜より成る層間絶縁膜 34 を形成する。

[0131] 次に、例えば CMP法により、層間絶縁膜 34の表面を研磨する。こうして、層間絶縁膜 34の表面が平坦化される。

[0132] 次に、フォトリソグラフィ技術を用い、層間絶縁膜 34に、導体プラグ 24に達するコンタクトホール 36a、及び、キャパシタ 32の上部電極 30に達するコンタクトホール 36bを形成する。

[0133] 次に、全面に、例えばスパッタ法により、 Ti膜 (図示せず)及び TiN膜 (図示せず)より成るバリア膜 (図示せず)を形成する。 Ti膜の膜厚は、例えば 20— 50nmとする。 Ti

N膜の膜厚は、例えば 20— 50nmとする。

[0134] 次に、例えばスパッタ法により、タングステン膜を形成する。タングステン膜の膜厚は例えば 300— 500nmとする。

[0135] 次に、層間絶縁膜 34の表面が露出するまで、タングステン膜及びバリア膜を研磨する。こうして、タングステンより成る導体プラグ 38a、 38bがコンタクトホール 36a、 36 b内に埋め込まれる。

[0136] 次に、全面に、例えばアルミニウム又は銅 (Cu)より成る導電膜を形成する。導電膜の厚さは、例えば 100— 500nmとする。

[0137] 次に、フォトリソグラフィ技術を用い、導電膜をパターユングする。これにより、導電膜より成るビット線 40aと、導電膜より成るプレート線 40bとが形成される。ビット線 40a は、導体プラグ 38a、 24を介してトランジスタ 18のドレイン拡散層 16Dに電気的に接続される。プレート線 40bは、導体プラグ 38bを介して、キャパシタ 32の上部電極 30 に電気的に接続される（図 6 (c)参照)。

[0138] こうして本実施形態による不揮発性半導体記憶装置が製造される。

[0139] [第 2実施形態]

本発明の第 2実施形態による不揮発性半導体記憶装置及びその製造方法を図 7 乃至図 10を用いて説明する。図 1乃至図 6に示す第 1実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

[0140] (不揮発性半導体記憶装置）

まず、本実施形態による不揮発性半導体記憶装置を図 7及び図 8を用いて説明する。図 7は、本実施形態による不揮発性半導体記憶装置を示す断面図である。

[0141] 本実施形態による不揮発性半導体記憶装置は、メモリセル 46が MFISFET(

Meta卜 Ferroelectric- Insulator- Semiconductor FET)型のトランジスタ 45により構成されて、ることに主な特徴がある。

[0142] 図 7に示すように、半導体基板 10上には、絶縁膜 (ゲート絶縁膜) 42が形成されている。半導体基板 10としては、シリコン基板が用いられている。絶縁膜 42の材料としては、例えばシリコン酸ィ匕膜 (SiO )膜が形成されている。なお、絶縁膜 42は、シリコ

2

ン酸ィ匕膜に限定されるものではない。例えば、絶縁膜 42として、 HfO膜等を用いて

2

もよい。また、絶縁膜 42として、例えば SiO膜と HfO膜とを積層して成る積層膜を用

2 2

いてもよい。絶縁膜 42の膜厚は、例えば 20— 50nmとする。

[0143] 半導体基板 10と強誘電体層 28bとの間に絶縁膜 42を形成しているのは、半導体基板 10上に強誘電体層 28bを直接形成した場合には、界面準位密度が高くなつてしまう場合があるためである。半導体基板 10と強誘電体層 28bとの間に絶縁膜 42を形成することにより、界面準位密度の低減を図ることが可能となる。

[0144] 絶縁膜 42上〖こは、単結晶の強誘電体層 28bが形成されている。強誘電体層 28b は、後述するように、半導体基板 10上に単結晶の強誘電体基板 28aを接合し、強誘電体基板 28aを研磨等により所定の厚さまで薄くすることにより形成されている。強誘電体層 28bの材料としては、例えば、タンタル酸リチウム (LiTaO )単結晶、ニオブ酸

3

リチウム (LiNbO )単結晶等が用いられている。強誘電体層 28bにおける分極軸 (Z

3

軸）の方向は、強誘電体層 28bの面に対して法線方向となっている。強誘電体層 28 bの膜厚は、例えば 0. 5-1. 5 m程度に設定されている。

[0145] 強誘電体層 28b上には、ゲート電極 (ワード線) 44が形成されている。ゲート電極 4

4の材料としては、例えばアルミニウムが用いられている。

[0146] ゲート電極 44の両側の半導体基板 10内には、ソース Zドレイン拡散層 16S、 16D が形成されている。

[0147] こうして、 MFISFET型のトランジスタ 45より成るメモリセル 46が構成されている。

[0148] メモリセル 46が形成された半導体基板 10上には、層間絶縁膜 20が形成されている。

[0149] 層間絶縁膜 20には、ソース/ドレイン拡散層 16にそれぞれ達するコンタクトホール 22が形成されている。

[0150] コンタクトホール 22内には、例えばタングステンより成る導体プラグ 24が埋め込まれている。

[0151] 導体プラグ 24が埋め込まれた層間絶縁膜 20上には、ビット線 40a及びプレート線 4 Obが形成されている。ビット線 40aは、導体プラグ 24を介して、ドレイン拡散層 16D に電気的に接続されている。プレート線 40bは、導体プラグ 24を介して、ソース拡散層 16Sに電気的に接続されて!、る。

[0152] こうして、本実施形態による不揮発性半導体記憶装置が構成されている。

[0153] 次に、本実施形態による不揮発性半導体記憶装置の動作について図 8を用いて説明する。図 8は、本実施形態による不揮発性半導体記憶装置の動作を示す概念図である。 [0154] まず、メモリセル 46にデータを書き込む場合について説明する。

[0155] メモリセル 46に" 1"のデータを書き込む場合には、図 8 (a)に示すように、トランジスタ 45のゲート電極 44に例えば正の電圧を印加する。一方、メモリセル 46に" 0"のデータを書き込む場合には、図 8 (b)に示すように、トランジスタ 45のゲート電極 44に例えば負の電圧を印加する。トランジスタ 45のゲート電極 44に印加する電圧に応じて、強誘電体層 28bにおける分極方向が反転する。強誘電体層 28bにおける分極方向に応じて、トランジスタ 45のチャネル領域 48に電子又は正孔が誘起され、トランジスタ 45の閾値電圧が変化する。

[0156] メモリセル 46に書き込まれたデータを読み出す際には、ビット線 40a (図 7参照）を介して、トランジスタ 45のドレイン拡散層 16Dに電圧を印加する。

[0157] メモリセル 46に" 1"のデータが書き込まれている場合には、トランジスタ 45のチヤネル領域 48に電子が誘起されて、るため、トランジスタ 45の閾値電圧が比較的低くなる。この際、所定の電圧をトランジスタ 45のドレイン拡散層 16Dに印加すると、比較的大き、ドレイン電流が流れる。

[0158] 一方、メモリセル 46に" 0"のデータが書き込まれている場合には、トランジスタ 45のチャネル領域 48に正孔が誘起されて!ヽるため、トランジスタ 45の閾値電圧が比較的高くなる。この際、所定の電圧をトランジスタ 45のドレイン領域 16Dに印加すると、比較的小さ、ドレイン電流が流れる。

[0159] 従って、所定の電圧をトランジスタ 45のドレイン領域 16Dに印加した際におけるドレイン電流の大きさに応じて、メモリセル 46に書き込まれているデータを判別することが可能となる。このように、本実施形態による不揮発性半導体記憶装置では、メモリセル 46に書き込まれたデータを破壊することなぐデータの読み出しを行うことが可能である。

[0160] 本実施形態による不揮発性半導体記憶装置は、メモリセル 46が MFISFET型のトランジスタ 45より成ることに主な特徴がある。

[0161] 本実施形態によれば、メモリセル 46が MFISFET型のトランジスタ 45より成るため、メモリセル 46に書き込まれたデータを破壊することなぐデータを読み出すことができる。 [0162] しかも、本実施形態によれば、 1つのトランジスタ 45によりメモリセル 46が構成されているため、 1つのトランジスタと 1つのキャパシタとにより 1つのメモリセルが構成される 1TZ1C型の不揮発性半導体記憶装置と比較して、小型化、高集積ィ匕を図ることが可能となる。

[0163] (不揮発性半導体記憶装置の製造方法）

次に、本実施形態による不揮発性半導体記憶装置の製造方法を図 9及び図 10を用いて説明する。図 9及び図 10は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。

[0164] まず、図 9 (a)に示すように、半導体基板 10を用意する。半導体基板 10としては、例えばシリコン基板を用いる。

[0165] 次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず)を形成する

[0166] 次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず)を形成する。開口部は、ソース Zドレイン拡散層を形成するためのものである。

[0167] 次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、半導体基板 10内にドーパント不純物を導入する。これにより、ソース Zドレイン拡散層 16S、 16Dが形成される。この後、フォトレジスト膜を除去する。

[0168] 次に、例えば熱酸化法、又はスパッタ法により、絶縁膜 42を形成する。絶縁膜 42の材料としては、例えばシリコン酸ィ匕膜を形成する。なお、絶縁膜 42は、シリコン酸ィ匕膜に限定されるものではない。例えば、絶縁膜 42として、 HfO膜等を形成してもよい

2

。また、絶縁膜 42として、例えば SiO膜と HfO膜とを積層して成る積層膜を形成し

2 2

てもよい。

[0169] 次に、単結晶の強誘電体基板 28aを用意する。単結晶の強誘電体基板 28aの材料としては、例えば、第 1実施形態と同様に、単結晶のタンタル酸リチウム (LiTaO )

3

、単結晶のニオブ酸リチウム (LiNbO )等を用いる。強誘電体基板 28aとしては、 Z力

3

ットの強誘電体基板を用いる。強誘電体基板 28aとしては、上述した理由により、化学量論的組成の強誘電体基板を用いることが好まし、。

[0170] なお、ここでは、強誘電体基板 28aとして、化学量論的組成の強誘電体基板を用いる場合を例に説明するが、強誘電体基板 28aは、化学量論的組成の強誘電体基板に限定されるものではない。例えば、強誘電体基板 28aとして、一致溶融組成の強誘電体基板を用いてもよい。強誘電体基板 28aの厚さを十分に薄くすれば、一致溶融組成の強誘電体基板 28aを用いて強誘電体層 28bを形成した場合であっても、比較的低い印加電圧で分極を反転させることが可能である。

[0171] 次に、例えば SAB法を用い、半導体基板 10のうちの絶縁膜 42が形成されている面側と強誘電体基板 28aとを接合する（図 9 (b)参照)。具体的には、例えば以下のようにして接合を行う。

[0172] まず、半導体基板 10側に形成された絶縁膜 42の表面と強誘電体基板 28aの表面とをアルゴンガス等を用いてクリーニングする。

[0173] この後、例えば常温にて、半導体基板 10側の絶縁膜 42と強誘電体基板 28aとを接合する。こうして、上面に絶縁膜 42が形成された半導体基板 10と強誘電体基板 28a とが接合される。

[0174] なお、半導体基板 10と強誘電体基板 28aとを接合する方法は、 SAB法に限定されるものではな!/ヽ。半導体基板 10と強誘電体基板 28aとを重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。

[0175] こうして、表面に絶縁膜 42が形成された半導体基板 10上に強誘電体基板 28aが接合されることとなる。

[0176] 次に、図 9 (c)に示すように、例えば CMP法により、強誘電体基板 28aが所定の厚さになるまで、強誘電体基板 28aの上面側を研磨する。例えば、強誘電体基板 28a の厚さが 1 m程度となるまで、強誘電体基板 28aの上面側を研磨する。こうして、強誘電体基板 28aより成る単結晶の強誘電体層 28bが形成される。

[0177] なお、強誘電体層 28bの厚さは、 1 μ mに限定されるものではない。上述したように、化学量論的組成のタンタル酸リチウム単結晶の抗電界 Ecは、 1. 7VZ w m程度である。メモリセル 46に情報を書き込むべくゲート電極 44に電圧を印加した際に、抗電界 Ecより強い電界が強誘電体層 28bに加わるように、強誘電体層 28bの厚さを適宜設定すればよい。メモリに情報を書き込む際における電圧を例えば 3V程度とする場合には、強誘電体層 28bの厚さは例えば 0. 5- 1. 5 m程度とすればよい。 [0178] 次に、全面に、例えばスパッタ法により、導電膜 44を形成する。導電膜 44の材料としては、例えば、 Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、導電膜 44の材料は、金属に限定されるものではない。例えば、導電膜 44の材料として、 I rO、 SrRuO、 RuO等の導電性金属酸ィ匕物を用いてもよい。また、導電膜 44の材

2 3 2

料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜 44を構成してもよい。

[0179] 次に、図 10 (a)に示すように、フォトリソグラフィ技術を用い、導電膜 44、強誘電体層 28b及び絶縁膜 42をパターユングする。タンタル酸リチウム単結晶等より成る強誘電体層 28bは、例えばイオンミリング法によりエッチングすることが可能である。また、タンタル酸リチウム単結晶等より成る強誘電体層 28bは、 SFガス、 C Fガス等を用

6 3 7

、た反応性イオンエッチングによっても、エッチングすることが可能である。

[0180] こうして、半導体基板 10上に絶縁膜 42を介して形成された強誘電体層 28bと、ゲート電極（ワード線） 44と、ソース Zドレイン拡散層 16D、 16Sとを有する、 MFISFE T型のトランジスタ 45より成るメモリセル 46が構成される。

[0181] 次に、全面に、例えば CVD法により、シリコン酸ィ匕膜より成る層間絶縁膜 20を形成する。

[0182] 次に、例えば CMP法により、層間絶縁膜 20の表面を研磨する。

[0183] 次に、フォトリソグラフィ技術を用い、ソース Zドレイン拡散層 16S、 16Dに達するコンタクトホール 22を層間絶縁膜 20に形成する。

[0184] 次に、全面に、例えばスパッタ法により、 Ti膜（図示せず)及び TiN膜（図示せず)より成るバリア膜 (図示せず)を形成する。

[0185] 次に、全面に、例えばスパッタ法により、タングステン膜を形成する。

[0186] 次に、例えば CMP法により、タングステン膜及びバリア膜を、層間絶縁膜 20の表面が露出するまで研磨する。これにより、コンタクトホール 22内に、タングステンより成る導体プラグ 24が埋め込まれる。

[0187] 次に、全面に、例えばスパッタ法により、導電膜を形成する。

[0188] 次に、フォトリソグラフィ技術を用い、導電膜をパターユングする。これにより、導電膜より成るビット線 40aと、導電膜より成るプレート線 40bとが形成される。ビット線 40a は、導体プラグ 24を介してドレイン拡散層 16Dに電気的に接続される。プレート線 40 bは、導体プラグ 24を介して、ソース拡散層 16Sに電気的に接続される（図 10 (b)参照)。

[0189] こうして、本実施形態による不揮発性半導体記憶装置が製造される。

[0190] (変形例）

本実施形態の変形例による不揮発性半導体記憶装置及びその製造方法を図 11 乃至図 13を用いて説明する。図 11は、本変形例による不揮発性半導体記憶装置を示す断面図である。

[0191] 本変形例による不揮発性半導体記憶装置は、メモリセル 46aが MFMISFET(

Meta Ferroelectric—Meta Insulator— Semiconductor FET)型のトランジスタ 45aにより構成されてヽることに主な特徴がある。

[0192] 図 11に示すように、絶縁膜 42と強誘電体層 28bとの間には例えば金属より成る導電膜 (フローティングゲート電極) 49が形成されてヽる。

[0193] このように、絶縁膜 42と強誘電体層 28bとの間に導電膜 49を形成するようにしてもよい。

[0194] 本変形例によれば、 MFMISFET型のトランジスタ 45aによりメモリセル 46aが構成される。

[0195] 本変形例による不揮発性半導体記憶装置の製造方法を図 12及び図 13を用いて説明する。図 12及び図 13は、本変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。

[0196] まず、図 9 (a)を用いて上述した不揮発性半導体記憶装置の製造方法と同様にして、半導体基板 10上にソース Zドレイン拡散層 16S、 16D及び絶縁膜 42を形成する。

[0197] 次に、例えばスパッタ法により、絶縁膜 42上の全面に、導電膜 49aを形成する。導電膜 49aの材料としては、例えば、 Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、導電膜 49aの材料は、金属に限定されるものではない。例えば、導電膜 49aの材料として、 IrO、 SrRuO、 RuO等の導電性金属酸化物を用いてもよい

2 3 2

。また、導電膜 49aの材料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜 49aを形成してもよい。

[0198] 次に、単結晶の強誘電体基板 28aを用意する。

[0199] 次に、例えばスパッタ法により、強誘電体基板 28a上の全面に、導電膜 49bを形成する。導電膜 49bの材料としては、例えば、 Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、導電膜 49bの材料は、金属に限定されるものではない。例えば、導電膜 49bの材料として、 IrO、 SrRuO、 RuO等の導電性金属酸化物を用いて

2 3 2

もよい。また、導電膜 49bの材料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜 49bを形成してもよい。

[0200] 次に、例えば SAB法により、半導体基板のうちの導電膜 49aが形成されている面側と強誘電体基板 28aのうちの導電膜 49bが形成されている面側とを接合する。

[0201] なお、半導体基板 10と強誘電体基板 28aとを接合する方法は、 SAB法に限定されるものではな!/ヽ。導電膜 49aが形成された半導体基板 10と導電膜 49bが形成された強誘電体基板 28aとを重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。

[0202] こうして、半導体基板 10と強誘電体基板 28aとが導電膜 49を介して接合されることとなる。

[0203] なお、ここでは、半導体基板 10側と強誘電体基板 28a側の両方に導電膜 49a、 49 bをそれぞれ形成し、これらの導電膜 49a、 49bを接合する場合を例に説明したが、必ずしも、半導体基板 10側と強誘電体基板 28a側の両方に導電膜 49a、 49bを形成しなくてもよい。半導体基板 10側と強誘電体基板 28a側の少なくとも一方に導電膜 4 9a、 49bを形成すれば、導電膜 49a、 49bの少なくとも一方により導電膜 49を形成することが可能である。

[0204] 但し、導電膜 49a、 49b同士を接合する場合には、導電膜 49aと強誘電体基板 28a とを直接接合する場合や、絶縁膜 42と導電膜 49bとを直接接合する場合と比較して、容易に接合することが可能である。従って、半導体基板 10側と強誘電体基板 28a 側の両方に導電膜 49a、 49bをそれぞれ形成しておくことが好ま、。

[0205] 次に、図 9 (c)を用いて上述した不揮発性半導体記憶装置の製造方法と同様に、例えば CMP法により、強誘電体基板 28bが所定の厚さになるまで、強誘電体基板 2 8aの上面側を研磨する（図 12 (c)参照)。

[0206] 次に、全面に、例えばスパッタ法により、導電膜 44を形成する。

[0207] 次に、図 10 (a)を用いて上述した不揮発性半導体記憶装置の製造方法と同様に、フォトリソグラフィ技術を用い、導電膜 44、強誘電体層 28b、導電膜 49及び絶縁膜 4

2をパター-ングする。

[0208] こうして、半導体基板 10上に絶縁膜 42を介して形成された導電膜 49と、強誘電体層 28bと、ゲート電極 (ワード線) 44と、ソース Zドレイン拡散層 16D、 16Sとを有する、 MFMISFET型のトランジスタ 45aより成るメモリセル 46aが構成される。

[0209] この後の不揮発性半導体記憶装置の製造方法は、図 13 (b)を用いて上述した不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する。

[0210] こうして、本変形例による不揮発性半導体記憶装置が製造される。

[0211] 本変形例によれば、半導体基板 10側と強誘電体基板 28a側の少なくともいずれかに導電膜 49a、 49bを形成しておき、導電膜 49a、 49bを介して半導体基板 10と強誘電体基板 28aとを接合するため、絶縁膜 42と強誘電体基板 28aとを直接接合する場合と比較して、容易且つ確実に接合を行うことができる。

[0212] [第 3実施形態]

本発明の第 3実施形態による不揮発性半導体記憶装置及びその製造方法を図 14 乃至図 16を用いて説明する。図 1乃至図 13に示す第 1又は第 2実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

[0213] (不揮発性半導体記憶装置）

まず、。本実施形態による不揮発性半導体記憶装置について図 14を用いて説明する。図 14は、本実施形態による不揮発性半導体記憶装置を示す断面図である。

[0214] 本実施形態による不揮発性半導体記憶装置は、キャパシタの下部電極 50が支持基板 10a上にベタ状に形成されており、強誘電体層 26aが下部電極 50上にベタ状に形成されており、強誘電体層 26a上に絶縁膜 52を介して薄膜トランジスタ 54が形成されて!/ヽることに主な特徴がある。

[0215] 図 14に示すように、支持基板 10a上には、導電膜 50がベタ状に形成されている。導電膜 50は、キャパシタ 32aの下部電極として機能するとともに、プレート電極としても機能するものである。支持基板 10aとしては、半導体基板、絶縁性基板、強誘電体基板等を用いることができる。支持基板 10aの材料として、強誘電体層 28cを形成するための強誘電体基板 28a (図 15 (c)参照）と同じ材料を用いれば、支持基板 10aの熱膨張率と強誘電体層 28cとの熱膨張率が互いに等しくなる。支持基板 10aの熱膨張率と強誘電体層 28cの熱膨張率とが等しい場合には、強誘電体層 28cの上方に薄膜トランジスタ 54を形成する際に比較的高温の熱処理が行われたとしても、支持基板 10aが沿るのを抑制することをが可能である。従って、かかる観点からは、支持基板 10aの材料として、強誘電体層 28cを形成するための強誘電体基板 28aと同じ材料を用いることが有利である。

[0216] 導電膜 50の材料としては、例えば、 Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属が用いられている。なお、導電膜 50の材料は、金属に限定されるものではない。例えば、導電膜 50の材料として、 IrO、 SrRuO、 RuO等の導電性金属酸化物を用いてもよい。ま

2 3 2

た、導電膜 50の材料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜 50を構成してもよい。

[0217] 導電膜 50上には、単結晶の強誘電体層 28cがベタ状に形成されている。本実施形態による不揮発性半導体記憶装置の強誘電体層 28cは、後述するように、支持基板 10a上に単結晶の強誘電体基板 28aを接合し、強誘電体基板 28aを研磨等により所定の厚さまで薄くすることにより形成されている。このため、強誘電体層 28cは、単結晶状態となっている。強誘電体層 28cの材料としては、例えば、タンタル酸リチウム (L iTaO )単結晶、ニオブ酸リチウム (LiNbO )単結晶等が用いられている。強誘電体

3 3

層 28cにおける分極軸 (Z軸）の方向は、強誘電体層 28cの面の法線方向となっている。強誘電体層 28cの膜厚は、例えば 0. 5- 1. 5 m程度に設定されている。

[0218] 強誘電体層 28c上には、絶縁膜 52が形成されている。絶縁膜 52の材料としては、例えばシリコン酸ィ匕膜が用いられている。絶縁膜 52の厚さは、例えば 500— 1000η mとする。

[0219] 絶縁膜 52には、強誘電体層 28cに達する開口部 56が形成されている。

[0220] 絶縁膜 52上には、ポリシリコン又はアモルファスシリコンより成る半導体層 58が形成されている。

[0221] 半導体層 58上には、ゲート絶縁膜 60を介して、薄膜トランジスタ 54のゲート電極（ワード線） 62bが形成されて、る。

[0222] 開口部 56内における強誘電体層 28c上、絶縁膜 52上及び半導体層 58上には、導電膜 62aが形成されている。開口部 56内において強誘電体層 28c上に存在している導電膜 62aは、キャパシタ 56の上部電極として機能する。また、導電膜 62aは、薄膜トランジスタ 54のソース電極としても機能する。

[0223] また、半導体層 58上、及び絶縁膜 52上には、ドレイン電極（引き出し用電極) 62c が形成されている。

[0224] こうして、下部電極 50と強誘電体層 28cと上部電極 62aとから成るキャパシタ 32aが構成されている。また、半導体層 58とゲート電極 62bとソース Zドレイン電極 62a、 62 bとを有する薄膜トランジスタ 54が構成されている。薄膜トランジスタ 54は、キャパシタ 32aに電気的に接続されている。

[0225] 薄膜トランジスタ 54及びキャパシタ 32aが形成された支持基板 10a上には、例えばシリコン酸ィ匕膜より成る層間絶縁膜 20が形成されている。

[0226] 層間絶縁膜 20には、ドレイン電極 62cに達するコンタクトホール 22が形成されている。

[0227] コンタクトホール 22内には、導体プラグ 24が埋め込まれている。

[0228] 導体プラグ 24が埋め込まれた層間絶縁膜 20上には、ビット線 40aが形成されている。ビット線 40aは、導体プラグ 24を介して薄膜トランジスタ 54のドレイン電極 62cに電気的に接続されている。

[0229] こうして、本実施形態による不揮発性半導体記憶装置が構成されている。

[0230] 次に、本実施形態による不揮発性半導体記憶装置の動作について説明する。

[0231] 本実施形態による不揮発性半導体記憶装置の動作は、基本的には、第 1実施形態による不揮発性半導体記憶装置の動作と同様である。

[0232] まず、メモリセルに書き込まれたデータを読み出す場合の動作について説明する。

[0233] メモリセルに書き込まれたデータを読み出す場合には、読み出しの対象となるメモリセルをワード線 62bにより選択する。具体的には、読み出しの対象となるメモリセルに接続されているワード線 62bに所定の電圧を印加する。また、プレート線 50にも所定の電圧を印加する。プレート線 50に印加する所定の電圧は、キャパシタ 32aの強誘電体層 28cにおいて分極が反転する電圧より高い電圧とする。ワード線 62b及びプレート線 50に所定の電圧を印加すると、ビット線 40aの電位が変化する。ビット線 40aに現れる電位の変化は、キャパシタ 32aの強誘電体層 28cにおいて分極が反転した場合と、キャパシタ 32aの強誘電体層 28cにおいて分極が反転しな力つた場合とで異なる。強誘電体層 28cにおいて分極が反転する部分は、下部電極 50と上部電極 62aとの間に存在している強誘電体層 28cの部分、即ち、開口部 56の近傍領域における強誘電体層 28cである。ビット線 40aの電位と参照用の電位との差をセンスアンプ（図示せず)を用いて比較することにより、メモリセルに書き込まれていたデータが判別される。キャパシタ 32aにおいて分極が反転した場合には、メモリセルに書き込まれていたデータが書き換えられたことになる。このため、メモリセルに対して再度同じデータを書き込みを行うことにより、読み出しを行う前の状態にメモリセルを戻す。こうして、データの読み出しが終了する。

[0234] 次に、メモリセルにデータを書き込む場合の動作について説明する。

[0235] メモリセルにデータを書き込む場合には、書き込みの対象となるメモリセルをワード線 62bにより選択する。メモリセルに" 1"のデータを書き込む場合には、ビット線 40a に例えば電源電圧を印加し、プレート線 50を例えばグラウンド電位に設定する。メモリセルに" 0"のデータを書き込む場合には、ビット線 40aを例えばグラウンド電位に設定し、プレート線 50に例えば電源電圧を印加する。こうして、メモリセルにデータが書き込まれる。

[0236] (不揮発性半導体記憶装置の製造方法）

次に、本実施形態による不揮発性半導体記憶装置の製造方法を図 15及び図 16を用いて説明する。図 15及び図 16は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。

[0237] まず、図 15 (a)に示すように、支持基板 10aを用意する。支持基板 10aとしては、例えば、半導体基板、絶縁性基板、強誘電体基板等を用いることができる。

[0238] 支持基板 10aの材料として、強誘電体層 28cを形成するための強誘電体基板 28a ( 図 15 (c)参照）と同じ材料を用いれば、支持基板 10aの熱膨張率と強誘電体層 28c との熱膨張率が互いに等しくなる。支持基板 10aの熱膨張率と強誘電体層 28aの熱膨張率とを等しい場合には、強誘電体層 28cの上方に薄膜トランジスタ 54を形成する際に比較的高温の熱処理が行われたとしても、支持基板 10aの反りを抑制することが可能である。従って、かかる観点からは、支持基板 10aの材料として、強誘電体層 28cを形成するための強誘電体基板 28aと同じ材料を用いることが有利である。例えば、強誘電体層 28cを形成するための強誘電体基板 28aとしてタンタル酸リチウムより成る強誘電体基板 28aを用いる場合には、支持基板 10aについても、タンタル酸リチウムより成る強誘電体基板を用いればよい。また、強誘電体層 28cを形成するための強誘電体基板 28aとしてニオブ酸リチウムより成る強誘電体基板を用いる場合には、支持基板 10aについても、ニオブ酸リチウムより成る強誘電体基板を用いればよい

[0239] 次に、支持基板 10a上の全面に、例えばスパッタ法により、導電膜 50aを形成する。

導電膜 50aの材料としては、例えば、 Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、導電膜 50aの材料は、金属に限定されるものではない。例えば、導電膜 50aの材料として、 IrO、 SrRuO、 RuO等の導電性金属酸化物を用いてもよ

2 3 2

い。また、導電膜 50aの材料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜 50aを形成してもよい。

[0240] 次に、図 15 (b)に示すように、単結晶の強誘電体基板 28aを用意する。単結晶の強誘電体基板 28aの材料としては、例えば、上記実施形態と同様に、単結晶のタンタル酸リチウム、単結晶のニオブ酸リチウム等を用いことができる。強誘電体基板 28a としては、 Zカットの強誘電体基板を用いる。強誘電体基板 28aとしては、化学量論的組成の強誘電体基板を用いることが好ま U、。

[0241] なお、ここでは、強誘電体基板 28aとして、化学量論的組成の強誘電体基板を用いる場合を例に説明するが、強誘電体基板 28aは、化学量論的組成の強誘電体基板に限定されるものではない。例えば、強誘電体基板 28aとして、一致溶融組成の強誘電体基板を用いてもよい。強誘電体基板 28aの厚さを十分に薄くすれば、一致溶融組成の強誘電体基板を用いて強誘電体層 28cを形成した場合であっても、比較的低、印加電圧で分極を反転させることが可能である。

[0242] 次に、強誘電体基板 28a上の全面に、例えばスパッタ法により、導電膜 50bを形成する。導電膜 50bの材料としては、例えば、 Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、導電膜 50bの材料は、金属に限定されるものではない。例えば、導電膜 50bの材料として、 IrO、 SrRuO、 RuO等の導電性金属酸化物を用いて

2 3 2

もよい。また、導電膜 50bの材料として、 TiN等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜 50bを形成してもよい。

[0243] 次に、例えば SAB法により、支持基板 10aのうちの導電膜 50aが形成されている面側と強誘電体基板 28aのうちの導電膜 50bが形成されている側とを接合する（図 15 ( c)参照)。具体的には、例えば以下のようにして接合を行う。

[0244] まず、支持基板 10a側に形成された導電膜 50aの表面と強誘電体基板 28a側に形成された導電膜 50bの表面とをアルゴンガス等を用いてクリーニングする。

[0245] この後、例えば常温にて、導電膜 50aが形成された支持基板 10a側と導電膜 50b が形成された強誘電体基板 28aとを接合する。

[0246] こうして、導電膜 50aが形成された半導体基板 10aと導電膜 50bが形成された強誘電体基板 28aとが接合される。

[0247] なお、導電膜 50aが形成された半導体基板 10aと導電膜 50bが形成された強誘電体基板 28aとを接合する方法は、 SAB法に限定されるものではない。導電膜 50aが形成された半導体基板 10aと導電膜 50bが形成された強誘電体基板 28aとを重ね合わせた状態で熱処理を行うことにより、接合を行ってもょ、。

[0248] また、ここでは、支持基板 10a側と強誘電体基板 28a側の両方に導電膜 50a、 50b をそれぞれ形成し、これらの導電膜 50a、 50bを接合する場合を例に説明したが、必ずしも、支持基板 10a側と強誘電体基板 28a側の両方に導電膜を形成しなくてもょヽ。支持基板 10a側と強誘電体基板 28a側の少なくとも一方に導電膜 50a、 50bを形成すれば、導電膜より成る下部電極 50を形成することが可能である。

[0249] 但し、導電膜 50a、 50b同士を接合する場合には、導電膜 50aと強誘電体基板 28a とを直接接合する場合や、支持基板 10aと導電膜 50bとを接合する場合と比較して、容易且つ確実に接合を行うことが可能である。従って、かかる観点からは、支持基板 10a側と強誘電体基板 28a側の両方にそれぞれ導電膜 50a、 50bを形成しておくことが好ましい。

[0250] こうして、支持基板 10a上に導電膜 50を介して強誘電体基板 28aが接合されることとなる。

[0251] 次に、例えば CMP法により、強誘電体基板 28aが所定の厚さになるまで、強誘電体基板 28aの上面側を研磨する（図 16 (a)参照)。例えば、強誘電体基板 28aの厚さ力 S l /z m程度となるまで、強誘電体基板 28aの上面側を研磨する。こうして、強誘電体基板 28aより成る単結晶の強誘電体層 28cが形成される。

[0252] なお、強誘電体層 28cの厚さは、 1 μ mに限定されるものではない。上述したように、化学量論的組成のタンタル酸リチウム単結晶の抗電界 Ecは、 1. 7VZ w m程度である。メモリセルに情報を書き込むべくキャパシタ 32aに電圧を印加した際に、抗電界 Ecより強ヽ電界が強誘電体層 28cにカ卩わるように、強誘電体層 28cの厚さを適宜設定すればよい。メモリに情報を書き込む際における電圧を例えば 3V程度とする場合には、強誘電体層 28cの厚さは例えば 0. 5- 1. 5 m程度とすればよい。

[0253] 次に、例えば CVD法により、強誘電体層 28c上の全面に、絶縁膜 52を形成する。

絶縁膜 52の材料としては、例えばシリコン酸ィ匕膜を形成する。

[0254] 次に、フォトリソグラフィ技術を用い、強誘電体層 28cに達する開口部 52を絶縁膜 5 2に形成する。

[0255] 次に、例えば CVD法により、アモルファスシリコン又はポリシリコン等より成る半導体層 58を形成する。半導体層 58は、薄膜トランジスタ 54のチャネル層となるものである

[0256] 次に、フォトリソグラフィ技術を用い、半導体層 58をパターユングする。こうして、薄膜トランジスタ 54のチャネル層 58が形成される。

[0257] 次に、例えば CVD法により、絶縁膜 60を形成する。絶縁膜 60は、薄膜トランジスタ

54のゲート絶縁膜として機能するものである。

[0258] 次に、フォトリソグラフィ技術を用い、絶縁膜 60をパターユングする。こうして、薄膜トランジスタ 54のゲート絶縁膜 60が形成される。

[0259] 次に、全面に、例えばスパッタ法により、導電膜を形成する。導電膜の材料としては、例えば、 Au、 Cu、 Al、 Ti、 Ir、 Pt等の金属を用いることができる。なお、導電膜の材料は、金属に限定されるものではない。例えば、導電膜の材料として、 IrO、 SrRu

2

O、 RuO等の導電性金属酸ィ匕物を用いてもよい。また、導電膜の材料として、 TIN

3 2

等の導電性窒化物を用いてもよい。また、これらの材料を適宜積層して成る積層膜により、導電膜を構成してもよい。

[0260] 次に、フォトリソグラフィ技術を用い、導電膜をパターユングする。こうして、キャパシタ 32aの上部電極と薄膜トランジスタ 54のソース電極とを兼ねる電極 62aが形成される。また、導電膜より成るゲート電極 (ワード線) 62bが形成される。また、導電膜より成るドレイン電極 62cが形成される。

[0261] 次に、全面に、例えば CVD法により、シリコン酸ィ匕膜より成る層間絶縁膜 20を形成する。

[0262] 次に、フォトリソグラフィ技術を用い、薄膜トランジスタ 54のソース電極 62cに達するコンタクトホール 22を、層間絶縁膜 20に形成する。

[0263] 次に、全面に、例えばスパッタ法により、 Ti膜（図示せず)及び TiN膜（図示せず)より成るバリア膜 (図示せず)を形成する。

[0264] 次に、全面に、例えばスパッタ法により、タングステン膜を形成する。

[0265] 次に、例えば CMP法により、タングステン膜及びバリア膜を、層間絶縁膜 20の表面が露出するまで研磨する。これにより、コンタクトホール 22内に、タングステンより成る導体プラグ 24が埋め込まれる。

[0266] 次に、全面に、例えばスパッタ法により、導電膜を形成する。

[0267] 次に、フォトリソグラフィ技術を用い、導電膜をパターユングする。これにより、導電膜より成るビット線 40aが形成される。ビット線 40aは、導体プラグ 24を介してドレイン電極 62cに電気的に接続される。

[0268] こうして本実施形態による不揮発性半導体記憶装置が製造される。

[0269] (変形例）

次に、本実施形態の変形例による不揮発性半導体記憶装置及びその製造方法を図 17乃至図 19を用いて説明する。図 17は、本変形例による不揮発性半導体記憶装置を示す断面図である。 [0270] 本変形例による不揮発性半導体記憶装置は、支持基板 10aの表層部に形成された不純物拡散層 50cにより、キャパシタ 32の下部電極 50cが構成されていることに主な特徴がある。

[0271] 図 17に示すように、支持基板 10aの表層部には、不純物拡散層 50cが形成されている。支持基板 10aとしては、例えば半導体基板が用いられている。不純物拡散層 5 Ocは、キャパシタ 32aの下部電極として機能するとともに、プレート電極としても機能するものである。

[0272] 不純物拡散層より成る下部電極 50a上には、強誘電体層 28cが形成されている。

[0273] 強誘電体層 28c上には、絶縁膜 52を介して薄膜トランジスタ 54が形成されている。

[0274] 絶縁膜 52には、強誘電体層 28cに達する開口部 56が形成されている。開口部 56 内に存在する導電膜 62aは、キャパシタ 32aの上部電極として機能する。

[0275] こうして本変形例による不揮発性半導体記憶装置が構成されている。

[0276] 次に、本変形例による不揮発性半導体記憶装置の製造方法を図 18及び図 19を用いて説明する。図 18及び図 19は、本変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。

[0277] まず、図 18 (a)に示すように、支持基板 10aを用意する。支持基板 10aとしては、例えば半導体基板を用いる。

[0278] 次に、例えばイオン注入法により、半導体基板 10aの表層部にドーパント不純物を導入する。これにより、半導体基板 10aの表層部に不純物拡散層 50cが形成される。不純物拡散層 50cは、キャパシタ 32aの下部電極として機能するとともに、プレート電極としてち機會するちのである。

[0279] 次に、単結晶の強誘電体基板 28aを用意する。

[0280] 次に、例えば SAB法により、支持基板 10aのうちの不純物拡散層 50cが形成されて、る側の面と強誘電体基板 28aの面とを接合する（図 18 (b)参照)。

[0281] なお、不純物拡散層 50cが形成された支持基板 10aと強誘電体基板 28aとを接合する方法は、 SAB法に限定されるものではない。例えば、不純物拡散層 50cが形成された支持基板 10aと強誘電体基板 28aとを重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。 [0282] この後の不揮発性半導体記憶装置の製造方法は、図 16 (a)乃至図 16 (c)を用いて上述した不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する（図 19 (a)乃至図 19 (c)参照)。

[0283] こうして、本実施形態による不揮発性半導体記憶装置が製造される。

[0284] [第 4実施形態]

本発明の第 4実施形態による不揮発性半導体記憶装置及びその製造方法を図 20 乃至図 24を用いて説明する。図 1乃至図 19に示す第 1乃至第 3実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

[0285] (不揮発性半導体記憶装置）

まず、本実施形態による不揮発性半導体記憶装置について図 20乃至図 22を用いて説明する。図 20は、本実施形態による不揮発性半導体記憶装置を示す断面図である。

[0286] 本実施形態による不揮発性半導体記憶装置は、分極軸 (Z軸）が面内方向である強誘電体基板 64が用いられており、強誘電体基板 64に形成された一対の凹部 72a 、 72b内にキャパシタ 32bの一対の電極 66a、 66bが埋め込まれており、強誘電体基板 64のうち、電極 66aと電極 66bとの間に存在する部分によりキャパシタ 32bの強誘電体層 64aが構成されていることに主な特徴がある。

[0287] 図 20に示すように、強誘電体基板 64上には、例えばシリコン酸ィ匕膜より成る絶縁膜 68が形成されている。強誘電体基板 64の材料としては、単結晶のタンタル酸リチゥム、単結晶のニオブ酸リチウム等を用いる。強誘電体基板 64としては、分極軸 (Z 軸）が基板の面内方向である強誘電体基板を用いる。図 20における両方向の矢印は、分極軸である Z軸を示している。分極軸が面内方向である強誘電体基板 64では、分極方向が基板面に対して平行な方向となる。力かる強誘電体基板 64としては、化学量論的組成の強誘電体基板を用いることが好ましヽ。化学量論的組成の強誘電体基板 64は、抗電界 Ecが極めて小さいため、書き込み等を極めて低い電圧で行うことが可能となるためである。

[0288] なお、ここでは、化学量論的組成の強誘電体基板 64を用いる場合を例に説明した力単結晶の強誘電体基板 64は、化学量論的組成の強誘電体基板に限定されるものではない。例えば、一致溶融組成の強誘電体基板 64を用いてもよい。しかし、上述したように、一致溶融組成の強誘電体基板は、化学量論的組成の強誘電体基板と比較して、抗電界 Ecが比較的大きい。従って、低電圧での動作を可能とするという観点からは、化学量論的組成の強誘電体基板 64を用いることが好ましい。但し、一対の凹部 72a、 72bに埋め込まれた電極 66a、 66bの間隔、即ち、強誘電体層 64aの厚さを十分に薄くすれば、一致溶融組成の強誘電体基板 64を用いて強誘電体層 6 4aを形成した場合であっても、比較的低ヽ印加電圧で分極を反転させることが可能である。

[0289] 絶縁膜 68には、開口部 70a、 70bが形成されている。

[0290] 開口部 70a、 70bにおける強誘電体基板 64には、凹部 72a、 72bが形成されている。凹部 72aと凹部 72bとの間に存在する強誘電体基板 64の部分は、キャパシタ 32 bの強誘電体層 64aを構成する。このように、本実施形態では、強誘電体基板 64のうち、凹部 72aと凹部 72bとの間に存在する部分により、キャパシタ 32bの強誘電体層 64aが構成されている。

[0291] 絶縁膜 68上及び凹部 72a内には、導電膜 66aが形成されている。導電膜 66aは、キャパシタ 32bの一方の電極として機能するとともに、薄膜トランジスタ 54aのソース電極としても機能する。

[0292] また、絶縁膜 68上及び凹部 72b内には、導電膜 66bが形成されている。導電膜 66 bは、キャパシタ 32bの他方の電極として機能するとともに、引き出し電極としても機能する。

[0293] また、絶縁膜 68上には、導電膜 66cが形成されている。

[0294] 図 21は、本実施形態による不揮発性半導体記憶装置のキャパシタを示す平面図及び断面図である。図 21 (a)は平面図であり、図 21 (b)は図 21 (a)の A— 線断面図である。

[0295] キャパシタ 32bの強誘電体層 64aの幅 gは、例えば 0. 05 μ m— 2 μ m程度に設定されている。強誘電体層 64aの高さ d、即ち凹部 72a、 72bの深さ dは、例えば 0. 5— 1 μ m程度に設定されている。凹部 72a、 72bのサイズは、 sが 0. 5- 1 ^ m程度に設定されており、 wが例えば 0. 5- 1 ^ m程度に設定されている。

[0296] 強誘電体層 64aの側面は、強誘電体基板 64の面に対して、できるだけ垂直であることが好まヽ。強誘電体基板 64の面の法線に対する強誘電体層 64aの側面の傾きが大きくなるほど、 P-E特性の角型性が劣化するためである。即ち、強誘電体層 6 4aの両側に設けられた一対の電極 66a、 66b間に電圧を印加すると、強誘電体層 6 4aの各部には、電極 66aと電極 66bとの間隔 gに応じた強さの電界が印加される。電極 66aと電極 66bとの間隔 gが狭、部分にぉ、ては比較的強、電界が加わる一方、電極 66aと電極 66bとの間隔 gが広い部分においては電界が比較的弱くなる。このため、強誘電体基板 64の面の法線に対する強誘電体層 64aの側面の傾きが大きくなるほど、強誘電体層 64aの各部に加わる電界の強さに格差が生じる。このため、強誘電体基板 64の面の法線に対する強誘電体層 64aの側面の傾きが比較的大きい場合には、角型性が良好な P— E特性が得られない。従って、強誘電体層 64aの側面は、強誘電体基板 64の面に対して垂直に近、ことが望ま、。

[0297] ソース電極 66a上、ドレイン電極 66c上及び絶縁膜 68上には、アモルファスシリコン、ポリシリコン等より成る半導体層 58が形成されている。半導体層 58は、薄膜トランジスタ 54aのチャネル層として機能するものである。

[0298] 半導体層 58上には、ゲート絶縁膜 60を介してゲート電極 (ワード線） 74が形成されている。

[0299] こうして、半導体層 58、ソース Zドレイン電極 66a、 66c及びゲート電極 74を有する薄膜トランジスタ 54aが構成されている。また、強誘電体基板 64の一部より成る強誘電体層 64aと、強誘電体層 64aの両側に形成された一対の電極 66a、 66bとを有するキャパシタ 32bが構成されて!、る。

[0300] キャパシタ 32b及び薄膜トランジスタ 54aが形成された強誘電体基板 64上には、例えばシリコン酸ィ匕膜より成る層間絶縁膜 20が形成されている。

[0301] 層間絶縁膜 20には、ドレイン電極 66cに達するコンタクトホール 22と、キャパシタ 3 2bの電極 66bに達するコンタクトホール 22とが形成されている。

[0302] コンタクトホール 22内には、導体プラグ 24が埋め込まれている。

[0303] 導体プラグ 24が埋め込まれた層間絶縁膜 20上には、ビット線 40a及びプレート線 4 Obが形成されている。ビット線 40aは、導体プラグ 24を介して薄膜トランジスタ 54aのドレイン電極 66cに接続されている。プレート線 40bは、導体プラグ 24を介してキャパシタ 32bの電極 66bに電気的に接続されて!、る。

[0304] こうして本実施形態による不揮発性半導体記憶装置が構成されて!ヽる。

[0305] 図 22は、本実施形態による不揮発性半導体記憶装置のキャパシタを示す斜視図である。

[0306] キャパシタ 32bの一対の電極 66a、 66b間に電圧を印加すると、電極 66aと電極 66 bとの間に存在する強誘電体層 64aにおいて、電界の方向に応じた分極が生じる。図 22において、一方向の矢印は分極の方向を示しており、両方向の矢印は分極軸である Z軸を示している。

[0307] なお、データの書き込み方法や読み出し方法は、第 1実施形態による不揮発性半導体記憶装置と同様であるので、説明を省略する。

[0308] 本実施形態による不揮発性半導体記憶装置は、分極軸 (Z軸）が面内方向である強誘電体基板 64が用いられており、強誘電体基板 64に形成された一対の凹部 72a 、 72b内にキャパシタ 32bの一対の電極 66a、 66bが埋め込まれており、強誘電体基板 64のうち、電極 66aと電極 66bとの間に存在する部分によりキャパシタ 32bの強誘電体層 64aが構成されていることに主な特徴がある。

[0309] 本実施形態によれば、強誘電体基板 64に形成された一対の凹部 72a、 72b内にキャパシタ 32bの一対の電極 66a、 66bが埋め込まれており、強誘電体基板 64のうち、電極 66aと電極 66bとの間に存在する部分によりキャパシタ 32bの強誘電体層 64aが構成されているため、後述するように、強誘電体基板 64の厚さを研磨等により薄くする工程を要することなぐ不揮発性半導体記憶装置を製造することができる。従って、本実施形態によれば、不揮発性半導体記憶装置を高い歩留りで製造することが可能となる。

[0310] (不揮発性半導体記憶装置の製造方法）

次に、本実施形態による不揮発性半導体記憶装置の製造方法を図 23及び図 24を用いて説明する。図 23及び図 24は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。 [0311] まず、図 23 (a)に示すように、単結晶の強誘電体基板 64を用意する。単結晶の強誘電体基板 64の材料としては、例えば、単結晶のタンタル酸リチウム、単結晶のニォブ酸リチウム等を用いる。強誘電体基板 64としては、分極軸 (Z軸）が基板の面内方向である強誘電体基板を用いる。分極軸が基板の面内方向である強誘電体基板 64 では、分極方向が基板面に対して平行となる。力かる強誘電体基板 64としては、化学量論的組成の強誘電体基板を用いることが好ましヽ。化学量論的組成の強誘電体基板 64は、抗電界 Ecが極めて小さいため、書き込み等を極めて低い電圧で行うことが可能となるためである。

[0312] なお、ここでは、化学量論的組成の強誘電体基板 64を用いる場合を例に説明した力単結晶の強誘電体基板 64は、化学量論的組成の強誘電体基板に限定されるものではない。例えば、一致溶融組成の強誘電体基板を用いてもよい。しかし、上述したように、一致溶融組成の強誘電体基板は、化学量論的組成の強誘電体基板と比較して、抗電界 Ecが比較的大きい。従って、低電圧での動作を可能とするという観点力は、化学量論的組成の強誘電体基板を用いることが好ましい。但し、強誘電体層 64aの厚さ gを十分に薄くすれば、一致溶融組成の強誘電体基板 64を用いて強誘電体層を形成した場合であっても、比較的低!ヽ印加電圧で分極を反転させることが可能である。

[0313] 次に、例えば CVD法により、シリコン酸ィ匕膜より成る絶縁膜 68を形成する。

[0314] 次に、フォトリソグラフィ技術を用い、絶縁膜 68及び強誘電体基板 64をエッチングする。これにより、絶縁膜 68に開口部 70a、 70bが形成され、強誘電体基板 64に凹部 72a、 72bが形成される。凹部 72aと凹部 72bとの間に存在する強誘電体基板 64 の部分により、キャパシタ 32bの強誘電体層 64aが構成される。絶縁膜 68及び強誘電体基板 64をエッチングする際には、凹部 72aと凹部 72bとの間隔 g、即ち、強誘電体層 64aの幅 gが例えば 0. 05 /z m— 2 m程度となるように、エッチングを行う。また、絶縁膜 68及び強誘電体基板 64をエッチングする際には、凹部 72a、 72bの深さ、即ち、強誘電体層 64aの高さ dが、例えば 0. 5—： m程度となるように、エッチングを行う。

[0315] 次に、全面に、例えばスパッタ法により、例えば Au等より成る導電膜を形成する。導電膜は、薄膜トランジスタのソース/ドレイン電極やキャパシタの電極となるものである。

[0316] 次に、フォトリソグラフィ技術を用い、導電膜をパターユングする。こうして、凹部 72a 内及び絶縁膜 68上に、キャパシタ 32bの電極と薄膜トランジスタ 54aのソース電極とを兼ねる電極 66aが形成される。また、凹部 72b内及び絶縁膜 68上に、キャパシタ 3

2bの電極と引き出し電極とを兼ねる電極 66bが形成される。また、絶縁膜 68上に、ドレイン電極 66cが形成される。

[0317] 次に、全面に、例えば CVD法により、ポリシリコン又はアモルファスシリコンより成る半導体層 58を形成する。

[0318] 次に、フォトリソグラフィ技術を用い、半導体層 58をパターユングする。こうして、薄膜トランジスタ 54aのチャネル層 58が形成される。

[0319] 次に、全面に、例えば CVD法により、例えばシリコン酸ィ匕膜より成る絶縁膜を形成する。絶縁膜は、薄膜トランジスタ 54aのゲート絶縁膜 60となるものである。

[0320] 次に、フォトリソグラフィ技術を用い、絶縁膜をパターユングする。これにより、薄膜トランジスタ 54aのゲート絶縁膜 60が形成される。

[0321] 次に、全面に、例えばスパッタ法により、導電膜を形成する。導電膜は、薄膜トランジスタ 54aのゲート電極 74となるものである。

[0322] 次に、フォトリソグラフィ技術を用い、導電膜をパターユングする。こうして、導電膜より成るゲート電極 (ワード線） 74が形成される。

[0323] 次に、全面に、例えば CVD法により、シリコン酸ィ匕膜より成る層間絶縁膜 20を形成する。

[0324] 次に、フォトリソグラフィ技術を用い、薄膜トランジスタ 54aのドレイン電極 66cに達するコンタクトホール 22と、キャパシタ 32bの一方の電極を兼ねる引き出し用配線 66b に達するコンタクトホール 22とを、層間絶縁膜 20に形成する。

[0325] 次に、全面に、例えばスパッタ法により、 Ti膜 (図示せず)及び TiN膜 (図示せず)より成るバリア膜 (図示せず)を形成する。

[0326] 次に、全面に、例えばスパッタ法により、タングステン膜を形成する。

[0327] 次に、例えば CMP法により、タングステン膜及びバリア膜を、層間絶縁膜 20の表面が露出するまで研磨する。これにより、コンタクトホール 22内に、タングステンより成る導体プラグ 24が埋め込まれる。

[0328] 次に、全面に、例えばスパッタ法により、導電膜を形成する。

[0329] 次に、フォトリソグラフィ技術を用い、導電膜をパターユングする。これにより、導電膜より成るビット線 40aとプレート線 40bが形成される。ビット線 40aは、導体プラグ 24 を介してドレイン電極 66cに電気的に接続される。プレート線 40bは、導体プラグ 24 を介して、キャパシタ 32bの一方の電極 66bに電気的に接続される（図 24参照）。

[0330] こうして本実施形態による不揮発性半導体記憶装置が製造される。

[0331] (変形例 (その 1) )

本実施形態の変形例 (その 1)による不揮発性半導体記憶装置を図 25及び図 26を用いて説明する。図 25は、本変形例による不揮発性半導体記憶装置を示す平面図である。

[0332] 本変形例による不揮発性半導体記憶装置は、キャパシタの電極 66a、 66bが櫛形に形成されていることに主な特徴がある。

[0333] 図 25に示すように、本変形例では、キャパシタ 32bの電極 66a、 66bが櫛形に形成されている。櫛形電極 66aと櫛形電極 66bとは、櫛歯部分 76a、 76b力互い〖こ対向するように配されている。

[0334] 櫛形電極 66aの櫛歯部分 76aと櫛形電極 66bの櫛歯部分 76bとの間隔 gは、例えば 0. 05 /z m— 2 m程度に設定されている。

[0335] 図 26は、本変形例による不揮発性半導体記憶装置を示す斜視図である。図 26において、一方向の矢印は分極方向を示しており、両方向の矢印は分極軸 (Z軸）を示している。

[0336] 図 26から分かるように、本変形例によれば、櫛形電極 66a、 66bが用いられているため、キャパシタ 32bの一方の電極 66aと他方の電極 66bとが対向する面積を大きくすることができる。

[0337] 本変形例によれば、キャパシタ 32bの一方の電極 66aと他方の電極 66bとが対向する面積を大きく確保することができるため、より大きい出力信号を得ることが可能となる。 [0338] (変形例 (その 2) )

本実施形態の変形例 (その 2)による不揮発性半導体記憶装置及びその製造方法を図 27乃至図 29を用いて説明する。図 27は、本変形例による不揮発性半導体記憶装置を示す断面図である。

[0339] 本変形例による不揮発性半導体記憶装置は、強誘電体基板 64に形成された一対の四咅 72a、 72b内に、キヤノンタ 32bの一対の電極 66a、 66b力 ^埋め込まれており

、キヤノシタ 32bの電極 66a、 66bと另 U個に、ソース電極 66f及び引き出し用電極 66g が形成されていることに主な特徴がある。

[0340] 図 27に示すように、強誘電体基板 64には、一対の凹部 72a、 72bが形成されている。

[0341] 一対の凹部 72a、 72b内には、キャパシタ 32bの一対の電極 66d、 66eが埋め込まれている。キャパシタ 32bの電極 66d、 66eの材料としては、例えば Au等が用いられている。

[0342] 一対の電極 66d、 66eが埋め込まれた強誘電体基板 64上には、例えばシリコン酸化膜より成る絶縁膜 68が形成されている。

[0343] 絶縁膜 68には、電極 66d、 66eに達する開口部 70a、 70bが形成されている。

[0344] 絶縁膜 68上には、薄膜トランジスタ 54のドレイン電極 66cが形成されている。

[0345] また、キャパシタ 54aの一方の電極 66d上及び絶縁膜 68上には、薄膜トランジスタ

32bのソース電極 66fが形成されている。ソース電極 66fは、絶縁膜 68に形成された開口部 70a内で、キャパシタ 32bの一方の電極 66dに接続されている。

[0346] また、絶縁膜 68上及びキャパシタ 32bの他方の電極 66e上には、引き出し用電極 6

6gが形成されている。引き出し用電極 66gは、絶縁膜 68に形成された開口部 70b内で、キャパシタ 32bの他方の電極 66eに接続されて!、る。

[0347] このように、強誘電体基板 64に形成された一対の凹部 72c、 72d内に、キャパシタ

32bの一対の電極 66d、 66eを埋め込むよう【こしてもよ!ヽ。

[0348] キャパシタ 32bの強誘電体層 64aの側面力強誘電体基板 64の面に対して垂直に近い場合には、強誘電体層 64aの側面にスパッタ法により導電膜を形成することは、必ずしも容易ではない。即ち、キャパシタの一対の電極を構成する導電膜を例えばスパッタ法により凹部内に形成した場合には、強誘電体層 64aの側面に導電膜が十分に形成されなヽことも考えられる。

[0349] これに対し、本実施形態では、後述するように、凹部 72a、 72b内を埋め込むように導電膜をめつき法により強誘電体基板 64上に形成した後、強誘電体基板 64の表面が露出するまで導電膜を研磨することにより、導電膜より成る電極 66d、 66eを凹部 7 2c、 72d内に埋め込む。従って、本実施形態によれば、強誘電体層 64aの側面が強誘電体基板 64の面に対して垂直に近!、場合であっても、キャパシタ 32bの電極 66d 、 66eを凹部 72a、 72b内に確実に形成することができる。従って、本実施形態によれば、高、歩留りで不揮発性半導体記憶装置を製造することが可能となる。

[0350] 次に、本変形例による不揮発性半導体記憶装置の製造方法を図 28及び図 29を用いて説明する。図 28及び図 29は、本変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。

[0351] まず、図 28 (a)に示すように、単結晶の強誘電体基板 64を用意する。単結晶の強誘電体基板 64の材料としては、例えば、単結晶のタンタル酸リチウム、単結晶のニォブ酸リチウム等を用いる。強誘電体基板 64としては、分極軸 (Z軸）が基板の面内方向である強誘電体基板を用いる。

[0352] 次に、フォトリソグラフィ技術を用い、強誘電体基板 64をエッチングする。これにより、強誘電体基板 64に凹部 72c、 72dが形成される。凹部 72cと凹部 72dとの間における強誘電体基板 64により、キャパシタ 32bの強誘電体層 64aが構成される。

[0353] 次に、全面に、例えばスパッタ法により、例えば NUり成るシード膜（図示せず)を形成する。

[0354] 次に、電気めつき法により、例えば Cuより成る導電膜を形成する。

[0355] 次に、例えば CMP法により、強誘電体基板 64の表面が露出するまで、導電膜及びシード膜を研磨する。これにより、凹部 72c、 72d内に導電膜より成る電極 66d、 66 eが埋め込まれる（図 28 (b)参照)。

[0356] 次に、例えば CVD法により、シリコン酸ィ匕膜より成る絶縁膜 68を形成する。

[0357] 次に、フォトリソグラフィ技術を用い、電極 66d、 66eに達する開口部 70a、 70bを絶縁膜に形成する（図 28 (c)参照)。 [0358] 次に、全面に、例えばスパッタ法により、導電膜を形成する。導電膜は、引き出し用電極や、薄膜トランジスタのソース Zドレイン電極となるものである。

[0359] 次に、フォトリソグラフィ技術を用い、導電膜をパターユングする。こうして、引き出し用電極 66g及びソース Zドレイン電極 66f、 66cが形成される。

[0360] この後の不揮発性半導体記憶装置の製造方法は、図 24を用いて上述した不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する（図 29参照)。

[0361] こうして本実施形態による不揮発性半導体記憶装置が製造される。

[0362] (変形例 (その 3) )

本実施形態の変形例 (その 2)による不揮発性半導体記憶装置及びその製造方法を図 30及び図 31を用いて説明する。図 30は、本変形例による不揮発性半導体記憶装置を示す断面図である。

[0363] 本変形例による不揮発性半導体記憶装置は、キャパシタ 32bの強誘電体層 64aとなる領域以外の領域における強誘電体基板 64の上層部がエッチング除去されており、キャパシタ 32bの強誘電体層 64aが凸状に形成されていることに主な特徴がある

[0364] 図 30に示すように、強誘電体基板 64の上層部は、キャパシタ 32bの強誘電体層 6 4aとなる領域以外の領域においてエッチング除去されている。このため、キャパシタ 3 2bの強誘電体層 64aとなる領域以外の領域における強誘電体基板 64には、凹部が形成されている。強誘電体基板 64の一部である凸部 64aにより、キャパシタ 32bの強誘電体層 64aが構成されてヽる。

[0365] 強誘電体基板 64上には、例えばシリコン酸ィ匕膜より成る絶縁膜 88が形成されている。

[0366] 凸部 64aの両側の領域における絶縁膜 68には、強誘電体基板 64に達する開口部

70a, 70b力形成されて!ヽる。

[0367] 開口部 70a内における強誘電体基板 64上及び絶縁膜 68上には、キャパシタ 32b の一方の電極と薄膜トランジスタ 54aのソース電極とを兼ねる電極 66aが形成されている。

[0368] また、開口部 70b内における強誘電体基板 64上及び絶縁膜 68上には、キャパシタ 32bの他方の電極と引き出し用電極とを兼ねる電極 66bが形成されている。

[0369] また、絶縁膜 68上には、ドレイン電極 66cが形成されている。

[0370] このように、キャパシタ 54aの強誘電体層 64aとなる領域以外の領域における強誘電体基板 64の上層部をエッチングすることにより、キャパシタ 32bの強誘電体層 64a となる凸部を形成するようにしてもよ!、。

[0371] 次に、本変形例による不揮発性半導体記憶装置の製造方法を図 31を用いて説明する。図 31は、本変形例による不揮発性半導体記憶装置の製造方法を示す工程断面図である。

[0372] まず、図 31 (a)に示すように、単結晶の強誘電体基板 64を用意する。単結晶の強誘電体基板 64の材料としては、例えば、単結晶のタンタル酸リチウム、単結晶のニォブ酸リチウム等を用いる。強誘電体基板 64としては、分極軸 (Z軸）が基板の面内方向である強誘電体基板を用いる。

[0373] 次に、フォトリソグラフィ技術を用い、キャパシタ 32bの強誘電体層 64aとなる領域以外の領域における強誘電体基板 64の上層部をエッチング除去する。これにより、キヤパシタ 32bの強誘電体層 64aとなる凸部が形成される。換言すれば、キャパシタ 32b の強誘電体層 64aとなる凸部を除く領域における強誘電体基板 64には、凹部が形成される。

[0374] 次に、例えば CVD法により、シリコン酸ィ匕膜 68より成る絶縁膜を形成する。

[0375] 次に、フォトリソグラフィ技術を用い、強誘電体基板 64に達する開口部 70a、 70bを絶縁膜 68に形成する（図 31 (b)参照)。

[0376] 次に、全面に、例えばスパッタ法により、導電膜を形成する。導電膜は、電極 66a、 66b、ドレイン電極 66cとなるものである。

[0377] 次に、フォトリソグラフィ技術を用い、導電膜をパターユングする。こうして、開口部 7 Oa内における強誘電体基板 64上及び絶縁膜 68上に、キャパシタ 32bの一方の電極と薄膜トランジスタ 54aのソース電極とを兼ねる電極 66aが形成される。また、開口部 70b内における強誘電体基板 64上及び絶縁膜 68上に、キャパシタ 32bの他方の電極と引き出し用電極とを兼ねる電極 66bが形成される。また、絶縁膜 68上に、ドレイン電極 66cが形成される。 [0378] この後の不揮発性半導体記憶装置の製造方法は、図 24を用いて上述した不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する（図 31 (c)参照)。

[0379] こうして本実施形態による不揮発性半導体記憶装置が製造される。

[0380] [第 5実施形態]

本発明の第 5実施形態による不揮発性半導体記憶装置及びその製造方法を図 32 乃至図 34を用いて説明する。図 1乃至図 31に示す第 1乃至第 4実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

[0381] (不揮発性半導体記憶装置）

まず、本実施形態による不揮発性半導体記憶装置を図 32を用いて説明する。図 3 2は、本実施形態による不揮発性半導体記憶装置を示す断面図である。

[0382] 本実施形態による不揮発性半導体記憶装置は、半導体基板 10にトランジスタ 18が形成されており、半導体基板 10とは別個の強誘電体基板 64にキャパシタ 32bが形成されており、トランジスタ 18とキャパシタ 32bとが電気的に接続されていることに主な特徴がある。

[0383] 図 32に示すように、半導体基板 10上には、ゲート絶縁膜 12を介してゲート電極 (ヮード線） 14が形成されている。

[0384] ゲート電極 14の両側の半導体基板 10内には、ソース Zドレイン拡散層 16D、 16S が形成されている。

[0385] こうして、ゲート電極 14とソース Zドレイン拡散層 16S、 16Dとを有するトランジスタ 1 8が構成されている。

[0386] トランジスタ 18が形成された半導体基板 10上には、例えばシリコン酸ィ匕膜より成る層間絶縁膜 20が形成されて、る。

[0387] 層間絶縁膜 20には、ソース/ドレイン拡散層 16S、 16Dに達するコンタクトホール 2

2が形成されている。

[0388] コンタクトホール 22内には、例えばタングステンより成る導体プラグ 24が埋め込まれている。

[0389] 導体プラグ 24が埋め込まれた層間絶縁膜 20上には、ビット線 40a及びプレート線 4 Obが形成されている。ビット線 40aは、導体プラグ 24を介してトランジスタ 18のドレイン拡散層 16Dに接続されて、る。

[0390] ビット線 40a及びプレート線 40bが形成された層間絶縁膜 20上には、例えばシリコン酸ィ匕膜より成る層間絶縁膜 34が形成されている。

[0391] 層間絶縁膜 34には、導体プラグ 24に達するコンタクトホール 36c、及び、プレート線 40bに達するコンタクトホール 36dが形成されている。

[0392] コンタクトホール 36a、 36b内には、それぞれ導体プラグ 38c、 38dが埋め込まれている。

[0393] 導体プラグ 38c、 38dが埋め込まれた層間絶縁膜 34上には、強誘電体基板 64が接合されている。強誘電体基板 64の材料としては、例えば、単結晶のタンタル酸リチゥム、単結晶のニオブ酸リチウム等が用いられている。強誘電体基板 64としては、分極軸 (Z軸）が面内方向である強誘電体基板を用いる。分極軸が面内方向である強誘電体基板 64では、分極方向が強誘電体基板 64の面に対して平行な方向となる。図 32において両方向の矢印は、分極軸である Z軸を示している。

[0394] 強誘電体基板 64の下面側、即ち、半導体基板 10に対向する面側には、一対の凹部 72c、 72dが形成されている。強誘電体基板 64のうち、凹部 72cと凹部 72dとの間に存在している部分により、キャパシタ 32bの強誘電体層 64aが構成されている。

[0395] 凹部 72a、 72b内には、キャパシタ 32bの一対の電極 66d、 66eが埋め込まれている。

[0396] 強誘電体層 64aの幅 gは、例えば 0. 05 m— 2 m程度に設定されている。強誘電体層 64aの高さ d、即ち凹部 72c、 72dの深さ dは、例えば 0. 5—: L m程度に設定されている。

[0397] キャパシタ 32bの一方の電極 66dは、導体プラグ 38c及び導体プラグ 24を介して、トランジスタ 18のソース拡散層 16Sに電気的に接続されて、る。

[0398] キャパシタ 32bの他方の電極 66eは、導体プラグ 38dを介して、プレート線 40bに電気的に接続されている。

[0399] こうして本実施形態による不揮発性半導体記憶装置が構成されて!ヽる。

[0400] (不揮発性半導体記憶装置の製造方法）次に、本実施形態による不揮発性半導体記憶装置の製造方法を図 33及び図 34を用いて説明する。図 33及び図 34は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。

[0401] まず、図 33 (a)に示すように、半導体基板 10を用意する。半導体基板 10としては、例えばシリコン基板を用いる。

[0402] 次に、全面に、例えば熱酸化法により、ゲート絶縁膜 12を形成する。

[0403] 次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず)を形成する

[0404] 次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず)を形成する。開口部は、ソース Zドレイン拡散層を形成するためのものである。

[0405] 次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、半導体基板 10内にドーパント不純物を導入する。これにより、ソース Zドレイン拡散層 16S、 16Dが形成される。

[0406] 次に、全面に、例えばスパッタ法により、導電膜 14を形成する。導電膜 14は、ゲート電極となるものである。

[0407] 次に、フォトリソグラフィ技術を用い、導電膜 14をパターユングする。これにより、導電膜 14より成るゲート電極 (ワード線)が形成される。

[0408] こうして、ゲート電極 14とソース Zドレイン拡散層 16S、 16Dとを有するトランジスタ 1

8が形成される。

[0409] 次に、全面に、例えば CVD法により、シリコン酸ィ匕膜より成る層間絶縁膜 20を形成する。

[0410] 次に、例えば CMP法により、層間絶縁膜 20の表面を研磨する。これにより、層間絶縁膜 20の表面が平坦化される。

[0411] 次に、フォトリソグラフィ技術を用い、トランジスタ 18のソース Zドレイン拡散層 16S、

[0412] 次に、全面に、例えばスパッタ法により、 Ti膜（図示せず)及び TiN膜（図示せず)より成るバリア膜 (図示せず)を形成する。

[0413] 次に、全面に、例えばスパッタ法により、タングステン膜を形成する。 [0414] 次に、例えば CMP法により、タングステン膜及びバリア膜を、層間絶縁膜 20の表面が露出するまで研磨する。これにより、コンタクトホール内に、タングステンより成る導体プラグ 24が埋め込まれる。

[0415] 次に、全面に、例えばスパッタ法により、導電膜を形成する。

[0416] 次に、フォトリソグラフィ技術を用い、導電膜をパターユングする。これにより、導電膜より成るビット線 40aとプレート線 40bとが形成される。ビット線 40aは、導体プラグ 2

4を介してドレイン拡散層 16Dに電気的に接続される。

[0417] 次に、全面に、例えば CVD法により、シリコン酸ィ匕膜より成る層間絶縁膜 34を形成する。

[0418] 次に、例えば CMP法により、層間絶縁膜 34の表面を研磨する。層間絶縁膜 34の表面を研磨するのは、層間絶縁膜 34の表面を平坦ィ匕し、層間絶縁膜 34と強誘電体基板 64との接合を可能にするためである。

[0419] 次に、フォトリソグラフィ技術を用い、導体プラグ 24に達するコンタクトホール 36c、及びプレート線 40bに達するコンタクトホール 36dを、層間絶縁膜 34に形成する。

[0420] 次に、全面に、例えばスパッタ法により、 Ti膜（図示せず)及び TiN膜（図示せず)より成るバリア膜 (図示せず)を形成する。

[0421] 次に、全面に、例えばスパッタ法により、タングステン膜を形成する。

[0422] 次に、例えば CMP法により、タングステン膜及びバリア膜を、層間絶縁膜 34の表面が露出するまで研磨する。これにより、コンタクトホール 36c、 36d内に、タングステンより成る導体プラグ 38c、 38dが埋め込まれる。

[0423] 次に、図 33 (b)に示すように、単結晶の強誘電体基板 64を用意する。単結晶の強誘電体基板 64の材料としては、例えば、単結晶のタンタル酸リチウム、単結晶のニォブ酸リチウム等を用いる。強誘電体基板 64としては、分極軸 (Z軸）が面内方向である強誘電体基板を用いる。

[0424] 次に、フォトリソグラフィ技術を用い、強誘電体基板 64をエッチングする。これにより

、強誘電体基板 64に一対の凹部 72a、 72bが形成される。強誘電体基板 64のうち、凹部 72cと凹部 72dとの間に存在する部分により、キャパシタ 32bの強誘電体層 64a が構成される。 [0425] 次に、全面に、例えばスパッタ法により、 NUり成るシード膜（図示せず)を形成する

[0426] 次に、電気めつき法により、例えば Cuより成る導電膜を形成する。

[0427] 次に、例えば CMP法により、強誘電体基板 64の表面が露出するまで、導電膜及びシード膜を研磨する。これにより、凹部 72c、 72d内に導電膜より成る電極 66d、 66 eが埋め込まれる。一対の電極 66d、 66eと強誘電体層 64aとにより、キャパシタ 32b が構成される（図 33 (c)参照)。

[0428] 次に、半導体基板 10のうちの層間絶縁膜 34が形成されている側の面と、強誘電体基板 64のうちのキャパシタ 32bが形成されている側の面とを対向させ、層間絶縁膜 3 4に埋め込まれた導体プラグ 38c、 38dと強誘電体基板 64側に埋め込まれた電極 66 d、 66eとが互いに接続されるように、位置合わせを行う。タンタル酸リチウム単結晶等より成る強誘電体基板 64は、光学的には殆ど透明であるため、目視による位置合わせが可能である。

[0429] 高精度な位置合わせが必要な場合には、半導体基板 10と強誘電体基板 64とのうちの少なくともいずれかを適当なサイズに切断した後に、位置合わせを行うことが好ましい。例えば、半導体基板 10と強誘電体基板 64とのうちの少なくともいずれかを、 50mm角程度のサイズに切断した後に、位置合わせを行ってもよい。また、半導体基板 10と強誘電体基板 64とのうちの少なくともいずれかをチップサイズに切断した後に、位置合わせを行ってもよい。

[0430] 次に、例えば SAB法により、半導体基板 10のうちの層間絶縁膜 34が形成されている面側と強誘電体基板 64のうちのキャパシタ 32bが形成されてヽる側とを接合する（図 34 (a)参照)。

[0431] 具体的には、例えば以下のようにして接合を行う。

[0432] まず、半導体基板側 10側に形成された層間絶縁膜 34の表面と強誘電体基板 64 の表面とをアルゴンガス等を用いてクリーニングする。

[0433] この後、例えば常温にて、半導体基板 10側に形成された層間絶縁膜 34と強誘電体基板 64とを接合する。

[0434] こうして、半導体基板 10側に形成された層間絶縁膜 34と強誘電体基板 64とが接合される。

[0435] なお、半導体基板 10と強誘電体基板 64とを接合する方法は、 SAB法に限定されるものではな!/ヽ。半導体基板 10と強誘電体基板 64とを重ね合わせた状態で熱処理を行うことにより、接合を行ってもよい。

[0436] こうして、導体プラグ 38c、 38dが埋め込まれた層間絶縁膜 34とキャパシタ 32bが形成された強誘電体基板 64とが接合されることとなる（図 34 (b)参照)。

[0437] こうして本実施形態による不揮発性半導体記憶装置が製造される。

[0438] 本実施形態による不揮発性半導体記憶装置は、上述したように、半導体基板 10側にトランジスタ 18等が形成されており、半導体基板 10とは別個の強誘電体基板 64にキャパシタ 32bが形成されており、トランジスタ 18とキャパシタ 32bとが導体プラグ 24 、 38cを介して電気的に接続されていることに主な特徴がある。

[0439] 本実施形態によれば、トランジスタ 18等は半導体基板 10側に形成されており、キヤパシタ 32bは半導体基板 10と別個の強誘電体基板 64に形成されているため、半導体基板 10側にトランジスタ 18等を形成する工程と、強誘電体基板 64にキャパシタ 32 bを形成する工程とを、別個に行うことできる。

[0440] また、本実施形態によれば、半導体基板 10と別個の強誘電体基板 64にキャパシタ 32bを形成するため、キャパシタ 32bに高温の熱処理が加わったり、キャパシタ 32b が水素雰囲気に曝露されたり、キャパシタ 32bが汚染されることもない。従って、本実施形態によれば、電気的特性の良好な不揮発性半導体記憶装置を高、歩留りで製造することが可能となる。

[0441] (変形例 (その 1) )

次に、本実施形態による不揮発性半導体記憶装置の変形例 (その 1)を図 35を用いて説明する。図 35は、本変形例による不揮発性半導体記憶装置を示す平面図である。

[0442] 本変形例による不揮発性半導体記憶装置は、導体プラグ 38c、 38dのパターンの幅 w力キヤノシタ 32bの電極 66d、 66eのパターンの幅 wより狭く設定されていることに主な特徴がある。

[0443] 図 35に示すように、導体プラグ 38c、 38dのパターンの幅 wは、電極 66d、 66eのパターンの幅 wより狭く設定されている。導体プラグ 38c、 38dの Y方向における長さ s は、電極 66d、 66eの Y方向における長さ sと等しく設定されている。

[0444] 図 35 (a)は、位置ずれが生じてヽな、場合、即ち、理想的な位置合わせが行われた場合を示している。

[0445] 図 35 (b)は、位置ずれが生じた場合を示して、る。導体プラグ 38c、 38dの位置が、強誘電体層 64aが存在している領域内にまでずれた場合には、所望の電気的特性を有するキャパシタ 32bが得られなくなる。また、導体プラグ 38c、 38dと電極 66d、 6 6eとの接触面積がある程度確保できな、場合には、十分に低、コンタクト抵抗が得られなくなる。十分に低いコンタクト抵抗を得るためには、例えば、導体プラグ 38c、 3 8dと電極 66d、 66eとの間にお!/、て少なくとち（w X u)の接虫面積力 ^必要となる。図 3 5 (b)は、許容し得る位置ずれの限界を示している。

[0446] X方向における位置ずれの余裕度 Δ Xは、

Δ χ=士（w— w ) /2

で表される。

[0447] 一方、 Υ方向における位置ずれの余裕度 A yは、

A y= ± (s— u)

で表される。

[0448] このように、本変形例によれば、導体プラグ 38c、 38dのパターンの幅 wが電極 66 d、 66eのパターンの幅 wより狭く設定されているため、 X方向における位置ずれの余裕度を大きくすることができる。

[0449] (変形例 2)

次に、本実施形態による不揮発性半導体記憶装置の変形例 (その 2)を図 36を用いて説明する。図 36は、本変形例による不揮発性半導体記憶装置を示す平面図である。図 36 (a)は、位置ずれが生じていない場合、即ち、理想的な位置合わせが行われた場合を示している。図 36 (b)は、許容し得る位置ずれの限界を示している。

[0450] 本変形例による不揮発性半導体記憶装置は、キャパシタ 32bの一対の電極 66d、 66e力互!ヽに咅分的に対向しており、キヤノシタ 32bの一対の電極 66d、 66e力 ^互!ヽに対向している部分力も離間した領域において、電極 66d、 66eと導体プラグ 38c、 3 8dとが接続されてヽることに主な特徴がある。

[0451] 図 36に示すように、キャパシタ 32bの一対の電極 66d、 66eのパターンは、一部にお、て互いに対向しており、互いに対向して、る部分力離間した領域にぉヽて導体プラグ 38c、 38dに接続されている。良卩ち、キヤノシタ 32bの一対の電極 66d、 66e は、互いに対向している部分から、互いに反対方向に引き出すようにパターンが形成されており、引き出されたパターンが導体プラグ 38c、 38dに接続されている。

[0452] キャパシタ 32bの一方の電極 66dと導体プラグ 38cとが接続される領域の近傍には、キャパシタ 32bの他方の電極 66eは存在していない。また、キャパシタ 32bの他方の電極 66eと導体プラグ 38dとが接続される領域の近傍には、キャパシタ 32bの一方の電極 66dは存在して!/ヽな!、。

[0453] 従って、本変形例によれば、位置合わせの余裕度を十分に確保することが可能である。

[0454] (変形例 3)

次に、本実施形態による不揮発性半導体記憶装置の変形例 (その 3)を図 37を用いて説明する。図 37は、本変形例による不揮発性半導体記憶装置を示す平面図である。

[0455] 本変形例による不揮発性半導体記憶装置は、キャパシタ 32bの電極 66d、 66eのパターンが櫛形になっており、キヤノシタ 32bの電極 66d、 66e力互いに対向している領域力も離間した領域において電極 66d、 66eと導体プラグ 38c、 38dとが接続されて、ることに主な特徴がある。

[0456] 図 37〖こ示すよう〖こ、キヤノンタ 32bの電極 66d、 66eのパターンは櫛形に形成されている。櫛形電極 66dと櫛形電極 66eとは、櫛歯部分 78a、 78bが互いに対向するように配されて、る。櫛形電極 66dの櫛歯部分 78aと櫛形電極 66eの櫛歯部分 78bとの間隔 gは、例えば 0. 05 m— 2 m程度に設定されている。

[0457] キャパシタ 32bの一対の電極 66d、 66eのパターンは、互いに対向している部分から離間した領域において導体プラグ 38c、 38dに接続されている。即ち、キャパシタ 3 2bの一対の電極 66d、 66eは、互いに対向している部分から、互いに反対方向に引き出すようにパターンが形成されており、引き出されたパターンが導体プラグ 38c、 38 dに接続されている。

[0458] キャパシタ 32bの一方の電極 66dと導体プラグ 38cとが接続される領域の近傍には

、キャパシタ 32bの他方の電極 66eは存在していない。また、キャパシタ 32bの他方の電極 66eと導体プラグ 38dとが接続される領域の近傍には、キャパシタ 32bの一方の電極 66dは存在して!/ヽな!、。

[0459] 従って、本変形例によれば、キャパシタ 32dの電極 66d、 66eを櫛形に形成した場合であっても、位置合わせの余裕度を十分に確保することが可能である。

[0460] [第 6実施形態]

本発明の第 6実施形態による不揮発性半導体記憶装置及びその製造方法を図 38 乃至図 41を用いて説明する。図 1乃至図 37に示す第 1乃至第 5実施形態による不揮発性半導体記憶装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

[0461] (不揮発性半導体記憶装置）

まず、本実施形態による不揮発性半導体記憶装置について図 38を用いて説明する。図 38は、本実施形態による不揮発性半導体記憶装置を示す断面図である。

[0462] 本実施形態による不揮発性半導体記憶装置は、半導体基板 10上に形成された層間絶縁膜 34と強誘電体基板 64とが、異方導電性接着剤 80を用いて接合されてヽることに主な特徴がある。

[0463] 図 38に示すように、トランジスタ 18等が形成された半導体基板 10上には、キャパシタ 32bが形成された強誘電体基板 64が設けられている。

[0464] 半導体基板 10側に形成された層間絶縁膜 34とキャパシタ 32bが形成された強誘電体基板 64とは、異方導電性接着剤 80を用いて接着されてヽる。

[0465] 異方導電性接着剤 80とは、絶縁性を有する接着剤 82中に導電性を有する粒子 8 4を含ませて成るものである。異方導電性接着剤 80を介して相対する電極間は電気的に接続されるが、隣接する電極どうしが短絡することはない。

[0466] 異方導電性接着剤 80としては、例えば、接着剤 82中に、絶縁物（図示せず)で包まれた金属フィラー 84を含ませて成る異方導電性接着剤を用いる。接着を行う際に比較的大きい圧力を加えると、金属フィラー 84を包む絶縁物が破れ、相対する電極同士が金属フィラー 84により電気的に接続される。金属フィラー 84の側部には絶縁物が存在しているため、隣接する電極間で短絡することはない。異方導電性接着剤 80としては、例えば、株式会社スリーボンド製の異方導電性フィルム状接着剤 (型番： ThreeBond 3370K)を用いることができる。また、株式会社スリーボンド製の印刷型異方導電性接着剤 (型番: ThreeBond 3373)を用いることもできる。

[0467] なお、異方導電性接着剤 80は、上記のようなタイプの異方導電性接着剤に限定されるものではない。他のあらゆる異方導電性接着剤を適宜用いることができる。

[0468] キャパシタ 32bの一方の電極 66dは、異方導電性接着剤 80を介して導体プラグ 38 cに電気的に接続され、ひヽてはトランジスタ 18のソース拡散層 16Sに電気的に接続されている。

[0469] また、キャパシタ 32bの他方の電極 66eは、異方導電性接着剤 80を介して導体プラグ 38dに電気的に接続され、ひいてはプレート線 40bに電気的に接続されている。

[0470] このように異方導線性接着剤 80を用いて、半導体基板 10と強誘電体基板 64とを接合してちょい。

[0471] 本実施形態によれば、半導体基板 10上に形成された層間絶縁膜 34と強誘電体基板 64とが異方導電性接着剤 80を用いて接合されているため、より確実な接合を確保することができる。このため、本実施形態によれば、信頼性の高い不揮発性半導体記憶装置を提供することが可能となる。

[0472] (不揮発性半導体記憶装置の製造方法）

次に、本実施形態による不揮発性半導体記憶装置の製造方法を図 39乃至図 41を用いて説明する。図 39乃至図 41は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。

[0473] まず、半導体基板 10側にトランジスタ 18等を形成し、強誘電体基板 64側にキャパシタ 32bを形成する工程までは、図 33を用いて上述した第 5実施形態による不揮発性半導体記憶装置の製造方法と同様であるため説明を省略する（図 39 (a)—図 39 ( c)参照)。

[0474] 次に、図 40 (a)に示すように、半導体基板 10上に形成された層間絶縁膜 34上に、異方導電性接着剤 80を配する。異方導電性接着剤 80としては、例えばフィルム状の異方導電性接着剤を用いる。

[0475] なお、異方導電性接着剤 80は、フィルム状の異方導電性接着剤に限定されるものではない。例えば、印刷法により塗布するタイプの異方導電性接着剤 80を用いてもよい。印刷法により異方導電性接着剤 80を塗布する場合には、半導体基板 10側又は強誘電体基板 64側のヽずれかに異方導電性接着剤 80を印刷すればょヽ。

[0476] 次に、半導体基板 10のうちの層間絶縁膜 34が形成されている側の面と、強誘電体基板 64のうちのキャパシタ 32bが形成されている側の面とを対向させ、層間絶縁膜 3 4に埋め込まれた導体プラグ 38c、 38dと強誘電体基板 64側に埋め込まれた電極 66 d、 66eとが互いに接続されるように、位置合わせを行う。タンタル酸リチウム単結晶等より成る強誘電体基板 64は、上述したように、光学的には殆ど透明である。また、異方導電性接着剤 80は、半透明である。従って、異方導電性接着剤 80を用いる場合であっても、目視による位置合わせは可能である。

[0477] 次に、半導体基板 10と強誘電体基板 64とを重ね合わせた状態で所定の圧力を加える（図 40 (b)参照)。そうすると、金属フィラー 84を包む絶縁物（図示せず)の上部と下咅と力 S破れ、キヤノシタ 32bの電極 66d、 66eと導体プラグ 38c、 38dと力 ^互!ヽに電気的に接続される。

[0478] こうして、半導体基板 10側の層間絶縁膜 34と強誘電体基板 64とが接合され、キヤノシタ 32bの電極 66d、 66eと層間絶縁膜 34に埋め込まれた導体プラグ 38c、 38dとが電気的に接続される（図 41参照)。

[0479] こうして本実施形態による不揮発性半導体記憶装置が製造される。

[0480] 本実施形態によれば、半導体基板 10上に形成された層間絶縁膜 34と強誘電体基板 64とが、異方導電性接着剤 80を用いて接合されるため、より確実な接合を得ることができる。このため、本実施形態によれば、信頼性の高い不揮発性半導体記憶装置を高、歩留りで製造することができる。

[0481] [変形実施形態]

本発明は上記実施形態に限らず種々の変形が可能である。

[0482] 例えば、上記実施形態では、半導体基板としてシリコン基板を用いる場合を例に説明したが、半導体基板はシリコン基板に限定されるものではない。例えば、半導体基板として、シリコン基板上にシリコンゲルマニウム層を形成して成る基板を用いてもよい。また、半導体基板として、シリコン基板上にシリコン酸ィ匕膜を介してシリコン層が形成された基板、即ち、 SOI基板を用いてもよい。

[0483] また、上記実施形態では、強誘電体基板を研磨により薄くする場合を例に説明した力強誘電体基板の厚さを薄くする方法は研磨に限定されるものではない。例えば、ドライエッチング等により強誘電体基板の厚さを薄くしてもよい。また、研磨とドライエツチングとを組み合わせることにより、強誘電体基板を所定の厚さまで薄くするようにしてちよい。

[0484] また、第 5実施形態の変形例（その 1)では、導体プラグ 38c、 38dのパターンの幅 w をキャパシタ 32bの電極 66d、 66eのパターンの幅 wより狭く設定する場合を例に説明したが、導体プラグ 38c、 38dのパターンの幅をキャパシタ 32bの電極 66d、 66eのパターンの幅より広く設定してもよい。この場合にも、 X方向における位置合わせの余裕度を大きくすることが可能である。即ち、キャパシタの電極のパターン及び導体ブラグのパターンのうちの一方の幅が、キャパシタの電極のパターン及び導体プラグのパターンのうちの他方の幅より狭く設定されて、れば、位置合わせの余裕度を大きく確保することが可能である。

産業上の利用可能性

[0485] 本発明による不揮発性半導体記憶装置及びその製造方法は、寿命が長ぐし力も集積度の高い不揮発性半導体記憶装置を提供するのに有用である。

Claims

請求の範囲

[1] 基板上に形成された第 1の電極と;前記第 1の電極上に形成された単結晶の強誘電体層と；前記強誘電体層上に形成された第 2の電極とを有するキャパシタを有することを特徴とする不揮発性半導体記憶装置。

[2] 請求の範囲第 1項記載の不揮発性半導体記憶装置において、

前記基板上に形成されたトランジスタと、

前記基板上及び前記トランジスタ上に形成された絶縁膜と、

前記絶縁膜に埋め込まれ、前記トランジスタに電気的に接続された導体プラグとを更に有し、

前記キャパシタは、前記絶縁膜上に形成されており、前記導体プラグを介して前記トランジスタに電気的に接続されている

ことを特徴とする不揮発性半導体記憶装置。

[3] 請求の範囲第 1項記載の不揮発性半導体記憶装置において、

前記強誘電体層上に形成され、前記強誘電体層に達する開口部が形成された絶縁膜と、

前記絶縁膜上に形成された薄膜トランジスタとを更に有し、

前記第 2の電極は、前記開口部内における前記強誘電体層上に形成されており、前記薄膜トランジスタに電気的に接続されている

ことを特徴とする不揮発性半導体記憶装置。

[4] 請求の範囲第 3項記載の不揮発性半導体記憶装置の製造方法にお、て、

前記基板と前記強誘電体層とが同じ材料より成る

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[5] 請求の範囲第 3項又は第 4項記載の不揮発性半導体記憶装置にお、て、

前記第 1の電極は、導電膜より成る

ことを特徴とする不揮発性半導体記憶装置。

[6] 請求の範囲第 3項又は第 4項記載の不揮発性半導体記憶装置にお、て、

前記第 1の電極は、前記基板の表層部に形成された不純物拡散層より成ることを特徴とする不揮発性半導体記憶装置。

[7] 半導体より成る基板上に形成された単結晶の強誘電体層と、

前記強誘電体層上に形成された電極と、

前記強誘電体層の両側の前記基板内に形成されたソース Zドレイン領域とを有することを特徴とする不揮発性半導体記憶装置。

[8] 請求の範囲第 7項記載の不揮発性半導体記憶装置にお、て、

前記基板と前記強誘電体層との間に形成された絶縁膜を更に有する

ことを特徴とする不揮発性半導体記憶装置。

[9] 請求の範囲第 8項記載の不揮発性半導体記憶装置にお、て、

前記絶縁膜と前記強誘電体層との間に形成された他の電極を更に有することを特徴とする不揮発性半導体記憶装置。

[10] 請求の範囲第 1項乃至第 9項のいずれか 1項に記載の不揮発性半導体記憶装置において、

前記強誘電体層の分極軸が、前記強誘電体層の面に対して法線方向であることを特徴とする不揮発性半導体記憶装置。

[11] 請求の範囲第 10項記載の不揮発性半導体記憶装置において、

前記強誘電体層は、タンタル酸リチウム又はニオブ酸リチウムより成る

ことを特徴とする不揮発性半導体記憶装置。

[12] 請求の範囲第 11項記載の不揮発性半導体記憶装置において、

前記強誘電体層は、 Li 0/ (Li O+Ta O )のモル分率が 0. 499—0. 500であ

2 2 2 5

るタンタル酸リチウム、又は、 Li 0/ (Li O+Nb O )のモル分率が 0. 499—0. 50

2 2 2 5

0であるニオブ酸リチウムより成る

ことを特徴とする不揮発性半導体記憶装置。

[13] 単結晶の強誘電体より成る基板の一部より成る強誘電体層と;前記強誘電体層の一方の側に形成された第 1の電極と;前記強誘電体層の他方の側に形成された第 2 の電極とを有するキャパシタを有する

ことを特徴とする不揮発性半導体記憶装置。

[14] 請求の範囲第 13項記載の不揮発性半導体記憶装置において、

前記基板上に絶縁膜を介して形成され、前記キャパシタに電気的に接続された薄膜トランジスタを更に有する

ことを特徴とする不揮発性半導体記憶装置。

[15] 請求の範囲第 13項記載の不揮発性半導体記憶装置において、

他の基板上に形成されたトランジスタと、

前記他の基板上及び前記トランジスタ上に形成された絶縁膜と、

前記基板における前記キャパシタが形成されてヽる側の面が、前記絶縁膜に接合されており、

前記キャパシタは、前記導体プラグを介して、前記トランジスタに電気的に接続されている

ことを特徴とする不揮発性半導体記憶装置。

[16] 請求の範囲第 15項記載の不揮発性半導体記憶装置において、

前記絶縁膜と前記他の基板とが異方導電性接着剤により接着されており、前記キャパシタと前記導体プラグとが、前記異方導電性接着剤を介して電気的に接続されている

ことを特徴とする不揮発性半導体記憶装置。

[17] 請求の範囲第 16項記載の不揮発性半導体記憶装置において、

前記キャパシタの前記第 1又は前記第 2の電極のパターン及び前記導体プラグのパターンのうちの一方の幅力、前記キャパシタの前記第 1又は前記第 2の電極のパターン及び前記導体プラグのパターンのうちの他方の幅より狭い

ことを特徴とする不揮発性半導体記憶装置。

[18] 請求の範囲第 13項乃至第 17項のいずれか 1項に記載の不揮発性半導体記憶装 ¾【こ; i l /、て、

前記キャパシタの前記第 1の電極及び前記第 2の電極は、それぞれ櫛形に形成されている

ことを特徴とする不揮発性半導体記憶装置。

[19] 請求の範囲第 13項乃至第 18項のいずれか 1項に記載の不揮発性半導体記憶装置【こお!、て、

前記基板の分極軸が、前記基板の面内方向である

ことを特徴とする不揮発性半導体記憶装置

[20] 請求の範囲第 19項記載の不揮発性半導体記憶装置において、

前記基板は、タンタル酸リチウム又はニオブ酸リチウムより成る

ことを特徴とする不揮発性半導体記憶装置。

[21] 請求の範囲第 20項記載の不揮発性半導体記憶装置において、

前記基板は、 Li 0/ (Li O+Ta O )のモル分率が 0. 499—0. 500であるタンタ

2 2 2 5

ル酸リチウム、又は、 Li 0/ (Li O+Nb O )のモル分率が 0. 499—0. 500である

2 2 2 5

ニオブ酸リチウムより成る

ことを特徴とする不揮発性半導体記憶装置。

[22] 第 1の基板の一方の面側及び単結晶の強誘電体より成る第 2の基板の一方の面側のうちの少なくとも一方に、第 1の導電層を形成する工程と、

前記第 1の基板の前記一方の面側と前記第 2の基板の前記一方の面側とを接合する工程と、

前記第 2の基板が所定の厚さになるまで、前記第 2の基板の他方の面側を除去し、前記第 2の基板より成る強誘電体層を形成する工程と、

前記強誘電体層上に第 2の導電層を形成する工程と、

少なくとも前記第 2の導電層をパターユングすることにより、前記第 1の導電層より成る第 1の電極と;前記強誘電体層と;前記第 2の導電層より成る第 2の電極とを有するキャパシタを形成する工程と

を有することを特徴とする不揮発性半導体記憶装置の製造方法。

[23] 請求の範囲第 22項記載の不揮発性半導体記憶装置の製造方法にぉ、て、

前記第 1の基板と前記第 2の基板とを接合する工程の前に、前記第 1の基板の前記一方の面上にトランジスタを形成する工程と;前記トランジスタ上及び前記第 1の基板の前記一方の面上に絶縁膜を形成する工程と;前記絶縁膜内に前記トランジスタに達するコンタクトホールを形成する工程と;前記コンタクトホール内に導体プラグを埋め込む工程とを更に有することを特徴とする不揮発性半導体記憶装置の製造方法。

[24] 請求の範囲第 22項記載の不揮発性半導体記憶装置の製造方法にお、て、

前記第 2の基板の前記他方の面側を除去する工程の後、前記第 2の導電層を形成する工程の前に、前記第 2の基板上に絶縁膜を形成する工程と;前記絶縁膜に、前記強誘電体層に達する開口部を形成する工程と；前記絶縁膜上にトランジスタを形成する工程とを更に有し、

前記第 2の導電層をパターユングする工程では、少なくとも前記開口部内における前記強誘電体層上に前記第 2の導電層より成る前記第 2の電極が形成されるように、前記第 2の導電層をパターユングする

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[25] 請求の範囲第 24項記載の不揮発性半導体記憶装置の製造方法にぉ、て、

前記 1の基板と前記第 2の基板とが同じ材料より成る

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[26] 請求の範囲第 24項又は第 25項記載の不揮発性半導体記憶装置の製造方法において、

前記第 1の導電層を形成する工程では、導電膜より成る前記第 1の導電層を形成する

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[27] 請求の範囲第 24項又は第 25項記載の不揮発性半導体記憶装置の製造方法において、

前記第 1の導電層を形成する工程では、前記第 1の基板の表層部にドーパント不純物を導入することにより、不純物拡散層より成る前記第 1の導電層を形成することを特徴とする不揮発性半導体記憶装置の製造方法。

[28] 半導体より成る第 1の基板の一方の面側に、ソース領域及びドレイン領域を形成する工程と、

前記第 1の基板の一方の面側と単結晶の強誘電体より成る第 2の基板の一方の面側とを接合する工程と、

前記強誘電体層上に、導電層を形成する工程と、

前記導電層及び前記強誘電体層をパターニングすることにより、前記導電層より成る電極を前記ソース領域と前記ドレイン領域の間の前記第 1の基板上に形成するェ程と

[29] 請求の範囲第 28項記載の不揮発性半導体記憶装置の製造方法にお、て、

前記第 1の基板と前記第 2の基板とを接合する工程の前に、前記第 1の基板上に絶縁膜を形成する工程を更に有し、

前記導電層及び前記強誘電体層をパターニングする工程では、前記絶縁膜をもパターニングする

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[30] 請求の範囲第 29項記載の不揮発性半導体記憶装置の製造方法にお、て、

前記絶縁膜を形成する工程の後、前記第 1の基板と前記第 2の基板とを接合する工程の前に、前記絶縁膜上に他の導電層を形成する工程を更に有し、

前記導電層、前記強誘電体層及び前記絶縁膜をパターニングする工程では、前記他の導電層をもパター-ングする

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[31] 請求の範囲第 22項乃至第 30項のいずれか 1項に記載の不揮発性半導体記憶装置の製造方法において、

前記第 2の基板の分極軸は、前記第 2の基板の面に対して法線方向であることを特徴とする不揮発性半導体記憶装置の製造方法。

[32] 請求の範囲第 31項記載の不揮発性半導体記憶装置の製造方法において、

前記第 2の基板は、タンタル酸リチウム又はニオブ酸リチウムより成る

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[33] 単結晶の強誘電体より成る基板の所定領域の両側の領域をエッチングすることにより、前記基板の一部より成る強誘電体層を前記所定領域に形成する工程と、前記強誘電体層の一方の側に第 1の電極を形成し、前記強誘電体層の他方の側に第 2の電極を形成することにより、前記第 1の電極と;前記前記強誘電体層と;前記第 2の電極とを有するキャパシタを形成する工程と

[34] 請求の範囲第 33項記載の不揮発性半導体記憶装置の製造方法にお、て、

前記第 1の電極及び前記第 2の電極を形成する工程は、前記基板上に導電層を形成する工程と;前記基板の表面が露出するまで前記導電層を研磨除去することにより、前記強誘電体層の前記一方の側に前記導電層より成る前記第 1の電極と形成するとともに、前記強誘電体層の前記他方の側に前記導電層より成る前記第 2の電極を形成する工程とを有する

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[35] 請求の範囲第 33項又は第 34項記載の不揮発性半導体記憶装置の製造方法において、

前記キャパシタに電気的に接続された薄膜トランジスタを、前記基板上に絶縁膜を介して形成する工程を更に有する

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[36] 請求の範囲第 33項又は第 34項記載の不揮発性半導体記憶装置の製造方法において、

他の基板上にトランジスタを形成する工程と、

前記トランジスタ上及び前記他の基板上に絶縁膜を形成する工程と、

前記絶縁膜に前記トランジスタに達するコンタクトホールを形成する工程と、前記コンタクトホール内に導体プラグを埋め込む工程と、

前記基板における前記キャパシタが形成されている面側と前記他の基板における前記絶縁膜が形成されて!ヽる面側とを接合し、前記導体プラグと前記キャパシタの前記電極とを接続する工程を更に有する

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[37] 請求の範囲第 36項記載の不揮発性半導体記憶装置の製造方法にお、て、

前記基板と前記他の基板とを接合する工程では、異方導電性接着剤を用いて接着することを特徴とする不揮発性半導体記憶装置の製造方法。

[38] 請求の範囲第 36項又は第 37項記載の不揮発性半導体記憶装置の製造方法において、

前記コンタクトホールをする工程では、前記一対の電極より狭いパターンにコンタクトホールを形成し、

前記導体プラグを形成する工程では、前記一対の電極より狭、パターンの導体プラグを形成する

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[39] 請求の範囲第 33項乃至第 38項のいずれか 1項に記載の不揮発性半導体記憶装置の製造方法において、

前記基板の分極軸は、前記基板の面内方向である

ことを特徴とする不揮発性半導体記憶装置の製造方法。

[40] 請求の範囲第 39項記載の不揮発性半導体記憶装置の製造方法にお、て、前記基板は、タンタル酸リチウム又はニオブ酸リチウムより成る

ことを特徴とする不揮発性半導体記憶装置の製造方法。