WO2006019024A1 - スイッチング電源装置 - Google Patents

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WO2006019024A1
WO2006019024A1 PCT/JP2005/014655 JP2005014655W WO2006019024A1 WO 2006019024 A1 WO2006019024 A1 WO 2006019024A1 JP 2005014655 W JP2005014655 W JP 2005014655W WO 2006019024 A1 WO2006019024 A1 WO 2006019024A1
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switching
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PCT/JP2005/014655
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Ryuichi Furukoshi
Akio Iwabuchi
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Sanken Electric Co., Ltd.
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Definitions

  • the present invention relates to a switching power supply device that can shorten the reset time of a latch circuit by quickly discharging the charge of a smoothing capacitor.
  • FIG. 1 shows a circuit configuration diagram of a conventional switching power supply device.
  • the full-wave rectifier circuit RC1 rectifies the AC input voltage of the AC power supply Vac that is input via the switch SW1, and the smoothing capacitor C1 smoothes the voltage rectified by the full-wave rectifier circuit RC1 to generate a direct current. Convert to voltage.
  • Connected to both ends of the smoothing capacitor C1 is a series circuit of a primary winding P1 (number nl) of the transformer T and a switching element Q7 composed of an FET.
  • the control unit 40 controls the switching operation of the switching element Q7 by the DC voltage from the smoothing capacitor C1.
  • a series circuit of a diode D1 and a smoothing capacitor C3 is connected to both ends of the secondary winding S1 (number n2) of the transformer T, and the output voltage of the smoothing capacitor C3 is supplied to a load (not shown).
  • the detector 43 detects an error voltage between the output voltage of the smoothing capacitor C3 and the reference voltage, and outputs the error voltage to the control circuit 44.
  • a series circuit of FETQ1, resistor R2 and capacitor C2 is connected to both ends of smoothing capacitor C1, and resistor R1 is connected between the drain and gate of FETQ1.
  • FETQ2 is connected between the connection point of resistor R2 and capacitor C2 and the gate of FETQ1, and Zener diode Z D1 is connected between the drain and source of FETQ2.
  • a resistor R4 is connected between the drain and gate of FETQ2, FETQ3 is connected between the gate of FETQ2 and one end of capacitor C2, and a series circuit of resistor R3 and FETQ4 is connected to both ends of capacitor C2. ing.
  • Comparator CP1 is a comparator with hysteresis.
  • the voltage divided by resistors R5 and R6 is input to the + terminal, the reference voltage Vrl is input to the-terminal, and the voltage at the + terminal is the first voltage.
  • Exceeds the threshold TH1 When the output becomes H level, the threshold value is set to the second threshold value TH2, which is smaller than the first threshold value TH1, and when the voltage falls below the second threshold value TH2, the output becomes L level and the threshold value becomes the first threshold value. Reset.
  • the output of comparator CP1 is output to the base of transistor Q6 and the gate of FETQ3.
  • the comparator CP2 inputs the voltage divided by the resistors R7 and R8 to one terminal, inputs the reference voltage Vr2 to the + terminal, and inputs the first threshold TH 1 and the second threshold of the comparator CP1. It is set to the third threshold TH3, which is lower than the threshold TH2, and the output goes to L level when the voltage force at one terminal exceeds the third threshold TH3, and the output goes to H level when it falls below the third threshold TH3.
  • the output of the comparator CP2 is output to the latch circuit 41.
  • a resistor R9 is connected between the base and collector of the transistor Q6, and a Zener diode ZD2 is connected between the collector emitters of the transistor Q6.
  • the emitter of transistor Q6 is connected to the base of transistor Q5, and the collector of transistor Q5 is connected to the connection point of resistor R2 and capacitor C2.
  • a resistor R10 is connected between the base and collector of the transistor Q5, and the collector of the transistor Q5 is connected to the oscillator 42 and the control circuit 44.
  • the latch circuit 41 When the latch circuit 41 is reset by the H level from the comparator CP2 and the control circuit 44 also receives an uncontrollable detection signal indicating an abnormal state, an oscillation stop signal for stopping the switching operation of the switching element Q7. Is output to the oscillator 42 and the switching element Q7 is held (set). The output of latch circuit 41 is output to the gate of FETQ4. The control circuit 44 generates a control signal for turning on and off the switching element Q 7 based on the error voltage from the detector 43 and outputs the control signal to the oscillator 42. The oscillator 42 controls the switching operation of the switching element Q7 based on the control signal from the control circuit 44 and the signal from the latch circuit 41.
  • FIG. 2 is a timing chart for explaining the operation of each part of the conventional switching power supply device shown in FIG.
  • Vac is the voltage of the AC power supply
  • VC1 is the voltage of the smoothing capacitor C1
  • VLT is the output of the latch circuit 41
  • VQ1 is the voltage of FETQ1
  • VQ4 is the voltage of FETQ4
  • VC2 is the voltage of capacitor C2
  • VCP1 is the comparator CP1
  • VCP2 indicates the output of comparator CP2.
  • the switch SW1 when the switch SW1 is turned on, the AC input voltage from the AC power supply Vac is rectified by the full-wave rectifier circuit RC1, smoothed by the smoothing capacitor C1, and converted to a DC voltage. Due to this DC voltage, a constant current determined by the gate-source voltage Vgs, Zener diode ZD1, and resistor R2 of FETQ 1 flows through FETQ1, and capacitor C2 is charged.
  • the comparator CP1 When the voltage VC2 divided by the resistor R5 and the resistor R6 becomes equal to or higher than the first threshold TH1, the comparator CP1 outputs the output VCP1 to the H level and the threshold is smaller than the first threshold TH1.
  • the threshold value TH2 is set and the voltage VC2 falls below the second threshold value TH2, the output VCP1 force becomes SL level and the threshold value is reset to the first threshold value TH1.
  • the comparator CP2 is set to the third threshold TH3. When the voltage VC2 exceeds the third threshold TH3, the output VCP2 becomes L level, and when the voltage VC2 becomes equal to or lower than the third threshold TH3, the output VCP2 becomes H level.
  • the capacitor C2 is gradually charged by the current flowing through the FETQ1, and when the voltage VC2 of the capacitor C2 exceeds the third threshold TH3 of the comparator CP2, the output VCP2 of the comparator CP2 becomes L level, and the latch The circuit 41 is ready to accept the set signal.
  • the switching element Q7 starts a switching operation
  • energy is transmitted from the primary side to the secondary side via the transformer T
  • the voltage generated in the secondary winding S1 of the transformer T2 is the diode D1
  • the DC voltage is output after being rectified and smoothed by the smoothing capacitor C3.
  • the control circuit 44 generates a control signal based on the error voltage from the detector 43, changes the ON width of the switching element Q7 by the control signal, and controls the output voltage of the smoothing capacitor C3 to a predetermined voltage.
  • the auxiliary power generated by the tertiary winding P2 of the transformer T and the diode D4 is supplied to the transmitter 42 and the control circuit 44 via the transistor Q5, and the switching operation of the switching element Q7 is continued.
  • the output voltage of the smoothing capacitor C3 cannot be controlled to a predetermined voltage, the voltage of the auxiliary power source by the tertiary winding P2 is lowered, and the voltage VC2 of the capacitor C2 is also lowered.
  • the voltage VC2 reaches the second threshold value TH2 of the comparator CP1
  • the output VCP1 of the comparator CP1 is inverted and becomes L level
  • the transistor Q6 is turned on and the transistor Q5 is turned off, so that the oscillator 41, the control circuit 44
  • the power supply to is cut off, and switching element Q7 stops switching.
  • FETQ3 turns off and FETQ2 turns off.
  • FETQ1 turns on and charging of capacitor C2 begins.
  • the control circuit 44 does not resume operation.
  • the detector 43 detects an abnormal state such as an overvoltage and outputs an abnormal state detection signal to the control circuit 44.
  • the control circuit 44 outputs an uncontrollable detection signal to the latch circuit 41 based on the abnormal state detection signal, and sets the latch circuit 41. Therefore, the oscillation stop signal, which is the output VLT of the latch circuit 41, becomes H level, the oscillator 42 stops oscillating by the oscillation stop signal, and the switching element Q7 stops the switching operation.
  • FETQ4 is turned on by the output VLT from the latch circuit 41, and the charge of the capacitor C2 is discharged through the resistor R3. For this reason, the voltage VC2 of the capacitor C2 decreases.
  • the second threshold TH2 of the comparator CP1 is reached at time t2
  • the output VCP1 of the comparator CP1 is inverted and becomes L level.
  • the transistor Q6 is turned on and the transistor Q5 is turned off, so that power is not supplied to the oscillator 42 and the control circuit 44.
  • FETQ1 turns on because FE TQ3 turns off and FETQ2 turns off.
  • the smoothing capacitor C1 Since the switch SW1 is not turned off, the smoothing capacitor C1 has a sufficient voltage, so that the capacitor C2 is charged by the DC voltage of the smoothing capacitor C1.
  • the charging current by FETQ1 is set larger than the discharging current by resistor R3, so the voltage VC2 of capacitor C2 begins to rise.
  • FETQ3 When the voltage VC2 of the capacitor C2 reaches the first threshold THI at time t3, FETQ3 is turned on and FETQ2 is turned on, so that FETQ1 is turned off and charging of the capacitor C2 is stopped. Then, since the capacitor C2 is only discharged by the resistor R3, the voltage VC2 of the capacitor C2 starts to drop.
  • the capacitor C2 is charged as described above.
  • the oscillator 42 is stopped by the latch circuit 41 and the switching operation of the switching element Q7 is stopped.
  • the comparators CP1, CP2, latch circuit 41, etc. continue to operate while holding the voltage. In this state, the oscillator 42 is stopped by the latch circuit 41, and only a small amount of power is required when the latch circuit 41 is in operation, and it is not necessary to supply continuously from FETQ1, so FETQ1 is turned on. A small amount of power supplied while repeating Z-off is sufficient.
  • the starting circuit power supplies the power to continue the operation of the latch circuit 41, but the purpose is different. Reduction of discharge time of smoothing capacitor C1 when switch SW1 is turned off is not considered.
  • the switching control circuit 25 When the voltage reaches the specified voltage (starting potential of the switching control circuit 25), the switching control circuit 25 is started, The switching operation of the switching element 17 is started. Then, the triac 15 is turned on via the transformer 18, and the secondary side of the transformer 18 supplies a stable DC voltage to the load 31 by the rectifying and smoothing circuits 9 and 14. Further, since the charging voltage of the primary side smoothing capacitor 16 is higher than the operating voltage of the Zener diodes 38 and 39, the transistor 36 is off.
  • the switching control circuit 25 detects when the input voltage is lost by the detection circuit that detects the input voltage consisting of the Zener diode 31, the resistor 32, the transistor 33, the photocoupler 34, and the resistor 35. Stop. Then, the voltage of the primary side smoothing capacitor 16 is detected by the Zener diodes 39 and 38, and when the detected voltage becomes a predetermined voltage or less, the transistor 36 is turned on, and the charge of the primary side smoothing capacitor 16 is resisted. Discharge with 27 and transistor 36.
  • the switch SW1 is turned off until the smoothing capacitor C1 is sufficiently discharged (the latch circuit). Reset time when 41 is reset), power cannot be turned on again.
  • the smoothing capacitor C1 requires a large capacity in order to extend the guaranteed output time in the event of a power failure. However, if this capacitance is large, the time for which the latch circuit 41 is reset becomes longer.
  • the input side force also supplies power to the control unit 40 via the activation circuit in order to operate the latch circuit 41.
  • the switch SW1 When the switch SW1 is turned off, the energy stored in the smoothing capacitor C1 is discharged by the start-up circuit, but normally only the power necessary to hold the latch circuit 41 need be supplied, so the reset time is It won't be too short.
  • increasing the current flowing through the startup circuit increases the loss and generates heat.
  • the capacitance of the smoothing capacitor C1 increases, the discharge energy increases and heat generation increases.
  • a discharge resistor is connected in parallel with the smoothing capacitor C1, the discharge will be faster, but since a voltage is always applied to the discharge resistor, a loss occurs and the efficiency deteriorates.
  • the primary-side smoothing capacitor 16 can be discharged with a larger current than at the time of startup. Is applied to the resistor 27, and a power loss is always generated in the resistor 27, and the efficiency is lowered.
  • the starting current and the discharge current of the primary side smoothing capacitor 16 cannot be adjusted individually, the starting time and the reset time of the latch circuit cannot be arbitrarily set. If the input voltage drops due to some external abnormality and the Zener diodes 38 and 39 do not conduct, the discharge circuit may work and the resistor 27 may overheat.
  • An object of the present invention is to provide a switching power supply device that can shorten the reset time of the latch circuit by quickly discharging the charge of the smoothing capacitor on the input side, and can stop the starting circuit in the event of an overheat abnormality.
  • a DC voltage obtained by rectifying the AC input voltage of an AC power supply and smoothing it with a smoothing capacitor is converted into a switching element by a control unit.
  • a switching power supply device that converts to another DC voltage by performing a switching operation supplies a starting power supply for starting the switching operation of the switching element to the control unit when the AC power supply is turned on.
  • Latch means for holding a switching operation stop state of the switching element when an abnormality other than an overheat abnormality of the activation means, When the latch means holds the switching operation stopped state, the charge of the smoothing capacitor is discharged to quickly reset the latch means when the AC power supply is turned off, and the detection from the overheat detection means Start control means for stopping the start means by a signal And a step.
  • a voltage detecting means for detecting that the AC power supply is turned off based on an AC input voltage of the AC power supply when the latch means holds the stop state of the switching operation.
  • the voltage detecting means detects that the AC power supply is turned off, an electric current having an average current larger than the current when the AC power supply is turned on is discharged to discharge the charge of the smoothing capacitor.
  • the latch means is reset earlier.
  • FIG. 1 is a circuit configuration diagram of Conventional Example 1 of a conventional switching power supply device.
  • FIG. 2 is a timing chart for explaining the operation of each part of Conventional Example 1 of a conventional switching power supply device.
  • FIG. 3 is a circuit configuration diagram of Conventional Example 2 of a conventional switching power supply device.
  • FIG. 4 is a circuit configuration diagram of the switching power supply device according to the first embodiment of the present invention.
  • FIG. 5 is a timing chart for explaining the operation of each part of the switching power supply device according to the first embodiment of the present invention.
  • FIG. 6 is a circuit configuration diagram of a switching power supply device according to a second embodiment of the present invention.
  • FIG. 7 is a timing chart for explaining the operation of each part of the switching power supply device according to the second embodiment of the present invention.
  • FIG. 4 is a circuit configuration diagram of the switching power supply device according to the first embodiment of the present invention.
  • the current that flows in FETQ1 satisfies the function during start-up, stop, and latch circuit operation (when the oscillation stop signal is output), and FET Q1 overheats.
  • the current was set to a level that did not. Therefore, the FETQ1 current does not require a large current and starts when the latch circuit 41 is set and the switch SW1 is turned off. Even if the smoothing capacitor CI was discharged in the circuit, the reset time could not be shortened.
  • the switching power supply device of the first embodiment shown in FIG. 4 further includes an overheat detector 45, an AND circuit 46, an inverter 47, and an NAND circuit in addition to the conventional switching power supply device shown in FIG. 48, 49, 50, Comparator CP3, Resistor R13, 14 are provided, the current flowing through the starting circuit is set large, and when the latch circuit 41 is set, the charge of the smoothing capacitor C1 is discharged by the starting circuit, and the switch SW1
  • This feature is characterized in that the discharge of the smoothing capacitor C 1 when the switch is turned off is shortened to shorten the reset time.
  • FETs Q1 to Q3, resistors Rl, R2, R4, and Zener diode ZD1 constitute a start-up circuit, and this start-up circuit starts to start the switching operation of switching element Q7 when switch SW1 is turned on. After the power is supplied to the control unit 40a and the switching operation of the switching element Q7 is started, the supply of the starting power supply to the control unit 40a is stopped.
  • the latch circuit 41 is configured to output a non-controllable signal from the control circuit 44a when the protection circuit is activated due to an output overvoltage or the like (including overheat protection provided separately from the present invention). It is set and the switching operation of switching element Q7 is stopped.
  • the overheat detector 45 is thermally coupled to the FETQ1, detects the temperature of the FETQ1, and outputs an H level detection signal indicating an overheat abnormality detection of the FETQ1 when the temperature exceeds a predetermined temperature.
  • Inverter 47 inverts the output of overheat detector 45.
  • the AND circuit 46 calculates an AND (logical product) of the output of the latch circuit 41 and the output of the inverter 47, and outputs the output to the gate of FETQ4.
  • the NAND circuit 50 calculates the NAND (negative AND) of the output of the latch circuit 41 and the output of the comparator CP3 and outputs the output to the NAND circuit 49.
  • the NAND circuit 49 calculates the NAND of the output of the NAND circuit 50 and the output of the comparator CP1 and outputs the output to the NAND circuit 48.
  • the NAND circuit 48 calculates the NAND of the output of the NAND circuit 49 and the output of the inverter 47 and outputs it to the gate of the FETQ3.
  • the inverter 47 and the NAND circuits 48 to 50 are turned off when the switch SW1 is turned off by discharging the charge of the smoothing capacitor C1 when the latch circuit 41 keeps holding the switching operation stop state of the switching element Q7.
  • the start control means is configured to speed up the reset of the latch circuit 41 and stop the start circuit by the detection signal of the overheat detector 45 force.
  • Launch The control means may be configured to reduce the current flowing through the start circuit by the detection signal from the overheat detector 45 instead of stopping the start circuit by the detection signal from the overheat detector 45.
  • a series circuit of a resistor 13 and a resistor 14 is connected to both ends of the smoothing capacitor C1, and a connection point between the resistors 13 and 14 is connected to one terminal of the comparator CP3.
  • the comparator CP3 detects the voltage of the smoothing capacitor C1, and outputs an H level to the NAND circuit 50 when the divided voltage of the resistor R13 and the resistor R14 becomes equal to or lower than the reference voltage Vr3.
  • Resistor R1, 3, resistor 14, reference voltage Vr3, and comparator CP3 constitute the input voltage drop detection circuit.
  • the NAND circuits 48, 49, 50 turn on FETQ1 when the latch circuit 41 is set, an oscillation stop signal is output, and the voltage of the smoothing capacitor C1 falls below the reference voltage Vr3.
  • the charge of the smoothing capacitor C1 is discharged more quickly. That is, by using the starter circuit positively, the charge of the smoothing capacitor C1 can be discharged by adding a few components.
  • the overheat detector 45 thermally coupled to FETQ1 is provided, the current flowing through FETQ1 can be increased safely without considering the ambient temperature.
  • the overheat detector 45 detects an overheat abnormality when the temperature of the FETQ1 rises to the specified temperature, and protects the FETQ1 by turning it off with the detection signal. As a result, the current flowing through FETQ1 can be increased safely, and the reset time of the latch circuit 41 can be shortened.
  • the latch circuit 41 is set at time tl to stop the switching operation of the switching element Q7.
  • the switch is made at time t6.
  • the NAND circuit 50 calculates the NAND of the H level from the comparator CP3 and the H level from the latch circuit 41, and outputs the L level to the NAND circuit 49.
  • the NAND circuit 49 calculates the NAND between the H level from the comparator CP 1 and the L level from the NAND circuit 50, and outputs the H level to the NAND circuit 48.
  • the NAND circuit 48 calculates the NAND of the H level from the NAND circuit 49 and the H level from the inverter 47 (overheat detection! /, When) and after time t9, always FETQ3 and FETQ2 And turn off FETQ1 continuously.
  • the FETQ1 when the latch circuit 41 is set and the voltage VC1 of the smoothing capacitor C1 falls below the reference voltage Vr3, the FETQ1 is always turned on, and the current flowing through the FETQ1 is increased. The loss increases and the temperature rises. Then, when the temperature of FETQ1 exceeds the predetermined temperature from time tlO to t11, the overheat detector 45 thermally coupled to FETQ1 detects the overheat abnormality of FETQ1, and the H level is passed through the inverter 47. Output to the NAND circuit 46 and the NAND circuit 48. The AND circuit 46 calculates the AND of the L level from the inverter 47 and the H level from the latch circuit 41, and outputs the L level to the FETQ4. For this reason, FETQ4 turns off and the discharge of capacitor C2 stops.
  • NAND circuit 48 calculates the NAND of the L level from inverter 47 and the H level from NAND circuit 49 and outputs an H level to FETQ3, FETQ2 and FETQ3 are turned on, and FETQ1 is Turn off. At this time, no current flows through FETQ1 until the temperature of FETQ1 drops, so even if the set current is increased, the parts will not be damaged.
  • FIG. 6 is a circuit configuration diagram of the switching power supply device according to the second embodiment of the present invention.
  • FETQ1 when the AC input voltage is monitored and there is no AC input, FETQ1 is always turned on, and FETQ9 is turned on and FETQ8 is turned on to short-circuit the resistor R11.
  • FETQ9 when the AC input voltage is monitored and there is no AC input, FETQ9 is turned on and FETQ8 is turned on to short-circuit the resistor R11.
  • the current flowing through the starting circuit is increased, and the charge of the smoothing capacitor C1 is discharged more efficiently, thereby shortening the reset time.
  • the anode of the diode D2 is connected to one end TP1 of the full-wave rectifier circuit RC1, and the anode of the diode D3 is connected to the other end TP2 of the full-wave rectifier circuit RC1.
  • the force swords of the diode D2 and the diode D3 are connected in common, and this connection point is connected to one end of each of the resistor R13 and the capacitor C4.
  • a capacitor C4 is connected in parallel to the series circuit of the resistor R13 and the resistor R14.
  • Diodes D2 and D3, resistor R13, resistor R14, comparator CP3, and reference voltage Vr3 form an input voltage detection circuit.
  • Comparator CP3 is a full-wave rectifier circuit with diodes D2 and D3 and capacitor C4.
  • a resistor R11 is connected between the resistor R2 and the capacitor C2
  • a FETQ8 is connected in parallel to the resistor R11
  • a resistor R12 is connected between the drain and gate of the FETQ8.
  • FETQ9 is connected between the gate of FETQ8 and one end of capacitor C2.
  • the AND circuit 46b calculates an AND of the output from the comparator CP3 and the output from the latch circuit 41, and outputs the AND output to the gate of the FETQ9.
  • the capacitor C4 is sufficiently small and has a capacitance with respect to the smoothing capacitor C1, and when the AC input voltage is lost, the resistor R13, the resistor 14, and the capacitor C4 are immediately discharged immediately before the smoothing capacitor C1.
  • the resistor R13, the resistor 14, and the capacitor C4 are immediately discharged immediately before the smoothing capacitor C1.
  • set resistor R13, resistor R14, and capacitor C4 so that the output of comparator CP3 is at L level.
  • the AND circuit 46b includes an H level from the comparator CP3 and an H level from the latch circuit 41. Calculate AND with level and turn on FETQ9 and FETQ8. For this reason, the current flowing through FETQ1 increases. At this time, about twice as much current flows in FETQ1 as in a normal state (for example, from time t2 to time t8), and FET1Q1 has a voltage VC2 between the second threshold TH2 and the first threshold TH1 of comparator CP1. Since it is turned on / off when it is in between, the on-time and off-time are shorter than in the normal state from time tlO to time tl2.
  • the voltage Vcl of the smoothing capacitor C1 decreases as the electric charge of the smoothing capacitor C1 is discharged
  • the voltage Vc2 of the capacitor C2 reaches the first threshold THI from the second threshold TH2. Since the time becomes longer, the on-time of FETQ1 gradually increases from time tl4 to time tl5. The voltage Vc2 drops to the third threshold TH3 at time tl6. Accordingly, since the charge of the smoothing capacitor C1 is discharged quickly and efficiently, the reset time of the latch circuit 41 can be shortened efficiently.
  • the reset time is the time from time t6 to time tl6.
  • the comparator is only set when the latch circuit 41 is set (when the output of the latch circuit 41 is at the H level).
  • the above-described operation is performed by a signal from CP3.
  • the overheat detector 45 Since the overheat detector 45 is provided, when the overheat detector 45 operates and outputs an H level at the time tl2, FETQ4 is turned off by the inverter 47 and the AND circuit 46a, and the capacitor formed by the resistor R3. C2 discharge stops. Since NAND circuit 48 outputs an H level to FETQ3, FETQ3 is turned on, FETQ2 is turned on, FETQ1 is turned off, and FETQ1 is protected from damage due to overheating. When the temperature of FETQ1 falls, the output of overheat detector 45 goes to L level, and FETQ1 and FETQ4 are turned on again, and the charge of smoothing capacitor C1 is discharged by FETQ1, resistor R2, resistor R3, and FETQ4.
  • the components to be used can be integrated into an integrated circuit.
  • external components can be eliminated by the integration of an integrated circuit.
  • the integrated circuit can reduce the delay in thermal response to the thermal detection of FETQ1, thus improving safety.
  • the start-up control means expedites resetting of the latch means when the AC power is turned off by discharging the charge of the smoothing capacitor when the latch means holds the stop state of the switching operation. Therefore, the reset time of the latch means can be shortened.
  • the start control means stops the start means by the detection signal from the overheat detection means, the start means can be stopped even when the ambient temperature is high! Can be increased.
  • the present invention is applicable to switching power supply devices such as an AC-DC converter and a DC-DC converter.

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Abstract

交流電源Ｖａｃをオンしたときにスイッチング素子Ｑ７のスイッチング動作を開始させるための起動電源を制御部４０ａに供給し、スイッチング動作を開始した後に起動電源の制御部への供給を停止する起動手段Ｑ１と、この起動手段に熱結合され且つ起動手段の過熱による異常を検出する過熱検出手段４５と、起動手段の過熱異常以外の異常時にスイッチング素子のスイッチング動作の停止状態を保持するラッチ手段４１と、ラッチ手段がスイッチング動作の停止状態を保持しているときに平滑コンデンサＣ１の電荷を放電させて交流電源をオフしたときのラッチ手段のリセットを早くし、過熱検出手段からの検出信号により起動手段を停止させる起動制御手段４８～５０とを備える。

Description

明 細 書
スイッチング電源装置
技術分野
[0001] 本発明は、平滑コンデンサの電荷を早く放電させることによりラッチ回路のリセット時 間を短縮することができるスイッチング電源装置に関する。
背景技術
[0002] 図 1に従来のスイッチング電源装置の回路構成図を示す。図 1において、全波整流 回路 RC1は、スィッチ SW1を介して入力される交流電源 Vacの交流入力電圧を整 流し、平滑コンデンサ C1は、全波整流回路 RC1で整流された電圧を平滑して直流 電圧に変換する。平滑コンデンサ C1の両端には、トランス Tの 1次卷線 P1 (卷数 nl) と FETからなるスイッチング素子 Q7との直列回路が接続されている。制御部 40は、 平滑コンデンサ C1からの直流電圧により、スイッチング素子 Q7のスイッチング動作を 制御する。トランス Tの 2次卷線 S1 (卷数 n2)の両端にはダイオード D1と平滑コンデ ンサ C3との直列回路が接続され、平滑コンデンサ C3の出力電圧が図示しない負荷 に供給される。検出器 43は、平滑コンデンサ C3の出力電圧と基準電圧との誤差電 圧を検出し、その誤差電圧を制御回路 44に出力する。
[0003] 次に制御部 40の詳細について説明する。平滑コンデンサ C1の両端には FETQ1 と抵抗 R2とコンデンサ C2との直列回路が接続され、 FETQ1のドレイン ゲート間に は抵抗 R1が接続されている。抵抗 R2とコンデンサ C2との接続点と FETQ1のゲート 間には FETQ2が接続され、 FETQ2のドレイン ソース間にはツエナーダイオード Z D1が接続されている。 FETQ2のドレイン—ゲート間には抵抗 R4が接続され、 FET Q2のゲートとコンデンサ C2の一端との間には FETQ3が接続され、コンデンサ C2の 両端には抵抗 R3と FETQ4との直列回路が接続されている。
[0004] また、コンデンサ C2の両端には、抵抗 R5と抵抗 R6との直列回路が接続されるとと もに、抵抗 R7と抵抗 R8との直列回路が接続されている。コンパレータ CP1は、ヒステ リシスを有する比較器であり、 +端子に抵抗 R5と抵抗 R6とで分圧された電圧を入力 し、—端子に基準電圧 Vrlを入力し、 +端子の電圧が、第 1の閾値 TH1以上になる と出力が Hレベルになると共に閾値が第 1の閾値 TH1より小さい第 2の閾値 TH2に 設定され、電圧が第 2の閾値 TH2以下になると出力が Lレベルになると共に閾値が 第 1の閾値にリセットされる。コンパレータ CP1の出力は、トランジスタ Q6のベース、 F ETQ3のゲートに出力される。
[0005] コンパレータ CP2は、一端子に抵抗 R7と抵抗 R8とで分圧された電圧を入力し、 + 端子に基準電圧 Vr 2を入力し、コンパレータ CP1の第 1の閾値 TH 1及び第 2の閾値 TH2より低い第 3の閾値 TH3に設定され、一端子の電圧力 第 3の閾値 TH3を超え ると出力が Lレベルになり、第 3の閾値 TH3以下になると出力が Hレベルになる。コン パレータ CP2の出力は、ラッチ回路 41に出力される。
[0006] トランジスタ Q6のベース コレクタ間には抵抗 R9が接続され、トランジスタ Q6のコ レクターェミッタ間にはツエナーダイオード ZD2が接続されている。トランジスタ Q6の ェミッタは、トランジスタ Q5のベースに接続され、トランジスタ Q5のコレクタは抵抗 R2 とコンデンサ C2との接続点に接続されている。トランジスタ Q5のベース一コレクタ間 には抵抗 R10が接続され、トランジスタ Q5のコレクタは発振器 42と制御回路 44とに 接続されている。
[0007] ラッチ回路 41は、コンパレータ CP2からの Hレベルによりリセットされ、制御回路 44 力も異常状態を示す制御不能検出信号を入力したとき、スイッチング素子 Q7のスィ ツチング動作を停止させるための発振停止信号を発振器 42に出力し且つスィッチン グ素子 Q7の停止状態を保持 (セット)する。ラッチ回路 41の出力は、 FETQ4のゲー トに出力される。制御回路 44は、検出器 43からの誤差電圧に基づきスイッチング素 子 Q7をオン Zオフさせるための制御信号を生成して発振器 42に出力する。発振器 42は、制御回路 44からの制御信号とラッチ回路 41からの信号に基づきスイッチング 素子 Q7のスイッチング動作を制御する。
[0008] 図 2は図 1に示す従来のスイッチング電源装置の各部の動作を説明するためタイミ ングチャートである。図 2において、 Vacは交流電源の電圧、 VC1は平滑コンデンサ C1の電圧、 VLTはラッチ回路 41の出力、 VQ1は FETQ1の電圧、 VQ4は FETQ4 の電圧、 VC2はコンデンサ C2の電圧、 VCP1はコンパレータ CP1の出力、 VCP2は コンパレータ CP2の出力を示している。 [0009] 以下、図 1に示すスイッチング電源装置の動作を説明する。まず、スィッチ SW1が オンすると、交流電源 Vacからの交流入力電圧は、全波整流回路 RC1で整流され平 滑コンデンサ C 1で平滑されて直流電圧に変換される。この直流電圧により FETQ 1 のゲート—ソース間電圧 Vgs、ツエナーダイオード ZD1、抵抗 R2で決まる定電流が F ETQ1を流れ、コンデンサ C2が充電される。
[0010] コンパレータ CP1は、抵抗 R5と抵抗 R6とで分圧された電圧 VC2が第 1の閾値 TH 1以上になると出力 VCP1が Hレベルになると共に閾値が第 1の閾値 TH1より小さい 第 2の閾値 TH2に設定され、電圧 VC2が第 2の閾値 TH2以下になると出力 VCP1 力 SLレベルになると共に閾値が第 1の閾値 TH1にリセットされる。コンパレータ CP2は 、第 3の閾値 TH3に設定され、電圧 VC2が第 3の閾値 TH3を超えると出力 VCP2が Lレベルになり、第 3の閾値 TH3以下になると出力 VCP2が Hレベルになる。
[0011] スィッチ SW1をオンした直後はコンデンサ C2に充電されず、コンパレータ CP2の 一端子の電位は低いので、コンパレータ CP2の出力は Hレベルになり、ラッチ回路 4 1は、コンパレータ CP2からの Hレベルによりリセットされる。コンパレータ CP1の +端 子の電位も低いので、コンパレータ CP1の出力は Lレベルになる。このため、トランジ スタ Q6はオンし、トランジスタ Q5はオフするため、平滑コンデンサ C1の直流電圧は、 発振器 42、制御回路 44に供給されない。このため、スイッチング素子 Q7は停止状 態である。
[0012] 次に、コンデンサ C2は FETQ1に流れる電流により徐々に充電され、コンデンサ C 2の電圧 VC2がコンパレータ CP2の第 3の閾値 TH3を超えると、コンパレータ CP2の 出力 VCP2は Lレベルになり、ラッチ回路 41はセット信号を受け付ける状態になる。
[0013] さらに、コンデンサ C2の電圧 VC2がコンパレータ CP1の第 1の閾値 TH1まで達す ると、コンパレータ CP1の出力 VCP1は Hレベルになる。このため、 FETQ3がオンし 、 FETQ2がオンし、 FETQ1がオフするので、コンデンサ C2の充電が停止する。ま た、トランジスタ Q6がオフし、トランジスタ Q5がオンになるので、コンデンサ C2からの 直流電圧がトランジスタ Q5を介して発振器 42、制御回路 44に供給される。このため 、発振器 42、制御回路 44が動作を開始し、発振器 42からの信号によりスイッチング 素子 Q7のスイッチング動作が開始される。なお、スィッチ SW1をオンした時からスィ ツチング素子 Q7がスイッチング動作を開始する時までの時間が起動時間になる。起 動時間は、 FETQ1を流れる電流とコンデンサ C2の容量とで決定される。
[0014] 次に、スイッチング素子 Q7がスイッチング動作を開始すると、エネルギーがトランス Tを介して 1次側から二次側へ伝達され、トランス T2の 2次卷線 S1に発生した電圧は 、ダイオード D1及び平滑コンデンサ C3により整流平滑されて直流電圧が出力される 。制御回路 44は、検出器 43からの誤差電圧に基づき制御信号を生成し、制御信号 によりスイッチング素子 Q7のオン幅を変えて平滑コンデンサ C3の出力電圧を所定の 電圧に制御する。また、トランス Tの 3次卷線 P2とダイオード D4とで生成された補助 電源をトランジスタ Q5を介して発信器 42及び制御回路 44に供給し、スイッチング素 子 Q7のスイッチング動作を継続させる。
[0015] 次に、スィッチ SW1がオフすると、平滑コンデンサ C1の電圧 VC1が低下し始める。
このため、平滑コンデンサ C3の出力電圧を所定の電圧に制御できなくなり、 3次卷線 P2による補助電源の電圧が低下し、コンデンサ C2の電圧 VC2も低下する。そして、 電圧 VC2がコンパレータ CP1の第 2の閾値 TH2になると、コンパレータ CP1の出力 VCP1が反転して Lレベルになり、トランジスタ Q6がオンして、トランジスタ Q5がオフ するので、発振器 41、制御回路 44への電源供給が遮断され、スイッチング素子 Q7 はスイッチング動作を停止する。また、 FETQ3がオフし、 FETQ2がオフになる。この ため、 FETQ1がオンし、コンデンサ C2の充電を開始する。し力し、平滑コンデンサ C 1の電圧は低下しているため、充電できず、制御回路 44が動作を再開することはな い。
[0016] また、時刻 tlにおいて平滑コンデンサ C3の出力電圧が過電圧などの異常状態に なると、検出器 43は、過電圧などの異常状態を検出し、異常状態検出信号を制御回 路 44に出力する。制御回路 44は、異常状態検出信号に基づき制御不能検出信号 をラッチ回路 41に出力してラッチ回路 41をセットする。このため、ラッチ回路 41の出 力 VLTである発振停止信号は Hレベルになり、発振器 42は、発振停止信号により発 振停止し、スイッチング素子 Q7はスイッチング動作を停止する。
[0017] また、ラッチ回路 41からの出力 VLTにより FETQ4がオンし、抵抗 R3を介してコン デンサ C2の電荷が放電する。このため、コンデンサ C2の電圧 VC2が低下していき、 時刻 t2においてコンパレータ CP1の第 2の閾値 TH2になると、コンパレータ CP1の 出力 VCP1が反転して Lレベルになる。このため、トランジスタ Q6がオンし、トランジス タ Q5がオフするので、発振器 42、制御回路 44に電源が供給されなくなる。また、 FE TQ3がオフし、 FETQ2がオフになるため、 FETQ1がオンする。スィッチ SW1はオフ されていないので、平滑コンデンサ C1には充分な電圧があることから、平滑コンデン サ C1の直流電圧によりコンデンサ C2が充電される。ここでは、抵抗 R3による放電電 流より FETQ1による充電電流の方が大きく設定されているので、コンデンサ C2の電 圧 VC2は上昇し始める。コンデンサ C2の電圧 VC2が時刻 t3において第 1の閾値 T HIに達すると、 FETQ3がオンし、 FETQ2がオンするので、 FETQ1がオフして、コ ンデンサ C2の充電は停止する。すると、コンデンサ C2は抵抗 R3による放電だけに なるので、コンデンサ C2の電圧 VC2が下降し始める。時刻 t4において電圧 VC2が 第 2の閾値 TH2まで低下すると、前述のようにコンデンサ C2が充電される。このとき、 ラッチ回路 41により発振器 42が停止してスイッチング素子 Q7のスイッチング動作を 停止しているため、 3次卷線 C1などによる補助電源はなくなる力 以上の動作を繰り 返すことによりコンデンサ C2はある電圧を保持して各コンパレータ CP1, CP2、ラッ チ回路 41等は動作を継続する。この状態では、ラッチ回路 41により発振器 42は停 止し、ラッチ回路 41が動作しているときに必要な電力は僅かであり、 FETQ1からは 連続して供給する必要はな 、ので、 FETQ1がオン Zオフを繰り返しながら供給する 僅かな電力で十分である。
ここで、時刻 t6においてスィッチ SW1がオフすると、平滑コンデンサ C1の電荷は、 FETQ1がオンした時に、 FETQ1、抵抗 R2、抵抗 R3、 FETQ4を介して放電され、 平滑コンデンサ C 1の電圧 VC 1が低下する。平滑コンデンサ C 1の電圧 VC 1が十分 に低下して、 FETQ1によるコンデンサ C2への充電ができなくなると、コンデンサ C2 の放電のみとなる（時刻 t9付近）。時刻 tlOにおいて、コンデンサ C2の電圧 VC2が 第 3の閾値 TH3以下になると、コンパレータ CP2の出力 VCP2が反転して Hレベル になり、この Hレベルによりラッチ回路 41をリセットする。この状態では、平滑コンデン サ C1の電圧は十分に低ぐスイッチング素子 Q7のスイッチング動作を再開できない [0019] このように、平滑コンデンサ C3の出力電圧により過電圧などの異常を検出し、ラッ チ回路 41がセットされると（時刻 tl)、スィッチ SW1をオフしたとき（時刻 t6)からラッチ 回路 41がリセットされるとき（時刻 tlO)までのリセット時間には、スィッチ SW1を再度 オンしてもスイッチング電源は動作できない。このため、スイッチング電源を再起動さ せるためには、平滑コンデンサ C 1を十分に放電してラッチ回路 41をリセットする必要 がある。
[0020] このように従来のスイッチング電源装置にあっては、ラッチ回路 41がセットされた時 は、起動回路力もラッチ回路 41の動作を継続するための電源を供給するが、 目的が 異なるので、スィッチ SW1をオフしたときの平滑コンデンサ C1の放電時間の短縮は 考慮されない。
[0021] また、平滑コンデンサ C1の電荷を早く放電させる技術としては、 日本国公開公報第 特開平 7—163142号に開示されるように、電源スィッチをオフしてから再投入する時 に、突入電流制限回路が正常に動作しない時間を短くするために、平滑コンデンサ を早く放電させて、突入電流制限回路を早くリセットさせる方法であり、図 3を参照し てその内容を説明する。
[0022] まず、運転スィッチ 2がオンすると、全波整流ダイオードブリッジ 4からの整流電圧に より突入電流制限用抵抗 28を介して 1次側平滑コンデンサ 16の充電が開始されると ともに、スイッチング制御回路 25の Vcc端子に電圧が印加される。このとき、ツエナー ダイオード 31は通電されるので、トランジスタ 33はオフのままである。これにより、フォ トカブラ 34はオフであるため、スイッチング制御回路 25の OP端子にスイッチング素 子 17をオフするための停止信号が供給されることはない。スイッチング制御回路 25 の Vcc端子への電圧は、 1次側平滑コンデンサ 16の充電に伴って上昇し、所定電圧 (スイッチング制御回路 25の起動電位）に達すると、スイッチング制御回路 25が起動 して、スイッチング素子 17のスイッチング動作を開始する。すると、トランス 18を介して トライアツク 15をオンし、トランス 18の二次側は整流平滑回路 9, 14により安定した直 流電圧を負荷 31に供給する。また、 1次側平滑コンデンサ 16の充電電圧はツエナー ダイオード 38, 39の動作電圧よりも高いので、トランジスタ 36はオフしている。
[0023] この状態で、運転スィッチ 2がオフすると、トランジスタ 33がオンする。これにより、フ オト力ブラ 34がオンし、スイッチング制御回路 25の OP端子へ停止信号が供給される 。これにより、スイッチング制御回路 25が停止状態となり、スイッチング素子 17のスィ ツチング動作が停止する。また、 1次側平滑コンデンサ 16の自然放電が開始する。そ して、 1次側平滑コンデンサ 16の印加電圧が所定電圧まで低下すると、ッヱナ一ダイ オード 38, 39が通電しなくなり、トランジスタ 36がオンする。このため、スイッチング制 御回路 25の Vcc端子の電源電圧が低下し、 1次側平滑コンデンサ 16は抵抗 27を介 して急速に放電する。そして、スイッチング制御回路 25の Vcc端子の電源電圧が起 動電圧 Vaより低い所定電圧 Vbまで低下すると、スイッチング制御回路 25の停止状 態が解除される。これにより、スイッチング制御回路 25は、再び駆動可能となる。
[0024] 即ち、ツエナーダイオード 31、抵抗 32、トランジスタ 33、フォトカプラ 34、抵抗 35力 らなる入力電圧を検知する検出回路により、入力電圧がなくなつたことを検知したとき に、スイッチング制御回路 25を停止させる。そして、 1次側平滑コンデンサ 16の電圧 をツエナーダイオード 39, 38で検知し、検出した電圧が所定電圧以下になったとき に、トランジスタ 36をオンさせて、 1次側平滑コンデンサ 16の電荷を抵抗 27とトランジ スタ 36で放電させる。
発明の開示
[0025] 発明が解決しょうとする課題
し力しながら、図 1に示すスイッチング電源装置では、ラッチ回路 41がセットされて スイッチング素子 Q7のスイッチング動作が停止すると、スィッチ SW1をオフしてから 平滑コンデンサ C1が十分に放電するまで (ラッチ回路 41がリセットされるリセット時間 )、電源を再投入できない。特に、平滑コンデンサ C1は停電時の出力保証時間を長 くするため、大きな容量を必要とする。しかし、この容量が大きいとラッチ回路 41がリ セットされる時間が長くなる。
[0026] また、ラッチ回路 41がセットされてスイッチング素子 Q7のスイッチング動作が停止し た場合でも、ラッチ回路 41を動作させるため、入力側力も起動回路を介して制御部 4 0へ電源を供給する。スィッチ SW1をオフすると、平滑コンデンサ C1に蓄積されたェ ネルギ一は、起動回路により放電されるが、通常ではラッチ回路 41を保持させるため に必要な電力を供給するだけで済むので、リセット時間はあまり短くならない。また、 起動回路には入力電圧とほぼ同電圧が印加されるため、起動回路に流れる電流を 大きくするとロスが大きくなり、発熱する。平滑コンデンサ C1の容量が大きくなると、放 電工ネルギ一が大きくなるので、より発熱が大きくなる。また、平滑コンデンサ C1と並 列に放電抵抗を接続すれば放電は早くなるが、常時、放電抵抗に電圧が印加される ので、ロスを発生し、効率を悪化させる。
[0027] 一方、上記先行技術にあっては、運転スィッチ 2がオフすると起動時より大きな電流 で 1次側平滑コンデンサ 16を放電させることができるが、起動中は常時、起動抵抗 2 7に電圧が印加され、抵抗 27には常時、電力損失が生じ、効率が低下する。また、起 動電流と 1次側平滑コンデンサ 16の放電電流を個別に調整できな 、ので、起動時間 、ラッチ回路のリセット時間を任意に設定できない。何らかの外部異常により入力電 圧が低下し、ツエナーダイオード 38, 39が導通しなくなると、放電回路が働き、抵抗 2 7が過熱する可能性がある。
[0028] 本発明は、入力側の平滑コンデンサの電荷を早く放電させることによりラッチ回路の リセット時間を短縮して、しかも過熱異常時に起動回路を停止できるスイッチング電源 装置を提供することにある。
[0029] 課題を解決するための手段
上記課題を解決するために、本発明の第 1の技術的側面によれば、交流電源の交 流入力電圧を整流し平滑コンデンサで平滑して得られた直流電圧を、制御部により スイッチング素子をスイッチング動作させることにより、別の直流電圧に変換するスィ ツチング電源装置にぉ 、て、前記交流電源をオンしたときに前記スイッチング素子の スイッチング動作を開始させるための起動電源を前記制御部に供給し、前記スィッチ ング素子のスイッチング動作を開始した後に前記起動電源の前記制御部への供給 を停止する起動手段と、この起動手段に熱結合され且つ前記起動手段の過熱による 異常を検出する過熱検出手段と、前記起動手段の過熱異常以外の異常時に前記ス イッチング素子のスイッチング動作の停止状態を保持するラッチ手段と、前記ラッチ 手段が前記スイッチング動作の停止状態を保持しているときに前記平滑コンデンサ の電荷を放電させて前記交流電源をオフしたときの前記ラッチ手段のリセットを早くし 、前記過熱検出手段からの検出信号により前記起動手段を停止させる起動制御手 段とを備えることを特徴とする。
[0030] 本発明の第 2の技術的側面によれば、前記第 1の技術的側面に係るスイッチング電 源装置にお！ヽて、前記ラッチ手段が前記スイッチング動作の停止状態を保持して ヽ るときに前記交流電源の交流入力電圧に基づき前記交流電源がオフしたことを検出 する電圧検出手段を備え、前記起動制御手段は、前記電圧検出手段により前記交 流電源がオフしたことが検出されたとき、平均電流が前記交流電源をオンしたときの 電流よりも大きい電流を流して前記平滑コンデンサの電荷を放電させることにより前 記ラッチ手段のリセットを早くすることを特徴とする。
図面の簡単な説明
[0031] [図 1]図 1は、従来のスイッチング電源装置の従来例 1の回路構成図である。
[図 2]図 2は、従来のスイッチング電源装置の従来例 1の各部の動作を説明するため のタイミングチャートである。
[図 3]図 3は、従来のスイッチング電源装置の従来例 2の回路構成図である。
[図 4]図 4は、本発明の第 1実施例のスイッチング電源装置の回路構成図である。
[図 5]図 5は、本発明の第 1実施例のスイッチング電源装置の各部の動作を説明する ためのタイミングチャートである。
[図 6]図 6は、本発明の第 2実施例のスイッチング電源装置の回路構成図である。
[図 7]図 7は、本発明の第 2実施例のスイッチング電源装置の各部の動作を説明する ためのタイミングチャートである。
発明を実施するための最良の形態
[0032] 以下、本発明のスイッチング電源装置の実施の形態を図面を参照しながら詳細に 説明する。
[0033] 笫 1 ¾細1
図 4は本発明の第 1実施例のスイッチング電源装置の回路構成図である。図 1に示 す従来のスイッチング電源装置では、 FETQ1に流れる電流は、起動時、停止時、ラ ツチ回路動作時 (発振停止信号出力時)のそれぞれの時に機能を満足し、且つ FET Q1が過熱しない程度の電流に設定していた。このため、 FETQ1の電流は、大きな 電流を必要とせず、ラッチ回路 41がセットされてスィッチ SW1をオフした場合に起動 回路で平滑コンデンサ CIを放電しても、リセット時間を短縮できな力つた。
[0034] そこで、図 4に示す第 1実施例のスイッチング電源装置は、図 1に示す従来のスイツ チング電源装置に対して、さらに、過熱検出器 45、 AND回路 46、インバータ 47、 N AND回路 48, 49, 50、コンパレータ CP3、抵抗 R13, 14を設け、起動回路に流す 電流を大きく設定して、ラッチ回路 41がセットされたとき平滑コンデンサ C1の電荷を 起動回路で放電させ、スィッチ S W1をオフしたときの平滑コンデンサ C 1の放電を早 くして、リセット時間を短縮させたことを特徴とする。
[0035] FETQ1〜Q3と抵抗 Rl, R2, R4とツエナーダイオード ZD 1は、起動回路を構成し 、この起動回路は、スィッチ SW1をオンしたときにスイッチング素子 Q7のスイッチング 動作を開始させるための起動電源を制御部 40aへ供給し、スイッチング素子 Q7のス イッチング動作を開始した後には起動電源の制御部 40aへの供給を停止する。
[0036] ラッチ回路 41は、出力の過電圧などにより保護回路が動作したとき (本発明とは別 に設けられた過熱保護を含む。）などにより制御回路 44aから制御不能信号が出力さ れた時にセットされて、スイッチング素子 Q7のスイッチング動作の停止状態を保持す る。
[0037] 過熱検出器 45は、 FETQ1と熱結合して FETQ1の温度を検出し、所定の温度を 超えたときに FETQ1の過熱異常検出を示す Hレベルの検出信号を出力する。イン バータ 47は、過熱検出器 45の出力を反転する。 AND回路 46は、ラッチ回路 41の 出力とインバータ 47の出力との AND (論理積)を演算し、その出力を FETQ4のゲー トに出力する。 NAND回路 50は、ラッチ回路 41の出力とコンパレータ CP3の出力と の NAND (否定論理積）を演算し、その出力を NAND回路 49に出力する。 NAND 回路 49は、 NAND回路 50の出力とコンパレータ CP1の出力との NANDを演算し、 その出力を NAND回路 48に出力する。 NAND回路 48は、 NAND回路 49の出力 とインバータ 47の出力との NANDを演算し、 FETQ3のゲートに出力する。
[0038] インバータ 47及び NAND回路 48〜50は、ラッチ回路 41がスイッチング素子 Q7の スイッチング動作の停止状態を保持して ヽるときに平滑コンデンサ C 1の電荷を放電 させてスィッチ SW1をオフしたときのラッチ回路 41のリセットを早くし、過熱検出器 45 力 の検出信号により起動回路を停止させる起動制御手段を構成する。なお、起動 制御手段は、過熱検出器 45からの検出信号により起動回路を停止させる代わりに、 過熱検出器 45からの検出信号により起動回路に流れる電流を低減させるように構成 しても良い。
[0039] 平滑コンデンサ C1の両端には、抵抗 13と抵抗 14との直列回路が接続され、抵抗 1 3と抵抗 14との接続点はコンパレータ CP3の一端子に接続される。コンパレータ CP3 は、平滑コンデンサ C1の電圧を検出するもので、抵抗 R13と抵抗 R14との分割電圧 が基準電圧 Vr3以下になったときに Hレベルを NAND回路 50に出力する。抵抗 R1 3,抵抗 14、基準電圧 Vr3、コンパレータ CP3は、入力電圧低下検出回路を構成す る。
[0040] また、 NAND回路 48, 49, 50は、ラッチ回路 41がセットされて発振停止信号が出 力され且つ平滑コンデンサ C1の電圧が基準電圧 Vr3以下になった時に FETQ1を オンさせ、起動回路は、スィッチ SW1をオンしたときの電流よりも大きい電流を流して 平滑コンデンサ C1を連続して放電させ、ラッチ回路 41のリセットを早くする。即ち、入 力電圧低下検出回路は、平滑コンデンサ C1の電圧を監視することでスィッチ SW1 がオフしたことを検出し、起動回路は、ラッチ回路 41がセットされ且つスィッチ SW1 がオフしたときには平滑コンデンサ C 1の電荷を放電させる平均電流を増加させてよ り早く放電させる。
[0041] 以上の構成において、第 1実施例では、起動回路に流れる電流を大きくすることに より、平滑コンデンサ C1の電荷をより早く放電させる。即ち、起動回路を積極的に利 用することにより、僅かな部品を追加するのみで平滑コンデンサ C 1の電荷を放電さ せることができる。また、 FETQ1に熱結合させた過熱検出器 45を設けたので、周囲 温度などを考慮せずに安全に FETQ1に流れる電流を増加できる。過熱検出器 45 は、 FETQ1の温度が所定の温度まで上昇したときに過熱異常を検出して、検出信 号により FETQ1をオフさせて保護する。このため、安全に FETQ1に流す電流を大 きくでき、ラッチ回路 41のリセット時間を短くすることができる。
[0042] 次にこのように構成された第 1実施例のスイッチング電源装置の動作を図 5に示す タイミングチャートを参照しながら説明する。
[0043] なお、通常状態では、図 1に示す従来のものと同じであるため通常状態の説明は省 略する。また、出力電圧が過電圧などの異常状態になってスイッチング素子 Q7がス イッチング動作を停止しても、 FETQ1がオン Zオフを繰り返しながら、ラッチ回路 41 等が動作するのに必要な電源を供給するのも図 1に示す従来のものと同じである。
[0044] ここでは、時刻 tlにラッチ回路 41がセットされてスイッチング素子 Q7のスイッチング 動作を停止し、ラッチ回路 41がこの停止状態を保持しているときに時刻 t6にスィッチ
SW1をオフした後の動作を説明する。
[0045] なお、時刻 tl〜時刻 t8までは、 FETQ1は一定周期でオン Zオフするため、コンデ ンサ C2の電圧 Vc2が第 1の閾値 TH1と第 2の閾値 TH2との間の電圧を交互に繰り 返している。
[0046] まず、時刻 t6にスィッチ SW1をオフすると、起動回路により平滑コンデンサ C1の電 荷が低下していく。このとき、コンパレータ CP3は、平滑コンデンサ C1の電圧を検出 し、平滑コンデンサ C1の電圧が基準電圧 Vr3以下になった時（時刻 t9)に、 Hレベル を NAND回路 50に出力する。
[0047] NAND回路 50は、コンパレータ CP3からの Hレベルとラッチ回路 41からの Hレべ ルとの NANDを演算し、 Lレベルを NAND回路 49に出力する。 NAND回路 49は、 コンパレータ CP1からの Hレベルと NAND回路 50からの Lレベルとの NANDを演算 し、 Hレベルを NAND回路 48に出力する。そして、 NAND回路 48は、 NAND回路 49からの Hレベルとインバータ 47からの Hレベル（過熱検知して!/、な 、とき）との NA NDを演算し、時刻 t9以降、常時、 FETQ3と FETQ2とをオフさせ、 FETQ1を連続 してオンさせる。
[0048] また、図 1に示す従来のスイッチング電源装置と同様に、ラッチ回路 41がセットされ た時点（時刻 tl)では、 FETQ4はオンしているので、平滑コンデンサ C1の電荷は、 FETQ1、抵抗 R2、抵抗 R3、 FETQ4を介して常に早く放電されるとともに、平滑コン デンサ C1からの電荷はコンデンサ C2に蓄積され、蓄積された電荷は抵抗 R3を介し て放電される。このため、コンデンサの電圧 Vc2が第 1の閾値 TH1よりも大きい値に 上昇した後、平滑コンデンサ C 1の電荷が放電されるにつれて平滑コンデンサ C 1の 電圧 Vclが低下していくため、コンデンサ C2の電圧 Vc2も低下していく。そして、電 圧 Vc2は時刻 tl2に第 3の閾値 TH3まで低下する。即ち、 FETQ1を連続してオンさ せて電流を大きくして平滑コンデンサ CIの電荷をより早く放電させる。このため、リセ ット時間は、時刻 t6〜時刻 tl2までの時間となり、ラッチ回路 41が従来より早くリセット されること〖こなる。
[0049] また、第 1実施例では、ラッチ回路 41がセットされて平滑コンデンサ C1の電圧 VC1 が基準電圧 Vr3より下がった時には、 FETQ1は常にオンし、 FETQ1に流れる電流 を増やしているので、 FETQ1の損失が増えて温度が上昇する。そして、時刻 tlO〜t 11に、 FETQ1の温度が所定の温度を超えた場合には、 FETQ1に熱結合させた過 熱検知器 45が FETQ1の過熱異常を検知して Hレベルをインバータ 47を介して AN D回路 46と NAND回路 48に出力する。 AND回路 46は、インバータ 47からの Lレべ ルとラッチ回路 41からの Hレベルとの ANDを演算し、 Lレベルを FETQ4に出力する 。このため、 FETQ4がオフし、コンデンサ C2の放電を停止する。
[0050] また、 NAND回路 48は、インバータ 47からの Lレベルと NAND回路 49からの Hレ ベルとの NANDを演算し、 FETQ3に Hレベルを出力するので、 FETQ2, FETQ3 がオンし、 FETQ1がオフする。このとき、 FETQ1の温度が下がるまで FETQ1に電 流を流さないので、設定電流を大きくしても、部品を破損させることはない。
[0051] 笫 2¾細1
図 6は本発明の第 2実施例のスイッチング電源装置の回路構成図である。図 6に示 す第 2実施例は、交流入力電圧を監視して交流入力がなくなった場合に FETQ1を 常時オンし、且つ FETQ9をオンさせ FETQ8をオンさせることで、抵抗 R11を短絡さ せることにより、起動回路に流れる電流を増加させ、より効率的に平滑コンデンサ C1 の電荷を放電して、リセット時間を短縮することを特徴とする。
[0052] 図 6において、全波整流回路 RC1の一端 TP1にはダイオード D2のアノードが接続 され、全波整流回路 RC1の他端 TP2にはダイオード D3のアノードが接続されている 。ダイオード D2及びダイオード D3の力ソード同士は共通接続され、この接続点は、 抵抗 R13及びコンデンサ C4の各々の一端に接続されている。抵抗 R13と抵抗 R14 との直列回路にはコンデンサ C4が並列に接続されている。ダイオード D2, D3、抵抗 R13、抵抗 R14、コンパレータ CP3、基準電圧 Vr3は、入力電圧検出回路を構成す る。コンパレータ CP3は、ダイオード D2, D3とコンデンサ C4とにより全波整流回路 R CIからの入力電圧をより正確に監視することにより、正確に入力電圧の遮断を検出 できる。
[0053] 抵抗 R2とコンデンサ C2との間には抵抗 R11が接続され、この抵抗 R11には並列 に FETQ8が接続され、 FETQ8のドレイン—ゲート間には抵抗 R12が接続されてい る。 FETQ8のゲートとコンデンサ C2の一端との間には FETQ9が接続されている。 A ND回路 46bは、コンパレータ CP3からの出力とラッチ回路 41からの出力との AND を演算し、 AND出力を FETQ9のゲートに出力する。
[0054] 次にこのように構成された第 2実施例のスイッチング電源装置の動作を図 7に示す タイミングチャートを参照しながら説明する。
[0055] なお、平滑コンデンサ C3の出力電圧の異常等によりスイッチング素子 Q7がスイツ チング動作を停止した場合、 FETQ1がオン Zオフを繰り返してラッチ回路 41等をセ ットさせるための電源を供給するのは、図 1に示す従来のものと同様であるため、その 詳細は省略する。
[0056] まず、コンデンサ C4は平滑コンデンサ C1に対して十分小さ 、容量とし、交流入力 電圧がなくなると、直ちに平滑コンデンサ C1より十分早く電圧が放電されるように抵 抗 R13、抵抗 14、コンデンサ C4を設定し、かつ、交流入力電圧が正常な場合にはコ ンパレータ CP3の出力が Lレベルになるように抵抗 R13、抵抗 R14、コンデンサ C4を 設定しておく。
[0057] まず、時刻 tlにおいて、ラッチ回路 41がセットされ、且つ交流入力電圧がある場合
(スィッチ SW1がオン）には、コンパレータ CP3の出力は Lレベルであるため、 NAN D回路 50の出力は Hレベルになり、 NAND回路 49の出力は、コンパレータ CP1の 出力に依存して動作するので、従来と同じ動作になる。
[0058] 時刻 t6において交流入力電圧がなくなると (スィッチ SW1をオフ）、時刻 t9におい て、コンパレータ CP3の出力は Hレベルになり、ラッチ回路 41がラッチされているとき には、 NAND回路 50の出力は Lレベルになる。この場合、コンパレータ CP1の出力 に関係なく NAND回路 49の出力は Hレベルになり、 NAND回路 48は、 FETQ3に Lレベルを出力して FETQ3、 FETQ2をオフさせ、 FETQ1がオンする。
[0059] また、 AND回路 46bは、コンパレータ CP3からの Hレベルとラッチ回路 41からの H レベルとの ANDを演算し、 FETQ9, FETQ8をオンさせる。このため、 FETQ1に流 れる電流が増加する。このとき、 FETQ1には通常状態 (例えば時刻 t2〜時刻 t8)より も約 2倍の電流が流れ、また、 FET1Q1は、電圧 VC2がコンパレータ CP1の第 2の 閾値 TH2と第 1の閾値 TH1との間にあるときにオン/オフするので、時刻 tlO〜時 刻 tl2においては、オン時間及びオフ時間が通常状態よりも短くなる。
[0060] そして、平滑コンデンサ C1の電荷が放電されるにつれて平滑コンデンサ C1の電圧 Vclが低下していくと、コンデンサ C2の電圧 Vc2が第 2の閾値 TH2から第 1の閾値 T HIに達するまでの時間が長くなるため、時刻 tl4〜時刻 tl5においては、 FETQ1 のオン時間が徐々に長くなつていく。そして、電圧 Vc2は時刻 tl6に第 3の閾値 TH3 まで低下する。従って、平滑コンデンサ C1の電荷が効率的に早く放電されるので、ラ ツチ回路 41のリセット時間を効率的に短縮できる。リセット時間は、時刻 t6〜時刻 tl6 までの時間となる。
[0061] また、このとき、 NAND回路 50の入力にはラッチ回路 41の出力も入力されるので、 ラッチ回路 41がセットされている時（ラッチ回路 41の出力が Hレベルの時）だけコン パレータ CP3からの信号により、上述した動作を行う。
[0062] また、過熱検知器 45を設けているので、時刻 tl2において、過熱検知器 45が動作 して Hレベルを出力すると、インバータ 47、 AND回路 46aにより、 FETQ4がオフし、 抵抗 R3によるコンデンサ C2の放電が停止する。また、 NAND回路 48が Hレベルを FETQ3に出力するので、 FETQ3がオンし FETQ2がオンし、 FETQ1がオフし、 FE TQ1を過熱による破損カゝら保護する。 FETQ1の温度が下がると過熱検出器 45の出 力は Lレベルになり、再び、 FETQ1及び FETQ4がオンし、 FETQ1、抵抗 R2、抵抗 R3、 FETQ4により平滑コンデンサ C 1の電荷を放電する。
[0063] また、電源が停止した場合に、外部要因によるもの力 スイッチング電源内部の要 因によるものかを確認するための最も簡単に実施できる方法は電源を再投入すること である。しかし、正常なスイッチング電源でも保護回路などが働き停止した場合などに は、入力をオフしてラッチ回路がリセットして力も電源を再投入しないと動作しない。リ セット時間が長いとリセットしないとき電源を再投入して判断を間違え易くなる。
[0064] また、第 2実施例のスイッチング電源装置では、使用する部品の集積回路化が可能 であり、集積回路化により外付け部品を不要にすることができる。このため、実装スぺ ース、部品コスト面でのメリットが大きい。また、集積回路化することで FETQ1の熱検 出に熱応答の遅れを少なくできるので、安全性を向上することができる。
[0065] 発明の効果
本発明によれば、起動制御手段は、ラッチ手段がスイッチング動作の停止状態を保 持しているときに平滑コンデンサの電荷を放電させて交流電源をオフしたときのラッ チ手段のリセットを早くするので、ラッチ手段のリセット時間を短縮できる。また、起動 制御手段は、過熱検出手段からの検出信号により起動手段を停止させるので、周囲 温度が高!、場合に起動手段が過熱しても起動手段を停止できるので、安全に放電 時の電流を増加できる。
[0066] 産業上の利用可能性
本発明は、 AC— DCコンバータ、 DC— DCコンバータ等のスイッチング電源装置 に適用可能である。

Claims

請求の範囲
[1] 交流電源の交流入力電圧を整流し平滑コンデンサで平滑して得られた直流電圧を
、制御部によりスイッチング素子をスイッチング動作させることにより、別の直流電圧に 変換するスイッチング電源装置にぉ 、て、
前記交流電源をオンしたときに前記スイッチング素子のスイッチング動作を開始さ せるための起動電源を前記制御部に供給し、前記スイッチング素子のスイッチング動 作を開始した後に前記起動電源の前記制御部への供給を停止する起動手段と、 この起動手段に熱結合され且つ前記起動手段の過熱による異常を検出する過熱 検出手段と、
前記起動手段の過熱異常以外の異常時に前記スイッチング素子のスイッチング動 作の停止状態を保持するラッチ手段と、
前記ラッチ手段が前記スイッチング動作の停止状態を保持しているときに前記平滑 コンデンサの電荷を放電させて前記交流電源をオフしたときの前記ラッチ手段のリセ ットを早くし、前記過熱検出手段からの検出信号により前記起動手段を停止させる起 動制御手段と
を備えることを特徴とするスイッチング電源装置。
[2] 前記ラッチ手段が前記スイッチング動作の停止状態を保持しているときに前記交流 電源の交流入力電圧に基づき前記交流電源がオフしたことを検出する電圧検出手 段を備え、
前記起動制御手段は、前記電圧検出手段により前記交流電源がオフしたことが検 出されたとき、平均電流が前記交流電源をオンしたときの電流よりも大き！ヽ電流を流 して前記平滑コンデンサの電荷を放電させることにより前記ラッチ手段のリセットを早 くすることを特徴とする請求項 1記載のスイッチング電源装置。
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