JP2004080859A

JP2004080859A - スイッチング電源制御回路

Info

Publication number: JP2004080859A
Application number: JP2002234437A
Authority: JP
Inventors: Hiroshi Maruyama; 丸山　宏志
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-08-12
Filing date: 2002-08-12
Publication date: 2004-03-11

Abstract

【課題】再起動のためのＡＣ電源が供給されたときに、再起動失敗の発生をほぼ確実に防止する。
【解決手段】コンパレータＶＣＣ＿Ｌ２と状態保持用のフリップフロップ回路ＦＦ２は、スイッチング素子がオフ状態にホールドされたことを検出するラッチ検出手段を構成している。状態保持用のフリップフロップ回路ＦＦ２は、リセット端子ＲにコンパレータＶＣＣ＿Ｌ２の出力が供給され、セット端子ＳにコンパレータＬＴＣの出力が供給されている。放電回路２８は、抵抗Ｒ１７、ツェナーダイオードＺＤ５、及びＮｃｈ型のトランジスタスイッチＭＮ１の直列回路によって構成される。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、フライバック方式のＡＣ／ＤＣスイッチング電源などの電源装置の出力電圧を制御するスイッチング電源制御回路に関し、特に、過負荷状態を検出したときスイッチング素子のオンオフ動作の停止状態をホールドするようにしたスイッチング電源制御回路に関する。
【０００２】
【従来の技術】
フライバック方式のＡＣ／ＤＣスイッチング電源は、最小の部品点数で安定した直流電源回路を構成することができる電源装置として知られている。
【０００３】
図６は、フライバック方式のスイッチング電源装置の従来例を示す回路構成図である。図６において、１０は商用電源などの交流入力を整流する整流回路、２０は整流回路１０の整流電圧を平滑化して所定の制御電圧を生成する一次側直流電源回路、３０は一次巻線３１、二次巻線３２、及び一次巻線３１側の補助巻線３３を有するトランス、４０はトランス３０の二次巻線３２の端子間電圧を整流して所定電圧を出力する二次側直流電源回路、５０は二次側直流電源回路４０の出力電圧を監視して過電圧を検出する過電圧検出回路である。
【０００４】
整流回路１０は、ヒューズＦｕｓｅ及びダイオードブリッジＤ１から構成されており、その交流入力端子１１，１２には、図示しないメインスイッチを介して交流１００Ｖ電圧が供給されている。
【０００５】
一次側直流電源回路２０は、整流回路１０からの直流入力ＶＩＮを平滑化する平滑コンデンサＣ１、Ｎチャネル型のパワーＭＯＳＦＥＴからなるスイッチング素子Ｑ１、スイッチング電源制御用のＩＣ回路２１（以下、単に制御回路２１という。）、この制御回路２１に対する起動時駆動電源回路を構成するスタート抵抗ＲｓｔとコンデンサＣ２、定常時駆動電源回路を構成するダイオードＤ２とツェナーダイオードＺＤ１、トランス３０の一次巻線３１に並列接続された抵抗Ｒ１とコンデンサＣ３とダイオードＤ３、などによって構成されている。
【０００６】
制御回路２１は、電源端子ＶＣＣがダイオードＤ２を介してトランス３０の補助巻線３３と接続され、出力端子ＯＵＴが抵抗Ｒ２を介してスイッチング素子Ｑ１のゲートと接続されている。スイッチング素子Ｑ１は、ドレインがトランス３０の一次巻線３１と接続され、ソースが電流検出用の抵抗Ｒ３を介して接地されている。このスイッチング素子Ｑ１と抵抗Ｒ３との接続点は、抵抗Ｒ４を介して制御回路２１のＩＳ＋端子と接続される。制御回路２１のＣＳ端子には、一端が接地されたコンデンサＣ４が接続される。ＲＥＦ端子には、一端が接地されたコンデンサＣ５が接続される。また、制御回路２１のＧＮＤ端子は、接地されるとともに、コンデンサＣ６を介してＩＳ＋端子と接続される。また、制御回路２１のＦＢ端子には、フォトカプラＰＣのフォトトランジスタＰＴが接続され、このフォトトランジスタＰＴのコレクタ・エミッタ間には抵抗Ｒ５とコンデンサＣ７の直列回路が接続される。さらに、制御回路２１のＲＴ端子は、抵抗Ｒ６を介して接地されている。
【０００７】
トランス３０は、補助巻線３３の一端が接地され、他端は補助巻線３３で発生した電圧信号を整流するダイオードＤ２と接続されている。この整流された電圧信号は、ツェナーダイオードＺＤ１とコンデンサＣ２とで平滑化され、定常駆動時には制御回路２１の電源端子ＶＣＣに対するコントロール電圧として加えられる。
【０００８】
二次側直流電源回路４０は、ダイオードＤ４及びこのダイオードＤ４により整流された電圧を平滑化する平滑コンデンサＣ８から構成されている。この平滑コンデンサＣ８は、両端がそれぞれスイッチング電源装置の直流出力端子５１，５２に接続され、過電圧検出回路５０によって直流出力電圧ＶＯＵＴの大きさを検出している。
【０００９】
過電圧検出回路５０は、抵抗Ｒ７，Ｒ８とシャントレギュレータダイオードＳＲ１とフォトカプラＰＣのフォトダイオードＰＤを含む負荷電圧のフィードバック回路、抵抗Ｒ９，Ｒ１０と可変抵抗Ｒ１１の直列抵抗回路、この抵抗Ｒ９に並列接続されたコンデンサＣ９、及び抵抗Ｒ１２，Ｒ１３、コンデンサＣ１０などから構成されている。このうち、フィードバック回路はシャントレギュレータダイオードＳＲ１での設定値に基づき、平滑コンデンサＣ８の両端の直流出力電圧ＶＯＵＴを所定の直流電圧値ＤＣＶに調整するために必要な操作量としてのフィードバック信号を、一次側直流電源回路２０の制御回路２１に出力するものである。一次側直流電源回路２０では、このフィードバック信号がフォトカプラＰＣのフォトトランジスタＰＴを介して制御回路２１のＦＢ端子に伝達される。ここで、抵抗Ｒ５とコンデンサＣ７の直列回路によってフィードバック信号に対するノイズフィルタが構成されている。
【００１０】
図７は、従来の制御回路２１の全体構成を示すブロック図である。
制御回路２１は、ＰＷＭ制御回路２６、出力コンパレータ２７のほかに、誤動作防止用のＵＶＬＯ検出部（ＵＶＬＯ：Ｕｎｄｅｒ　Ｖｏｌｔａｇｅ　Ｌｏｃｋ　Ｏｕｔ）とラッチ保持部とを備えている。
【００１１】
ＵＶＬＯ検出部は、制御回路２１の電源端子ＶＣＣに対するコントロール電圧を検出するためのツェナーダイオードＺＤ２，ＺＤ３、抵抗Ｒ１４，Ｒ１５の直列回路、遮断電圧を決定するための基準電源Ｅ２を有するコンパレータＵＶＬＯ、Ｐｃｈ型のＭＯＳＦＥＴ（以下、トランジスタスイッチという。）ＭＰ１によって構成されている。ラッチ保持部は、５μＡの定電流源２２、Ｎｃｈ型のトランジスタスイッチＭＮ３、８．２Ｖの基準電源Ｅ１を有するコンパレータＬＴＣ、オアゲートＯＲ、反転回路ＩＮＶ、アンドゲートＡＮＤ１、基準電圧回路５Ｖ＿ＲＥＦによって構成されている。また、ＰＷＭ制御回路２６は、パルス幅制御用の基準電源Ｅ４を有するコンパレータＰＷＭ、ダイオードＤ５、抵抗Ｒ１６、過負荷保護のための基準電源Ｅ３を有するコンパレータＯＬＰ１、Ｎｃｈ型のトランジスタスイッチＭＮ２、ツェナーダイオードＺＤ４、発振回路ＯＳＣ、コンデンサＣ１１、過電流保護のための基準電源Ｅ５を有するコンパレータＯＬＰ２、フリップフロップ回路ＦＦ１、及びアンドゲートＡＮＤ２によって構成されている。
【００１２】
つぎに、制御回路２１によってスイッチング電源装置をＰＷＭ制御する動作について説明する。
図８は、図７に示す従来の制御回路２１のＵＶＬＯ検出回路とラッチ回路のみを示すブロック図である。
【００１３】
制御回路２１の出力端子ＯＵＴの信号がＨｉｇｈ・Ｌｏｗに変化すると、スイッチング素子Ｑ１のゲートが駆動され、スイッチング素子Ｑ１はオンオフする。このとき、オン期間には一次巻線３１からスイッチング素子Ｑ１に電流が流れるため、スイッチング素子Ｑ１のドレインに接続されたトランス３０に所定のエネルギが蓄えられる。その後、スイッチング素子Ｑ１がオフする期間に、トランス３０に蓄えられたエネルギは二次巻線３２に接続されたダイオードＤ４を通して平滑コンデンサＣ８に電流を流すことによって、直流出力として二次側直流電源回路４０に供給される。
【００１４】
過電圧検出回路５０では、抵抗Ｒ７とフォトダイオードＰＤとシャントレギュレータダイオードＳＲ１により直流出力電圧ＶＯＵＴが検出される。この二次側の直流出力電圧ＶＯＵＴが設定された所定の直流電圧値ＤＣＶより高くなった場合には、フォトダイオードＰＤの電流が増大し、逆に直流電圧値ＤＣＶより低くなった場合はフォトダイオードＰＤの電圧が減少する方向に変化する。
【００１５】
こうしてフォトカプラＰＣのフォトトランジスタＰＴを流れる電流は増減するから、制御回路２１のＦＢ端子では、フィードバック信号の電圧値を引き下げたり、引き上げたりすることになって、制御回路２１の出力端子ＯＵＴから出力されるＰＷＭ制御パルスのパルス幅が制御される。
【００１６】
例えば、二次側直流電源回路４０の出力電圧が高すぎる場合には、フォトダイオードＰＤの電流が増大する。一次側直流電源回路２０のフォトトランジスタＰＴでは抵抗値が下がるために、制御回路２１のＦＢ端子に対するフィードバック信号の電圧値が下がる。その結果、制御回路２１の出力端子ＯＵＴから出力されるオンパルス幅が狭くなり、トランス３０に供給されるエネルギを減らすように動作する。したがって、最終的には二次側直流電源回路４０の出力電圧が下がるというように、制御回路２１により負帰還ループが構成されてフィードバック制御が実行される。
【００１７】
一般に、ＰＷＭ制御方式の制御回路２１では、定電流源２２によってコンデンサＣ４を充放電するとともに、コンパレータＰＷＭにおいて、ＲＴ端子に接続された抵抗Ｒ６の抵抗値とＣＳ端子に接続されたコンデンサＣ４の容量値とによって決まる一定の電圧範囲内（振幅）で、一定の周期で発振する発振回路ＯＳＣの三角波信号波形とＦＢ端子に印加されたフィードバック信号とが比較されて、発振回路ＯＳＣの信号波形よりフィードバック信号の電圧値が高い期間だけスイッチング素子Ｑ１をスイッチングオンするための制御パルスを発生する方式が採用されている。
【００１８】
電源装置の直流出力電圧ＶＯＵＴが安定に動作している状態では、制御回路２１へのフィードバック信号も一定電圧値に安定しているので、その電圧値に相当する期間だけスイッチング素子Ｑ１をオンさせるように、制御回路２１の出力端子ＯＵＴから制御パルスがスイッチング素子Ｑ１のゲートに出力される。
【００１９】
ところで、商用ＡＣ電源を直流に変換するフライバック方式の電源装置では、最近になって低消費電力化の要求が厳しくなり、従来よりも消費電流を大幅に低減するための構成が求められている。
【００２０】
そこで、スイッチング電源の制御回路２１を構成するＩＣ回路は、従来のバイポーラプロセスを用いた比較的消費電流の大きなタイプのものから、ＢｉＣＭＯＳ、ＣＭＯＳプロセスを用いた、消費電流の少ないものへの移行が進んできている。
【００２１】
フライバック方式の電源装置では、スイッチング素子Ｑ１のオンオフ動作の停止状態を持続させるようにラッチ機能が構成されているが、交流１００Ｖ電圧を供給しているメインスイッチをオフした直後では、従来はトランス３０にかかる一次側直流電源回路２０の入力電圧が低下するだけでなく、制御回路２１の電源端子ＶＣＣに対するコントロール電圧もすぐにラッチ機能を解除するスレッシュレベル（ＵＶＬＯｏｆｆ）まで低下していた。しかし、上述したような状況の変化の中で、最近ではメインスイッチをオフしても制御回路２１の各部の容量がなかなか放電されなくなっている。そして、これが原因となって、メインスイッチによりＡＣ電源をオフした後、十分な時間が経過してから電源を再投入しないと、制御回路２１の再起動に失敗するという問題が発生している。
【００２２】
以下、制御回路２１における再起動失敗という不具合のメカニズムについて説明する。
図９は、従来の制御回路２１における各部の概略動作波形を示す図である。この図９に示すような再起動失敗を引き起こす誤動作期間について説明する。
【００２３】
同図（ａ）には、一次側直流電源回路２０の直流入力ＶＩＮの変化を示しており、同図（ｂ）には、対応する二次側直流電源回路４０からの直流出力電圧ＶＯＵＴを示している。また、同図（ｃ）は制御回路２１の電源端子ＶＣＣへのコントロール電圧波形、同図（ｄ）はＣＳ端子の電圧波形、同図（ｅ）はＦＢ端子へのフィードバック電圧波形を示している。
【００２４】
電源装置は、通常動作している状態から時刻ｔ１でメインスイッチをオフし、あるいはコンセントからプラグを引き抜くことで、トランス３０にかかっている一次側直流電源回路２０への直流入力ＶＩＮの電位はゆっくりと低下していく。これによって、トランス３０への供給エネルギが減少することになって、制御回路２１のＦＢ端子に対するコントロール電圧が上がり、スイッチング素子Ｑ１のオン期間を決定する制御パルスのパルス幅が広がっていく。その後、時刻ｔ２になって、制御パルスのオンパルス幅が最大デューティの制限値まで広がった動作となり、あるいは一次側直流電源回路２０の電流制限機能（ＯＣＰ：Ｏｖｅｒ　Ｃｕｒｒｅｎｔ　Ｐｒｏｔｅｃｔｉｏｎ）が働く条件を満たす最大電流を流す動作状態となって、一次側直流電源回路２０からトランス３０へのエネルギ供給が制限される。そのために、その後は二次側直流電源回路４０での電源出力電圧が低下していくことになる。
【００２５】
すなわち、ＦＢ端子のフィードバック電圧が最大デューティとなる電圧（３．５Ｖ）以上に上昇したとき、ＣＳ端子を４ＶにクランプしていたトランジスタスイッチＭＮ２がオフすることによって、電圧クランプが解除される。その後、時刻ｔ３になってＣＳ端子がラッチ判定スレッシュ８．２Ｖまで上がったとき、それがコンパレータＬＴＣで検出されて、出力コンパレータ２７のイネーブル端子ＥＮＢに出力を禁止する信号が伝えられるため、スイッチング素子Ｑ１を駆動する出力コンパレータ２７から出力端子ＯＵＴへの信号出力が停止される（ラッチ状態）。
【００２６】
図９（ｄ）に示すように、ＣＳ端子の電圧がラッチ判定スレッシュ８．２Ｖまで上昇すると、保護機能としてのラッチ機能が働いて、安全サイドでの動作停止が起こり、スイッチング素子Ｑ１のスイッチング動作を停止させてしまう（ＯＬＰ：過負荷保護機能）。こうしてラッチ状態に入ると、制御回路２１の消費電流は極端に減少し、数１０μＡレベルとなり、電源端子ＶＣＣにはコンデンサＣ２などの通常１０μＦ以上の容量が接続されているため、同図（ｃ）に示すように電源端子ＶＣＣに対するコントロール電圧は非常にゆっくりとしか下がらなくなる。
【００２７】
【発明が解決しようとする課題】
このように、一度ラッチが働いた後では、電源端子ＶＣＣに対するコントロール電圧がスレッシュレベルＵＶＬＯｏｆｆまで下がってラッチを解除するまでに長い時間がかかってしまう。すなわち、電源端子ＶＣＣに対するコントロール電圧がスレッシュレベルＵＶＬＯｏｆｆまで下がって、ＣＳ端子に接続されるコンデンサＣ４を放電させるトランジスタスイッチＭＮ３が導通して、ＣＳ端子の電圧をラッチスレッシュ電圧である８．２Ｖ以下に引き下げて、やっとホールド状態がリセットされることになる。しかも、このホールド状態をリセットするためには、一度電源装置のメインスイッチを切って、電源端子ＶＣＣの電位をＵＶＬＯｏｆｆレベルまで下げなくてはならない。それによって、Ｎｃｈ型のトランジスタスイッチＭＮ３が導通してコンデンサＣ４の電荷を放電させることができるからである。
【００２８】
例えば、ホールド状態でコントロール電圧がＵＶＬＯｏｆｆレベルまで下がりきらない時刻ｔ５で、電源装置のメインスイッチが再投入され、あるいはプラグがコンセントに差し込まれたとする。これによってＡＣ電源が供給され、一次側直流電源回路２０の直流入力ＶＩＮ、及び制御回路２１の電源端子ＶＣＣに対するコントロール電圧が上昇することになって、時刻ｔ７を過ぎてもホールド状態がそのまま維持される。したがって、時刻ｔ３で出力端子ＯＵＴへの信号出力が停止したあと、時刻ｔ６以前（誤動作する期間）に再起動のためのＡＣ電源が供給されたとすると、スイッチング素子Ｑ１が駆動されないために、二次側直流電源回路４０からの電源出力が発生しないという再起動の失敗が生じる。
【００２９】
この発明の目的は、再起動のためのＡＣ電源が供給されたときに、再起動失敗の発生を確実に防止するスイッチング電源制御回路を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、スイッチング素子のオンオフ動作によって電源装置の出力電圧を制御するとき、前記出力電圧が低下することにより、前記出力電圧をモニタしてフィードバックされた信号が所定のスレッシュレベルを越えた場合に、過負荷状態として前記スイッチング素子のオンオフ動作を停止状態に制御するとともに、電源端子のコントロール電圧が遮断電圧として設定されたしきい値以下に低下するまで、前記停止状態をホールドするように制御するスイッチング電源制御回路が提供される。このスイッチング電源制御回路は、前記停止状態がホールドされているか否かを検出するラッチ検出手段と、前記ラッチ検出手段により前記停止状態のホールドが検出されたとき、前記電源端子のコントロール電圧を前記遮断電圧として設定されたしきい値の近傍まで強制的に低減させる電圧低減手段と、から構成される。
【００３１】
このスイッチング電源制御回路では、ホールド状態に入ってから電源端子ＶＣＣの電位を所定値まで強制的に、かつ急速に放電させることで、再起動可能になるまでの時間を短縮することができる。
【００３２】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
（第一の実施の形態）
ここに示す制御回路は、軽負荷対応電源で、最近良く発生する再起動失敗を改善することを目的にしたものであって、ラッチ時のＶＣＣ放電回路を形成している点に特徴がある。
【００３３】
図１は、第一の実施の形態に係るスイッチング電源制御回路の要部を示すブロック図である。ここには、ＵＶＬＯ検出回路とラッチ回路のみを示しており、図８に示した従来の制御回路２１に対応するものである。以下では、図８の各部に対応する要素には同一の符号を付け、異なる部分についてのみ説明する。
【００３４】
コンパレータＶＣＣ＿Ｌ２と状態保持用のフリップフロップ回路ＦＦ２は、スイッチング素子がオフ状態にホールドされたことを検出するラッチ検出手段を構成している。コンパレータＶＣＣ＿Ｌ２は、＋入力端子が１．７Ｖの基準電源Ｅ６に接続され、−入力端子がツェナーダイオードＺＤ３と抵抗Ｒ１５との接続点に接続されている。状態保持用のフリップフロップ回路ＦＦ２は、リセット端子ＲにコンパレータＶＣＣ＿Ｌ２の出力が供給され、セット端子ＳにコンパレータＬＴＣの出力が供給されている。
【００３５】
電源端子ＶＣＣと接地間に配置された放電回路２８は、抵抗Ｒ１７、ツェナーダイオードＺＤ５、及びＮｃｈ型のトランジスタスイッチＭＮ１の直列回路によって構成されるものであって、電源端子ＶＣＣへのコントロール電圧を遮断電圧スレッシュレベルＵＶＬＯｏｆｆの直前まで低下させる電圧低減手段として機能している。
【００３６】
ここでは、コンパレータＶＣＣ＿Ｌ２は、電源端子ＶＣＣのコントロール電圧が遮断電圧のオフレベル（ＵＶＬＯｏｆｆレベル）より少し高い値、例えば０．２Ｖだけ高い１．７Ｖで反転して、状態保持用のフリップフロップ回路ＦＦ２をリセットしている。
【００３７】
つぎに、上記構成の制御回路２１の動作について説明する。
図２は、図１の制御回路における各部の概略動作波形を示す図であり、これによって、従来の再起動するときに発生していた誤動作期間を短くできる点について説明する。
【００３８】
電源装置を起動する初期状態（起動時）には、フリップフロップ回路ＦＦ２の状態は不安定であるが、電源端子ＶＣＣの放電経路にはツェナーダイオードＺＤ５が接続されているので、７．５Ｖまでは無条件で電源端子ＶＣＣの電位が上昇する。電源端子ＶＣＣの電位がある程度まで上昇すれば、コンパレータＶＣＣ＿Ｌ２は確実に動作してＨレベルを出力して、フリップフロップ回路ＦＦ２をリセットするから、トランジスタスイッチＭＮ１はオフとなる。したがって、放電回路２８は電源端子ＶＣＣを接地しないで非放電状態となって、従来回路と同じように電源端子ＶＣＣに接続されたコンデンサＣ２を充電する。このとき、コンパレータＵＶＬＯの出力もＨレベルとなって、トランジスタスイッチＭＰ１をオフにしている。
【００３９】
電源端子ＶＣＣの電位がさらに上昇して１６．５Ｖに達すると、ツェナーダイオードＺＤ２，ＺＤ３を通して抵抗Ｒ１５の電位が１．５Ｖになる。この抵抗Ｒ１５の電位によってコンパレータＵＶＬＯがＬレベルに反転するから、トランジスタスイッチＭＰ１がオンしてツェナーダイオードＺＤ２をショートし、抵抗Ｒ１５の電位はさらに上昇する。コンパレータＵＶＬＯは、このようにヒステリシス特性を備えるものとして構成されている。
【００４０】
逆に、電源端子ＶＣＣの電位が下がる場合には、その電位が９Ｖまで低下したときに、コンパレータＵＶＬＯの−入力端子の電位が１．５Ｖになって、その出力信号はＨレベルに反転する。
【００４１】
電源装置は、通常動作している状態において時刻ｔ１でメインスイッチをオフすると、既に図９において説明したように、制御回路２１では、時刻ｔ１以降もスイッチング素子Ｑ１をオンするためのパルス幅を最大まで広げようとする状態が続くため、ＦＢ端子へのフィードバック電圧は最大まで上昇する。したがって、図９（ｅ）に示すようにＦＢ端子電圧は上昇し、時刻ｔ２において３．５Ｖ以上になると過負荷検出用のコンパレータＯＬＰ１が反転して、ＣＳ端子を４ＶにクランプしていたトランジスタスイッチＭＮ２をオフさせる。これにより、ＣＳ端子に接続されたコンデンサＣ４は定電流源２２からの５μＡで充電されて上昇する。
【００４２】
ＣＳ端子のコンデンサＣ４は、その後も電源端子ＶＣＣから充電されつづけるため、ＣＳ端子の電圧は下がらずラッチレベルが維持される（ホールド機能）。このとき、制御回路２１ではホールド機能以外の動作が停止されるために、そこでの消費電流が数十μＡ程度まで減少する。このホールド状態の続く間に、再起動のためのＡＣ電源が供給されたとしても、電源回路の再起動に失敗することから、ここでは、電源端子ＶＣＣの電位を所定値まで強制的に、かつ急速に放電させている。
【００４３】
ここで、図２に示す動作波形は、通常の電源駆動状態でメインスイッチがオフされる場合であって、整流回路１０からの直流入力ＶＩＮが時刻ｔ１でカットされると、フィードバック制御によって二次側直流電源回路４０の出力電圧を維持するために、ＦＢ端子に対するフィードバック信号の電圧値が上昇する。そのために、制御回路２１ではスイッチング素子Ｑ１に対するオンパルス幅を広げていく。これによって、例えば時刻ｔ２までのしばらくの間は、二次側直流出力が定電圧に維持される。
【００４４】
さらに、整流回路１０からの直流入力ＶＩＮが低下すると、制御回路２１の最大デューティまでオンパルスの幅が広がったとしても二次側直流電源回路４０へのエネルギ供給が不足して、二次側の直流出力電圧ＶＯＵＴの電圧値が低下し始める。このとき、ＦＢ端子の電圧値は最大まで上昇するので、過負荷スレッシュ３．５Ｖを超え、コンパレータＯＬＰ１の出力がＬレベルに反転して、ＣＳ端子を４ＶにクランプしていたトランジスタスイッチＭＮ２をオフさせる。これによりＣＳ端子の電位が定電流源２２からの５μＡの電流によって上昇する。
【００４５】
時刻ｔ３で、ＣＳ端子電圧がコンパレータＬＴＣの基準電圧レベル（Ｖｔｈ＿Ｌａｔｃｈ）である８．２Ｖに達すると、ホールド状態に移行する。このとき、コンパレータＬＴＣの出力がフリップフロップ回路ＦＦ２のセット入力となるから、これがＬレベルからＨレベルへと変化することでエッジトリガ入力として作用し、フリップフロップ回路ＦＦ２をセット状態に反転させる。これにより、フリップフロップ回路ＦＦ２のセット出力ＱによってトランジスタスイッチＭＮ１がオンして、電源端子ＶＣＣからコンデンサＣ２に蓄積されていた電荷の放電が始まる。このとき、抵抗Ｒ１７は放電電流を制限するための抵抗として作用して、数十ｍＡで電源端子ＶＣＣからコンデンサＣ２の電荷を急速に放電させ、電源端子ＶＣＣの電位を下げていく。
【００４６】
その後、電源端子ＶＣＣの電位がコンパレータＵＶＬＯを反転させるために必要な電圧９Ｖより０．２Ｖだけ高い、９．２Ｖにまで下がると、コンパレータＶＣＣ＿Ｌ２の出力レベルがＨレベルに反転するから、フリップフロップ回路ＦＦ２がリセット状態に反転して、トランジスタスイッチＭＮ１がオフして電源端子ＶＣＣから放電回路２８を介しての急速放電が停止される。
【００４７】
この結果、制御回路２１の消費電流は通常のラッチ時の電流値に減少するために、放電する傾きは緩くなるものの、その後に０．２Ｖだけ電源端子ＶＣＣの電位が下がればコンパレータＵＶＬＯｏｆｆレベルに到達するから、その時点（時刻ｔ４）でＮｃｈ型のトランジスタスイッチＭＮ３が導通（オン）して、ホールド状態をリセットするように作用させることができる。このため、電源装置が正常に再起動できるまでの待ち時間、すなわち誤動作する期間（ｔ３〜ｔ４）を短くできる。
【００４８】
なお、電源動作中に異常が発生して、コンパレータＯＬＰからのラッチが作用した場合には、電源端子ＶＣＣが９．２Ｖまで一旦低下し、電源端子ＶＣＣの放電が停止した時点で、スタート抵抗Ｒｓｔからの電流のほうがラッチ時消費電流より多く設定されていれば電源端子ＶＣＣは上昇してＵＶＬＯレベルを超える大きさに保持され、所定の電源電圧が印加されているあいだは、ホールドされている。すなわち、スイッチング電源としての機能が停止したままの状態に保持される。
【００４９】
上述した発明の実施形態では、フリップフロップ回路ＦＦ２がリセット優先タイプのものである場合は、ラッチ状態で電源端子ＶＣＣの電位が９．２Ｖより高くなると、フリップフロップ回路ＦＦ２のリセットが外れてセット入力が有効となって放電される動作となり、電源端子ＶＣＣの電位は９．２Ｖ以上に上がらなくなる。この場合、電源端子ＶＣＣがＵＶＬＯｏｆｆレベルまで下がりやすく、ラッチ状態を解除しやすくなるというメリットがある。しかし、その反面で、なんらかのノイズにより電源端子ＶＣＣの電位が規定値を越えて降下した場合には、電源端子ＶＣＣがＵＶＬＯｏｆｆレベルにまで下がり、電源が再起動する。したがって、ホールド状態を保持するうえでは、ノイズマージンが低下するという問題が生じる。
【００５０】
エッジトリガタイプのものを使用した場合には、この逆の特性（ラッチの解除が遅れるが、ノイズマージンが大きい）を持つことになる。実際に制御回路２１を構成する場合に、いずれのタイプを選ぶかは、電源装置への適用状況によって選択することが可能である。
（第二の実施の形態）
図３は、第二の実施の形態にかかる制御回路の構成を示す図である。
ここでは、ラッチ検出回路を構成する基準電圧回路を一種類だけで構成した例を示している。
【００５１】
図３では、電源端子ＶＣＣの電圧検出部は、コントロール電圧を検出するためのツェナーダイオードＺＤ２，ＺＤ３、抵抗Ｒ１４の直列回路に抵抗Ｒ１５を追加するとともに、基準電圧Ｅ７がコンパレータＵＶＬＯの基準電源Ｅ２とコンパレータＶＣＣ＿Ｌ２の基準電圧Ｅ６（図１参照）とを兼用している。その他の構成は、実施の形態１の場合と同じであるから、ここでの説明は省略する。
【００５２】
基準電圧回路には精度が要求される場合、その回路規模が大きくなるため、複数を用意できないことが多い。そうした場合には、抵抗Ｒ１５により複数のコンパレータの動作レベルをそれぞれ変更設定している。
【００５３】
なお、いずれの実施の形態であっても、ラッチ検出手段を構成するフリップフロップ回路ＦＦ２には、例えば図４に示すようにＤ−ＦＦ８０を用いて構成されるセット入力がエッジトリガタイプのものを使用することができる。
【００５４】
図５には、別のフリップフロップ回路の構成を示している。インバータ９０とナンドゲート９１〜９３によって構成されるリセット優先タイプのフリップフロップ回路によってラッチ検出手段を構成することができる。
【００５５】
【発明の効果】
以上に説明したように、この発明のスイッチング電源制御回路によれば、フライバック方式のＡＣ／ＤＣスイッチング電源などの電源装置の出力電圧を制御する場合に、再起動のためのＡＣ電源が供給されたときに、再起動失敗の発生をほぼ確実に防止することができる。
【図面の簡単な説明】
【図１】第一の実施の形態にかかるスイッチング電源制御回路の要部を示すブロック図である。
【図２】第一の実施の形態の制御回路における各部の概略動作波形を示す図である。
【図３】第二の実施の形態にかかる制御回路の構成を示す図である。
【図４】ラッチ検出手段を構成するフリップフロップを示す図である。
【図５】リセット優先タイプのフリップフロップを示す図である。
【図６】従来のフライバック方式のＡＣ／ＤＣスイッチング電源装置を示す回路図である。
【図７】従来の制御回路の全体構成を示すブロック図である。
【図８】図７に示す従来の制御回路のＵＶＬＯ検出回路とラッチ回路のみを示すブロック図である。
【図９】従来の制御回路における各部の概略動作波形を示す図である。
【符号の説明】
１０　整流回路
１１，１２　交流入力端子
２０　一次側直流電源回路
２１　スイッチング電源制御用のＩＣ回路（制御回路）
３０　トランス
４０　二次側直流電源回路
５０　過電圧検出回路
５１，５２　直流出力端子
ＳＲ１　シャントレギュレータダイオード
Ｒｓｔ　スタート抵抗
Ｒ１〜Ｒ１７　抵抗
Ｄ１　ダイオードブリッジ
Ｄ２〜Ｄ５　ダイオード
ＺＤ１〜ＺＤ５　ツェナーダイオード
Ｃ１〜Ｃ１１　コンデンサ
Ｑ１　スイッチング素子
ＭＮ１，ＭＮ２，ＭＮ３　Ｎｃｈ型のＭＯＳＦＥＴ（トランジスタスイッチ）
ＭＰ１　Ｐｃｈ型のＭＯＳＦＥＴ（トランジスタスイッチ）
ＵＶＬＯ，ＰＷＭ，ＯＬＰ１，ＯＬＰ２，ＶＣＣ＿Ｌ２　コンパレータ
ＦＦ１，ＦＦ２　フリップフロップ回路

Claims

スイッチング素子のオンオフ動作によって電源装置の出力電圧を制御するとき、前記出力電圧が低下することにより、前記出力電圧をモニタしてフィードバックされた信号が所定のスレッシュレベルを越えた場合に、過負荷状態として前記スイッチング素子のオンオフ動作を停止状態に制御するとともに、電源端子のコントロール電圧が遮断電圧として設定されたしきい値以下に低下するまで、前記停止状態をホールドするように制御するスイッチング電源制御回路において、
前記停止状態がホールドされているか否かを検出するラッチ検出手段と、
前記ラッチ検出手段により前記停止状態のホールドが検出されたとき、前記電源端子のコントロール電圧を前記遮断電圧として設定されたしきい値の近傍まで強制的に低減させる電圧低減手段と、
を備えたことを特徴とするスイッチング電源制御回路。
前記ラッチ検出手段は、前記コントロール電圧が前記遮断電圧として設定されたしきい値より所定値だけ高い電圧値を検出したとき反転するコンパレータと、前記コンパレータの反転出力によってリセットされるフリップフロップとから構成されていることを特徴とする請求項１記載のスイッチング電源制御回路。
前記電圧低減手段は、前記電源端子と接地間で、抵抗、ツェナーダイオード、及びスイッチング素子からなる直列回路によって構成された放電回路であることを特徴とする請求項１記載のスイッチング電源制御回路。