CN111327214B - 用于无线充电系统的同步整流器 - Google Patents

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Abstract

本公开涉及用于无线充电系统的同步整流器。同步整流器将AC输入转换为DC输出。同步整流器具有由四个开关控制模块的控制四个开关。每个开关连接在不同的AC分量与DC输出或地之间。每个开关控制模块具有数字辅助的“开启”电路系统和数字辅助的“关闭”电路系统，该“开启”电路系统检测对应的AC分量中的下冲，以控制何时接通对应的开关，该“关闭”电路系统检测AC分量中的下冲，以控制何时关断对应的开关。“开启”电路系统具有数字辅助的比较器以检测AC分量中的阈值跨越，并且“关闭”电路系统具有数字辅助的可编程延迟单元以在每个检测到的阈值跨越之后关断开关达预定持续时间。

Description

用于无线充电系统的同步整流器
技术领域
本发明总体地涉及同步整流器，并且更具体地，涉及用于无线充电系统的同步整流器。
背景技术
图1是具有电力发送器(TX)110和电力接收器(RX)130的传统无线充电系统100的简化示意性框图。TX 110包括发送器112、TX匹配网络114和TX电感器线圈116，而RX 130包括RX电感器线圈132、RX匹配网络134、同步整流器136、通信控制器138和通信处理器140。匹配网络114和134被设计为确保TX 110的输出阻抗与RX 130的输入阻抗匹配。TX和RX电感器线圈116和132形成感应接口120，用于无线地(即，磁性地)将电力从TX 110传输到RX 130以及用于无线地在TX和RX之间传输通信信号。
对于电力传输，电力发送器112经由TX匹配网络114将AC电力信号113施加到TX电感器线圈116。AC电力信号113在RX电感器线圈132中感应出AC电力信号，该AC电力信号经由RX匹配网络134作为AC电力信号135被施加到整流器136。整流器136将AC电力信号135整流成要施加到负载的DC电力信号VRECT。
通信控制器138生成由通信处理器140通过感应接口120发送到TX 110的通信信号。具体地，通信控制器138监测VRECT，并且如果适当的话，使用感应接口120发送通信信号，以在如果VRECT太低或太高时分别增大或降低TX 110的电力传输电平。本领域技术人员将理解，在其它无线电力传输系统中，无线电力传输路径是独立的并且与无线数据通信路径不同。
图2是可以用于实现图1的同步整流器136的传统同步整流器200的示意性框图。如图2中所示，同步整流器200包括四个比较器202(1)-202(4)，它们控制具有相应的本征二极管的四个n型场效应晶体管(FET)204(1)-204(4)。电容器206用作同步整流器200的低通滤波器。
施加到同步整流器200的AC信号具有两个互补分量AC1和AC2，这两个互补分量AC1和AC2的电压从低于零(即，图2中的地PGND)的一个二极管电压降到高于VRECT的一个二极管电压降变化，其中理想地AC1+AC2＝VRECT。注意，在AC1和AC2之间可能存在一些相移，使得AC1+AC2不完全等于VRECT。特别是，当AC1小于零时，AC2将大于VRECT，反之亦然。当0<AC1<VRECT时，则0<AC2<VRECT。
如图2中所示，两个分量AC1和AC2中的一个被施加到每个比较器202的特定输入，而用作电压参考的另一个比较器输入连接到输出节点VRECT或地节点PGND。
理想地，一旦对应的分量AC1或AC2在任一方向上跨过其参考电压(即，从低于其参考电压到高于其参考电压，或反之亦然)，取决于特定方向和特定比较器，来自对应的比较器202的输出203瞬间从低(即，逻辑0)切换到高(即，逻辑1)或从高切换到低。此外，一旦来自比较器202的输出从低改变为高或从高改变为低，理想地，对应的FET 204分别瞬间接通或关断。
因此，当分量AC1大于VRECT时，来自比较器202(1)的输出203(1)为低，FET 204(1)断开，来自比较器202(3)的输出203(3)为高，FET 204(3)导通。一旦AC1从大于VRECT转变到小于VRECT，则来自比较器202(1)的输出203(1)保持为低，FET 204(1)保持断开，来自比较器202(3)的输出203(3)应瞬间从高改变为低，并且FET 204(3)应立即关断。一旦AC1从正转变为负，来自比较器202(1)的输出203(1)应瞬间从低改变为高，FET 204(1)应立即接通，来自比较器202(3)的输出203(3)应保持为低，并且FET 204(3)应保持断开。
只要AC1保持为负，则FET 204(1)将导通并且FET 204(3)将断开。一旦AC1从负转变为正，来自比较器202(1)的输出203(1)应瞬间从高改变为低，FET 204(1)应立即关断，来自比较器202(3)的输出203(3)应保持为低，并且FET 204(3)应保持断开。一旦AC1从小于VRECT转变到大于VRECT，来自比较器202(1)的输出203(1)保持为低，FET 204(1)保持断开，来自比较器202(3)的输出203(3)应瞬间从低改变为高，并且FET 204(3)应立即接通。只要AC1保持大于VRECT，则FET 204(1)将断开，并且FET 204(3)将导通。
将与分量AC2周期以互补方式发生FET 204(2)和204(4)接通和关断的类似序列，使得理想地，在图3的表I中给出了针对AC1和AC2的不同值的四个FET 204(1)-204(4)的状态。注意，在同步整流器200的理想操作期间，电流仅从地流到AC1/AC2并且从AC1/AC2流到VRECT，其中FET 204的体二极管防止反向方向上流动。
然而，实际上，在同步整流器200的实际实施方式中存在非零延迟。具体地，在AC分量AC1/AC2跨过阈值电压的时间与对应的FET 204接通或关断的时间之间存在非零延迟。这些延迟不利地影响整流器的操作。
例如，当AC1从正转变为负并且AC2从低于VRECT转变到高于VRECT时，存在接通FET204(1)的非零延迟和接通FET 204(4)的非零延迟，而FET 204(3)和204(2)维持断开。接通FET 204(1)的延迟导致AC1中的不期望的下冲("on"bounce)，并且接通FET 204(4)的延迟导致AC2中的不期望的下冲。下冲对整体整流器效率具有负面影响，这是因为每个反弹是由传导电流的本征体二极管引入的。当AC1从负转变为正并且AC2从高于VRECT转变到低于VRECT时，存在关断FET 204(1)的非零延迟和关断FET 204(4)的非零延迟，而FET 204(3)和204(2)维持断开。关断FET 204(1)的延迟意味着FET 204(1)将在AC1为正的同时在短持续时间内维持导通，导致从AC1流到PGND的不期望的反向电流。关断FET 204(4)的延迟意味着FET 204(4)将在AC2低于VRECT的同时在短持续时间内维持导通，导致从VRECT流到AC2的不期望的反向电流。
类似地，当AC1从低于VRECT转变到高于VRECT并且AC2从正转变为负时，存在接通FET 204(3)的非零延迟和接通FET 204(2)的非零延迟，而FET 204(1)和204(4)维持断开。在这种情况下，接通FET 204(2)的延迟导致AC2中的不期望的下冲，并且接通FET 204(3)的延迟导致AC1中的不期望的下冲。当AC1从高于VRECT转变到低于VRECT并且AC2从负转变为正时，存在关断FET 204(3)的非零延迟和关断FET 204(2)的非零延迟，而FET 204(1)和204(4)维持断开。接通FET 204(2)的非零延迟意味着FET 204(2)将在AC2为正的同时在短持续时间内维持导通，导致从AC2流到PGND的不期望的反向电流。关断FET 204(3)的非零延迟意味着FET 204(3)将在AC1低于VRECT的同时在短持续时间内维持导通，导致从VRECT流到AC1的不期望的反向电流。
图4是示出在AC1从正到负然后从负到正的周期的一部分内的AC分量AC1、图2的比较器输出203(1)以及流过FET 204(1)的电流I1的时序图。图4示出了(i)当AC1从正转变为负时由于FET 204(1)接通迟(404)而导致AC1中发生的不期望的下冲402以及(ii)当AC1从负转变为正时由于FET 204(1)关断迟(408)而导致的流过FET 204(1)的不期望的反向电流406。具有改善效率的整流器将是有利的。
附图说明
通过示例的方式说明了本发明的实施例，但是本发明的实施例不受附图的限制，在附图中相同的附图标记指示类似的元件。为简单和清楚起见，说明了图中的元件，并且元件不一定按比例绘制。例如，为了清楚起见，可能夸大层和区域的厚度。
图1是传统无线电力传输系统的简化示意性框图；
图2是可以用于实现图1的同步整流器的传统同步整流器的示意性框图；
图3是标识针对图2的同步整流器的理想实施方式的用于AC分量AC1和AC2的不同值的图2的四个FET的状态的表；
图4是示出在图2的同步整流器的实际实施方式中发生的不期望的下冲和不期望的反向电流的时序图；
图5是根据本发明的一个实施例的可以用于实现图1的同步整流器的同步整流器的示意性框图；
图6是根据本发明的实施例的用于生成用于控制图5的整流器的FET 504(1)的栅极控制信号的图5的DAGC模块的示意性框图；
图7是示出在图6的DAGC模块已被调谐之后、在AC1的周期的一部分内的图5的AC分量AC1和栅极控制信号以及流过FET的电流I1的时序图；
图8是图6的DAGC模块的导通反弹检测器的示意性电路图；
图9是图6的DAGC模块的断开反弹检测器的示意性电路图；和
图10是图6的DAGC模块的控制逻辑的简化示意图。
具体实施方式
在此公开了本发明的详细说明性实施例。然而，这里公开的具体结构和功能细节仅仅是为了描述本发明的示例实施例的目的。本发明的实施例可以以许多替代形式实施，并且不应该被解释为仅限于这里阐述的实施例。此外，这里使用的术语仅用于描述特定实施例的目的，并不旨在限制本发明的示例实施例。
如这里所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确说明。还应理解，术语“包括”、“包括有”、“具有”、“有”、“包含”或“包含有”指定所述特征、步骤或组件的存在，但不排除存在或添加一个或多个其它特征、步骤或组件。还应注意，在一些替代实施方式中，所指出的功能/动作可能不按图中所示的顺序发生。例如，连续示出的两个图实际上可以基本上同时执行，或者有时可以以相反的顺序执行，这取决于所涉及的功能/动作。除非另有说明，否则术语“或”应解释为包含性的。
本发明提供一种具有四个(例如，FET)开关的同步整流器，其中每个开关由专用开关控制电路系统控制，该开关控制电路系统考虑了信号处理延迟和传播延迟，以便减小(i)当开关接通迟时可能发生的不期望的下冲的大小和(ii)当开关关断迟时可能发生的不期望的反向电流的大小。
在一个实施例中，本发明是一种制品，包括用于将具有两个分量AC1和AC2的AC输入转换为DC输出VRECT的同步整流器。同步整流器包括四个开关和四个开关控制模块。第一开关连接在AC1和地之间，第二开关连接在AC2和地之间，第三开关连接在AC1和VRECT之间，并且第四开关连接在AC2和VRECT之间。每个开关控制模块被配置为控制四个开关中的不同的一个开关，并且每个开关控制模块包括(i)数字辅助的“开启”电路系统，被配置为控制何时接通对应的开关和(ii)数字辅助的“关闭”电路系统，被配置为控制何时关断对应的开关。
现在参考图5，示出了根据本发明的一个实施例的可以用于实现图1的同步整流器136的同步整流器500的示意性框图。同步整流器500包括四个数字辅助的栅极控制(DAGC)模块502(1)-502(4)，DAGC模块502(1)-502(4)控制具有相应的本征二极管的四个n型FET开关504(1)-504(4)。第一和第三开关504(1)和504(3)串联连接在输出节点VRECT和地(PGND)之间。类似地，第二和第四开关504(2)和504(4)串联连接在输出节点VRECT和地PGND之间。用作同步整流器500的低通滤波器的电容器506也连接在输出节点VRECT和地(PGND)之间。第一和第三开关504(1)和504(3)与第二和第四开关504(2)和504(4)并联连接，并且电容器506与第二和第四开关504(2)和504(4)并联连接。
每个DAGC模块502具有输入和输出。施加到同步整流器500的AC信号具有两个互补分量AC1和AC2。当AC信号具有零偏移时，AC1的幅度是AC2的幅度的负值。将两个分量AC1和AC2中的一个施加到每个DAGC模块502的输入。具体地，第一分量AC1被输入到第一和第三DAGC模块502(1)和502(3)，而第二分量AC2被输入到第二和第四DAGC模块502(2)和502(4)。作为响应，每个DAGC模块502生成被施加到相应的nFET开关504(1)-504(4)的栅极的栅极控制信号503(1)-503(4)。
图6是DAGC模块502(1)的示意性框图，DAGC模块502(1)生成用于控制FET 504(1)的栅极控制信号503(1)。DAGC模块502(1)具有(i)模拟部分610，包括数模转换器(DAC)612、比较器614、导通反弹检测器616和断开反弹检测器618以及(ii)数字部分620，包括两个向上/向下计数器622和624、可编程延迟单元626和具有最小导通时间单元630的控制逻辑628，最小导通时间单元630设置每次FET 504(1)接通时FET 504(1)将维持导通的最小持续时间。
三个其它的DAGC模块502(2)-502(4)具有与图6的DAGC模块502(1)类似的架构，但被不同地配置。如图6中所示，AC分量AC1被施加到比较器614的负输入，并且来自DAC 612的模拟输出613被施加到比较器614的正输入。对于DAGC模块502(2)，AC分量AC2将被施加到对应的比较器的负输入，并且来自对应的DAC的输出将被施加到比较器的正输入。对于DAGC模块502(3)，AC分量AC1将被施加到对应的比较器的正输入，并且来自对应的DAC的输出将被施加到比较器的负输入。最后，对于DAGC模块502(4)，AC分量AC2将被施加到对应的比较器的正输入，并且来自对应的DAC的输出将被施加到比较器的负输入。在其它方面，其它三个DAGC模块502(2)-502(4)的结构和操作类似于下面针对图6的DAGC模块502(1)所描述的结构和操作。
AC分量AC1还被输入到导通反弹检测器616和断开反弹检测器618。导通反弹检测器616检测AC分量AC1中下冲的发生。当AC1变为负时，电流将通过FET 504(1)的体二极管从地PGND流到AC1，直到FET 504(1)被接通。当FET 504(1)导通时，AC1将返回到接近于地PGND。结果，在AC1变为负与FET 504(1)接通之间的时段期间，AC1中存在下冲(undershoot)。这种下冲被称为下冲。每次导通反弹检测器616在AC分量AC1中的周期开始时检测到下冲时，导通反弹检测器616生成指示向上/向下计数器622递增1的脉冲617。如果在给定周期期间未检测到下冲，则向上/向下计数器622递减1。向上/向下计数器622生成M位计数值623。
M位计数器值623被输入到DAC 612，DAC 612生成被施加到比较器614的正输入的对应的模拟输出信号613。比较器614将模拟信号613与AC分量AC1进行比较，以生成作为导通控制信号被施加到控制逻辑628的比较器输出信号615。如下面结合图10进一步详细描述的那样，当导通控制信号615变高时，控制逻辑628将栅极控制信号503(1)驱动为高以接通FET 504(1)。
计数器值623的每个增量对应于电压电平的特定增量。由于DAGC模块502(1)在AC1中检测到的下冲对应于在AC1从正变为负之后存在接通FET 504(1)的延迟的情况，因此每次计数器值623递增，比较器614的输出615将在下一个周期中稍早地从低转变为高，从而在下一个周期中稍早地接通FET 504(1)。
随着计数器值623继续递增，最终比较器输出615将在接通FET 504(1)时几乎没有或没有延迟时从低转变为高。在那种情况下，在该周期期间将几乎不生成或不生成下冲，并且导通反弹检测器616将不会检测到该周期的下冲。这样，向上/向下计数器622将其计数器值623递减1，从而使FET 504(1)在下一个周期中稍晚点接通。通过根据需要递增和递减计数器值623，DAGC模块502(1)将确保在如果存在任何下冲也是可接受的小的时间接通FET504(1)。
与该处理并行地，断开反弹检测器618检测AC分量AC1中下冲的发生。当可编程延迟单元626到期(expires)并导致FET 504(1)在AC1从负变为正之前关断时，AC1将变得更加负，这是因为电流通过FET 504(1)的体二极管从地PGND传导到AC1，直到AC1变为正为止。当FET 504(1)闭合时，AC1为负但非常接近PGND。当延迟到期时，由于AC1仍为负且电流必须通过体二极管传导，因此PGND和AC1之间的电压差将变大，这是因为FET二极管两端的电压降大于闭合的FET 504(1)两端的电压降。因此，即使当FET 504(1)打开而AC1仍为负时，AC1也将变为负。在FET 504(1)关断之后但在AC1变为正之前的时段期间的这种下冲被称为下冲。每次断开反弹检测器618在AC分量AC1中的周期结束时检测到下冲，断开反弹检测器618生成指示向上/向下计数器624将其计数器值625递增1的脉冲619。如果在给定周期期间未检测到下冲，则向上/向下计数器624将其计数器值625递减1。
向上/向下计数器624将其N位计数器值625施加到可编程延迟单元626。一旦导通控制信号615变高，则可编程延迟单元626就开始向下计数计时器，向下计数计时器开始于计数器值625并每周期递减。一旦向下计数计时器到期，可编程延迟单元626就将延迟输出信号627驱动为高。延迟输出信号627作为断开控制信号被施加到控制逻辑628。如下面结合图10进一步详细描述的那样，当断开控制信号627变为高时，控制逻辑628将栅极控制信号503(1)驱动为低以关断FET 504(1)，只要在导通控制信号615变高之后，在大于“最小导通时间”单元630指定的最小持续时间内断开控制信号627变为高。如果断开控制信号627在该最小持续时间已经过去之前变高，则控制逻辑628将延迟驱动栅极控制信号503(1)为低，直到刚刚经过该最小持续时间为止。
计数器值625的每个增量对应于特定的时间增量。通过有意地将初始计数器值625设置为足够小(例如，比等效于由单元630设置的最小导通时间的值大1)，可编程延迟单元626将初始地确保FET 504(1)被较早关断，从而人为地在AC1中引起下冲。每当计数器值625递增时，可编程延迟单元626的输出627将在下一个周期中稍晚地从低转变为高，从而在下一个周期中稍晚地关断FET 504(1)。
随着计数器值625继续递增，最终延迟输出627将在FET 504(1)未稍早关断时从低转变为高。在这种情况下，在该周期期间将几乎不生成或不生成下冲。这样，向上/向下计数器624将其计数器值625递减1，从而使FET 504(1)稍早地关断。通过递增和递减计数器值625，DAGC模块502(1)确保当如果存在任何下冲也可接受的小时关断FET 504(1)。
可以通过将计数器值623和625两者初始化为足够低的值来调谐DAGC模块502(1)，该值确保由于FET 504(1)接通迟和关断早而分别在AC1中引起下冲的存在。这样，计数器值623和625将初始地在每个周期递增，这将导致FET 504(1)稍早地接通并且稍晚地关断。计数器值623将在计数器值625达到其调谐电平之前达到其调谐电平。最终两个值都将被调谐，并且DAGC模块502(1)将在如果存在任何下冲也最小以及如果存在任何反向电流流动也很小的情况下操作。
图7是示出在DAGC模块502(1)已被调谐之后、在AC1从正到负然后从负到正的周期的一部分内的AC分量AC1、栅极控制信号503(1)和流过FET 504(1)的电流I1的时序图。如图7中所示，在AC1从正变为负之后，栅极控制信号503(1)的上升几乎没有延迟，结果，在AC1中存在足够小的下冲。类似地，栅极控制信号503(1)的下降将略微在AC1从负变为正之前，结果，在AC1中存在足够小的下冲并且在I1中没有反向电流。
可以说DAGC模块502(1)包括(i)数字辅助的“开启”电路系统，确定何时接通FET504(1)和(ii)数字辅助的“关闭”电路系统，确定何时关断FET 504(1)，其中“开启”电路系统包括导通反弹检测器616、向上/向下计数器622、DAC 612、比较器614和控制逻辑628的接通FET 504(1)的部分，而“关闭”电路系统包括断开反弹检测器618、向上/向下计数器624、可编程延迟单元626以及控制逻辑628的关断FET 504(1)并包括“最小导通时间”单元630的部分。
图8是图6的导通反弹检测器616的示意性电路图。导通反弹检测器616包括n型FET812、理想电流源814、反相器816和820、延迟单元822、与非门824和触发器826，其中FET812、理想电流源814和反相器816形成比较器810，比较器810将AC1与参考电压vref(例如，0.1V)进行比较。当AC1变为负(在FET 504(1)接通之前)时，比较器810将生成“高”信号817，该信号817将触动触发器826以输出其输入端口D处的信号821作为其输出端口Q处的信号617。由于栅极控制信号503(1)由于接通FET 504(1)的延迟而保持为低，因此反相器820将使触发器826的输入信号821保持为高，直到FET 504(1)被接通为止。因此，当触发器826由比较器810提供时钟时，向上/向下计数器622被施加了“1”。以这种方式，检测下冲。当栅极控制信号503(1)变高时，触发器826被复位并且其输出将再次为“0”以用于下一周期的下冲检测。施加数纳秒延迟的延迟单元822、和与非门824确保触发器826的输出Q处的脉冲宽度足够长以使得输出脉冲617能够被向上/向下计数器622成功地采样，从而使向上/向下计数器622递增其计数器值623。当接通FET 504(1)没有延迟时，在栅极控制信号503(1)变高之前，AC1将不足以变为负。在那种情况下，在触发器826由变为高的比较器输出信号817提供时钟时，施加到触发器的D输入的信号821将已经为低，或者由于比较器810输出总是保持为低而从未向触发器826提供时钟因此没有脉冲施加到向上/向下计数器622，从而使向上/向下计数器622递减其计数器值623。
图9是图6的断开反弹检测器618的示意性电路图。断开反弹检测器618包括n型FET912、理想电流源914、反相器916、缓冲器920、延迟单元922、或门924和触发器926，其中FET912、理想电流源914和反相器916形成比较器910，该比较器910将AC1与参考电压Vref(例如，0.1V)进行比较。当图6的可编程延迟单元626在AC1变为正之前到期时，FET 504(1)被关断，AC1变为更负，并且比较器910将生成“高”信号917，该信号917将触动触发器926以输出其输入端口D处的信号921作为其输出端口Q处的信号619。尽管栅极控制信号503(1)变低，但在关断FET 504(1)时，触发器926的输入信号921在通过缓冲器920被缓冲后维持为高，直到延迟922到期为止。因此，当触发器926由比较器910提供时钟时，“1”被施加到图6的向上/向下计数器624。以这种方式，检测下冲。当栅极控制信号503(1)变为低时，触发器926在延迟922到期后复位，并且其输出将再次为“0”以用于下一个周期的下冲检测。施加数纳秒延迟的延迟单元922和或门924确保触发器926的输出Q处的脉冲宽度足够长以使得能够通过向上/向下计数器624成功地对输出脉冲619进行采样，从而使得向上/向下计数器624递增其计数器值625。由于可编程延迟626在AC1稍微低于PGND时或甚至稍微高于PGND时准确地关断FET 504(1)，因此比较器输出信号917将不会变高。在那种情况下，触发器926不由比较器输出信号917提供时钟，触发器的输出将总是为低，并且没有脉冲将被施加到向上/向下计数器624，从而导致向上/向下计数器624递减其计数器值625。
图10是图6的控制逻辑628的简化示意图。控制逻辑628包括缓冲器1002、“最小导通时间”延迟单元1004、与非门1006、触发器1008和FET栅极驱动器1010。当导通控制信号(即，比较器输出615)变高时，触发器1008将在其D输入施加的恒定高信号tie_hi传递到其Q输出，从而将栅极控制信号503(1)驱动为高以接通FET 504(1)。
当栅极控制信号503(1)变高时，“最小导通时间”延迟单元1004开始将其计数器值(基于最小导通时间初始化)每周期递减1。来自延迟单元1004的输出1005维持为低，直到计数器值达到零为止，此时延迟输出1005变高。同时，当断开控制信号(即，可编程延迟输出627)变高时，缓冲器1002的输出变高，与非门1006的输出1007变为低以复位触发器1008，使得栅极驱动器1010将栅极控制信号503(1)驱动为低以关断FET 504(1)。
当与非门1006的输入中的任一个或两个为低时，与非门输出1007为高，并且触发器1008不复位。当与非门1006的两个输入都为高时，与非门输出1007变为低，并且触发器1008被复位，从而将栅极控制信号503(1)驱动为低以关断FET 504(1)。
本领域技术人员将理解，其它三个DAGC模块502(2)-502(4)将具有导通反弹检测器、断开反弹检测器和控制逻辑电路，它们分别具有与图8-图10所示的架构类似的架构，但被不同地配置。特别地，虽然用于DAGC模块502(2)的“导通”和断开反弹检测器将接收AC分量AC1，但是用于DAGC模块502(3)和502(4)的“导通”和断开反弹检测器将接收AC分量AC2。此外，虽然用于DAGC模块502(2)的“导通”和断开反弹检测器的参考电压Vref将稍微高于地PGND(例如，0.1V)，但是用于DAGC模块502(3)和502(4)的“导通”和断开反弹检测器的参考电压Vref将稍微低于VRECT(例如，VRECT-0.1V)。
已经在具有向上/向下计数器(例如，图6的622和624)的DAGC模块502(1)-502(4)的背景中描述了本发明，其中向上/向下计数器(i)当检测到下冲时将它们的计数器值递增1，和(ii)当没有检测到反弹时将它们的计数器值递减1。本领域技术人员将理解，存在当DAGC模块502被调谐时、或者在DAGC模块502已经被调谐之后或两者时用于递增和递减这些计数器值的替换方案。例如，每当检测到下冲时，计数器值可以递增2，并且每当没有检测到反弹时，计数器值可以递减1。这样的方案可以导致更快的调谐，甚至调谐后的更小的平均下冲。
已经在具有DAGC模块502(1)-502(4)的同步整流器500的背景下描述了本发明，DAGC模块502(1)-502(4)具有数字辅助的比较器(例如，图6的614)以确定何时接通对应的FET 504(1)-504(4)和数字辅助的可编程延迟单元(例如，图6的626)以确定何时关断对应的FET 504(1)-504(4)。其它实施方式也是可能的。例如，数字辅助的比较器可以用于确定何时关断FET，并且数字辅助的可编程延迟单元可以用于确定何时接通FET。可替换地，可以使用第一组数字辅助的比较器来确定何时接通FET，并且可以使用第二组数字辅助的比较器来确定何时关断FET。
尽管已经在具有FET作为开关的同步整流器的背景下描述了本发明，但是本领域技术人员将理解，可以使用其它合适类型的装置来实现开关。
尽管已经在用于无线电力传输系统的同步整流器的背景下描述了本发明，但是本领域技术人员将理解，本发明的同步整流器可以用于任何其它合适的应用中。
尽管这里参考特定实施例描述了本发明，但是在不脱离如下面的权利要求所阐述的本发明的范围的情况下，可以进行各种修改和改变。因此，说明书和附图应被视为说明性的而非限制性的，并且所有这些修改旨在包括在本发明的范围内。本文关于特定实施例描述的任何益处、优点或问题的解决方案不旨在被解释为任何或所有权利要求的关键、必需或必要的特征或元素。
应当理解，这里阐述的示例性方法的步骤不一定需要以所描述的顺序执行，并且这些方法的步骤的顺序应该被理解为仅仅是示例性的。同样地，在与本发明的各种实施例一致的方法中，可以在这些方法中包括附加步骤，并且可以省略或组合某些步骤。
尽管以下方法权利要求中的元素(如果有的话)以具有对应标记的特定序列列举，除非权利要求叙述另外暗示用于实现这些元素中的一些或全部的特定序列，否则这些元素不一定旨在限于以该特定序列来实现。
这里对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性可以包括在本发明的至少一个实施例中。在说明书中各处出现的短语“在一个实施例中”不一定都指代相同的实施例，也不一定是必须与其它实施例互斥的单独或替换实施例。这同样适用于术语“实施方式”。

Claims (8)

1.一种用于将具有两个分量AC1和AC2的AC输入转换为DC输出VRECT的同步整流器，该同步整流器包括：
四个开关，包括：
连接在AC1和地之间的第一开关；
连接在AC2和地之间的第二开关；
连接在AC1和VRECT之间的第三开关；和
连接在AC2和VRECT之间的第四开关，其中每个开关包括具有本征二极管的nFET；和
四个开关控制模块，每个开关控制模块被配置为通过生成被施加到nFET中的对应的一个nFET的栅极的栅极控制信号来控制四个开关中的对应的一个开关，其中每个开关控制模块包括：
数字辅助的开启电路系统，控制何时接通对应的开关；和数字辅助的关闭电路系统，控制何时关断对应的开关；
其中所述开启电路系统包括：
导通反弹检测器，被配置为检测对应的AC分量中的下冲；
第一向上/向下计数器，当导通反弹检测器检测到下冲时递增第一计数器值，并且当导通反弹检测器没有检测到下冲时递减第一计数器值；
数模转换器DAC，将第一计数器值转换为模拟参考信号；和
比较器，将对应的AC分量与模拟参考信号进行比较，以生成用于接通对应的开关的导通控制信号。
2.根据权利要求1所述的同步整流器，其中递增第一计数器值导致开启电路系统在如果在AC输入中存在任何下冲也很小时接通对应的开关。
3.根据权利要求1所述的同步整流器，其中所述关闭电路系统包括：
断开反弹检测器，被配置为检测对应的AC分量中的下冲；
第二向上/向下计数器，当断开反弹检测器检测到下冲时递增第二计数器值，并且当断开反弹检测器没有检测到下冲时递减第二计数器值；和
可编程延迟单元，使用第二计数器值来延迟生成用于关断对应的开关的断开控制信号。
4.根据权利要求3所述的同步整流器，其中所述关闭电路系统基于与第二计数器值无关的最小接通时间持续时间来延迟关断对应的开关。
5.根据权利要求3所述的同步整流器，还包括连接在DC输出VRECT和地之间的低通滤波器。
6.根据权利要求5所述的同步整流器，其中低通滤波器包括电容器。
7.根据权利要求1所述的同步整流器，其中：
该同步整流器包括无线充电系统的电力接收器RX，所述无线充电系统包括电力发送器TX；以及
所述同步整流器是所述电力接收器的一部分。
8.根据权利要求7所述的同步整流器，其中所述同步整流器包括所述无线充电系统。
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