CN111371443B - 一种有源整流桥电路及片内集成系统 - Google Patents

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Abstract

本发明提供一种有源整流桥电路及片内集成系统，所述有源整流桥电路包括：偏置模块，用于向栅极驱动模块提供第一、第二偏置电流源及内部电源；连接偏置模块并受控于第一、第二偏置电流源及内部电源的栅极驱动模块，用于对一组交流输入电压进行处理以产生两组互为反相的控制信号，从而产生四个栅极驱动信号；连接偏置模块及栅极驱动模块的功率开关管整流模块，其包括两个NMOS功率开关管及两个PMOS功率开关管，用于在四个栅极驱动信号的控制下进行对应功率开关管的导通或关断操作并将一组交流输入电压转换为直流输出电压以输出。通过本发明解决了现有使用四个二极管构成的片外整流桥存在较大功率损失、同时系统集成度较低的问题。

Description

一种有源整流桥电路及片内集成系统
技术领域
本发明涉及电源供电系统，特别是涉及一种有源整流桥电路及片内集成系统。
背景技术
在交流电源供电系统和无极性电源供电系统中普遍采用整流桥，整流桥用于将交流电压或无极性电压转换为直流电压输出。
在交流电源供电系统和无极性电源供电系统中通常使用片外整流桥，片外整流桥使用4个分离器件二极管构成，或者将四个二极管芯片合封在一起，如图1所示。但由于二极管固有压降的存在（大约为0.6V），基于多个二极管构成的整流方案中存在很大的功率损失，同时带来系统温度剧烈抬升。
因此，为了降低功率损失、提升系统集成度，小功率有源片内集成整流桥的技术变得非常有必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种有源整流桥电路及片内集成系统，用于解决现有使用四个二极管构成的片外整流桥存在较大功率损失、同时系统集成度较低的问题。
为实现上述目的及其他相关目的，本发明提供一种有源整流桥电路，所述有源整流桥电路包括：偏置模块、栅极驱动模块及功率开关管整流模块；
所述偏置模块用于向所述栅极驱动模块提供第一偏置电流源、第二偏置电流源及内部电源；
所述栅极驱动模块连接于所述偏置模块，并受控于所述第一偏置电流源、所述第二偏置电流源及所述内部电源，用于对一组交流输入电压进行处理以产生两组互为反相的控制信号，并基于两组互为反相的控制信号产生四个栅极驱动信号；
所述功率开关管整流模块连接于所述偏置模块及所述栅极驱动模块，其包括两个NMOS功率开关管及两个PMOS功率开关管，用于在四个所述栅极驱动信号的控制下进行对应功率开关管的导通或关断操作，并将一组交流输入电压转换为直流输出电压以输出。
可选地，所述功率开关管整流模块包括：第一NMOS功率开关管、第二NMOS功率开关管、第一PMOS功率开关管、第二PMOS功率开关管、第一下拉电阻、第二下拉电阻、第一上拉电阻及第二上拉电阻；所述第一NMOS功率开关管的栅极端连接于所述栅极驱动模块的第一输出端及所述第一下拉电阻的一端，所述第一下拉电阻的另一端接地，所述第一NMOS功率开关管的源极端接地，所述第一NMOS功率开关管的漏极端连接于所述第一PMOS功率开关管的漏极端，同时作为所述功率开关管整流模块的第一输入端，所述第二NMOS功率开关管的栅极端连接于所述栅极驱动模块的第二输出端及所述第二下拉电阻的一端，所述第二下拉电阻的另一端接地，所述第二NMOS功率开关管的源极端接地，所述第二NMOS功率开关管的漏极端连接于所述第二PMOS功率开关管的漏极端，同时作为所述功率开关管整流模块的第二输入端，所述第一PMOS功率开关管的栅极端连接于所述栅极驱动模块的第三输出端及所述第一上拉电阻的一端，所述第二PMOS功率开关管的栅极端连接于所述栅极驱动模块的第四输出端及所述第二上拉电阻的一端，所述第一上拉电阻的另一端连接于所述第一PMOS功率开关管的源极端、所述第二上拉电阻的另一端、所述第二PMOS功率开关管的源极端、所述偏置模块及所述栅极驱动模块，同时作为所述功率开关管整流模块的输出端。
可选地，所述栅极驱动模块包括：交流电平判断单元、PMOS功率开关管的栅极驱动单元及NMOS功率开关管的栅极驱动单元；
所述交流电平判断单元受控于所述内部电源，用于对一组交流输入电压中的第一交流输入电压和第二交流输入电压进行比较，并将比较结果及其延迟进行逻辑运算处理，以产生两组互为反相的控制信号；
所述PMOS功率开关管的栅极驱动单元连接于所述交流电平判断单元及所述功率开关管整流模块，并受控于所述第一偏置电流源，用于在两组互为反相的控制信号的控制下，产生两个PMOS功率开关管的栅极驱动信号；
所述NMOS功率开关管的栅极驱动单元连接于所述交流电平判断单元、所述PMOS功率开关管的栅极驱动单元及所述功率开关管整流模块，并受控于所述第二偏置电流源，用于在两组互为反相的控制信号及两个PMOS功率开关管的栅极驱动信号的控制下，产生两个NMOS功率开关管的栅极驱动信号。
可选地，所述交流电平判断单元包括：第一交流电平判断部分及第二交流电平判断部分；
所述第一交流电平判断部分包括：第一比较器、第一延迟器、第一或非门及第一反相器；所述第一比较器的同相输入端接入所述第一交流输入电压，所述第一比较器的反相输入端接入所述第二交流输入电压，所述第一比较器的输出端连接于所述第一延迟器的输入端及所述第一或非门的第一输入端，所述第一延迟器的输出端连接于所述第一或非门的第二输入端，所述第一或非门的输出端连接于所述第一反相器的输入端，同时作为所述交流电平判断单元的第一输出端，所述第一反相器的输出端作为所述交流电平判断单元的第二输出端；
所述第二交流电平判断部分包括：第二比较器、第二延迟器、第二或非门及第二反相器；所述第二比较器的同相输入端接入所述第二交流输入电压，所述第二比较器的反相输入端接入所述第一交流输入电压，所述第二比较器的输出端连接于所述第二延迟器的输入端及所述第二或非门的第一输入端，所述第二延迟器的输出端连接于所述第二或非门的第二输入端，所述第二或非门的输出端连接于所述第二反相器的输入端，同时作为所述交流电平判断单元的第三输出端，所述第二反相器的输出端作为所述交流电平判断单元的第四输出端；
其中，所述第一延迟器的延迟时间与所述第二延迟器的延迟时间相同，所述第一或非门、所述第二或非门、所述第一反相器及所述第二反相器均受控于所述内部电源。
可选地，所述PMOS功率开关管的栅极驱动单元包括：PMOS稳压部分、第一PMOS功率开关管的栅极驱动部分及第二PMOS功率开关管的栅极驱动部分；
所述PMOS稳压部分用于向所述第一PMOS功率开关管的栅极驱动部分及所述第二PMOS功率开关管的栅极驱动部分提供第一钳位电压；
所述第一PMOS功率开关管的栅极驱动部分连接于所述PMOS稳压部分、所述交流电平判断单元及所述功率开关管整流模块，并受控于所述第一偏置电流源，用于在所述交流电平判断单元的第三输出端及第四输出端输出的一组互为反相的控制信号的控制下，基于接入的所述直流输出电压产生关断第一PMOS功率开关管的栅极驱动信号，或基于接入的所述第一钳位电压产生导通第一PMOS功率开关管的栅极驱动信号；
所述第二PMOS功率开关管的栅极驱动部分连接于所述PMOS稳压部分、所述交流电平判断单元及所述功率开关管整流模块，并受控于所述第一偏置电流源，用于在所述交流电平判断单元的第一输出端及第二输出端输出的一组互为反相的控制信号的控制下，基于接入的所述直流输出电压产生关断第二PMOS功率开关管的栅极驱动信号，或基于接入的所述第一钳位电压产生导通第二PMOS功率开关管的栅极驱动信号。
可选地，所述PMOS稳压部分包括：第一稳压管，所述第一稳压管的阴极端接入所述直流输出电压，所述第一稳压管的阳极端作为所述PMOS稳压部分的输出端。
可选地，所述第一PMOS功率开关管的栅极驱动部分包括：第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管及第六PMOS管；所述第一NMOS管的源极端、所述第二NMOS管的源极端及所述第三NMOS管的源极端均接地，所述第一NMOS管的栅极端连接于所述交流电平判断单元的第四输出端，所述第一NMOS管的漏极端连接于所述第一PMOS管的漏极端，所述第二NMOS管的栅极端连接于所述第三NMOS管的栅极端，同时连接于所述交流电平判断单元的第三输出端，所述第二NMOS管的漏极端连接于所述第二PMOS管的漏极端，所述第三NMOS管的漏极端连接于所述第三PMOS管的漏极端，所述第一PMOS管的栅极端、所述第二PMOS管的栅极端及所述第三PMOS管的栅极端均连接于所述PMOS稳压部分的输出端，并受控于所述第一偏置电流源，所述第一PMOS管的源极端连接于所述第四PMOS管的漏极端，所述第二PMOS管的源极端连接于所述第五PMOS管的漏极端，所述第三PMOS管的源极端连接于所述第六PMOS管的漏极端，同时作为所述第一PMOS功率开关管的栅极驱动部分的输出端，所述第四PMOS管的源极端、所述第五PMOS管的源极端及所述第六PMOS管的源极端均接入所述直流输出电压，所述第四PMOS管的栅极端连接于所述第五PMOS管的漏极端，所述第五PMOS管的栅极端连接于所述第四PMOS管的漏极端，所述第六PMOS管的栅极端连接于所述第一PMOS管的源极端。
可选地，所述第二PMOS功率开关管的栅极驱动部分包括：第四NMOS管、第五NMOS管、第六NMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管及第十二PMOS管；所述第四NMOS管的源极端、所述第五NMOS管的源极端及所述第六NMOS管的源极端均接地，所述第四NMOS管的栅极端连接于所述交流电平判断单元的第二输出端，所述第四NMOS管的漏极端连接于所述第七PMOS管的漏极端，所述第五NMOS管的栅极端连接于所述第六NMOS管的栅极端，同时连接于所述交流电平判断单元的第一输出端，所述第五NMOS管的漏极端连接于所述第八PMOS管的漏极端，所述第六NMOS管的漏极端连接于所述第九PMOS管的漏极端，所述第七PMOS管的栅极端、所述第八PMOS管的栅极端及所述第九PMOS管的栅极端均连接于所述PMOS稳压部分的输出端，并受控于所述第一偏置电流源，所述第七PMOS管的源极端连接于所述第十PMOS管的漏极端，所述第八PMOS管的源极端连接于所述第十一PMOS管的漏极端，所述第九PMOS管的源极端连接于所述第十二PMOS管的漏极端，同时作为所述第二PMOS功率开关管的栅极驱动部分的输出端，所述第十PMOS管的源极端、所述第十一PMOS管的源极端及所述第十二PMOS管的源极端均接入所述直流输出电压，所述第十PMOS管的栅极端连接于所述第十一PMOS管的漏极端，所述第十一PMOS管的栅极端连接于所述第十PMOS管的漏极端，所述第十二PMOS管的栅极端连接于所述第七PMOS管的源极端。
可选地，所述NMOS功率开关管的栅极驱动单元包括：NMOS稳压部分、第一NMOS功率开关管的栅极驱动部分及第二NMOS功率开关管的栅极驱动部分；
所述NMOS稳压部分用于向所述第一NMOS功率开关管的栅极驱动部分及所述第二NMOS功率开关管的栅极驱动部分提供第二钳位电压；
所述第一NMOS功率开关管的栅极驱动部分连接于所述NMOS稳压部分、所述交流电平判断单元、所述PMOS功率开关管的栅极驱动单元及所述功率开关管整流模块，并受控于所述第二偏置电流源，用于在所述交流电平判断单元的第二输出端输出的控制信号及所述PMOS功率开关管的栅极驱动单元输出的第二PMOS功率开关管的栅极驱动信号的控制下，基于接入的所述第二钳位电压产生关断或导通第一NMOS功率开关管的栅极驱动信号；
所述第二NMOS功率开关管的栅极驱动部分连接于所述NMOS稳压部分、所述交流电平判断单元、所述PMOS功率开关管的栅极驱动单元及所述功率开关管整流模块，并受控于所述第二偏置电流源，用于在所述交流电平判断单元的第四输出端输出的控制信号及所述PMOS功率开关管的栅极驱动单元输出的第一PMOS功率开关管的栅极驱动信号的控制下，基于接入的所述第二钳位电压产生关断或导通第二NMOS功率开关管的栅极驱动信号。
可选地，所述NMOS稳压部分包括：第二稳压管，所述第二稳压管的阳极端接地，所述第二稳压管的阴极端作为所述NMOS稳压部分的输出端。
可选地，所述第一NMOS功率开关管的栅极驱动部分包括：第十三PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第三上拉电阻、第三稳压管、第四稳压管及第三反相器；所述第十三PMOS管的栅极端接入所述PMOS功率开关管的栅极驱动单元输出的第二PMOS功率开关管的栅极驱动信号，所述第十三PMOS管的源极端接入所述直流输出电压，所述第十三PMOS管的漏极端连接于所述第七NMOS管的漏极端，所述第七NMOS管的栅极端连接于所述NMOS稳压部分的输出端，并受控于所述第二偏置电流源，所述第七NMOS管的源极端连接于所述第八NMOS管的漏极端、所述第三稳压管的阴极端、所述第三反相器的输入端、所述第九NMOS管的栅极端及所述第三上拉电阻的一端，所述第八NMOS管的栅极端连接于所述交流电平判断单元的第二输出端，所述第八NMOS管的源极端接地，所述第三稳压管的阳极端接地，所述第三反相器的输出端连接于所述第十NMOS管的栅极端，所述第九NMOS管的漏极端连接于所述第三上拉电阻的另一端，同时接入所述第二交流输入电压，所述第九NMOS管的源极端连接于所述第四稳压管的阴极端及所述第十NMOS管的漏极端，同时作为所述第一NMOS功率开关管的栅极驱动部分的输出端，所述第十NMOS管的源极端接地。
可选地，所述第二NMOS功率开关管的栅极驱动部分包括：第十四PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第四上拉电阻、第五稳压管、第六稳压管及第四反相器；所述第十四PMOS管的栅极端接入所述PMOS功率开关管的栅极驱动单元输出的第一PMOS功率开关管的栅极驱动信号，所述第十四PMOS管的源极端接入所述直流输出电压，所述第十四PMOS管的漏极端连接于所述第十一NMOS管的漏极端，所述第十一NMOS管的栅极端连接于所述NMOS稳压部分的输出端，并受控于所述第二偏置电流源，所述第十一NMOS管的源极端连接于所述第十二NMOS管的漏极端、所述第五稳压管的阴极端、所述第四反相器的输入端、所述第十三NMOS管的栅极端及所述第四上拉电阻的一端，所述第十二NMOS管的栅极端连接于所述交流电平判断单元的第四输出端，所述第十二NMOS管的源极端接地，所述第五稳压管的阳极端接地，所述第四反相器的输出端连接于所述第十四NMOS管的栅极端，所述第十三NMOS管的漏极端连接于所述第四上拉电阻的另一端，同时接入所述第一交流输入电压，所述第十三NMOS管的源极端连接于所述第六稳压管的阴极端及所述第十四NMOS管的漏极端，同时作为所述第二NMOS功率开关管的栅极驱动部分的输出端，所述第十四NMOS管的源极端接地。
本发明还提供了一种片内集成系统，所述片内集成系统包括：如上所述的有源整流桥电路及连接于所述有源整流桥电路输出端的功能电路，所述有源整流桥电路向所述功能电路提供工作电压；其中，所述有源整流桥电路及所述功能电路形成于同一硅晶圆上。
如上所述，本发明的一种有源整流桥电路及片内集成系统，通过采用四个功率开关管替代现有二极管进行整流桥设计，从而大大降低了功率损失；而且，本发明通过栅极驱动模块控制四个功率开关管的开关驱动及时序，以此实现对四个功率开关管导通关断的死区时间控制，从而使本发明所述有源整流桥电路实现了安全、可靠地整流功能，使其整流效率得到显著提升。本发明所述有源整流桥电路采用常规工艺器件实现，故其可与功能电路在同一硅晶圆上生产，从而提高产品集成度，有利于实现产品小型化、智能化。
附图说明
图1显示为现有片外整流桥的具体电路图。
图2显示为本发明所述有源整流桥电路的电路图。
图3显示为本发明所述栅极驱动模块中交流电平判断单元的具体电路图。
图4显示为本发明所述栅极驱动模块中PMOS功率开关管的栅极驱动单元的具体电路图。
图5显示为本发明所述栅极驱动模块中NMOS功率开关管的栅极驱动单元的具体电路图。
图6显示为本发明所述有源整流桥电路中一组交流输入电压（AC1、AC2）、两个控制信号（COMP1、COMP2）及四个栅极驱动信号（GATE_N1、GATE_N2、GATE_P1、GATE_P2）的时序图。
图7显示为本发明所述片内集成系统的电路图。
元件标号说明：10 有源整流桥电路，100 偏置模块，200 栅极驱动模块，201 交流电平判断单元，2011 第一交流电平判断部分，2012 第二交流电平判断部分，202 PMOS功率开关管的栅极驱动单元，2021 PMOS稳压部分，2022 第一PMOS功率开关管的栅极驱动部分，2023 第二PMOS功率开关管的栅极驱动部分，203 NMOS功率开关管的栅极驱动单元，2031NMOS稳压部分，2032 第一NMOS功率开关管的栅极驱动部分，2033 第二NMOS功率开关管的栅极驱动部分，300 功率开关管整流模块，20 功能电路。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
如图2所示，本实施例提供一种有源整流桥电路，所述有源整流桥电路10包括：偏置模块100、栅极驱动模块200及功率开关管整流模块300；
所述偏置模块100用于向所述栅极驱动模块200提供第一偏置电流源IBIAS1、第二偏置电流源IBIAS2及内部电源VDD；
所述栅极驱动模块200连接于所述偏置模块100，并受控于所述第一偏置电流源IBIAS1、所述第二偏置电流源IBIAS2及所述内部电源VDD，用于对一组交流输入电压AC1、AC2进行处理以产生两组互为反相的控制信号COMP1B、COMP1及COMP2B、COMP2，并基于两组互为反相的控制信号COMP1B、COMP1及COMP2B、COMP2产生四个栅极驱动信号GATE_N1、GATE_N2、GATE_P1、GATE_P2；
所述功率开关管整流模块300连接于所述偏置模块100及所述栅极驱动模块200，其包括两个NMOS功率开关管NMP1、NMP2及两个PMOS功率开关管PMP1、PMP2，用于在四个所述栅极驱动信号GATE_N1、GATE_N2、GATE_P1、GATE_P2的控制下进行对应功率开关管NMP1、NMP2、PMP1、PMP2的导通或关断操作，并将一组交流输入电压AC1、AC2转换为直流输出电压VCC以输出。
作为示例，如图2所示，所述偏置模块100由所述有源整流桥电路10的输出端供电，即由所述直流输出电压VCC供电，以向所述栅极驱动模块200提供第一偏置电流源IBIAS1、第二偏置电流源IBIAS2及内部电源VDD。具体的，所述偏置模块100为现有任一种可产生偏置电流及电源电压的电路，本示例对其具体电路结构并不进行限定。
作为示例，如图2所示，所述功率开关管整流模块300包括：第一NMOS功率开关管NMP1、第二NMOS功率开关管NMP2、第一PMOS功率开关管PMP1、第二PMOS功率开关管PMP2、第一下拉电阻Rd1、第二下拉电阻Rd2、第一上拉电阻Ru1及第二上拉电阻Ru2；所述第一NMOS功率开关管NMP1的栅极端连接于所述栅极驱动模块200的第一输出端及所述第一下拉电阻Rd1的一端，所述第一下拉电阻Rd1的另一端接地，所述第一NMOS功率开关管NMP1的源极端接地，所述第一NMOS功率开关管NMP1的漏极端连接于所述第一PMOS功率开关管PMP1的漏极端，同时作为所述功率开关管整流模块300的第一输入端以输入所述第一交流输入电压AC1，所述第二NMOS功率开关管NMP2的栅极端连接于所述栅极驱动模块200的第二输出端及所述第二下拉电阻Rd2的一端，所述第二下拉电阻Rd2的另一端接地，所述第二NMOS功率开关管NMP2的源极端接地，所述第二NMOS功率开关管NMP2的漏极端连接于所述第二PMOS功率开关管PMP2的漏极端，同时作为所述功率开关管整流模块300的第二输入端以输入所述第二交流输入电压AC2，所述第一PMOS功率开关管PMP1的栅极端连接于所述栅极驱动模块200的第三输出端及所述第一上拉电阻Ru1的一端，所述第二PMOS功率开关管PMP2的栅极端连接于所述栅极驱动模块200的第四输出端及所述第二上拉电阻Ru2的一端，所述第一上拉电阻Ru1的另一端连接于所述第一PMOS功率开关管PMP1的源极端、所述第二上拉电阻Ru2的另一端、所述第二PMOS功率开关管PMP2的源极端、所述偏置模块100及所述栅极驱动模块200，同时作为所述功率开关管整流模块300的输出端以输出所述直流输出电压VCC。
如图2所示，所述第一NMOS功率开关管NMP1的栅极端受控于所述第一NMOS功率开关管的栅极驱动信号GATE_N1以实现导通或关断，所述第二NMOS功率开关管NMP2的栅极端受控于所述第二NMOS功率开关管的栅极驱动信号GATE_N2以实现导通或关断，所述第一PMOS功率开关管PMP1的栅极端受控于所述第一PMOS功率开关管的栅极驱动信号GATE_P1以实现导通或关断，所述第二PMOS功率开关管PMP2的栅极端受控于所述第二PMOS功率开关管的栅极驱动信号GATE_P2以实现导通或关断。
本示例中，通过采用四个功率开关管（第一NMOS功率开关管NMP1、第二NMOS功率开关管NMP2、第一PMOS功率开关管PMP1及第二PMOS功率开关管PMP2）替代现有二极管进行整流桥设计，从而大大降低了功率损失；而相较于四个NMOS功率开关管的整流桥设计，本示例采用两个NMOS功率开关管及两个PMOS功率开关管进行整流桥设计，使得栅极驱动信号的电压不会出现高于交流输入电压的情况，从而降低了栅极驱动模块的设计复杂度，同时简化了电路的版图设计（即通过避免处理栅极驱动信号及芯片衬底的耐压问题，以及周围器件的隔离问题实现简化电路版图设计）；本示例所述有源整流桥电路在降低功率损失的同时还降低了设计复杂度、简化了电路版图设计，适用于较小电流应用场合。优选地，所述第一NMOS功率开关管NMP1、所述第二NMOS功率开关管NMP2、所述第一PMOS功率开关管PMP1及所述第二PMOS功率开关管PMP2均采用栅源低耐压结构MOSFET，以实现单位面积上更小的导通内阻，从而进一步降低功率损失。
作为示例，如图3至5所示，所述栅极驱动模块200包括：交流电平判断单元201、PMOS功率开关管的栅极驱动单元202及NMOS功率开关管的栅极驱动单元203；
所述交流电平判断单元201受控于所述内部电源VDD，用于对一组交流输入电压中的第一交流输入电压AC1和第二交流输入电压AC2进行比较，并将比较结果及其延迟进行逻辑运算处理，以产生两组互为反相的控制信号COMP1B、COMP1及COMP2B、COMP2；
所述PMOS功率开关管的栅极驱动单元202连接于所述交流电平判断单元201及所述功率开关管整流模块300，并受控于所述第一偏置电流源IBIAS1，用于在两组互为反相的控制信号COMP1B、COMP1及COMP2B、COMP2的控制下，产生两个PMOS功率开关管的栅极驱动信号GATE_P1、GATE_P2；
所述NMOS功率开关管的栅极驱动单元203连接于所述交流电平判断单元201、所述PMOS功率开关管的栅极驱动单元202及所述功率开关管整流模块300，并受控于所述第二偏置电流源IBIAS2，用于在两组互为反相的控制信号COMP1、COMP2及两个PMOS功率开关管的栅极驱动信号GATE_P1、GATE_P2的控制下，产生两个NMOS功率开关管的栅极驱动信号GATE_N1、GATE_N2。
具体的，如图3所示，所述交流电平判断单元201包括：第一交流电平判断部分2011及第二交流电平判断部分2012；
所述第一交流电平判断部分2011包括：第一比较器CMP1、第一延迟器Td1、第一或非门NOR1及第一反相器In1；所述第一比较器CMP1的同相输入端接入所述第一交流输入电压AC1，所述第一比较器CMP1的反相输入端接入所述第二交流输入电压AC2，所述第一比较器CMP1的输出端连接于所述第一延迟器Td1的输入端及所述第一或非门NOR1的第一输入端，所述第一延迟器Td1的输出端连接于所述第一或非门NOR1的第二输入端，所述第一或非门NOR1的输出端连接于所述第一反相器In1的输入端，同时作为所述交流电平判断单元201的第一输出端以输出第一控制信号COMP1B，所述第一反相器In1的输出端作为所述交流电平判断单元201的第二输出端以输出第二控制信号COMP1；
所述第二交流电平判断部分2012包括：第二比较器CMP2、第二延迟器Td2、第二或非门NOR2及第二反相器In2；所述第二比较器CMP2的同相输入端接入所述第二交流输入电压AC2，所述第二比较器CMP2的反相输入端接入所述第一交流输入电压AC1，所述第二比较器CMP2的输出端连接于所述第二延迟器Td2的输入端及所述第二或非门NOR2的第一输入端，所述第二延迟器Td2的输出端连接于所述第二或非门NOR2的第二输入端，所述第二或非门NOR2的输出端连接于所述第二反相器In2的输入端，同时作为所述交流电平判断单元201的第三输出端以输出第三控制信号COMP2B，所述第二反相器In2的输出端作为所述交流电平判断单元201的第四输出端以输出第四控制信号COMP2；
其中，所述第一延迟器Td1的延迟时间与所述第二延迟器Td2的延迟时间相同，均为td，所述第一或非门NOR1、所述第二或非门NOR2、所述第一反相器In1及所述第二反相器In2均受控于所述内部电源VDD。
如图3所示，当所述第一交流输入电压AC1高于所述第二交流输入电压AC2时，所述第一比较器CMP1的输出由低电平转变为高电平，此时所述第一或非门NOR1输出低电平，即第一控制信号COMP1B由高电平转变为低电平，第二控制信号COMP1由低电平转变为高电平；所述第二比较器CMP2的输出由高电平转变为低电平，经所述第二延迟器Td2的延迟时间td后，所述第二或非门NOR2的输出由低电平转变为高电平，即所述第三控制信号COMP2B由低电平转变为高电平，所述第四控制信号COMP2由高电平转变为低电平；当所述第一交流输入电压AC1低于所述第二交流输入电压AC2时，所述第一比较器CMP1的输出由高电平转变为低电平，经所述第一延迟器Td1延迟时间td后，所述第一或非门NOR1的输出由低电平转变为高电平，即第一控制信号COMP1B由低电平转变为高电平，第二控制信号COMP1由高电平转变为低电平；所述第二比较器CMP2的输出由低电平转变为高电平，此时所述第二或非门NOR2输出低电平，即第三控制信号COMP2B由高电平转变为低电平，第四控制信号COMP2由低电平转变为高电平（相关信号时序可参阅图6）。
具体的，如图4所示，所述PMOS功率开关管的栅极驱动单元202包括：PMOS稳压部分2021、第一PMOS功率开关管的栅极驱动部分2022及第二PMOS功率开关管的栅极驱动部分2023；
所述PMOS稳压部分2021用于向所述第一PMOS功率开关管的栅极驱动部分2022及所述第二PMOS功率开关管的栅极驱动部分2023提供第一钳位电压VDZ1；
所述第一PMOS功率开关管的栅极驱动部分2022连接于所述PMOS稳压部分2021、所述交流电平判断单元201及所述功率开关管整流模块300，并受控于所述第一偏置电流源IBIAS1，用于在所述交流电平判断单元201的第三输出端及第四输出端输出的一组互为反相的控制信号COMP2B、COMP2的控制下，基于接入的所述直流输出电压VCC产生关断第一PMOS功率开关管的栅极驱动信号GATE_P1，或基于接入的所述第一钳位电压VDZ1产生导通第一PMOS功率开关管的栅极驱动信号GATE_P1；
所述第二PMOS功率开关管的栅极驱动部分2023连接于所述PMOS稳压部分2021、所述交流电平判断单元201及所述功率开关管整流模块300，并受控于所述第一偏置电流源IBIAS1，用于在所述交流电平判断单元201的第一输出端及第二输出端输出的一组互为反相的控制信号COMP1B、COMP1的控制下，基于接入的所述直流输出电压VCC产生关断第二PMOS功率开关管的栅极驱动信号GATE_P2，或基于接入的所述第一钳位电压VDZ1产生导通第二PMOS功率开关管的栅极驱动信号GATE_P2。
其中，如图4所示，所述PMOS稳压部分2021包括：第一稳压管DZ1，所述第一稳压管DZ1的阴极端接入所述直流输出电压VCC，所述第一稳压管DZ1的阳极端作为所述PMOS稳压部分2021的输出端以输出第一钳位电压VDZ1。
其中，如图4所示，所述第一PMOS功率开关管的栅极驱动部分2022包括：第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5及第六PMOS管PM6；所述第一NMOS管NM1的源极端、所述第二NMOS管NM2的源极端及所述第三NMOS管NM3的源极端均接地，所述第一NMOS管NM1的栅极端连接于所述交流电平判断单元201的第四输出端以接入第四控制信号COMP2，所述第一NMOS管NM1的漏极端连接于所述第一PMOS管PM1的漏极端，所述第二NMOS管NM2的栅极端连接于所述第三NMOS管NM3的栅极端，同时连接于所述交流电平判断单元201的第三输出端以接入第三控制信号COMP2B，所述第二NMOS管NM2的漏极端连接于所述第二PMOS管PM2的漏极端，所述第三NMOS管NM3的漏极端连接于所述第三PMOS管PM3的漏极端，所述第一PMOS管PM1的栅极端、所述第二PMOS管PM2的栅极端及所述第三PMOS管PM3的栅极端均连接于所述PMOS稳压部分2021的输出端，并受控于所述第一偏置电流源IBIAS1，所述第一PMOS管PM1的源极端连接于所述第四PMOS管PM4的漏极端，所述第二PMOS管PM2的源极端连接于所述第五PMOS管PM5的漏极端，所述第三PMOS管PM3的源极端连接于所述第六PMOS管PM6的漏极端，同时作为所述第一PMOS功率开关管的栅极驱动部分2022的输出端以输出第一PMOS功率开关管的栅极驱动信号GATA_P1，所述第四PMOS管PM4的源极端、所述第五PMOS管PM5的源极端及所述第六PMOS管PM6的源极端均接入所述直流输出电压VCC，所述第四PMOS管PM4的栅极端连接于所述第五PMOS管PM5的漏极端，所述第五PMOS管PM5的栅极端连接于所述第四PMOS管PN4的漏极端，所述第六PMOS管PM6的栅极端连接于所述第一PMOS管PM1的源极端。本示例中，所述第一PMOS管PM1及所述第二PMOS管PM2为高压隔离管。
其中，如图4所示，所述第二PMOS功率开关管的栅极驱动部分2023包括：第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11及第十二PMOS管PM12；所述第四NMOS管NM4的源极端、所述第五NMOS管NM5的源极端及所述第六NMOS管NM6的源极端均接地，所述第四NMOS管NM4的栅极端连接于所述交流电平判断单元201的第二输出端以接入第二控制信号COMP1，所述第四NMOS管NM4的漏极端连接于所述第七PMOS管PM7的漏极端，所述第五NMOS管NM5的栅极端连接于所述第六NMOS管NM6的栅极端，同时连接于所述交流电平判断单元201的第一输出端以接入第一控制信号COMP1B，所述第五NMOS管NM5的漏极端连接于所述第八PMOS管PM8的漏极端，所述第六NMOS管NM6的漏极端连接于所述第九PMOS管PM9的漏极端，所述第七PMOS管PM7的栅极端、所述第八PMOS管PM8的栅极端及所述第九PMOS管PM9的栅极端均连接于所述PMOS稳压部分2021的输出端，并受控于所述第一偏置电流源IBIAS1，所述第七PMOS管PM7的源极端连接于所述第十PMOS管PM10的漏极端，所述第八PMOS管PM8的源极端连接于所述第十一PMOS管PM11的漏极端，所述第九PMOS管PM9的源极端连接于所述第十二PMOS管PM12的漏极端，同时作为所述第二PMOS功率开关管的栅极驱动部分2023的输出端以输出第二PMOS功率开关管的栅极驱动信号GATA_P2，所述第十PMOS管PM10的源极端、所述第十一PMOS管PM11的源极端及所述第十二PMOS管PM12的源极端均接入所述直流输出电压VCC，所述第十PMOS管PM10的栅极端连接于所述第十一PMOS管PM11的漏极端，所述第十一PMOS管PM11的栅极端连接于所述第十PMOS管PM10的漏极端，所述第十二PMOS管PM12的栅极端连接于所述第七PMOS管PM7的源极端。本示例中，所述第七PMOS管PM7及所述第八PMOS管PM8为高压隔离管。
如图4所示，当第三控制信号COMP2B为低电平，第四控制信号COMP2为高电平时，所述第一NMOS管NM1导通，所述第二NMOS管NM2及所述第三NMOS管NM3关断，同时所述第一PMOS管PM1、所述第二PMOS管PM2、所述第三PMOS管PM3受控于所述第一偏置电流源IBIAS1导通，此时所述第六PMOS管PM6的栅极端电压由所述第一PMOS管PM1拉至低电平以导通，此时第一PMOS功率开关管的栅极驱动信号GATA_P1的电压由所述第六PMOS管PM6上拉至VCC，从而实现快速关断第一PMOS功率开关管PMP1；当第三控制信号COMP2B为高电平，第四控制信号COMP2为低电平时，所述第一NMOS管NM1关断，所述第二NMOS管NM2及所述第三NMOS管NM3导通，同时所述第一PMOS管PM1、所述第二PMOS管PM2、所述第三PMOS管PM3受控于所述第一偏置电流源IBIAS1导通，此时所述第四PMOS管PM4及所述第五PMOS管PM5导通，所述第六PMOS管PM6的栅极端电压由所述第四PMOS管PM4上拉至VCC以关断，此时第一PMOS功率开关管的栅极驱动信号GATA_P1的电压由所述第三PMOS管PM3下拉至（VCC-VDZ1+VTH3），从而实现快速开启第一PMOS功率开关管PMP1，其中VTH3为所述第三PMOS管PM3的阈值电压。当第一控制信号COMP1B为低电平，第二控制信号COMP1为高电平时，所述第四NMOS管NM4导通，所述第五NMOS管NM5及所述第六NMOS管NM6关断，同时所述第七PMOS管PM7、所述第八PMOS管PM8、所述第九PMOS管PM9受控于所述第一偏置电流源IBIAS1导通，此时所述第十二PMOS管PM12的栅极端电压由所述第七PMOS管PM7拉至低电平以导通，此时第二PMOS功率开关管的栅极驱动信号GATA_P2的电压由所述第十二PMOS管PM12上拉至VCC，从而实现快速关断第二PMOS功率开关管PMP2；当第一控制信号COMP1B为高电平，第二控制信号COMP1为低电平时，所述第四NMOS管NM4关断，所述第五NMOS管NM5及所述第六NMOS管NM6导通，同时所述第七PMOS管PM7、所述第八PMOS管PM8、所述第九PMOS管PM9受控于所述第一偏置电流源IBIAS1导通，此时所述第十PMOS管PM10及所述第十一PMOS管PM11导通，所述第十二PMOS管PM12的栅极端电压由所述第十PMOS管PM10上拉至VCC以关断，此时第二PMOS功率开关管的栅极驱动信号GATA_P2的电压由所述第九PMOS管PM9下拉至（VCC-VDZ1+VTH9），从而实现快速开启第二PMOS功率开关管PMP2，其中VTH9为所述第九PMOS管PM9的阈值电压（相关信号时序可参阅图6）。
具体的，如图5所示，所述NMOS功率开关管的栅极驱动单元203包括：NMOS稳压部分2031、第一NMOS功率开关管的栅极驱动部分2032及第二NMOS功率开关管的栅极驱动部分2033；
所述NMOS稳压部2031分用于向所述第一NMOS功率开关管的栅极驱动部分2032及所述第二NMOS功率开关管的栅极驱动部分2033提供第二钳位电压VDZ2；
所述第一NMOS功率开关管的栅极驱动部分2032连接于所述NMOS稳压部分2031、所述交流电平判断单元201、所述PMOS功率开关管的栅极驱动单元202及所述功率开关管整流模块300，并受控于所述第二偏置电流源IBIAS2，用于在所述交流电平判断单元201的第二输出端输出的控制信号COMP1及所述PMOS功率开关管的栅极驱动单元202输出的第二PMOS功率开关管的栅极驱动信号GATE_P2的控制下，基于接入的所述第二钳位电压VDZ2产生关断或导通第一NMOS功率开关管的栅极驱动信号GATE_N1；
所述第二NMOS功率开关管的栅极驱动部分2033连接于所述NMOS稳压部分2031、所述交流电平判断单元201、所述PMOS功率开关管的栅极驱动单元202及所述功率开关管整流模块300，并受控于所述第二偏置电流源IBIAS2，用于在所述交流电平判断单元201的第四输出端输出的控制信号COMP2及所述PMOS功率开关管的栅极驱动单元202输出的第一PMOS功率开关管的栅极驱动信号GATE_P1的控制下，基于接入的所述第二钳位电压VDZ2产生关断或导通第二NMOS功率开关管的栅极驱动信号GATE_N2。
其中，如图5所示，所述NMOS稳压部分2031包括：第二稳压管DZ2，所述第二稳压管DZ2的阳极端接地，所述第二稳压管DZ2的阴极端作为所述NMOS稳压部分2031的输出端以输出第二钳位电压VDZ2。
其中，如图5所示，所述第一NMOS功率开关管的栅极驱动部分2032包括：第十三PMOS管PM13、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第十NMOS管NM10、第三上拉电阻Ru3、第三稳压管DZ3、第四稳压管DZ4及第三反相器In3；所述第十三PMOS管PM13的栅极端接入所述PMOS功率开关管的栅极驱动单元202输出的第二PMOS功率开关管的栅极驱动信号GATE_P2，所述第十三PMOS管PM13的源极端接入所述直流输出电压VCC，所述第十三PMOS管PM13的漏极端连接于所述第七NMOS管NM7的漏极端，所述第七NMOS管NM7的栅极端连接于所述NMOS稳压部分2031的输出端，并受控于所述第二偏置电流源IBIAS2，所述第七NMOS管NM7的源极端连接于所述第八NMOS管NM8的漏极端、所述第三稳压管DZ3的阴极端、所述第三反相器In3的输入端、所述第九NMOS管NM9的栅极端及所述第三上拉电阻Ru3的一端，所述第八NMOS管NM8的栅极端连接于所述交流电平判断单元201的第二输出端以接入第二控制信号COMP1，所述第八NMOS管NM8的源极端接地，所述第三稳压管DZ3的阳极端接地，所述第三反相器In3的输出端连接于所述第十NMOS管NM10的栅极端，所述第九NMOS管NM9的漏极端连接于所述第三上拉电阻Ru3的另一端，同时接入所述第二交流输入电压AC2，所述第九NMOS管NM9的源极端连接于所述第四稳压管DZ4的阴极端及所述第十NMOS管NM10的漏极端，同时作为所述第一NMOS功率开关管的栅极驱动部分2032的输出端以输出第一NMOS功率开关管的栅极驱动信号GATE_N1，所述第十NMOS管NM10的源极端接地。
其中，如图5所示，所述第二NMOS功率开关管的栅极驱动部分2033包括：第十四PMOS管PM14、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14、第四上拉电阻Ru4、第五稳压管DZ5、第六稳压管DZ6及第四反相器In4；所述第十四PMOS管PM14的栅极端接入所述PMOS功率开关管的栅极驱动单元202输出的第一PMOS功率开关管的栅极驱动信号GATE_P1，所述第十四PMOS管PM14的源极端接入所述直流输出电压VCC，所述第十四PMOS管PM14的漏极端连接于所述第十一NMOS管NM11的漏极端，所述第十一NMOS管NM11的栅极端连接于所述NMOS稳压部分2031的输出端，并受控于所述第二偏置电流源IBIAS2，所述第十一NMOS管NM11的源极端连接于所述第十二NMOS管NM12的漏极端、所述第五稳压管DZ5的阴极端、所述第四反相器In4的输入端、所述第十三NMOS管NM13的栅极端及所述第四上拉电阻Ru4的一端，所述第十二NMOS管NM12的栅极端连接于所述交流电平判断单元201的第四输出端以接入第四控制信号COMP2，所述第十二NMOS管NM12的源极端接地，所述第五稳压管DZ5的阳极端接地，所述第四反相器In4的输出端连接于所述第十四NMOS管NM14的栅极端，所述第十三NMOS管NM13的漏极端连接于所述第四上拉电阻Ru4的另一端，同时接入所述第一交流输入电压AC1，所述第十三NMOS管NM13的源极端连接于所述第六稳压管DZ6的阴极端及所述第十四NMOS管NM14的漏极端，同时作为所述第二NMOS功率开关管的栅极驱动部分2033的输出端以输出第二NMOS功率开关管的栅极驱动信号GATE_N2，所述第十四NMOS管NM14的源极端接地。
如图5所示，当所述第一交流输入电压AC1高于所述第二交流输入电压AC2时，所述交流电平判断单元201输出的第一控制信号COMP1B由高电平转变为低电平、第二控制信号COMP1由低电平转变为高电平，此时第二PMOS功率开关管的栅极驱动信号GATA_P2的电压由所述第十二PMOS管PM12上拉至VCC以控制所述第二PMOS功率开关管PMP2关断，同时第二PMOS功率开关管的栅极驱动信号GATA_P2控制所述第十三PMOS管PM13关断，第二控制信号COMP1控制所述第八NMOS管NM8导通，以此通过所述第八NMOS管NM8将所述第九NMOS管NM9的栅极端电压拉至低电平以关断、将所述第十NMOS管NM10的栅极端电压拉至高电平以导通，从而通过所述第十NMOS管NM10快速泄放掉所述第一NMOS功率开关管NMP1的栅极端电荷以使其关断；经过延迟时间td后，所述交流电平判断单元201输出的第三控制信号COMP2B由低电平转变为高电平，第四控制信号COMP2由高电平转变为低电平，此时第一PMOS功率开关管的栅极驱动信号GATA_P1的电压由所述第三PMOS管PM3下拉至（VCC-VDZ1+VTH3）以控制所述第一PMOS功率开关管PMP1导通，同时第一PMOS功率开关管的栅极驱动信号GATA_P1控制所述第十四PMOS管PM14导通，第四控制信号COMP2控制所述第十二NMOS管NM12关断，所述第十一NMOS管NM11受控于所述第二偏置电流源IBIAS2导通，从而使所述第十三NMOS管NM13的栅极端电压最终被所述第五稳压管DZ5上拉至其钳位电压VDZ5以导通、所述第十四NMOS管NM14的栅极端电压被拉至低电平以关断，进而将第二NMOS功率开关管的栅极驱动信号GATE_N2的电压钳位在（VDZ6-VTH12）以实现开启所述第二NMOS功率开关管NMP2，其中VDZ6为所述第六稳压管DZ6的钳位电压，VTH12为所述第十二NMOS管NM12的阈值电压；当所述第一交流输入电压AC1低于所述第二交流输入电压AC2时，所述交流电平判断单元201输出的第三控制信号COMP2B由高电平转变为低电平，第四控制信号COMP2由低电平转变为高电平，此时第一PMOS功率开关管的栅极驱动信号GATA_P1的电压由所述第六PMOS管PM6上拉至VCC以控制所述第一PMOS功率开关管PMP1关断，同时第一PMOS功率开关管的栅极驱动信号GATA_P1控制所述第十四PMOS管PM14关断，第四控制信号COMP2控制所述第十二NMOS管NM12导通，以此通过所述第十二NMOS管NM12将所述第十三NMOS管NM13的栅极端电压拉至低电平以关断、将所述第十四NMOS管NM14的栅极端电压拉至高电平以导通，从而通过所述第十四NMOS管NM14快速泄放掉所述第二NMOS功率开关管NMP2的栅极端电荷以使其关断；经过延迟时间td后，所述交流电平判断单元201输出的第一控制信号COMP1B由低电平转变为高电平、第二控制信号COMP1由高电平转变为低电平，此时第二PMOS功率开关管的栅极驱动信号GATA_P2的电压由所述第九PMOS管PM9下拉至（VCC-VDZ1+VTH9）以控制所述第二PMOS功率开关管PMP2导通，同时第二PMOS功率开关管的栅极驱动信号GATA_P2控制所述第十三PMOS管PM13导通，第二控制信号COMP1控制所述第八NMOS管NM8关断，所述第七NMOS管NM7受控于所述第二偏置电流源IBIAS2导通，从而使所述第九NMOS管NM9的栅极端电压最终被所述第三稳压管DZ3上拉至其钳位电压VDZ3以导通、所述第十NMOS管NM10的栅极端电压被拉至低电平以关断，进而将第一NMOS功率开关管的栅极驱动信号GATE_N1的电压钳位在（VDZ4-VTH9）以实现开启所述第一NMOS功率开关管NMP1，其中VDZ4为所述第四稳压管DZ4的钳位电压，VTH9为所述第九NMOS管NM9的阈值电压（相关信号时序可参阅图6）。
本示例中，所述交流电平判断单元201利用第一延迟器Td1和第二延迟器Td2产生了具有延迟时间td的两组互为反相的控制信号，所述PMOS功率开关管的栅极驱动单元202及所述NMOS功率开关管的栅极驱动单元203以此产生了四个功率开关管的栅极驱动信号，从而实现对四个功率开关管导通关断的死区时间控制；具体为，当所述第一交流输入电压AC1高于所述第二交流输入电压AC2时，所述第二NMOS功率开关管NMP2和所述第一PMOS功率开关管PMP1开启，所述第一NMOS功率开关管NMP1和所述第二PMOS功率开关管PMP2关断，当所述第一交流输入电压AC1低于所述第二交流输入电压AC2时，所述第一NMOS功率开关管NMP2和所述第二PMOS功率开关管PMP1开启，所述第二NMOS功率开关管NMP1和所述第一PMOS功率开关管PMP2关断，进而使本示例所述有源整流桥电路实现了安全、可靠地整流功能，使其整流效率得到显著提升。
实施例二
如图7所示，本实施例提供了一种片内集成系统，所述片内集成系统包括：如实施例一所述的有源整流桥电路10及连接于所述有源整流桥电路10输出端的功能电路20，所述有源整流桥电路10向所述功能电路20提供工作电压VCC；其中，所述有源整流桥电路10及所述功能电路20形成于同一硅晶圆上。
本示例中，由于所述有源整流桥电路10及所述功能电路20形成于同一硅晶圆上，故为了降低电路生产成本，所述有源整流桥电路10的所述PMOS功率开关管的栅极驱动单元中的MOS管（包括PMOS管及NMOS管）及所述NMOS功率开关管的栅极驱动单元中的MOS管（包括PMOS管及NMOS管）均采用栅源低耐压结构MOSFET。需要注意的是，由于本示例所述有源整流桥电路与实施例一相同，故此处不再赘述。
作为示例，所述功能电路20为现有任一种可连接于所述有源整流桥电路10输出端的电路，本示例对其具体电路结构不做限定。
综上所述，本发明的一种有源整流桥电路及片内集成系统，通过采用四个功率开关管替代现有二极管进行整流桥设计，从而大大降低了功率损失；而且，本发明通过栅极驱动模块控制四个功率开关管的开关驱动及时序，以此实现对四个功率开关管导通关断的死区时间控制，从而使本发明所述有源整流桥电路实现了安全、可靠地整流功能，使其整流效率得到显著提升。本发明所述有源整流桥电路采用常规工艺器件实现，故其可与功能电路在同一硅晶圆上生产，从而提高产品集成度，有利于实现产品小型化、智能化。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种有源整流桥电路，其特征在于，所述有源整流桥电路包括：偏置模块、栅极驱动模块及功率开关管整流模块；
所述偏置模块用于向所述栅极驱动模块提供第一偏置电流源、第二偏置电流源及内部电源；
所述栅极驱动模块连接于所述偏置模块，并受控于所述第一偏置电流源、所述第二偏置电流源及所述内部电源，用于对一组交流输入电压进行处理以产生两组互为反相的控制信号，并基于两组互为反相的控制信号产生四个栅极驱动信号；
所述功率开关管整流模块连接于所述偏置模块及所述栅极驱动模块，其包括两个NMOS功率开关管及两个PMOS功率开关管，用于在四个所述栅极驱动信号的控制下进行对应功率开关管的导通或关断操作，并将一组交流输入电压转换为直流输出电压以输出；
所述栅极驱动模块包括：交流电平判断单元、PMOS功率开关管的栅极驱动单元及NMOS功率开关管的栅极驱动单元；
所述交流电平判断单元受控于所述内部电源，用于对一组交流输入电压中的第一交流输入电压和第二交流输入电压进行比较，并将比较结果及其延迟进行逻辑运算处理，以产生两组互为反相的控制信号；
所述PMOS功率开关管的栅极驱动单元连接于所述交流电平判断单元及所述功率开关管整流模块，并受控于所述第一偏置电流源，用于在两组互为反相的控制信号的控制下，产生两个PMOS功率开关管的栅极驱动信号；
所述NMOS功率开关管的栅极驱动单元连接于所述交流电平判断单元、所述PMOS功率开关管的栅极驱动单元及所述功率开关管整流模块，并受控于所述第二偏置电流源，用于在两组互为反相的控制信号及两个PMOS功率开关管的栅极驱动信号的控制下，产生两个NMOS功率开关管的栅极驱动信号；
其中，所述PMOS功率开关管的栅极驱动单元包括：PMOS稳压部分、第一PMOS功率开关管的栅极驱动部分及第二PMOS功率开关管的栅极驱动部分；
所述PMOS稳压部分用于向所述第一PMOS功率开关管的栅极驱动部分及所述第二PMOS功率开关管的栅极驱动部分提供第一钳位电压；
所述第一PMOS功率开关管的栅极驱动部分连接于所述PMOS稳压部分、所述交流电平判断单元及所述功率开关管整流模块，并受控于所述第一偏置电流源，用于在所述交流电平判断单元的第三输出端及第四输出端输出的一组互为反相的控制信号的控制下，基于接入的所述直流输出电压产生关断第一PMOS功率开关管的栅极驱动信号，或基于接入的所述第一钳位电压产生导通第一PMOS功率开关管的栅极驱动信号；
所述第二PMOS功率开关管的栅极驱动部分连接于所述PMOS稳压部分、所述交流电平判断单元及所述功率开关管整流模块，并受控于所述第一偏置电流源，用于在所述交流电平判断单元的第一输出端及第二输出端输出的一组互为反相的控制信号的控制下，基于接入的所述直流输出电压产生关断第二PMOS功率开关管的栅极驱动信号，或基于接入的所述第一钳位电压产生导通第二PMOS功率开关管的栅极驱动信号。
2.根据权利要求1所述的有源整流桥电路，其特征在于，所述功率开关管整流模块包括：第一NMOS功率开关管、第二NMOS功率开关管、第一PMOS功率开关管、第二PMOS功率开关管、第一下拉电阻、第二下拉电阻、第一上拉电阻及第二上拉电阻；所述第一NMOS功率开关管的栅极端连接于所述栅极驱动模块的第一输出端及所述第一下拉电阻的一端，所述第一下拉电阻的另一端接地，所述第一NMOS功率开关管的源极端接地，所述第一NMOS功率开关管的漏极端连接于所述第一PMOS功率开关管的漏极端，同时作为所述功率开关管整流模块的第一输入端，所述第二NMOS功率开关管的栅极端连接于所述栅极驱动模块的第二输出端及所述第二下拉电阻的一端，所述第二下拉电阻的另一端接地，所述第二NMOS功率开关管的源极端接地，所述第二NMOS功率开关管的漏极端连接于所述第二PMOS功率开关管的漏极端，同时作为所述功率开关管整流模块的第二输入端，所述第一PMOS功率开关管的栅极端连接于所述栅极驱动模块的第三输出端及所述第一上拉电阻的一端，所述第二PMOS功率开关管的栅极端连接于所述栅极驱动模块的第四输出端及所述第二上拉电阻的一端，所述第一上拉电阻的另一端连接于所述第一PMOS功率开关管的源极端、所述第二上拉电阻的另一端、所述第二PMOS功率开关管的源极端、所述偏置模块及所述栅极驱动模块，同时作为所述功率开关管整流模块的输出端。
3.根据权利要求1所述的有源整流桥电路，其特征在于，所述交流电平判断单元包括：第一交流电平判断部分及第二交流电平判断部分；
所述第一交流电平判断部分包括：第一比较器、第一延迟器、第一或非门及第一反相器；所述第一比较器的同相输入端接入所述第一交流输入电压，所述第一比较器的反相输入端接入所述第二交流输入电压，所述第一比较器的输出端连接于所述第一延迟器的输入端及所述第一或非门的第一输入端，所述第一延迟器的输出端连接于所述第一或非门的第二输入端，所述第一或非门的输出端连接于所述第一反相器的输入端，同时作为所述交流电平判断单元的第一输出端，所述第一反相器的输出端作为所述交流电平判断单元的第二输出端；
所述第二交流电平判断部分包括：第二比较器、第二延迟器、第二或非门及第二反相器；所述第二比较器的同相输入端接入所述第二交流输入电压，所述第二比较器的反相输入端接入所述第一交流输入电压，所述第二比较器的输出端连接于所述第二延迟器的输入端及所述第二或非门的第一输入端，所述第二延迟器的输出端连接于所述第二或非门的第二输入端，所述第二或非门的输出端连接于所述第二反相器的输入端，同时作为所述交流电平判断单元的第三输出端，所述第二反相器的输出端作为所述交流电平判断单元的第四输出端；
其中，所述第一延迟器的延迟时间与所述第二延迟器的延迟时间相同，所述第一或非门、所述第二或非门、所述第一反相器及所述第二反相器均受控于所述内部电源。
4.根据权利要求1所述的有源整流桥电路，其特征在于，所述PMOS稳压部分包括：第一稳压管，所述第一稳压管的阴极端接入所述直流输出电压，所述第一稳压管的阳极端作为所述PMOS稳压部分的输出端。
5.根据权利要求1所述的有源整流桥电路，其特征在于，所述第一PMOS功率开关管的栅极驱动部分包括：第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管及第六PMOS管；所述第一NMOS管的源极端、所述第二NMOS管的源极端及所述第三NMOS管的源极端均接地，所述第一NMOS管的栅极端连接于所述交流电平判断单元的第四输出端，所述第一NMOS管的漏极端连接于所述第一PMOS管的漏极端，所述第二NMOS管的栅极端连接于所述第三NMOS管的栅极端，同时连接于所述交流电平判断单元的第三输出端，所述第二NMOS管的漏极端连接于所述第二PMOS管的漏极端，所述第三NMOS管的漏极端连接于所述第三PMOS管的漏极端，所述第一PMOS管的栅极端、所述第二PMOS管的栅极端及所述第三PMOS管的栅极端均连接于所述PMOS稳压部分的输出端，并受控于所述第一偏置电流源，所述第一PMOS管的源极端连接于所述第四PMOS管的漏极端，所述第二PMOS管的源极端连接于所述第五PMOS管的漏极端，所述第三PMOS管的源极端连接于所述第六PMOS管的漏极端，同时作为所述第一PMOS功率开关管的栅极驱动部分的输出端，所述第四PMOS管的源极端、所述第五PMOS管的源极端及所述第六PMOS管的源极端均接入所述直流输出电压，所述第四PMOS管的栅极端连接于所述第五PMOS管的漏极端，所述第五PMOS管的栅极端连接于所述第四PMOS管的漏极端，所述第六PMOS管的栅极端连接于所述第一PMOS管的源极端。
6.根据权利要求1所述的有源整流桥电路，其特征在于，所述第二PMOS功率开关管的栅极驱动部分包括：第四NMOS管、第五NMOS管、第六NMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管及第十二PMOS管；所述第四NMOS管的源极端、所述第五NMOS管的源极端及所述第六NMOS管的源极端均接地，所述第四NMOS管的栅极端连接于所述交流电平判断单元的第二输出端，所述第四NMOS管的漏极端连接于所述第七PMOS管的漏极端，所述第五NMOS管的栅极端连接于所述第六NMOS管的栅极端，同时连接于所述交流电平判断单元的第一输出端，所述第五NMOS管的漏极端连接于所述第八PMOS管的漏极端，所述第六NMOS管的漏极端连接于所述第九PMOS管的漏极端，所述第七PMOS管的栅极端、所述第八PMOS管的栅极端及所述第九PMOS管的栅极端均连接于所述PMOS稳压部分的输出端，并受控于所述第一偏置电流源，所述第七PMOS管的源极端连接于所述第十PMOS管的漏极端，所述第八PMOS管的源极端连接于所述第十一PMOS管的漏极端，所述第九PMOS管的源极端连接于所述第十二PMOS管的漏极端，同时作为所述第二PMOS功率开关管的栅极驱动部分的输出端，所述第十PMOS管的源极端、所述第十一PMOS管的源极端及所述第十二PMOS管的源极端均接入所述直流输出电压，所述第十PMOS管的栅极端连接于所述第十一PMOS管的漏极端，所述第十一PMOS管的栅极端连接于所述第十PMOS管的漏极端，所述第十二PMOS管的栅极端连接于所述第七PMOS管的源极端。
7.根据权利要求1所述的有源整流桥电路，其特征在于，所述NMOS功率开关管的栅极驱动单元包括：NMOS稳压部分、第一NMOS功率开关管的栅极驱动部分及第二NMOS功率开关管的栅极驱动部分；
所述NMOS稳压部分用于向所述第一NMOS功率开关管的栅极驱动部分及所述第二NMOS功率开关管的栅极驱动部分提供第二钳位电压；
所述第一NMOS功率开关管的栅极驱动部分连接于所述NMOS稳压部分、所述交流电平判断单元、所述PMOS功率开关管的栅极驱动单元及所述功率开关管整流模块，并受控于所述第二偏置电流源，用于在所述交流电平判断单元的第二输出端输出的控制信号及所述PMOS功率开关管的栅极驱动单元输出的第二PMOS功率开关管的栅极驱动信号的控制下，基于接入的所述第二钳位电压产生关断或导通第一NMOS功率开关管的栅极驱动信号；
所述第二NMOS功率开关管的栅极驱动部分连接于所述NMOS稳压部分、所述交流电平判断单元、所述PMOS功率开关管的栅极驱动单元及所述功率开关管整流模块，并受控于所述第二偏置电流源，用于在所述交流电平判断单元的第四输出端输出的控制信号及所述PMOS功率开关管的栅极驱动单元输出的第一PMOS功率开关管的栅极驱动信号的控制下，基于接入的所述第二钳位电压产生关断或导通第二NMOS功率开关管的栅极驱动信号。
8.根据权利要求7所述的有源整流桥电路，其特征在于，所述NMOS稳压部分包括：第二稳压管，所述第二稳压管的阳极端接地，所述第二稳压管的阴极端作为所述NMOS稳压部分的输出端。
9.根据权利要求7所述的有源整流桥电路，其特征在于，所述第一NMOS功率开关管的栅极驱动部分包括：第十三PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第三上拉电阻、第三稳压管、第四稳压管及第三反相器；所述第十三PMOS管的栅极端接入所述PMOS功率开关管的栅极驱动单元输出的第二PMOS功率开关管的栅极驱动信号，所述第十三PMOS管的源极端接入所述直流输出电压，所述第十三PMOS管的漏极端连接于所述第七NMOS管的漏极端，所述第七NMOS管的栅极端连接于所述NMOS稳压部分的输出端，并受控于所述第二偏置电流源，所述第七NMOS管的源极端连接于所述第八NMOS管的漏极端、所述第三稳压管的阴极端、所述第三反相器的输入端、所述第九NMOS管的栅极端及所述第三上拉电阻的一端，所述第八NMOS管的栅极端连接于所述交流电平判断单元的第二输出端，所述第八NMOS管的源极端接地，所述第三稳压管的阳极端接地，所述第三反相器的输出端连接于所述第十NMOS管的栅极端，所述第九NMOS管的漏极端连接于所述第三上拉电阻的另一端，同时接入所述第二交流输入电压，所述第九NMOS管的源极端连接于所述第四稳压管的阴极端及所述第十NMOS管的漏极端，同时作为所述第一NMOS功率开关管的栅极驱动部分的输出端，所述第十NMOS管的源极端接地。
10.根据权利要求7所述的有源整流桥电路，其特征在于，所述第二NMOS功率开关管的栅极驱动部分包括：第十四PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第四上拉电阻、第五稳压管、第六稳压管及第四反相器；所述第十四PMOS管的栅极端接入所述PMOS功率开关管的栅极驱动单元输出的第一PMOS功率开关管的栅极驱动信号，所述第十四PMOS管的源极端接入所述直流输出电压，所述第十四PMOS管的漏极端连接于所述第十一NMOS管的漏极端，所述第十一NMOS管的栅极端连接于所述NMOS稳压部分的输出端，并受控于所述第二偏置电流源，所述第十一NMOS管的源极端连接于所述第十二NMOS管的漏极端、所述第五稳压管的阴极端、所述第四反相器的输入端、所述第十三NMOS管的栅极端及所述第四上拉电阻的一端，所述第十二NMOS管的栅极端连接于所述交流电平判断单元的第四输出端，所述第十二NMOS管的源极端接地，所述第五稳压管的阳极端接地，所述第四反相器的输出端连接于所述第十四NMOS管的栅极端，所述第十三NMOS管的漏极端连接于所述第四上拉电阻的另一端，同时接入所述第一交流输入电压，所述第十三NMOS管的源极端连接于所述第六稳压管的阴极端及所述第十四NMOS管的漏极端，同时作为所述第二NMOS功率开关管的栅极驱动部分的输出端，所述第十四NMOS管的源极端接地。
11.一种片内集成系统，其特征在于，所述片内集成系统包括：如权利要求1至10任一项所述的有源整流桥电路及连接于所述有源整流桥电路输出端的功能电路，所述有源整流桥电路向所述功能电路提供工作电压；其中，所述有源整流桥电路及所述功能电路形成于同一硅晶圆上。
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