JP6979592B2 - 力率改善コンバータ - Google Patents

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Description

本発明は、交流の入力電圧を所望の出力直流電圧に変換するとともに入力交流電流波形を整形する機能を有する力率改善コンバータに関する。
近年、交流入力に接続される電源回路の入力部には、高調波電流を抑制するため、入力電流波形を入力交流電圧波形に追従するように整形することによって力率を改善する力率改善コンバータが多用されている。一般的な力率改善コンバータは、ブリッジダイオードで入力交流電圧を整流した後、ブーストコンバータを用いて力率改善制御を行う。しかし、ブリッジダイオードでの導通損失は、特に大電力を扱う場合に、力率改善コンバータの効率を劣化させ、小型化の妨げとなっていた。このため、例えば特許文献１のようにブリッジダイオードの無い力率改善コンバータが提案されている。
図１５Ａおよび図１５Ｂは、特許文献１に記載された力率改善コンバータの回路構成図である。いずれも入力交流電源ラインに設けられたインダクタ７０２に対し、高電位側スイッチ回路７３１と低電位側スイッチ回路７３２とが交互に高周波スイッチングする、トーテムポール型ブリッジレスＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ：力率改善）と呼ばれるコンバータ構成である。
図１５Ａでは、入力交流電圧Ｖｉの正位相時において、低電位側スイッチ回路７３２が主スイッチとしてオンオフ動作し、高電位側スイッチ回路７３１が同期整流器となる従スイッチとして動作する。これとともに、低電位側ダイオード７４２が導通状態となる。低電位側スイッチ回路７３２がオン（高電位側スイッチ回路７３１がオフ）の時、入力交流電源７０１→インダクタ７０２→低電位側スイッチ回路７３２→低電位側ダイオード７４２→入力交流電源７０１の経路で電流が流れてインダクタにエネルギーを蓄える。次に低電位側スイッチ回路７３２がオフ（高電位側スイッチ回路７３１がオン）の時、入力交流電源７０１→インダクタ７０２→高電位側スイッチ回路７３１→出力コンデンサ７０４→低電位側ダイオード７４２→入力交流電源７０１の経路で電流が流れ、インダクタ７０２に蓄えられたエネルギーを出力コンデンサ７０４への充電電流として放出する。
入力交流電圧Ｖｉの負位相時では、高電位側スイッチ回路７３１が主スイッチ、低電位側スイッチ回路７３２が同期整流器となる従スイッチとして動作するとともに、高電位側ダイオード７４１が導通状態となる。高電位側スイッチ回路７３１がオン（低電位側スイッチ回路７３２がオフ）の時、入力交流電源７０１→高電位側ダイオード７４１→高電位側スイッチ回路７３１→インダクタ７０２→入力交流電源７０１の経路で電流が流れてインダクタ７０２にエネルギーを蓄える。次に、高電位側スイッチ回路７３１がオフ（低電位側スイッチ回路７３２がオン）の時、入力交流電源７０１→高電位側ダイオード７４１→出力コンデンサ４→低電位側スイッチ回路７３２→インダクタ７０２→入力交流電源７０１の経路で電流が流れてインダクタ７０２に蓄えられたエネルギーを出力コンデンサへの充電電流として放出する。
このようにブリッジダイオードを用いた構成に対して、電流経路に介在するダイオードの個数を減らすことにより、導通損失を低減することができる。
図１５Ｂでは、図１５Ａの高電位側ダイオード７４１を高電位側スイッチ回路７３３に置き換え、低電位側ダイオード７４２を低電位側スイッチ回路７３４に置き換え、高電位側スイッチ回路７３３と低電位側スイッチ回路７３４とが入力交流電圧Ｖｉの位相に応じて交互にスイッチングする。この構成によって電流経路に介在するダイオードを無くし、さらに導通損失を低減して効率向上と小型化とを図ることができる。
米国特許出願公開第２０１５／０１８０３３０号明細書
しかしながら、図１５Ｂのように、スイッチ回路ですべて構成された力率改善コンバータでは、入力交流電圧がゼロ電圧に近い期間において、主スイッチのオン期間内に蓄えられるエネルギーが減少し、オフ期間中に放出するエネルギーの方が増えて、インダクタ７０２に流れる電流が逆流する現象が発生する。このため、インダクタ７０２に流れる電流の平均値としてはゼロ電流に近いにもかかわらず、正負に電流が流れることによって実効値が増大し、スイッチ回路のオン抵抗による導通損失を増大させてしまうという問題がある。
上記に鑑み、本発明は、４つのスイッチ回路を有する力率改善コンバータにおいて、入力交流電圧のゼロクロス近傍でのインダクタ電流の逆流を抑制することにより、効率を向上することのできる力率改善コンバータの提供を目的とする。
上記の目的を達成するため、本発明の一態様に係る力率改善コンバータは、第１電源端子および第２電源端子から入力交流電圧を供給する入力交流電源に直列に接続されるインダクタと、制御端子への駆動信号に応じて双方向導通となるオン状態と単方向導通となるオフ状態とを有する４つのスイッチ回路からなるブリッジ回路と、出力コンデンサと、前記４つのスイッチ回路をそれぞれオンオフ制御する制御回路と、を備え、前記ブリッジ回路は、第１入力端子で接続された第１の高電位側スイッチ回路と第１の低電位側スイッチ回路とが直列接続された回路である第１直列回路と、第２入力端子で接続された第２の高電位側スイッチ回路と第２の低電位側スイッチ回路とが直列接続された回路である第２直列回路と、を有し、前記第１電源端子が前記第１入力端子に接続される、または、前記第２電源端子が前記第２入力端子に接続されるように、前記第１入力端子と前記第２入力端子との間に前記インダクタと前記入力交流電源との直列回路が接続され、前記第１直列回路と前記第２直列回路と前記出力コンデンサとが並列に接続され、前記出力コンデンサの電圧が出力直流電圧として出力され、前記制御回路は、前記第１電源端子が前記第２電源端子より高電位となる前記入力交流電圧の正位相時には、前記第２の高電位側スイッチ回路をオフ状態とし、前記第２の低電位側スイッチ回路をオン状態とし、前記第１の低電位側スイッチ回路を主スイッチとしてオンオフ駆動し、さらに、前記入力交流電圧の絶対値が第１の所定値より高い場合には、前記第１の高電位側スイッチ回路を従スイッチとして前記第１の低電位側スイッチ回路と交互にオンオフ駆動し、前記入力交流電圧の絶対値が第１の所定値以下の場合には、従スイッチである前記第１の高電位側スイッチ回路はオフ状態とし、前記第２電源端子が前記第１電源端子より高電位となる前記入力交流電圧の負位相時には、前記第２の高電位側スイッチ回路をオン状態とし、前記第２の低電位側スイッチ回路をオフ状態とし、前記第１の高電位側スイッチ回路を主スイッチとしてオンオフ駆動し、さらに前記入力交流電圧の絶対値が第１の所定値より高い場合には、前記第１の低電位側スイッチ回路を従スイッチとして前記第１の高電位側スイッチ回路と交互にオンオフ駆動し、前記入力交流電圧の絶対値が第１の所定値以下の場合には、従スイッチである前記第２の低電位側スイッチ回路はオフ状態とする。
このことにより、入力交流電圧のゼロクロス近傍において、従スイッチ回路がオフ状態となってダイオードとして動作するので、インダクタの放電電流の逆流を阻止する。このため、インダクタ電流の実効値が低減されて導通損失が低減し、効率を向上することができる。
また、前記第１の所定値は、前記正位相時の前記第１の低電位側スイッチ回路または前記負位相時の前記第１の高電位側スイッチ回路である主スイッチの１スイッチング周期に占めるオン時間の割合である時比率の最大値である最大時比率（δｍａｘ）、および、出力直流電圧（Ｖｏ）により、（（１−δｍａｘ）×Ｖｏ）に設定されてもよい。
これにより、逆流現象の生じる可能性のある入力交流電圧の領域を確実に抑えることができる。
また、前記第１の高電位側スイッチ回路および前記第１の低電位側スイッチ回路は、制御端子、第１端子および第２端子を有するトランジスタであり、前記オン状態は、前記第１端子に対する前記制御端子の電圧が第１の閾値以上の場合、前記第１端子と前記第２端子とが双方向導通状態となる状態であり、前記オフ状態は、前記制御端子の電圧が前記第１の閾値より低く、且つ前記第２端子に対する前記制御端子の電圧が第２の閾値以上の場合、前記第１端子から前記第２端子へ単方向導通する状態であってもよい。
これにより、スイッチ回路はボディダイオードでなくチャネルを介して電流が流れるので、リカバリー特性に優れ、逆流阻止機能がより強化される。
また、前記第１の高電位側スイッチ回路および前記第１の低電位側スイッチ回路のそれぞれは、基板の上に形成された第１の窒化物半導体層、および前記第１の窒化物半導体層の上に形成された前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、前記半導体層積層体の上に形成された前記制御端子と、前記半導体層積層体の上であって前記制御端子の両側方にそれぞれ形成された前記第１端子および前記第２端子と、を備えてもよい。
また、前記第１の窒化物半導体層は、ＩｎＸＧａ（１−Ｘ）Ｎ（０≦Ｘ≦１）であり、前記第２の窒化物半導体層は、ＡｌＹＩｎＺＧａ（１−Ｙ−Ｚ）Ｎ（０≦Ｙ≦１、０≦Ｚ≦１）であってもよい。
これにより、電子が走行するチャネル層が窒化物半導体で形成され、当該チャネル層は２次元電子ガスからなる電界効果トランジスタで構成される。
また、前記第１の高電位側スイッチ回路および前記第１の低電位側スイッチ回路のそれぞれは、前記第１端子と前記第２端子との間にダイオード動作をする寄生素子を有さなくてもよい。
また、前記制御回路は、前記入力交流電圧の絶対値が第２の所定値以下の場合には、前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路の両方をオフ状態としてもよい。
また、前記第２の所定値は、前記第１の所定値に等しく設定されてもよい。
これにより、入力交流電圧の絶対値が第１の所定値および第２の所定値以下の時には、従スイッチ回路および第２直列回路の第２の高電位側スイッチ回路と第２の低電位側スイッチ回路の両方がオフ状態となるので、主スイッチ回路のオフ時におけるインダクタ電流の放電経路に２つのダイオードが直列に介在することとなり、逆流阻止機能がより強化される。
また、本発明の一態様に係る力率改善コンバータは、第１電源端子および第２電源端子から入力交流電圧を供給する入力交流電源に直列に接続されるインダクタと、制御端子への駆動信号に応じて双方向導通となるオン状態と単方向導通となるオフ状態とを有する４つのスイッチ回路からなるブリッジ回路と、出力コンデンサと、前記４つのスイッチ回路をそれぞれオンオフ制御する制御回路と、を備え、前記ブリッジ回路は、第１入力端子で接続された第１の高電位側スイッチ回路と第１の低電位側スイッチ回路とが直列接続された回路である第１直列回路と、第２入力端子で接続された第２の高電位側スイッチ回路と第２の低電位側スイッチ回路とが直列接続された回路である第２直列回路と、を有し、前記第１電源端子が前記第１入力端子に接続される、または、前記第２電源端子が前記第２入力端子に接続されるように、前記第１入力端子と前記第２入力端子との間に前記インダクタと前記入力交流電源との直列回路が接続され、前記第１直列回路と前記第２直列回路と前記出力コンデンサとが並列に接続され、前記出力コンデンサの電圧が出力直流電圧として出力され、前記制御回路は、前記第１電源端子が前記第２電源端子より高電位となる前記入力交流電圧の正位相時には、前記第１の低電位側スイッチ回路を主スイッチとし、前記第１の高電位側スイッチ回路を従スイッチとして交互にオンオフ駆動し、前記入力交流電圧の絶対値が第２の所定値より高い場合には、前記第２の高電位側スイッチ回路をオフして前記第２の低電位側スイッチ回路をオンし、前記入力交流電圧の絶対値が第２の所定値以下の場合には、前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路の両方をオフ状態とし、前記第２電源端子が前記第１電源端子より高電位となる前記入力交流電圧の負位相時には、前記第１の高電位側スイッチ回路を主スイッチとし、前記第１の低電位側スイッチ回路を従スイッチとして交互にオンオフ駆動し、前記入力交流電圧の絶対値が第２の所定値より高い場合には、前記第２の高電位側スイッチ回路をオンして前記第２の低電位側スイッチ回路をオフし、前記入力交流電圧の絶対値が第２の所定値以下の場合には、前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路の両方をオフ状態とする。
これにより、入力交流電圧のゼロクロス近傍において、第２直列回路の両方のスイッチ回路がオフ状態となり、そのいずれかがインダクタの放電電流系路上でダイオードとして動作するので逆流を阻止する。このため、インダクタ電流の実効値が低減されて導通損失が低減し、効率を向上することができる。
また、前記第２の所定値は、前記正位相時の前記第１の低電位側スイッチ回路または前記負位相時の前記第１の高電位側スイッチ回路である主スイッチの１スイッチング周期に占めるオン時間の割合である時比率（δ）の最大値である最大時比率（δｍａｘ）、および、出力直流電圧（Ｖｏ）により、（（１−δｍａｘ）×Ｖｏ）に設定されてもよい。
これにより、逆流現象の生じる可能性のある入力交流電圧の領域を確実に抑えることができる。
また、前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路は、制御端子、第１端子および第２端子を有するトランジスタであり、前記オン状態は、前記第１端子に対する前記制御端子の電圧が第１の閾値以上の場合、前記第１端子と前記第２端子とが双方向導通状態となる状態であり、前記オフ状態は、前記第１端子に対する前記制御端子の電圧が前記第１の閾値未満であり、かつ、前記第２端子に対する前記制御端子の電圧が第２の閾値以上の場合、前記第１端子から前記第２端子へ単方向導通する状態であってもよい。
これにより、スイッチ回路はボディダイオードでなくチャネルを介して電流が流れるので、リカバリー特性に優れ、逆流阻止機能がより強化される。
また、前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路のそれぞれは、基板の上に形成された第１の窒化物半導体層、および前記第１の窒化物半導体層の上に形成された前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、前記半導体層積層体の上に形成された前記制御端子と、前記半導体層積層体の上であって前記制御端子の両側にそれぞれ形成された前記第１端子および前記第２端子と、を備えてもよい。
また、前記第１の窒化物半導体層は、ＩｎＸＧａ（１−Ｘ）Ｎ（０≦Ｘ≦１）であり、前記第２の窒化物半導体層は、ＡｌＹＩｎＺＧａ（１−Ｙ−Ｚ）Ｎ（０≦Ｙ≦１、０≦Ｚ≦１）であってもよい。
これにより、電子が走行するチャネル層が窒化物半導体で形成され、当該チャネル層は２次元電子ガスからなる電界効果トランジスタで構成される。
また、前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路のそれぞれは、前記第１端子と前記第２端子との間にダイオード動作をする寄生素子を有さなくてもよい。
本発明に係る力率改善コンバータによれば、入力交流電圧のゼロクロス近傍において、インダクタ電流放電経路上にあるいずれかのスイッチ回路がオフ状態となりダイオードとして動作するので、逆流を阻止できる。よって、インダクタ電流の実効値が低減され、導通損失が低減されるので、効率を向上することができる。
図１は、第１の実施形態に係る力率改善コンバータの回路構成図である。 図２は、第１の実施形態に係る力率改善コンバータの動作波形図である。 図３Ａは、第１の実施形態に係る力率改善コンバータの、正位相時の第１状態における電流経路を示す図である。 図３Ｂは、第１の実施形態に係る力率改善コンバータの、正位相時の第２状態における電流経路を示す図である。 図３Ｃは、第１の実施形態に係る力率改善コンバータの、負位相時の第１状態における電流経路を示す図である。 図３Ｄは、第１の実施形態に係る力率改善コンバータの、負位相時の第２状態における電流経路を示す図である。 図４Ａは、第１の実施形態に係る力率改善コンバータの、正位相時の第３状態における電流経路を示す図である。 図４Ｂは、第１の実施形態に係る力率改善コンバータの、負位相時の第３状態における電流経路を示す図である。 図４Ｃは、第１の実施形態に係る力率改善コンバータの、正位相時の第４状態における電流経路を示す図である。 図５Ａは、従来の力率改善コンバータの電流波形図である。 図５Ｂは、第１の実施形態に係る力率改善コンバータの電流波形図である。 図６Ａは、リカバリー電流が流れている場合の逆流阻止時のインダクタ電流波形を示す図である。 図６Ｂは、リカバリー電流が少ない場合の逆流阻止時のインダクタ電流波形を示す図である。 図７Ａは、横型の窒化物半導体トランジスタの断面構造の一例を示す図である。 図７Ｂは、縦型の窒化物半導体トランジスタの断面構造の一例を示す図である。 図８は、窒化物半導体トランジスタの電圧−電流特性を表す図である。 図９は、第２の実施形態に係る力率改善コンバータの回路構成図である。 図１０は、第２の実施形態に係る力率改善コンバータの動作波形図である。 図１１Ａは、第２の実施形態に係る力率改善コンバータの、正位相時における電流経路を示す図である。 図１１Ｂは、第２の実施形態に係る力率改善コンバータの、負位相時における電流経路を示す図である。 図１２は、第３の実施形態に係る力率改善コンバータの回路構成図である。 図１３は、第３の実施形態に係る力率改善コンバータの動作波形図である。 図１４Ａは、第３の実施形態に係る力率改善コンバータの、正位相時における電流経路を示す図である。 図１４Ｂは、第３の実施形態に係る力率改善コンバータの、負位相時における電流経路を示す図である。 図１５Ａは、特許文献１に記載された力率改善コンバータの回路構成図である。 図１５Ｂは、特許文献１に記載された力率改善コンバータの回路構成図である。
（第１の実施形態）
以下、第１の実施形態に係る力率改善コンバータについて、図面を参照しながら説明する。
図１は、第１の実施形態に係る力率改善コンバータの回路構成図である。同図に示すように、本実施形態に係る力率改善コンバータは、インダクタ２と、ブリッジ回路３と、出力コンデンサ４と、制御回路５と、を備える。
入力交流電源１は、第１電源端子ＶＡおよび第２電源端子ＶＢに接続され、第１電源端子ＶＡおよび第２電源端子ＶＢに入力交流電圧Ｖｉを出力する。インダクタ２は、入力交流電源１と直列に接続される。ブリッジ回路３は、インダクタ２を介して第１入力端子３Ａおよび第２入力端子３Ｂに入力交流電圧Ｖｉを受電する。出力コンデンサ４は、ブリッジ回路３の出力端子ＶＯおよびＰＧに接続され、出力直流電圧Ｖｏを出力する。ブリッジ回路３は、出力端子ＶＯと第１入力端子３Ａとの間に接続された第１の高電位側スイッチ回路３１と、第１入力端子３Ａと出力端子ＰＧとの間に接続された第１の低電位側スイッチ回路３２と、出力端子ＶＯと第２入力端子３Ｂとの間に接続された第２の高電位側スイッチ回路３３と、第２入力端子３Ｂと出力端子ＰＧとの間に接続された第２の低電位側スイッチ回路３４と、を有する。第１の高電位側スイッチ回路３１と第１の低電位側スイッチ回路３２とが直列接続された回路を第１直列回路とし、第２の高電位側スイッチ回路３３と第２の低電位側スイッチ回路３４とが直列接続された回路を第２直列回路とする。
ここで、上記４つのスイッチ回路のそれぞれは、図示したように、ＩＧＢＴであれば導通方向逆向きで並列にダイオードが接続される。また、ＭＯＳＦＥＴであればボディダイオードのような寄生ダイオードを有する。また、窒化物半導体トランジスタであれば後述する逆トランジスタ動作のように、上記４つのスイッチ回路は、等価的に導通方向逆向きで並列に接続されたダイオードを有する。即ち、例えばゲート端子に閾値以上の電圧が印加されたオン状態では、ドレイン−ソース間といった主端子間が低インピーダンスとなる双方向導通モードとなり、ゲート電圧が閾値より低いオフ状態であっても、ドレイン電圧の低下によってソースからドレインへ電流が流れる単方向導通モードを有する。図１では、代表例としてボディダイオードを含むＭＯＳＦＥＴを用いて表す。
制御回路５は、駆動信号生成回路５０と入力電圧検出用の抵抗５１〜５４を有する。抵抗５１および５２の抵抗値の比と抵抗５３および５４の抵抗値の比とは等しく設定される（Ｒ５１／Ｒ５２＝Ｒ５３／Ｒ５４）。駆動信号生成回路５０は、端子ＶＡ−ＰＧ間を抵抗５１および５２で分圧して得られる検出電圧Ｖｉａと、端子ＶＢ−ＰＧ間を抵抗５３および５４で分圧して得られる検出電圧Ｖｉｂとから入力交流電圧Ｖｉを検出する。そして、出力直流電圧Ｖｏを略安定化しながら入力交流電流が入力直流電圧Ｖｉの波形に追従するように、第１の高電位側スイッチ回路３１を数十ｋＨｚ以上でスイッチング駆動するための第１の基準駆動信号ｄｒ１と、第１の低電位側スイッチ回路３２を駆動するための第２の基準駆動信号ｄｒ２とを生成する。第１の基準駆動信号ｄｒ１と第２の基準駆動信号ｄｒ２とは、第１直列回路が短絡状態とならないように、スイッチング時の微小期間同時オフとなるデッドタイムを有する、互いに位相の反転した高周波パルスである。
制御回路５は、検出電圧ＶｉａおよびＶｉｂの大小関係から入力位相を判定する比較器５００と、比較器５００の出力を反転する反転器５０１とを有する。反転器５０１の出力ｄ３は、第２の高電位側スイッチ回路３３の駆動信号であり、比較器５００の出力ｄ４は、第２の低電位側スイッチ回路３４の駆動信号である。即ち、制御回路５は、入力交流電圧Ｖｉの第１電源端子ＶＡが第２電源端子ＶＢより高電位となる正位相時（Ｖｉａ＞Ｖｉｂ）では、第２の低電位側スイッチ回路３４をオン、第２の高電位側スイッチ回路３３をオフに設定する。また、制御回路５は、入力交流電圧Ｖｉの第２電源端子ＶＢが第１電源端子ＶＡより高電位となる負位相時（Ｖｉａ＜Ｖｉｂ）では、第２の高電位側スイッチ回路３３をオン、第２の低電位側スイッチ回路３４をオフに設定する。
制御回路５は、また、第１の基準電圧Ｖｒ１を生成する第１の基準電圧源５０２と、検出電圧Ｖｉｂに第１の基準電圧Ｖｒ１を加算した電圧Ｖｉｂ＋Ｖｒ１と検出電圧Ｖｉａとを比較する比較器５０３と、比較器５０３の出力と反転器５０１の出力ｄ３との論理和を出力するＯＲ回路５０４と、ＯＲ回路５０４の出力と第１の基準駆動信号ｄｒ１との論理積を出力するＡＮＤ回路５０５とを有する。ＡＮＤ回路５０５の出力は、第１の高電位側スイッチ回路３１を駆動するための第１の駆動信号ｄ１となる。即ち、第１の駆動信号ｄ１は、入力交流電圧Ｖｉの正位相時（Ｖｉａ＞Ｖｉｂ）であり、且つ、Ｖｉａ−Ｖｉｂ＜Ｖｒ１である期間では、第１の高電位側スイッチ回路３１をオフ状態にし、それ以外の期間では、第１の高電位側スイッチ回路３１は第１の基準駆動信号ｄｒ１によりオンオフ駆動される。
また、制御回路５は、第１の基準電圧Ｖｒ１を生成する第２の基準電圧源５０６と、検出電圧Ｖｉａに第１の基準電圧Ｖｒ１を加算した電圧Ｖｉａ＋Ｖｒ１と検出電圧Ｖｉｂとを比較する比較器５０７と、比較器５０７の出力と比較器５００の出力ｄ４との論理和を出力するＯＲ回路５０８と、ＯＲ回路５０８の出力と第２の基準駆動信号ｄｒ２との論理積を出力するＡＮＤ回路５０９とを有する。ＡＮＤ回路５０９の出力は、第１の低電位側スイッチ回路３２を駆動するための第２の駆動信号ｄ２となる。即ち、第２の駆動信号ｄ２は、入力交流電圧Ｖｉの負位相時（Ｖｉａ＜Ｖｉｂ）であり、且つ、Ｖｉｂ−Ｖｉａ＜Ｖｒ１である期間では、第１の低電位側スイッチ回路３２をオフ状態にし、それ以外の期間では、第１の低電位側スイッチ回路３２は第２の基準駆動信号ｄｒ２によりオンオフ駆動される。
尚、各駆動信号は比較器や論理回路の出力であるので、実際のスイッチ回路を駆動するためには、高電位側スイッチ回路の駆動のためのレベルシフト回路や増幅器が必要となるが、これらは本発明の要諦ではなく、説明の簡略化のために省略した。以後の第２、第３の実施形態においても同様である。
以上のように構成された本実施形態に係る力率改善コンバータの動作を、図２〜図４を用いて以下に説明する。
図２は、第１の実施形態に係る力率改善コンバータの動作波形図である。同図は、図１に示した力率改善コンバータの要部動作波形図であり、入力交流電圧Ｖｉに比例する検出電圧の差電圧（Ｖｉａ−Ｖｉｂ）、第１の基準電圧Ｖｒ１、第３の駆動信号ｄ３、第４の駆動信号ｄ４、第１の基準駆動信号ｄｒ１、第２の基準駆動信号ｄｒ２、第１の駆動信号ｄ１、第２の駆動信号ｄ２を示し、さらに図中の期間１および期間２〜３における信号ｄｒ１、ｄｒ２、ｄ１、ｄ２の時間軸拡大波形を示す。
図３Ａは、第１の実施形態に係る力率改善コンバータの、正位相時の第１状態における電流経路を示す図である。図３Ｂは、第１の実施形態に係る力率改善コンバータの、正位相時の第２状態における電流経路を示す図である。図３Ｃは、第１の実施形態に係る力率改善コンバータの、負位相時の第１状態における電流経路を示す図である。図３Ｄは、第１の実施形態に係る力率改善コンバータの、負位相時の第２状態における電流経路を示す図である。
図４Ａは、第１の実施形態に係る力率改善コンバータの、正位相時の第３状態における電流経路を示す図である。図４Ｂは、第１の実施形態に係る力率改善コンバータの、負位相時の第３状態における電流経路を示す図である。図４Ｃは、第１の実施形態に係る力率改善コンバータの、正位相時の第４状態における電流経路を示す図である。
図３Ａ〜図３Ｄおよび図４Ａ〜図４Ｃは、各スイッチ回路の状態に応じてインダクタ電流の流れる経路を示したものである。尚、オン状態とオフ状態とを表現する為に、各スイッチ回路は、スイッチおよびダイオードの並列回路とした。以後の第２、第３の実施形態においても、各スイッチ回路の状態に応じた電流経路では同様の表現を用いる。
図２の期間１は、入力交流電圧Ｖｉの正位相時（ＶＡ＞ＶＢ、即ち、Ｖｉａ＞Ｖｉｂ）であり、かつ、入力交流電圧Ｖｉが第１の所定値より大きい（Ｖｉａ＞Ｖｉｂ＋Ｖｒ１）期間である。この期間では、第１の駆動信号ｄ１および第２の駆動信号ｄ２は、それぞれ、第１の基準駆動信号ｄｒ１および第２の基準駆動信号ｄｒ２に等しく、第１の低電位側スイッチ回路３２を主スイッチとし、第１の高電位側スイッチ回路３１を従スイッチとして交互にオンオフ動作する。まず、第１の低電位側スイッチ回路３２がオン（第１の高電位側スイッチ回路３１がオフ）の場合（正位相時の第１状態）、図３Ａに示すように、入力交流電源１→インダクタ２→第１の低電位側スイッチ回路３２→第２の低電位側スイッチ回路３４→入力交流電源１の経路で電流が流れてインダクタ２にエネルギーを蓄える。次に、第１の低電位側スイッチ回路３２がオフ（第１の高電位側スイッチ回路３１がオン）の場合（正位相時の第２状態）、図３Ｂに示すように、入力交流電源１→インダクタ２→第１の高電位側スイッチ回路３１→出力コンデンサ４→第２の低電位側スイッチ回路３４→入力交流電源１の経路で電流が流れ、インダクタ２に蓄えられたエネルギーを出力コンデンサ４への充電電流として放電する。
逆に、図２の期間４は、入力交流電圧Ｖｉの負位相時（ＶＡ＜ＶＢ、即ち、Ｖｉａ＜Ｖｉｂ）であり、かつ、入力交流電圧Ｖｉが第１の所定値より大きい（Ｖｉｂ＞Ｖｉａ＋Ｖｒ１）期間である。この期間では、第１の駆動信号ｄ１および第２の駆動信号ｄ２は、それぞれ、第１の基準駆動信号ｄｒ１および第２の基準駆動信号ｄｒ２に等しく、第１の高電位側スイッチ回路３１を主スイッチとし、第１の低電位側スイッチ回路３２を従スイッチとして交互にオンオフ動作する。まず、第１の高電位側スイッチ回路３１がオン（第１の低電位側スイッチ回路３２がオフ）の場合（負位相時の第１状態）、図３Ｃに示すように、入力交流電源１→第２の高電位側スイッチ回路３３→第１の高電位側スイッチ回路３１→インダクタ２→入力交流電源１の経路で電流が流れてインダクタ２にエネルギーを蓄える。次に、第１の高電位側スイッチ回路３１がオフ（第１の低電位側スイッチ回路３２がオン）の場合（負位相時の第２状態）時、図３Ｄに示すように、入力交流電源１→第２の高電位側スイッチ回路３３→出力コンデンサ４→第１の低電位側スイッチ回路３２→インダクタ２→入力交流電源１の経路で電流が流れてインダクタ２に蓄えられたエネルギーを出力コンデンサ４への充電電流として放電する。以上の期間１および期間４の動作は、従来の力率改善コンバータと同様である。
次に、図２の期間２は、入力交流電圧Ｖｉの正位相時であり、かつ、入力交流電圧Ｖｉが第１の所定値より小さい（Ｖｉａ＜Ｖｉｂ＋Ｖｒ１）期間である。この期間では、第１の駆動信号ｄ１がローレベルに固定され、第１の高電位側スイッチ回路３１はオフ状態となる。まず、第１の低電位側スイッチ回路３２がオン状態の場合、入力交流電源１→インダクタ２→第１の低電位側スイッチ回路３２→第２の低電位側スイッチ回路３４→入力交流電源１の経路で電流が流れてインダクタ２にエネルギーを蓄えるのは期間１と同様である。この後、第１の低電位側スイッチ回路３２がオフすると（正位相時の第３状態）、図４Ａに示すように、入力交流電源１→インダクタ２→第１の高電位側スイッチ回路３１の等価並列ダイオード→出力コンデンサ４→第２の低電位側スイッチ回路３４→入力交流電源１の経路で電流が流れ、インダクタ２に蓄えられたエネルギーを出力コンデンサ４への充電電流として放電する。このインダクタ電流放電経路には、第１の高電位側スイッチ回路３１の等価並列ダイオードが介在するので、入力交流電圧Ｖｉの絶対値が小さくなっても、減少した電流はゼロで止まって逆流しない。
次に、図２の期間３は、入力交流電圧Ｖｉの負位相時であり、かつ、入力交流電圧Ｖｉが第１の所定値より小さい（Ｖｉｂ＜Ｖｉａ＋Ｖｒ１）期間である。この期間では、第２の駆動信号ｄ２がローレベルに固定され、第１の低電位側スイッチ回路３２はオフ状態となる。このため、第１の高電位側スイッチ回路３１がオン状態の場合に、入力交流電源１→第２の高電位側スイッチ回路３３→第１の高電位側スイッチ回路３１→インダクタ２→入力交流電源１の経路で電流が流れてインダクタ２にエネルギーを蓄える。その後、第１の高電位側スイッチ回路３１がオフすると（負位相時の第３状態）、図４Ｂに示すように、入力交流電源１→第２の高電位側スイッチ回路３３→出力コンデンサ４→第１の低電位側スイッチ回路３２の等価並列ダイオード→インダクタ２→入力交流電源１の経路で電流が流れ、インダクタ２に蓄えられたエネルギーを出力コンデンサ４への充電電流として放電する。このインダクタ電流放電経路には、第１の低電位側スイッチ回路３２の等価並列ダイオードが介在するので、減少した電流はゼロで止まって逆流しない。
従来のように、第１の高電位側スイッチ回路３１と第１の低電位側スイッチ回路３２とが、入力ゼロクロス近傍でも交互にオンオフ駆動すると、例えば図４Ｃのように、図３Ｂにおいて矢印が逆向きになって電流が流れる状態、即ち逆流現象が発生する。電流波形で表すと、図５Ａのようになる。図５Ａは、従来の力率改善コンバータの電流波形図である。
これに対し、本実施形態に係る力率改善コンバータは、検出している入力交流電圧Ｖｉの絶対値を第１の所定値と比較し、入力交流電圧Ｖｉの絶対値が第１の所定値より小さい場合、従スイッチとして動作させているスイッチ回路をオフ状態に固定するという機能を有する。図５Ｂは、第１の実施形態に係る力率改善コンバータの電流波形図である。上記機能により、入力交流電圧のゼロクロス近傍でのインダクタ電流の逆流を阻止することができ、図５Ｂに示すように、インダクタ電流のピーク値が小さくなることによって実効値が低減される。これにより、導通損失が低減され、効率を向上することができる。
尚、第１の所定値は、インダクタ電流が逆流し始める電圧付近であることが望ましい。この臨界点では主スイッチ回路のオン期間におけるインダクタ電流の増加分と、オフ期間におけるインダクタ電流の減少分とが均衡する。入力交流電圧Ｖｉの瞬時絶対値をＥｉ、主スイッチ回路のオン期間をＴｏｎ、オフ期間をＴｏｆｆ、インダクタ２のインダクタンスをＬ、出力直流電圧をＶｏとすると、式１が成り立つ。
Ｅｉ×Ｔｏｎ／Ｌ≒（Ｖｏ−Ｅｉ）×Ｔｏｆｆ／Ｌ （式１）
これをＥｉについて解くと、式２が導出される。
Ｅｉ≒Ｖｏ×Ｔｏｆｆ／（Ｔｏｎ＋Ｔｏｆｆ）＝（１−δ）×Ｖｏ （式２）
ここで、δは主スイッチ回路の時比率であり、１スイッチング周期に占めるオン期間の割合である。制御回路５は出力直流電圧Ｖｏを略安定化するために、例えば入力交流電圧Ｖｉの絶対値の低下とともに時比率δを大きくするように主スイッチ回路を駆動するが、δ＜１の限界があり、最大時比率δｍａｘが設定される。入力交流電圧Ｖｉの絶対値Ｅｉが（１−δｍａｘ）×Ｖｏより下回ると、スイッチング周期内におけるインダクタ電流の増加分より減少分が大きくなって逆流現象に至る。従って、第１の所定値をＥ１とすると、式３のように第１の所定値Ｅ１を設定すればよい。
Ｅ１≒（１−δｍａｘ）×Ｖｏ （式３）
本実施形態の場合、抵抗５１および５３の抵抗値をＲ１、抵抗５２および５４の抵抗値をＲ２とすると、式４が成立するように各パラメータを設定する。
Ｅ１＝（１＋Ｒ１／Ｒ２）×Ｖｒ１ （式４）
また、数十ｋＨｚ以上の高周波でスイッチングする第１の高電位側スイッチ回路３１と第１の低電位側スイッチ回路３２とは、スイッチング特性に優れ、寄生容量の少ないものが望ましい。特に本実施形態のように、入力ゼロクロス近傍でオフ状態にして逆流を阻止するダイオードとして動作させる場合には、寄生容量が少ないのみならずリカバリー特性が良いものが望まれる。
図６Ａは、リカバリー電流が流れている場合の逆流阻止時のインダクタ電流波形を示す図であり、図６Ｂは、リカバリー電流が少ない場合の逆流阻止時のインダクタ電流波形を示す図である。このような逆流は、損失の増大と雑音の原因となるので、図６Ｂのように少ないことが望ましい。
リカバリー電流の要因は、上述のリカバリー特性および寄生容量である。ＰＮ接合のダイオードの場合、順方向に流れている電流がゼロになった後、逆回復時間と呼ばれる時間だけ逆方向に電流が流れる現象がある。逆回復時間は、順方向の電流導通時に蓄積されたキャリアによって、逆バイアスされても導通状態が持続される時間である。リカバリー特性の良い高速ダイオードは、この逆回復時間が短くなるように作られているので、リカバリー電流、即ち逆流が少ないという特性を有する。逆流を増やすもう一つの要因である寄生容量は、オフしているスイッチ回路の両端に等価的に存在する静電容量であり、例えばＭＯＳＦＥＴではドレイン−ソース間容量Ｃｄｓとドレイン−ゲート間容量Ｃｄｇの和である出力容量Ｃｏｓｓが相当する。この寄生容量が、オフしたスイッチ回路の両端に発生する電圧に充電される時に、その充電電流が逆流となる。このようなリカバリー電流は、逆回復時間が長いほど大きく、また、寄生容量が大きいほどその充電電荷も多くなるため大きくなる。
即ち、スイッチ回路の単方向導通モードがＩＧＢＴのように逆並列に接続されたダイオードによる場合には、リカバリー特性の良い高速ダイオードが必要である。また、ＭＯＳＦＥＴのように、単方向導通モードがＰＮ接合となる寄生のボディダイオードによる場合には、ボディダイオードにリカバリー特性の良い構造が要求される。
これら既存のスイッチ回路に対し、近年開発の進んでいる窒化物半導体トランジスタは、電子が走行するチャネル層が窒化物半導体で形成され、当該チャネル層は２次元電子ガスからなる構造を有している。
図７Ａは、横型の窒化物半導体トランジスタの断面構造の一例を示す図であり、図７Ｂは、縦型の窒化物半導体トランジスタの断面構造の一例を示す図である。図７Ａおよび図７Ｂに示すように、横型および縦型の窒化物半導体トランジスタでは、ボディダイオードが無い。
図７Ａにおいて、基板１００の上に窒化ガリウム（ＧａＮ）からなる第１の窒化物半導体層１０１、および窒化ガリウムよりバンドギャップが大きい窒化アルミニウムガリウム（ＡｌＧａＮ）からなる第２の窒化物半導体層１０２が順次積層されている。また、第２の窒化物半導体層１０２の上にはゲート電極１１１が形成され、その両側方にソース電極１１２およびドレイン電極１１３が形成される。
図７Ｂにおいて、基板２００の上に順次形成されたｎ型のＧａＮよりなる窒化物半導体層２０１、およびｎ型の窒化物半導体層２０１上に形成されたｐ型のＧａＮよりなる窒化物半導体層２０２が順次積層されている。また、ｐ型の窒化物半導体層２０２の一部を貫いて、底部がｎ型の窒化物半導体層２０１に達するリセス部２０３が設けられている。さらにリセス部２０３の底部、側部とｐ型の窒化物半導体層２０２の表面の一部を覆うように、ＧａＮよりなる第１の窒化物半導体層２０４、第１の窒化物半導体層２０４よりバンドギャップが大きいＡｌＧａＮよりなる第２の窒化物半導体層２０５が順次形成されている。さらに、ｐ型の窒化物半導体層２０２の表面にはゲート電極２１１が形成され、第２の窒化物半導体層の上層にはソース電極２１２が形成され、基板の裏面にはドレイン電極２１３が形成されている。これらの構造から、トランジスタとしての動作の詳細な説明は本願の要諦から外れるので省略するが、訴求すべき特性は次の２点である。第１点は、ソース電極とドレイン電極との間にＰＮ接合構造、即ちボディダイオードが存在しないことである。第２点は、ソース電極とドレイン電極とは位置が逆でも構わず、即ち、逆トランジスタとしても正規同様に動作可能なことである。
ここで、第１の窒化物半導体として窒化ガリウム（ＧａＮ）、および、第２の窒化物半導体として窒化アルミニウムガリウム（ＡｌＧａＮ）としたが、第１の窒化物半導体は、ＩｎＸＧａ（１−Ｘ）Ｎ（０≦Ｘ≦１）、第２の窒化物半導体は、ＡｌＹＩｎＺＧａ（１−Ｙ−Ｚ）Ｎ（０≦Ｙ≦１、０≦Ｚ≦１）であってもよい。
図８は、窒化物半導体トランジスタの電圧−電流特性を表す図である。具体的には、図８には、上述した窒化物半導体トランジスタのＶｄｓ−Ｉｄｓ特性の例が示されている。ゲート−ソース間電圧Ｖｇｓが第１の閾値Ｖｔｈ１より十分高いオン状態の時、図中の直線Ａのように、ドレイン−ソース端子間は双方向導通状態となる。一方、ゲート−ソース間電圧Ｖｇｓが第１の閾値Ｖｔｈ１より低いオフ状態の時（Ｖｇｓ＝０Ｖ）、且つゲート−ドレイン間電圧Ｖｇｄ（＝Ｖｇｓ−Ｖｄｓ）が第２の閾値Ｖｔｈ２以上になると、図中の破線Ｂのように、ソース端子からドレイン端子へ主電流Ｉｄｓが流れる単方向導通状態となる。
以上のように、窒化物半導体トランジスタは、ゲート−ソース間が短絡されたオフ状態においてドレイン電位が所定の閾値まで低下すると、逆トランジスタとしてチャネルを介して導通する単方向導通モードとなる。この単方向導通モードでは、ＭＯＳＦＥＴのボディダイオードと同様の逆並列ダイオードとして振舞うが、ＰＮ接合構造でなく、キャリアが電子だけでホールが無いため、逆回復時間がほとんど無い理想的なリカバリー特性となる。このような窒化物半導体トランジスタで発生するリカバリー電流は、構造上存在する寄生容量によるものだけとなるので、逆流阻止時のインダクタ電流は、図６Ｂのように逆流の少ない波形となり、損失や雑音の低減という効果を発揮する。つまり、ダイオード動作させるスイッチ回路を、電子が走行するチャネル層が窒化物半導体で形成され、当該チャネル層が２次元電子ガスからなる電界効果トランジスタとすることにより、リカバリー電流が少なくなって逆流阻止機能がより強化される。
一方、第２の高電位側スイッチ回路３３と第２の低電位側スイッチ回路３４とは、高周波スイッチングの必要は無いが、オン時の電圧降下が低いことが望ましい。従って、寄生容量が大きくてもオン抵抗の小さなＭＯＳＦＥＴを選択するとよい。
（第２の実施形態）
図９は、第２の実施形態に係る力率改善コンバータの回路構成図である。また、図１０は、第２の実施形態に係る力率改善コンバータの動作波形図である。また、図１１Ａは、第２の実施形態に係る力率改善コンバータの、正位相時における電流経路を示す図であり、図１１Ｂは、第２の実施形態に係る力率改善コンバータの、負位相時における電流経路を示す図である。図９において、図１に示した第１の実施形態に係る力率改善コンバータと同じ構成要素のものについては同じ番号を付与し、その説明を省略する。第２の実施形態の力率改善コンバータが図１の第１の実施形態の力率改善コンバータの構成と異なるのは、制御回路の構成であり、第１の実施形態の制御回路５と区別するように、本実施形態では、制御回路５Ａとした。
制御回路５Ａは、制御回路５の比較器５００および反転器５０１の代わりに、第２の基準電圧Ｖｒ２を生成する第３の基準電圧源５１０、検出電圧Ｖｉａに第２の基準電圧Ｖｒ２を加算した電圧（Ｖｉａ＋Ｖｒ２）と検出電圧Ｖｉｂとを比較する比較器５１１、第２の基準電圧Ｖｒ２を生成する第４の基準電圧源５１２、および、検出電圧Ｖｉｂに第２の基準電圧Ｖｒ２を加算した電圧（Ｖｉｂ＋Ｖｒ２）と検出電圧Ｖｉａとを比較する比較器５１３を有する。さらに、制御回路５Ａでは、比較器５１１の出力が第２の高電位側スイッチ回路３３を駆動するための第３の駆動信号ｄ３となり、比較器５１３の出力が第２の低電位側スイッチ回路３４を駆動するための第４の駆動信号ｄ４となる。
図１０には、入力交流電圧Ｖｉに比例する検出電圧の差電圧（Ｖｉａ−Ｖｉｂ）、第１の基準電圧Ｖｒ１、第２の基準電圧Ｖｒ２、第３の駆動信号ｄ３、第４の駆動信号ｄ４、第１の基準駆動信号ｄｒ１、第２の基準駆動信号ｄｒ２、第１の駆動信号ｄ１、および第２の駆動信号ｄ２が示されている。ここでは、第２の基準電圧Ｖｒ２は、第１の基準電圧Ｖｒ１より高いものとして説明していくが、後述するように、本実施形態の効果を奏する上で両者の大小関係は特に問題にはならない。
即ち、図１０に示すように、第３の駆動信号ｄ３および第４の駆動信号ｄ４は、入力交流電圧Ｖｉの絶対値が第２の所定値より小さい時（｜Ｖｉａ−Ｖｉｂ｜＜Ｖｒ２）、いずれもローレベルとなって第２の高電位側スイッチ回路３３と第２の低電位側スイッチ回路３４とを、ともにオフ状態にする。
以上のような構成によれば、第２の実施形態の力率改善コンバータでは、入力交流電圧Ｖｉの絶対値が第２の所定値より大きい場合（｜Ｖｉａ−Ｖｉｂ｜＞Ｖｒ２）の動作は、第１の実施形態の力率改善コンバータの動作と同様である。一方、入力交流電圧Ｖｉの絶対値が第２の所定値より小さいと、第２の高電位側スイッチ回路３３と第２の低電位側スイッチ回路３４とが、ともにオフ状態になる。このことにより、第１の高電位側スイッチ回路３１および第１の低電位側スイッチ回路３２のオンオフ動作を通じて、インダクタ電流の流れる経路には第２の高電位側スイッチ回路３３の等価並列ダイオードおよび第２の低電位側スイッチ回路３４の等価並列ダイオードのいずれかが介在することとなる。このため、インダクタ電流の逆流を阻止するようになる。さらに、入力交流電圧Ｖｉの絶対値が第１の所定値より小さくなると、第１の高電位側スイッチ回路３１および第１の低電位側スイッチ回路３２のいずれかがオフ状態となる。図１１Ａには、入力交流電圧の絶対値が第１の所定値および第２の所定値のいずれよりも小さく、正位相時において、全てのスイッチ回路がオフ状態になっている時のインダクタ電流の放電経路が示されている。また、図１１Ｂには、入力交流電圧の絶対値が第１の所定値および第２の所定値のいずれよりも小さく、負位相時において、全てのスイッチ回路がオフ状態になっている時のインダクタ電流の放電経路が示されている。図１１Ａおよび図１１Ｂに示すように、インダクタ電流の放電経路には２つのダイオードが直列に介在することになり、２直列の寄生容量の合成容量はさらに小さくなり、ダイオードの逆回復時間も短い方に制限される。即ち、本実施形態においては、第１の実施形態で図６を用いて説明した如く、リカバリー特性も良く、且つ寄生容量が低減されているため、リカバリー電流はさらに抑制されることにより、損失や雑音の低減という効果をより一層発揮する。
尚、上記実施形態では、第２の所定値を第１の所定値より高いものとして説明したが、逆流阻止という目的では両者は同様であり、第２の所定値と第１の所定値とは等しい値に設定しても構わない。即ち、本実施形態においては、第２の基準電圧Ｖｒ２と第１の基準電圧Ｖｒ１とは等しくても構わない。
（第３の実施形態）
図１２は、第３の実施形態に係る力率改善コンバータの回路構成図である。図１２において、図１に示した第１の実施形態、および、図９に示した第２の実施形態に係る力率改善コンバータと同じ構成要素のものについては同じ番号を付与し、その説明を省略する。本実施形態に係る力率改善コンバータが、第１および第２の実施形態に係る力率改善コンバータの構成と異なるのは、制御回路の構成であり、両者と区別するように、本実施形態では制御回路５Ｂとした。制御回路５Ｂが、第２の実施形態に係る力率改善コンバータの制御回路５Ａと異なるのは、以下の点である。すなわち、制御回路５Ｂでは、第１の駆動信号ｄ１および第２の駆動信号ｄ２が、それぞれ第１の基準駆動信号ｄｒ１および第２の基準駆動信号ｄｒ２に等しくなるように、第１の基準電圧源５０２、第２の基準電圧源５０６、比較器５０３および５０７、ＯＲ回路５０４および５０８、ならびに、ＡＮＤ回路５０５および５０９が取り除かれている。その代わりに、制御回路５Ｂでは、第１の基準駆動信号ｄｒ１で第１の高電位側スイッチ回路３１をオンオフ駆動し、第２の基準駆動信号ｄｒ２で第１の低電位側スイッチ回路３２をオンオフ駆動する構成としている。
以上のように構成された本実施形態に係る力率改善コンバータの動作を図１３および図１４を用いて説明する。
図１３は、第３の実施形態に係る力率改善コンバータの要部動作波形図である。また、図１４Ａは、第３の実施形態に係る力率改善コンバータの、正位相時における電流経路を示す図であり、図１４Ｂは、第３の実施形態に係る力率改善コンバータの、負位相時における電流経路を示す図である。より具体的には、図１３には、入力交流電圧Ｖｉに比例する検出電圧Ｖｉａ−Ｖｉｂ、第２の基準電圧Ｖｒ２、第３の駆動信号ｄ３、第４の駆動信号ｄ４、第１の駆動信号ｄ１、および第２の駆動信号ｄ２が示されている。図１４Ａには、０＜Ｖｉａ−Ｖｉｂ＜Ｖｒ２の正位相時の入力ゼロクロス近傍の場合であって、主スイッチがオフ時のインダクタ電流の放電経路が示されている。一方、図１４Ｂには、０＜Ｖｉｂ−Ｖｉａ＜Ｖｒ２の負位相時の入力ゼロクロス近傍の場合であって、主スイッチがオフ時のインダクタ電流の放電経路が示されている。
第３の実施形態による力率改善コンバータの制御回路５Ｂは、図１３に示すように、検出している入力交流電圧Ｖｉの絶対値を第２の所定値と比較し、入力交流電圧Ｖｉの絶対値が第２の所定値より小さい場合（｜Ｖｉａ−Ｖｉｂ｜＜Ｖｒ２）、第３の駆動信号ｄ３と第４の駆動信号ｄ４とが、ともにローレベルとなる。これにより、第２の直列回路を構成する第２の高電位側スイッチ回路３３と第２の低電位側スイッチ回路３４とをオフ状態に固定するという機能を有する。この機能によって、入力交流電圧Ｖｉの絶対値が第２の所定値より小さい入力交流電圧Ｖｉのゼロクロス近傍では、図１４Ａおよび図１４Ｂに示すように、第１の直列回路の各スイッチ回路のオンオフ動作を通じて、インダクタ電流の流れる経路に第２の直列回路のいずれかの回路がダイオードとして介在することになる。よって、インダクタ電流の逆流を阻止することができる。これにより、インダクタ電流の実効値が低減されることによる導通損失が低減され、効率を向上することができる。
尚、第２の所定値は、インダクタ電流が逆流し始める電圧付近であることが望ましい。その設定は第１の実施形態に係る力率改善コンバータにおける第１の所定値と同様であり、第２の所定値をＥ２、主スイッチ回路の最大時比率をδｍａｘ、出力直流電圧をＶｏとすると、式５のように第２の所定値Ｅ２を設定すればよい。
Ｅ２≒（１−δｍａｘ）×Ｖｏ （式５）
本実施形態の場合、抵抗５１および５３の抵抗値をＲ１、抵抗５２および５４の抵抗値をＲ２とすると、式６が成立するように各パラメータを設定する。
Ｅ２＝（１＋Ｒ１／Ｒ２）×Ｖｒ２ （式６）
また、第２の直列回路を構成する第２の高電位側スイッチ回路３３と第２の低電位側スイッチ回路３４とは、本実施形態においては逆流阻止の機能も兼ねるため、低オン抵抗であることに加えて、寄生容量やリカバリー電流の少ない特性が望まれる。例えばこれらのスイッチ回路を、第１の実施形態で説明したように、構造上ボディダイオードを持たず、ゲート−ソース間が短絡もしくは閾値以下にされたオフ状態においては、ドレイン電位が所定の閾値まで低下すると、逆トランジスタとしてチャネルを導通する単方向導通モードを有する窒化物半導体トランジスタにすると良い。この単方向導通モードでは、ＭＯＳＦＥＴのボディダイオードと同様の逆並列ダイオードとして振舞うが、ＰＮ接合構造でないためキャリアがほとんど無く、従って逆回復時間がほとんど無い理想的なリカバリー特性となる。従来のスイッチ回路に比べてダイオードとして動作させた場合のリカバリー電流が少ないので、リカバリー電流に起因する損失や雑音が低減されるという効果を発揮する。
（その他の実施の形態）
以上、本発明に係る力率改善コンバータについて、実施の形態１〜３に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を上記実施の形態１〜３に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
以上説明したように、本発明の力率改善コンバータは、商用交流電源から電力を供給される各種電子機器の電源回路に有用である。
１、７０１ 入力交流電源
２、７０２ インダクタ
３ ブリッジ回路
３Ａ 第１入力端子
３Ｂ 第２入力端子
４、７０４ 出力コンデンサ
５、５Ａ 制御回路
３１ 第１の高電位側スイッチ回路
３２ 第１の低電位側スイッチ回路
３３ 第２の高電位側スイッチ回路
３４ 第２の低電位側スイッチ回路
５０ 駆動信号生成回路
５１、５２、５３、５４ 抵抗
１００、２００ 基板
１０１、２０４ 第１の窒化物半導体層
１０２、２０５ 第２の窒化物半導体層
１１１、２１１ ゲート電極
１１２、２１２ ソース電極
１１３、２１３ ドレイン電極
２０１、２０２ 窒化物半導体層
２０３ リセス部
５００、５０３、５０７、５１１、５１３ 比較器
５０１ 反転器
５０２ 第１の基準電圧源
５０４、５０８ ＯＲ回路
５０５、５０９ ＡＮＤ回路
５０６ 第２の基準電圧源
５１０ 第３の基準電圧源
５１２ 第４の基準電圧源
７３１、７３３ 高電位側スイッチ回路
７３２、７３４ 低電位側スイッチ回路
７４１ 高電位側ダイオード
７４２ 低電位側ダイオード
ｄ１ 第１の駆動信号
ｄ２ 第２の駆動信号
ｄ３ 第３の駆動信号
ｄ４ 第４の駆動信号
ｄｒ１ 第１の基準駆動信号
ｄｒ２ 第２の基準駆動信号
ＰＧ、ＶＯ 出力端子
ＶＡ 第１電源端子（電圧）
ＶＢ 第２電源端子（電圧）
Ｖｉ 入力交流電圧
Ｖｉａ、Ｖｉｂ 検出電圧
Ｖｒ１ 第１の基準電圧
Ｖｒ２ 第２の基準電圧

Claims (13)

  1. 第１電源端子および第２電源端子から入力交流電圧を供給する入力交流電源に直列に接続されるインダクタと、
    制御端子への駆動信号に応じて双方向導通となるオン状態と単方向導通となるオフ状態とを有する４つのスイッチ回路からなるブリッジ回路と、
    出力コンデンサと、
    前記４つのスイッチ回路をそれぞれオンオフ制御する制御回路と、を備え、
    前記ブリッジ回路は、
    第１入力端子で接続された第１の高電位側スイッチ回路と第１の低電位側スイッチ回路とが直列接続された回路である第１直列回路と、
    第２入力端子で接続された第２の高電位側スイッチ回路と第２の低電位側スイッチ回路とが直列接続された回路である第２直列回路と、を有し、
    前記第１電源端子が前記第１入力端子に接続される、または、前記第２電源端子が前記第２入力端子に接続されるように、前記第１入力端子と前記第２入力端子との間に前記インダクタと前記入力交流電源との直列回路が接続され、
    前記第１直列回路と前記第２直列回路と前記出力コンデンサとが並列に接続され、
    前記出力コンデンサの電圧が出力直流電圧として出力され、
    前記制御回路は、
    前記第１電源端子が前記第２電源端子より高電位となる前記入力交流電圧の正位相時には、前記第２の高電位側スイッチ回路をオフ状態とし、前記第２の低電位側スイッチ回路をオン状態とし、前記第１の低電位側スイッチ回路を主スイッチとしてオンオフ駆動し、さらに、前記入力交流電圧の絶対値が第１の所定値より高い場合には、前記第１の高電位側スイッチ回路を従スイッチとして前記第１の低電位側スイッチ回路と交互にオンオフ駆動し、前記入力交流電圧の絶対値が第１の所定値以下の場合には、従スイッチである前記第１の高電位側スイッチ回路はオフ状態とし、
    前記第２電源端子が前記第１電源端子より高電位となる前記入力交流電圧の負位相時には、前記第２の高電位側スイッチ回路をオン状態とし、前記第２の低電位側スイッチ回路をオフ状態とし、前記第１の高電位側スイッチ回路を主スイッチとしてオンオフ駆動し、さらに前記入力交流電圧の絶対値が第１の所定値より高い場合には、前記第１の低電位側スイッチ回路を従スイッチとして前記第１の高電位側スイッチ回路と交互にオンオフ駆動し、前記入力交流電圧の絶対値が第１の所定値以下の場合には、従スイッチである前記第２の低電位側スイッチ回路はオフ状態とし、
    前記第１の所定値は、前記正位相時の前記第１の低電位側スイッチ回路または前記負位相時の前記第１の高電位側スイッチ回路である主スイッチの１スイッチング周期に占めるオン時間の割合である時比率の最大値である最大時比率（δ ｍａｘ ）、および、出力直流電圧（Ｖｏ）により、（（１−δ ｍａｘ ）×Ｖｏ）に設定される、
    力率改善コンバータ。
  2. 前記第１の高電位側スイッチ回路および前記第１の低電位側スイッチ回路は、制御端子、第１端子および第２端子を有するトランジスタであり、
    前記オン状態は、前記第１端子に対する前記制御端子の電圧が第１の閾値以上の場合、前記第１端子と前記第２端子とが双方向導通状態となる状態であり、
    前記オフ状態は、前記制御端子の電圧が前記第１の閾値より低く、且つ前記第２端子に対する前記制御端子の電圧が第２の閾値以上の場合、前記第１端子から前記第２端子へ単方向導通する状態である、
    請求項１に記載の力率改善コンバータ。
  3. 前記第１の高電位側スイッチ回路および前記第１の低電位側スイッチ回路のそれぞれは、
    基板の上に形成された第１の窒化物半導体層、および前記第１の窒化物半導体層の上に形成された前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、
    前記半導体層積層体の上に形成された前記制御端子と、
    前記半導体層積層体の上であって前記制御端子の両側方にそれぞれ形成された前記第１端子および前記第２端子と、を備える、
    請求項２に記載の力率改善コンバータ。
  4. 前記第１の窒化物半導体層は、ＩｎＸＧａ（１−Ｘ）Ｎ（０≦Ｘ≦１）であり、
    前記第２の窒化物半導体層は、ＡｌＹＩｎＺＧａ（１−Ｙ−Ｚ）Ｎ（０≦Ｙ≦１、０≦Ｚ≦１）である、
    請求項３に記載の力率改善コンバータ。
  5. 前記第１の高電位側スイッチ回路および前記第１の低電位側スイッチ回路のそれぞれは、
    前記第１端子と前記第２端子との間にダイオード動作をする寄生素子を有しない、
    請求項３に記載の力率改善コンバータ。
  6. 第１電源端子および第２電源端子から入力交流電圧を供給する入力交流電源に直列に接続されるインダクタと、
    制御端子への駆動信号に応じて双方向導通となるオン状態と単方向導通となるオフ状態とを有する４つのスイッチ回路からなるブリッジ回路と、
    出力コンデンサと、
    前記４つのスイッチ回路をそれぞれオンオフ制御する制御回路と、を備え、
    前記ブリッジ回路は、
    第１入力端子で接続された第１の高電位側スイッチ回路と第１の低電位側スイッチ回路とが直列接続された回路である第１直列回路と、
    第２入力端子で接続された第２の高電位側スイッチ回路と第２の低電位側スイッチ回路とが直列接続された回路である第２直列回路と、を有し、
    前記第１電源端子が前記第１入力端子に接続される、または、前記第２電源端子が前記第２入力端子に接続されるように、前記第１入力端子と前記第２入力端子との間に前記インダクタと前記入力交流電源との直列回路が接続され、
    前記第１直列回路と前記第２直列回路と前記出力コンデンサとが並列に接続され、
    前記出力コンデンサの電圧が出力直流電圧として出力され、
    前記制御回路は、
    前記第１電源端子が前記第２電源端子より高電位となる前記入力交流電圧の正位相時には、前記第２の高電位側スイッチ回路をオフ状態とし、前記第２の低電位側スイッチ回路をオン状態とし、前記第１の低電位側スイッチ回路を主スイッチとしてオンオフ駆動し、さらに、前記入力交流電圧の絶対値が第１の所定値より高い場合には、前記第１の高電位側スイッチ回路を従スイッチとして前記第１の低電位側スイッチ回路と交互にオンオフ駆動し、前記入力交流電圧の絶対値が第１の所定値以下の場合には、従スイッチである前記第１の高電位側スイッチ回路はオフ状態とし、
    前記第２電源端子が前記第１電源端子より高電位となる前記入力交流電圧の負位相時には、前記第２の高電位側スイッチ回路をオン状態とし、前記第２の低電位側スイッチ回路をオフ状態とし、前記第１の高電位側スイッチ回路を主スイッチとしてオンオフ駆動し、さらに前記入力交流電圧の絶対値が第１の所定値より高い場合には、前記第１の低電位側スイッチ回路を従スイッチとして前記第１の高電位側スイッチ回路と交互にオンオフ駆動し、前記入力交流電圧の絶対値が第１の所定値以下の場合には、従スイッチである前記第２の低電位側スイッチ回路はオフ状態とし、
    前記入力交流電圧の絶対値が第２の所定値以下の場合には、前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路の両方をオフ状態とする、
    力率改善コンバータ。
  7. 前記第２の所定値は、前記第１の所定値に等しく設定される、
    請求項６に記載の力率改善コンバータ。
  8. 第１電源端子および第２電源端子から入力交流電圧を供給する入力交流電源に直列に接続されるインダクタと、
    制御端子への駆動信号に応じて双方向導通となるオン状態と単方向導通となるオフ状態とを有する４つのスイッチ回路からなるブリッジ回路と、
    出力コンデンサと、
    前記４つのスイッチ回路をそれぞれオンオフ制御する制御回路と、を備え、
    前記ブリッジ回路は、
    第１入力端子で接続された第１の高電位側スイッチ回路と第１の低電位側スイッチ回路とが直列接続された回路である第１直列回路と、
    第２入力端子で接続された第２の高電位側スイッチ回路と第２の低電位側スイッチ回路とが直列接続された回路である第２直列回路と、を有し、
    前記第１電源端子が前記第１入力端子に接続される、または、前記第２電源端子が前記第２入力端子に接続されるように、前記第１入力端子と前記第２入力端子との間に前記インダクタと前記入力交流電源との直列回路が接続され、
    前記第１直列回路と前記第２直列回路と前記出力コンデンサとが並列に接続され、
    前記出力コンデンサの電圧が出力直流電圧として出力され、
    前記制御回路は、
    前記第１電源端子が前記第２電源端子より高電位となる前記入力交流電圧の正位相時には、前記第１の低電位側スイッチ回路を主スイッチとし、前記第１の高電位側スイッチ回路を従スイッチとして交互にオンオフ駆動し、前記入力交流電圧の絶対値が第２の所定値より高い場合には、前記第２の高電位側スイッチ回路をオフして前記第２の低電位側スイッチ回路をオンし、前記入力交流電圧の絶対値が第２の所定値以下の場合には、前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路の両方をオフ状態とし、
    前記第２電源端子が前記第１電源端子より高電位となる前記入力交流電圧の負位相時には、前記第１の高電位側スイッチ回路を主スイッチとし、前記第１の低電位側スイッチ回路を従スイッチとして交互にオンオフ駆動し、前記入力交流電圧の絶対値が第２の所定値より高い場合には、前記第２の高電位側スイッチ回路をオンして前記第２の低電位側スイッチ回路をオフし、前記入力交流電圧の絶対値が第２の所定値以下の場合には、前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路の両方をオフ状態とする、
    力率改善コンバータ。
  9. 前記第２の所定値は、前記正位相時の前記第１の低電位側スイッチ回路または前記負位相時の前記第１の高電位側スイッチ回路である主スイッチの１スイッチング周期に占めるオン時間の割合である時比率（δ）の最大値である最大時比率（δｍａｘ）、および、出力直流電圧（Ｖｏ）により、（（１−δｍａｘ）×Ｖｏ）に設定される、
    請求項８に記載の力率改善コンバータ。
  10. 前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路は、
    制御端子、第１端子および第２端子を有するトランジスタであり、
    前記オン状態は、前記第１端子に対する前記制御端子の電圧が第１の閾値以上の場合、前記第１端子と前記第２端子とが双方向導通状態となる状態であり、
    前記オフ状態は、前記第１端子に対する前記制御端子の電圧が前記第１の閾値未満であり、かつ、前記第２端子に対する前記制御端子の電圧が第２の閾値以上の場合、前記第１端子から前記第２端子へ単方向導通する状態である、
    請求項８に記載の力率改善コンバータ。
  11. 前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路のそれぞれは、
    基板の上に形成された第１の窒化物半導体層、および前記第１の窒化物半導体層の上に形成された前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層を含む半導体層積層体と、
    前記半導体層積層体の上に形成された前記制御端子と、
    前記半導体層積層体の上であって前記制御端子の両側にそれぞれ形成された前記第１端子および前記第２端子と、を備える
    請求項１０に記載の力率改善コンバータ。
  12. 前記第１の窒化物半導体層は、ＩｎＸＧａ（１−Ｘ）Ｎ（０≦Ｘ≦１）であり、
    前記第２の窒化物半導体層は、ＡｌＹＩｎＺＧａ（１−Ｙ−Ｚ）Ｎ（０≦Ｙ≦１、０≦Ｚ≦１）である、
    請求項１１に記載の力率改善コンバータ。
  13. 前記第２の高電位側スイッチ回路および前記第２の低電位側スイッチ回路のそれぞれは、
    前記第１端子と前記第２端子との間にダイオード動作をする寄生素子を有しない、
    請求項１１に記載の力率改善コンバータ。
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