JP6554317B2 - 同期整流回路、その制御回路、ワイヤレス受電装置および電子機器 - Google Patents

Description

本発明は、同期整流回路に関する。

交流信号を整流する目的で整流回路が使用される。整流回路には、ダイオードを用いたダイオードブリッジと、トランジスタ（スイッチ）を用いた同期整流回路が存在する。図１は、同期整流回路の回路図である。同期整流回路１００は、ブリッジ形式で接続される第１トランジスタＭ１〜第４トランジスタＭ４、ダイオードＤ１〜Ｄ４および制御回路２００を備える。制御回路２００は、対角に位置する第１トランジスタＭ１および第４トランジスタＭ４を含む第１ペアと、対角に位置する第２トランジスタＭ２および第３トランジスタＭ３を含む第２ペアと、を相補的にオン、オフする。同期整流回路１００の出力には、平滑キャパシタ１２０が接続される。同期整流回路１００の入力端子ＡＣ１，ＡＣ２には、図示しない回路から、逆相の交流電流Ｉ_ＡＣ１，Ｉ_ＡＣ２が入出力する。電流Ｉ_ＡＣ１，Ｉ_ＡＣ２は、同期整流回路１００に流れ込む向きを正にとっている。

ダイオードブリッジは、複雑な制御が不要であるため構成が簡素であるが、ダイオードの電圧降下が損失となる。同期整流回路１００は、ダイオードに代えて、オン抵抗が小さな、したがって電圧降下が小さなトランジスタを用いるため、損失が小さく、理想的に動作させれば高効率を得ることができる。

米国特許第８，２７８，８８９号明細書

図２（ａ）〜（ｃ）は、同期整流回路１００の動作を示す波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。同期整流回路１００を高効率で動作させるためには、電流Ｉがゼロとなるタイミング（ゼロクロスという）で、トランジスタをスイッチングさせることが求められる。これをゼロカレントスイッチングと称する。

図２（ｂ）、（ｃ）は、ゼロカレント近傍の電流Ｉ_ＡＣ１、電圧Ｖ_ＡＣ１の波形を示す。図２（ｂ）は、高効率が得られる理想動作を示しており、電流Ｉ_ＡＣ１のゼロクロスと同時に、スイッチが切りかえられる。

制御回路２００は、何らかの手段により、ゼロクロスのタイミングを検出し、ゼロクロスタイミングで直ちに状態を遷移させる。しかしながら現実的には、ゼロクロスタイミングの検出速度は有限であるから、無視できない遅延が生じ、またゼロクロスタイミングの検出後に状態遷移するまでにも制御遅延、伝搬遅延が生ずる。図２（ｃ）には、ゼロクロスタイミングｔ_ＺＣから状態遷移までに遅延τが存在する場合を示す。遅延τの間、第１トランジスタＭ１はオフであるため、ＡＣ１端子から同期整流回路１００に流れ込む電流Ｉ_ＡＣ１は、第１トランジスタＭ１と並列なダイオードＤ１に流れることとなり、効率が悪化する。特に、電流Ｉ_ＡＣの周波数が高くなると、遅延τによる効率低下の影響が顕著となる。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、効率を改善した同期整流回路の提供にある。

本発明のある態様は、ブリッジ回路とともに同期整流回路を構成する制御回路に関する。ブリッジ回路は、第１入力ノードと整流ノードの間に設けられる第１トランジスタと、第２入力ノードと整流ノードの間に設けられる第２トランジスタと、第１入力ノードと基準ノードの間に設けられる第３トランジスタと、第２入力ノードと基準ノードの間に設けられる第４トランジスタと、を含む。制御回路は、可変の第１しきい値電圧を生成する第１可変電圧源と、第１入力ノードの第１電圧を第１しきい値電圧と比較し、第１電圧が第１しきい値電圧より高いとき第１レベル、低いとき第２レベルとなる第１検出信号を生成する第１ゼロカレント検出コンパレータと、第１電圧を第１基準電圧と比較する第１調節用コンパレータと、第１調節用コンパレータの出力にもとづいて、第１可変電圧源が生成する第１しきい値電圧を変化させる第１調節部と、第１検出信号に応じて、ブリッジ回路の状態を遷移させる制御ロジックと、を備える。

この態様によると、第１しきい値電圧を、理想的なゼロカレントスイッチングに対応する電圧レベルに調節でき、効率を改善できる。

ある態様において第１調節部は、第１調節用コンパレータの出力に応じて、カウントアップ／カウントダウン動作が選択されるアップダウンカウンタを含んでもよい。第１しきい値電圧は、アップダウンカウンタのカウント値に応じて設定されてもよい。

（負側検出）
ある態様において、第１しきい値電圧はゼロ近傍で可変であってもよく、第１基準電圧は負電圧であってもよい。制御ロジックは、第１検出信号が第１レベルとなると、ブリッジ回路を、第１トランジスタおよび第４トランジスタのペアがオフであり、第２トランジスタおよび第３トランジスタのペアがオンである第１状態から、第１トランジスタから第４トランジスタがオフである第２状態に遷移させてもよい。

ある態様において第１基準電圧は、ダイオードの順方向電圧をＶｆとするとき、−Ｖｆより高く定められてもよい。
これにより、第３トランジスタと並列なダイオードに電流が流れる状態を好適に検出できる。

ある態様において、制御回路は、第２入力ノードの第２電圧を第２しきい値電圧と比較し、第２電圧が第２しきい値電圧より高いとき第１レベル、低いとき第２レベルとなる第２検出信号を生成する第２ゼロカレント検出コンパレータをさらに備えてもよい。制御ロジックは、第２検出信号が第１レベルとなると、ブリッジ回路を、第２トランジスタおよび第３トランジスタのペアがオフであり、第１トランジスタおよび第４トランジスタのペアがオンである第３状態から、第１トランジスタから第４トランジスタがオフである第４状態に遷移させてもよい。

ある態様において、制御回路は、可変の第２しきい値電圧を生成する第２可変電圧源と、第２電圧を負の第２基準電圧と比較する第２調整用コンパレータと、第２調整用コンパレータの出力にもとづいて、第２可変電圧源が生成する第２しきい値電圧を変化させる第２調節部と、をさらに備えてもよい。
この態様によると、第２しきい値電圧を、理想的なゼロカレントスイッチングに対応する電圧レベルに調節でき、さらに効率を改善できる。

ある態様において、制御ロジックは、第２検出信号が第２レベルとなると、ブリッジ回路を第２状態から第３状態に遷移させ、第１検出信号が第２レベルとなると、ブリッジ回路を第４状態から第１状態に遷移させてもよい。
これにより、ゼロカレント用のコンパレータを２個とすることができ、回路面積を削減できる。

ある態様において、第１ゼロカレント検出コンパレータおよび第２ゼロカレント検出コンパレータはそれぞれ、ヒステリシスコンパレータであってもよい。
この場合、ヒステリシス幅に応じて、第２状態から第３状態、第４状態から第１状態への遷移のしきい値を調節できる。

ある態様において制御回路は、第１電圧を第３しきい値電圧と比較し、比較結果を示す第３検出信号を生成する第３ゼロカレント検出コンパレータと、第２電圧を第４しきい値電圧と比較し、比較結果を示す第４検出信号を生成する第４ゼロカレント検出コンパレータと、をさらに備えてもよい。制御ロジックは、第３検出信号、第４検出信号の一方に応じて、ブリッジ回路を第２状態から第３状態に遷移させ、他方に応じて第４状態から第１状態に遷移させてもよい。
この場合、第３、第４しきい値電圧を、第１、第２しきい値電圧の調節に依存せずに独立に規定することができる。

（正側検出）
ある態様において、第１しきい値電圧は整流ノードに生ずる整流電圧の近傍で可変であってもよく、第１基準電圧は整流電圧より高い正電圧であってもよい。制御ロジックは、第１検出信号が第２レベルとなると、ブリッジ回路を、第２トランジスタおよび第３トランジスタのペアがオフであり、第１トランジスタおよび第４トランジスタのペアがオンである第３状態から、第１トランジスタから第４トランジスタがオフである第４状態に遷移させてもよい。

第１基準電圧は、ダイオードの順方向電圧をＶｆ、整流電圧をＶ_ＲＥＣＴとするとき、整流電圧Ｖ_ＲＥＣＴより高く、Ｖ_ＲＥＣＴ＋Ｖｆより低く定められてもよい。
これにより、第１トランジスタと並列なダイオードに電流が流れる状態を好適に検出できる。

ある態様において制御回路は、第２入力ノードの第２電圧を第２しきい値電圧と比較し、第２電圧が第２しきい値電圧より高いとき第１レベル、低いとき第２レベルとなる第２検出信号を生成する第２ゼロカレント検出コンパレータをさらに備えてもよい。制御ロジックは、第２検出信号が第２レベルとなると、ブリッジ回路を、第１トランジスタおよび第４トランジスタのペアがオフであり、第２トランジスタおよび第３トランジスタのペアがオンである第１状態から、第１トランジスタから第４トランジスタがオフである第２状態に遷移させてもよい。

ある態様において制御回路は、可変の第２しきい値電圧を生成する第２可変電圧源と、第２電圧を正の第２基準電圧と比較する第２調整用コンパレータと、第２調整用コンパレータの出力にもとづいて、第２可変電圧源が生成する第２しきい値電圧を変化させる第２調節部と、をさらに備えてもよい。

ある態様において制御ロジックは、第１検出信号が第１レベルとなると、ブリッジ回路を第２状態から第３状態に遷移させ、第２検出信号が第１レベルとなると、ブリッジ回路を第４状態から第１状態に遷移させてもよい。

ある態様において第１ゼロカレント検出コンパレータおよび第２ゼロカレント検出コンパレータはそれぞれ、ヒステリシスコンパレータであってもよい。

ある態様において制御回路は、第１電圧を第３しきい値電圧と比較し、比較結果を示す第３検出信号を生成する第３ゼロカレント検出コンパレータと、第２電圧を第４しきい値電圧と比較し、比較結果を示す第４検出信号を生成する第４ゼロカレント検出コンパレータと、をさらに備えてもよい。制御ロジックは、第３検出信号、第４検出信号の一方に応じて、ブリッジ回路を第２状態から第３状態に遷移させ、他方に応じて第４状態から第１状態に遷移させてもよい。

ある態様において、制御回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、同期整流回路に関する。同期整流回路は、ブリッジ回路と、ブリッジ回路を制御する上述のいずれかの制御回路と、を備えてもよい。

本発明の別の態様は、ワイヤレス受電装置に関する。ワイヤレス受電装置は、受信コイルと、受信コイルと接続されるブリッジ回路と、ブリッジ回路を制御する上述のいずれかの制御回路と、を備える。

本発明の別の態様は電子機器に関する。電子機器は、上述のワイヤレス受電装置を備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、同期整流回路の効率を改善できる。

同期整流回路の回路図である。 図２（ａ）〜（ｃ）は、同期整流回路の動作を示す波形図である。 実施の形態に係る制御回路を備える同期整流回路の回路図である。 同期整流回路の基本動作を示す波形図である。 図５（ａ）〜（ｄ）は、図３の同期整流回路の動作波形図である。 第１調節部の構成例を示す回路図である。 図６の第１調節部のフローチャートである。 第１変形例に係る制御回路のブロック図である。 第３変形例に係る同期整流回路の動作波形図である。 同期整流回路を備えるワイヤレス受電装置のブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係る制御回路２００を備える同期整流回路１００の回路図である。同期整流回路１００は、ブリッジ回路１０２および制御回路２００を備える。ブリッジ回路１０２は、ＡＣ１端子（第１入力ノード）、ＡＣ２端子（第２入力ノード）、ＲＥＣＴ端子（整流ノード）、ＧＮＤ端子（基準ノード）、ブリッジ形式で接続される第１トランジスタＭ１〜第４トランジスタＭ４、ダイオードＤ１〜Ｄ４を備える。第１トランジスタＭ１は、ＡＣ１端子とＲＥＣＴ端子の間に、第２トランジスタＭ２は、ＡＣ２端子とＲＥＣＴ端子の間に設けられる。第３トランジスタＭ３は、ＡＣ１端子とＧＮＤ端子の間に設けられ、第４トランジスタＭ４は、ＡＣ２端子とＧＮＤ端子の間に設けられる。ＧＮＤ端子は接地される。本実施の形態において第１トランジスタＭ１〜第４トランジスタＭ４はＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタ、ＧａＮ（窒化ガリウム）ＦＥＴなどを用いてもよい。またハイサイド側の第１トランジスタＭ１、第２トランジスタＭ２は、Ｐチャンネル（あるいはＰＮＰ型）を用いてもよい。ダイオードＤ１〜Ｄ４はそれぞれ、それと並列なＭＯＳＦＥＴのボディダイオードであってもよいし、ディスクリート素子であってもよい。

制御回路２００は、以下の状態φ１〜φ４を繰り返す。
・第１状態φ１
第１トランジスタＭ１＝ＯＦＦ
第２トランジスタＭ２＝ＯＮ
第３トランジスタＭ３＝ＯＮ
第４トランジスタＭ４＝ＯＦＦ
・第２状態φ２
第１トランジスタＭ１＝ＯＦＦ
第２トランジスタＭ２＝ＯＦＦ
第３トランジスタＭ３＝ＯＦＦ
第４トランジスタＭ４＝ＯＦＦ
・第３状態φ３
第１トランジスタＭ１＝ＯＮ
第２トランジスタＭ２＝ＯＦＦ
第３トランジスタＭ３＝ＯＦＦ
第４トランジスタＭ４＝ＯＮ
・第４状態φ４
第１トランジスタＭ１＝ＯＦＦ
第２トランジスタＭ２＝ＯＦＦ
第３トランジスタＭ３＝ＯＦＦ
第４トランジスタＭ４＝ＯＦＦ

制御回路２００は、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。制御回路２００は、第１トランジスタＭ１〜第４トランジスタＭ４それぞれのゲートと接続される出力端子ＯＵＴ１〜ＯＵＴ４、ＡＣ１端子と接続される第１検出端子ＡＣ１＿ＤＥＴ、ＡＣ２端子と接続される第２検出端子ＡＣ２＿ＤＥＴを有する。

制御回路２００は、制御ロジック２０２、第１ゼロカレント検出回路２０４、第２ゼロカレント検出回路２０６、ドライバ２０８を備える。第１ゼロカレント検出回路２０４は、ＡＣ１＿ＤＥＴ端子の電圧Ｖ_ＡＣ１にもとづいて、電流Ｉ_ＡＣ１のゼロクロスを検出し、ゼロクロス点ごとにレベルが遷移する第１検出信号（ＺＣ＿ＤＥＴ１）を生成する。

同様に第２ゼロカレント検出回路２０６は、ＡＣ２＿ＤＥＴ端子の電圧Ｖ_ＡＣ２にもとづいて、電流Ｉ_ＡＣ２のゼロクロスを検出し、ゼロクロス点ごとにレベルが遷移する第２検出信号（ＺＣ＿ＤＥＴ２）を生成する。なお、ＺＣ＿ＤＥＴ１信号およびＺＣ＿ＤＥＴ２信号が示すゼロクロスタイミングは、厳密な電流ゼロクロス点を示すのではなく、それよりも時間的に前の時刻を示しうる。

第１ゼロカレント検出回路２０４は、第１可変電圧源ＶＳ１、第１ゼロカレント検出コンパレータＺＣ＿ＣＭＰ１、第１調節用コンパレータＡＤＪ＿ＣＭＰ１、第１調節部２１０を備える。

第１可変電圧源ＶＳ１は、ゼロカレント検出用の可変の第１しきい値電圧Ｖ_ＺＣ１を生成する。第１しきい値電圧Ｖ_ＺＣ１は、ゼロ近傍に設定され、通常はゼロよりわずかに低い電圧レンジ（−数ｍＶ〜−数十ｍＶ）に設定される。第１しきい値電圧Ｖ_ＺＣ１が低いほど、ゼロカレントの検出が時間的に早められ、高いほど、ゼロカレントの検出が時間的に遅くなる。

第１ゼロカレント検出コンパレータＺＣ＿ＣＭＰ１は、ＡＣ１＿ＤＥＴ端子の第１電圧Ｖ_ＡＣ１を第１しきい値電圧Ｖ_ＺＣ１と比較する。第１ゼロカレント検出コンパレータＺＣ＿ＣＭＰ１の出力ＺＣ＿ＤＥＴ１は、第１電圧Ｖ_ＡＣ１が第１しきい値電圧Ｖ_ＺＣ１より高いとき第１レベル（本実施の形態ではハイレベル）、低いとき第２レベル（本実施の形態ではローレベル）となる。

第１ゼロカレント検出コンパレータＺＣ＿ＣＭＰ１はヒステリシスコンパレータであり、Ｖ_ＡＣ１＜Ｖ_ＺＣ１であるときには、しきい値電圧Ｖ_ＺＣ１は高い値に設定され、Ｖ_ＡＣ１＞Ｖ_ＺＣ１であるときには、しきい値電圧Ｖ_ＺＣ１は低い値（便宜的にＶ_ＺＣ３と記す）に設定される。

第１調整用コンパレータＡＤＪ＿ＣＭＰ１、第１調節部２１０については後述する。

第２ゼロカレント検出回路２０６は、第１ゼロカレント検出回路２０４と同様に構成され、第２可変電圧源ＶＳ２、第２ゼロカレント検出コンパレータＺＣ＿ＣＭＰ２、第２調節用コンパレータＡＤＪ＿ＣＭＰ２、第２調節部２１２を備える。

第２ゼロカレント検出コンパレータＺＣ＿ＣＭＰ２は、ＡＣ２＿ＤＥＴ端子の第２電圧Ｖ_ＡＣ２を第２しきい値電圧Ｖ_ＺＣ２と比較し、Ｖ_ＡＣ２＞Ｖ_ＺＣ２のとき第１レベル（ハイレベル）、Ｖ_ＡＣ２＜Ｖ_ＺＣ２のとき第２レベル（ローレベル）となるＺＣ＿ＤＥＴ２信号を出力する。第２ゼロカレント検出コンパレータＺＣ＿ＣＭＰ２もヒステリシスコンパレータで構成され、Ｖ_ＡＣ２＜Ｖ_ＺＣ２であるときには、しきい値電圧Ｖ_ＺＣ２は高い値に設定され、Ｖ_ＡＣ２＞Ｖ_ＺＣ２であるときには、しきい値電圧Ｖ_ＺＣ２は低い値（便宜的にＶ_ＺＣ４と記す）に設定される。

制御ロジック２０２は、
（１）ＺＣ＿ＤＥＴ１信号が第１レベル（ハイレベル）となると、ブリッジ回路１０２を第１状態φ１から第２状態φ２に遷移させ、
（２）ＺＣ＿ＤＥＴ２信号が第２レベル（ローレベル）となると、ブリッジ回路１０２を第２状態φ２から第３状態φ３に遷移させ、
（３）ＺＣ＿ＤＥＴ２信号が第１レベル（ハイレベル）となると、ブリッジ回路１０２を、第３状態φ３から第４状態φ４に遷移させ、
（４）ＺＣ＿ＤＥＴ１信号が第２レベル（ローレベル）となると、ブリッジ回路１０２を第４状態φ４から第１状態φ１に遷移させる。

制御ロジック２０２はステートマシンであってもよい。制御ロジック２０２は、第１トランジスタＭ１〜第４トランジスタＭ４それぞれのオン、オフを指示するゲート信号Ｇ１〜Ｇ４を生成する。ドライバ２０８は、ゲート信号Ｇ１〜Ｇ４に応じて第１トランジスタＭ１〜第４トランジスタＭ４のオン、オフを切りかえる。

以上が同期整流回路１００の基本構成である。続いて同期整流回路１００の整流動作を説明する。図４は、同期整流回路１００の基本動作を示す波形図である。

時刻ｔ０より前は第１状態φ１である。時刻ｔ０に、第１検出端子ＡＣ１＿ＤＥＴの第１電圧Ｖ_ＡＣ１が第１しきい値電圧Ｖ_ＺＣ１を超えると、ＺＣ＿ＤＥＴ１信号が第１レベル（ハイレベル）となり、制御回路２００は、第２状態φ２への遷移を指示する。その後、検出遅延τ１の経過後の時刻ｔ１に、出力ＯＵＴ２およびＯＵＴ３がローレベルとなり、第２トランジスタＭ２、第３トランジスタＭ３がオフとなる。

時刻ｔ２に、第２検出端子ＡＣ２＿ＤＥＴの第２電圧Ｖ_ＡＣ２がしきい値電圧Ｖ_ＺＣ４を下回ると、ＺＣ＿ＤＥＴ２信号が第２レベル（ローレベル）となり、制御回路２００は、第３状態φ３への遷移を指示する。その後、検出遅延τ２の経過後の時刻ｔ３に第４トランジスタＭ４がオンし、遅れた時刻ｔ４に第１トランジスタＭ１がオンする。

時刻ｔ５に、第２検出端子ＡＣ２＿ＤＥＴの第２電圧Ｖ_ＡＣ２が第２しきい値電圧Ｖ_ＺＣ２を超えると、ＺＣ＿ＤＥＴ２信号が第１レベル（ハイレベル）となり、制御回路２００は、第４状態φ４への遷移を指示する。その後、検出遅延τ３の経過後の時刻ｔ６に、出力ＯＵＴ１およびＯＵＴ４がローレベルとなり、第１トランジスタＭ１、第４トランジスタＭ４がオフとなる。

時刻ｔ７に、第１検出端子ＡＣ１＿ＤＥＴの第１電圧Ｖ_ＡＣ１がしきい値電圧Ｖ_ＺＣ３を下回ると、ＺＣ＿ＤＥＴ１信号が第２レベル（ローレベル）となり、制御回路２００は、第１状態φ１への遷移を指示する。その後、検出遅延τ４の経過後の時刻ｔ８に第３トランジスタＭ３がオンし、遅れた時刻ｔ９に第２トランジスタＭ２がオンする。

同期整流回路１００は、以上の動作を繰り返す。続いて、同期整流回路１００において生ずる課題を説明する。

ブリッジ回路１０２の状態φ１’〜φ４’はそれぞれ、制御回路２００の対応する状態φ１〜φ４よりも遅延して遷移する。制御回路２００の第１しきい値電圧Ｖ_ＺＣ１〜第４しきい値電圧Ｖ_ＺＣ４は、遅延したブリッジ回路１０２の状態φ１’〜φ４’が、実際の電流Ｉ_ＡＣ１、Ｉ_ＡＣ２のゼロクロス点と一致するように定められる。

第１状態φ１から第２状態φ２への遷移に着目する。
第１状態φ１における第１電圧Ｖ_ＡＣ１は、Ｉ_ＡＣ１×Ｒ_ＯＮ３で与えられる。Ｒ_ＯＮ３は、第３トランジスタＭ３のオン抵抗である。しきい値電圧Ｖ_ＺＣ１は、Ｖ_ＡＣ１がＶ_ＺＣ１と交差してから遅延時間τ１の経過後に、実際の電流ゼロカレント（Ｉ_ＡＣ１＝０）が発生するように定めればよい。

電流Ｉ_ＡＣ１の傾きをα（Ａ／ｓ）とすれば、第１電圧Ｖ_ＡＣ１の傾きは、α×Ｒ_ＯＮ３（Ｖ／ｓ）となる。したがって、式（１）を満たすようにしきい値電圧Ｖ_ＺＣ１を定めることで、理想的なゼロカレントスイッチングが実現できる。
Ｖ_ＺＣ１＝α×Ｒ_ＯＮ３×τ１ …（１）

ところが、第１ゼロカレント検出コンパレータＺＣ＿ＣＭＰ１のオフセット電圧のばらつき、コンパレータの応答速度のばらつき、制御ロジック２０２およびドライバ２０８の遅延のばらつきなどによって遅延τ１が変動しうる。また、第３トランジスタＭ３のオン抵抗Ｒ_ＯＮ３もばらつきを有する。オン抵抗Ｒ_ＯＮ３のばらつきは、第３トランジスタＭ３が外付けのディスクリート部品である場合に一層顕著となる。また電流Ｉ_ＡＣの周波数やピーク値Ｉ_ＰＥＡＫが変化すると、傾きαが変化する。

したがって第１しきい値電圧Ｖ_ＺＣ１を固定すると、バラツキや誤差、電流変動等の影響で、理想的なゼロカレントスイッチングから逸脱する。第３状態φ３から第４状態φ４についても同様であり、第２しきい値電圧Ｖ_ＺＣ２を固定すると、理想的なゼロカレントスイッチングから逸脱する。なおこの問題を当業者の一般的な認識として捉えてはならない。

この問題を解決するために、図３の制御回路２００は、第１調節部２１０、第１調整用コンパレータＡＤＪ＿ＣＭＰ１、第２調節部２１２、第２調整用コンパレータＡＤＪ＿ＣＭＰ２をさらに備える。

第１調節用コンパレータＡＤＪ＿ＣＭＰ１は、第１電圧Ｖ_ＡＣ１を所定の負の第１基準電圧Ｖ_ＴＨ１と比較する。第１基準電圧Ｖ_ＴＨ１は、ダイオードの順方向電圧をＶｆとするとき、接地電圧０Ｖより低く、−Ｖｆより高く定められる。典型的にはＶｆ＝０．６〜０．７Ｖであり、たとえば第１基準電圧Ｖ_ＴＨ１は、−５０〜−３００ｍＶ程度に設定することができる。本実施の形態ではＶ_ＴＨ１＝−１２０ｍＶである。第１調整用コンパレータＡＤＪ＿ＣＭＰ１の出力ＶＦ＿ＤＥＴ１は、Ｖ_ＡＣ１＜Ｖ_ＴＨ１のとき第１レベル（たとえばハイレベル）、Ｖ_ＡＣ１＞Ｖ_ＴＨ１のとき第２レベル（たとえばローレベル）となる。

第１調節部２１０は、第１調節用コンパレータＡＤＪ＿ＣＭＰ１の出力ＶＦ＿ＤＥＴ１にもとづいて、第１可変電圧源ＶＳ１が生成する第１しきい値電圧Ｖ_ＺＣ１を変化させる。

第２ゼロカレント検出回路２０６側についても同様である。第２調節用コンパレータＡＤＪ＿ＣＭＰ２は、第２電圧Ｖ_ＡＣ２を所定の負の第２基準電圧Ｖ_ＴＨ２と比較する。第２基準電圧Ｖ_ＴＨ２は、第１基準電圧Ｖ_ＴＨ１と同じ電圧であってもよい。

第２調整用コンパレータＡＤＪ＿ＣＭＰ２の出力ＶＦ＿ＤＥＴ２は、Ｖ_ＡＣ２＜Ｖ_ＴＨ２のとき第１レベル（たとえばハイレベル）、Ｖ_ＡＣ２＞Ｖ_ＴＨ２のとき第２レベル（たとえばローレベル）となる。

第２調節部２１２は、第２調節用コンパレータＡＤＪ＿ＣＭＰ２の出力ＶＦ＿ＤＥＴ２にもとづいて、第２可変電圧源ＶＳ２が生成する第２しきい値電圧Ｖ_ＺＣ２を変化させる。

以上が制御回路２００の構成である。続いて、第１しきい値電圧Ｖ_ＺＣ１，第２しきい値電圧Ｖ_ＺＣ２の最適化を説明する。

図５（ａ）〜（ｄ）は、図３の同期整流回路１００の動作波形図である。再び第１状態φ１から第２状態φ２への遷移に着目する。図５（ａ）は、電流Ｉ_ＡＣ１を示す。図５（ｂ）〜（ｄ）にはそれぞれ、第１電圧Ｖ_ＡＣ１、ＺＣ＿ＤＥＴ１信号、第１調整用コンパレータＡＤＪ＿ＣＭＰ１の出力ＶＦ＿ＤＥＴ１を示す。図５（ｂ）〜（ｄ）では第１しきい値電圧Ｖ_ＺＣ１が異なっている。

図５（ｃ）が理想的なゼロカレントスイッチングを示す。図５（ｂ）では、図５（ｃ）よりも第１しきい値電圧Ｖ_ＺＣ１が高く、したがってハッチングを付した領域での損失が問題となる。

図５（ｄ）では、図５（ｃ）よりも第１しきい値電圧Ｖ_ＺＣ１が低くなっている。この場合、電流のゼロクロスタイミングＺＣよりも前に、第２状態φ２に遷移し、第３トランジスタＭ３がターンオフすることとなる。この場合、第３トランジスタＭ３と並列なダイオードＤ３に、電流Ｉ_ＡＣ１が流れることとなり、第１電圧Ｖ_ＡＣ１が−Ｖｆとなる。第１調整用コンパレータＡＤＪ＿ＣＭＰ１によって、第１電圧Ｖ_ＡＣ１が−Ｖｆとなったことが検出され、ＶＦ＿ＤＥＴ１信号がアサートされる。

しきい値電圧Ｖ_ＺＣ１がゼロカレントスイッチングの理想値であるか、もしくはそれより高ければ、ダイオードＤ３に電流Ｉ_ＡＣ１は流れず、ＶＦ＿ＤＥＴ１信号はアサートされない。しきい値電圧Ｖ_ＺＣ１が理想値よりわずかでも低くなると、ダイオードＤ３に電流Ｉ_ＡＣ１が流れ、ＶＦ＿ＤＥＴ１信号がアサートされる。

言い換えれば、第１しきい値電圧Ｖ_ＺＣ１の理想値は、ＶＦ＿ＤＥＴ１信号がアサートされる直前に生じている。そこで第１調節部２１０は、ＶＦ＿ＤＥＴ１信号を監視しながら第１しきい値電圧Ｖ_ＺＣ１を変化させ、その理想値を検出することができる。

たとえば第１調節部２１０は、第１しきい値電圧Ｖ_ＺＣ１をＶＦ＿ＤＥＴ１信号がアサートされるまで徐々に低下させていき、ＶＦ＿ＤＥＴ１信号がアサートされる直前の値を理想値としてもよい。

このように実施の形態に係る同期整流回路１００によれば、回路定数のばらつき、電流の周波数やピーク値、傾きが変動したとしても、ゼロカレント検出のためのしきい値電圧Ｖ_ＺＣ１、Ｖ_ＺＣ２を、理想的なゼロカレントスイッチングに対応する電圧レベルに調節できる。理想的なゼロカレントスイッチングにより、スイッチング素子（トランジスタ）の損失を低減でき、したがって効率を改善できる。また損失が低減されることから発熱量を抑えることができ、同期整流回路１００自体、あるいはそれを用いた機器における熱設計が容易となる。

従来では、第３トランジスタＭ３や第４トランジスタＭ４のオン抵抗のばらつきを抑えるために、ブリッジ回路１０２を制御回路２００に内蔵するか、あるいはオン抵抗のばらつきの小さい素子を選別して使用する必要があった。これに対して、実施の形態に係る制御回路２００では、オン抵抗Ｒ_ＯＮのばらつきをしきい値電圧Ｖ_ＺＣ１，Ｖ_ＺＣ２の調節により吸収できるため、ブリッジ回路１０２を外付けのディスクリート部品で構成でき、したがって制御回路２００よりオン抵抗が小さくでき、これによっても効率が改善されうる。

また従来では、遅延τをなるべく小さくするために、第１ゼロカレント検出コンパレータＺＣ＿ＣＭＰ１、第２ゼロカレント検出コンパレータＺＣ＿ＣＭＰ２として、高速なコンパレータを用いる必要があった。しかしながら高速なコンパレータは回路面積が大きく、また消費電力が大きい。実施の形態では、遅延τが大きくても、またその遅延がばらついても、しきい値電圧Ｖ_ＺＣ１，Ｖ_ＺＣ２の調節により吸収できるため、コンパレータＺＣ＿ＣＭＰ１，ＺＣ＿ＣＭＰ２は低速であってもよく、設計が容易となる。

従来では各種のばらつきの影響は、同期整流回路のスイッチング周期が短いほど、言い換えればスイッチング周波数が高いほど顕著であり、高周波化が難しいという問題があった。実施の形態では、交流信号Ｉ_ＡＣの高周波化に容易に対応できる。

なお、しきい値電圧Ｖ_ＺＣ１，Ｖ_ＺＣ２の調節は、同期整流回路１００の動作中、常時行ってもよい。これにより、交流電流Ｉ_ＡＣの特性が変化したり、遅延τが変化したりした場合にも、しきい値電圧Ｖ_ＺＣ１，Ｖ_ＺＣ２をそれらの変化に追従させることができる。

反対に、しきい値電圧Ｖ_ＺＣ１，Ｖ_ＺＣ２の調節は、同期整流回路１００の動作中、あるいは動作前の、キャリブレーション期間中に限定してもよい。つまり交流電流Ｉ_ＡＣの特性や遅延τの変化が無視できる場合には、一旦、最適化した電圧を使用し続けてもよい。キャリブレーションは、定期的に行ってもよい。
これにより、第１調整用コンパレータＡＤＪ＿ＣＭＰ１、第２調整用コンパレータＡＤＪ＿ＣＭＰ２、第１調節部２１０、第２調節部２１２の消費電力を削減できる。

本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を容易、明確化するために、より具体的な構成例を説明する。

図６は、第１調節部２１０の構成例を示す回路図である。マスク回路２１４は、ＺＣ＿ＤＥＴ１信号のレベル変化をマスクし、ノイズの影響を除去する。

第１調節部２１０は、アップダウンカウンタ２２０を含む。アップダウンカウンタ２２０のカウント値Ｓ２０が、第１可変電圧源ＶＳ１の制御信号である。ここではカウント値Ｓ２０が高いほど、しきい値電圧Ｖ_ＺＣ１は高いものとする。

アップダウンカウンタ２２０は、ＶＦ＿ＤＥＴ１信号がローレベルの間、つまりＶ_ＡＣ１＞Ｖ_ＴＨ１のとき、カウントアップし、ＶＦ＿ＤＥＴ１信号がハイレベルの間、つまりＶ_ＡＣ１＜Ｖ_ＴＨ１のとき、カウントダウンする。

インバータ２２２，２２４，２２６、フリップフロップ２２８、遅延回路２３０は、タイミング調節および論理レベルを適合させるために設けられる。フリップフロップ２２８の入力（Ｄ）にはハイレベルの電圧（たとえば電源電圧Ｖ_ＤＤ）が入力され、そのクロック端子にはインバータ２２２により反転されたＶＦ＿ＤＥＴ１信号が入力される。フリップフロップ２２８のリセット端子（反転論理）には、ＺＣ＿ＤＥＴ１信号が入力される。第２調節部２１２についても、第１調節部２１０と同様に構成される。

続いて第１調節部２１０の動作を説明する。図７は、図６の第１調節部２１０のフローチャートである。

はじめにアップダウンカウンタ２２０が初期化される（Ｓ１００）。カウント値Ｓ２０の初期値は、しきい値電圧Ｖ_ＺＣ１が理想値よりも高くなるように定められる。たとえばカウント値は、カウンタの最大値としてもよいし、しきい値電圧Ｖ_ＺＣが０Ｖとなる値であってもよい。

なお、しきい値電圧Ｖ_ＺＣ１の初期値を低く設定して理想値より低くなると、誤動作の原因となり得る。一方、初期値を高くすると、理想値に到達するまでの時間が長くなるが、誤動作を防止できる。

第１状態φ１から第２状態φ２への遷移が発生する（Ｓ１０２）。その結果、Ｖ_ＡＣ１＞Ｖ_ＴＨ１であれば（Ｓ１０４のＮ）、Ｖ_ＺＣ１は理想値より高いため、アップダウンカウンタ２２０がカウントダウンし（Ｓ１０８）、Ｖ_ＺＣ１が低下する。反対にＶ_ＡＣ１＜Ｖ_ＴＨ１であれば（Ｓ１０４のＹ）、Ｖ_ＺＣ１は理想値より低くなっており、アップダウンカウンタ２２０がカウントアップし（Ｓ１０６）、Ｖ_ＺＣ１が上昇する。

続いて、第２状態φ２、第３状態φ３、第４状態φ４、第１状態φ１と順に遷移し（Ｓ１１０）、ステップＳ１０２に戻る。

この処理が繰り返され、第１しきい値電圧Ｖ_ＺＣ１が理想値の近傍に収束する。ＡＣ２側についても並列して同じ処理が繰り返され、第２しきい値電圧Ｖ_ＺＣ２も同様にして理想値の近傍に収束する。

以上、本発明について、実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
図８は、第１変形例に係る制御回路２００ａのブロック図である。この変形例では制御回路２００ａは、第３ゼロカレント検出コンパレータＺＣ＿ＣＭＰ３、第４ゼロカレント検出コンパレータＺＣ＿ＣＭＰ４をさらに備える。

第３ゼロカレント検出コンパレータＺＣ＿ＣＭＰ３は、第１電圧Ｖ_ＡＣ１を第３しきい値電圧Ｖ_ＺＣ３と比較し、比較結果を示す第３検出信号（ＺＣ＿ＤＥＴ３）を生成する。ＺＣ＿ＤＥＴ３信号は、Ｖ_ＡＣ１＞Ｖ_ＺＣ３のとき第１レベル（たとえばハイレベル）、Ｖ_ＡＣ１＜Ｖ_ＺＣ３のとき第２レベル（ローレベル）となる。

また第４ゼロカレント検出コンパレータＺＣ＿ＣＭＰ４は、第２電圧Ｖ_ＡＣ２を第４しきい値電圧Ｖ_ＺＣ４と比較し、比較結果を示す第４検出信号（ＺＣ＿ＤＥＴ４）を生成する。
ＺＣ＿ＤＥＴ４信号は、Ｖ_ＡＣ２＞Ｖ_ＺＣ４のとき第１レベル（たとえばハイレベル）、Ｖ_ＡＣ２＜Ｖ_ＺＣ４のとき第２レベル（たとえばローレベル）である。

制御ロジック２０２は、ＺＣ＿ＤＥＴ４信号が第２レベル（ローレベル）となると、ブリッジ回路１０２を第２状態φ２から第３状態φ３に遷移させ、ＺＣ＿ＤＥＴ３信号が第２レベル（ローレベル）となると、ブリッジ回路１０２を第４状態φ４から第１状態φ１に遷移させる。

この変形例によれば、しきい値電圧Ｖ_ＺＣ３，Ｖ_ＺＣ４を、第１、第２しきい値電圧Ｖ_ＺＣ１，Ｖ_ＺＣ２の調節に依存せずに独立に規定することができる。

（第２変形例）
実施の形態では、ＡＣ１側とＡＣ２側の両方に、しきい値電圧Ｖ_ＺＣ１，Ｖ_ＺＣ２の調節手段を設けたが、一方のみに設けてもよい。たとえばＡＣ１側のみに調節手段を設けてもよい。一例として、第１調整用コンパレータＡＤＪ＿ＣＭＰ１および第１調節部２１０を、ＡＣ１側とＡＣ２側で時分割にて用いてもよい。
これにより回路面積を削減できる。

あるいは、第１調節部２１０により第１しきい値電圧Ｖ_ＺＣ１を調節した結果を、第２しきい値電圧Ｖ_ＺＣ２に反映させてもよい。
ＡＣ１側とＡＣ２側の対称性が高い場合には、片側のみを監視結果にもとづいて、両方の最適化処理を行うことで、回路面積を削減できる。

（第３変形例）
実施の形態では、第１電圧Ｖ_ＡＣ１、第２電圧Ｖ_ＡＣ２を、ゼロ近傍のしきい値電圧Ｖ_ＺＣ１〜Ｖ_ＺＣ４と比較してゼロカレントを検出したが、本発明はそれには限定されない。しきい値電圧Ｖ_ＺＣ１〜Ｖ_ＺＣ４は、ＲＥＣＴ端子の整流電圧Ｖ_ＲＥＣＴの近傍に設定してもよい。

制御回路２００の構成は図３と同様である。第１しきい値電圧Ｖ_ＺＣ１、第２しきい値電圧Ｖ_ＺＣ２は、整流電圧Ｖ_ＲＥＣＴの近傍で可変であってもよい。第１基準電圧Ｖ_ＴＨ１、第２基準電圧Ｖ_ＴＨ２は整流電圧Ｖ_ＲＥＣＴより高く、Ｖ_ＲＥＣＴ＋Ｖｆより低い正電圧である。

図９は、第３変形例に係る同期整流回路１００の動作波形図である。
制御ロジック２０２は、
（i）ＺＣ＿ＤＥＴ１信号が第２レベル（たとえばハイレベル）となると、つまりＶ_ＡＣ１＜Ｖ_ＴＨ１となると、ブリッジ回路１０２を、第３状態φ３から第４状態φ４に遷移させ、
（ii）ＺＣ＿ＤＥＴ２信号が第２レベル（たとえばハイレベル）となると、つまりＶ_ＡＣ２＜Ｖ_ＴＨ２となると、ブリッジ回路１０２を、第１状態φ１から第２状態φ２に遷移させ、
（iii）ＺＣ＿ＤＥＴ１信号が第１レベル（たとえばローレベル）となると、つまりＶ_ＡＣ１＞Ｖ_ＴＨ３となると、ブリッジ回路１０２を、第２状態φ２から第３状態φ３に遷移させ、
（iv）ＺＣ＿ＤＥＴ２信号が第１レベル（たとえばローレベル）となると、つまりＶ_ＡＣ２＞Ｖ_ＴＨ４となると、ブリッジ回路１０２を、第４状態φ４から第１状態φ１に遷移させる。

第３状態φ３から第４状態φ４への遷移に着目する。第３状態φ３における第１電圧Ｖ_ＡＣ１は、式（２）で与えられる。
Ｖ_ＡＣ１＝Ｉ_ＡＣ１×Ｒ_ＯＮ３＋Ｖ_ＲＥＣＴ …（２）
電流Ｉ_ＡＣ１がゼロに近づくにしたがい、Ｖ_ＡＣ１はＶ_ＲＥＣＴに向かって時間とともに低下する。この変形例では、第１しきい値電圧Ｖ_ＺＣ１が高いほど、ゼロカレント検出のタイミングが前掛かりとなる。たとえば第１調節部２１０は、第１しきい値電圧Ｖ_ＺＣ１を初期値から徐々に増大させていき、理想値を検出してもよい。第２調節部２１２についても同様である。

第３変形例に、さらに第１または第２の変形例を適用してもよい。

（第４変形例）
図８の変形例では、Ｖ_ＺＣ１、Ｖ_ＺＣ２を０Ｖ近傍とし、Ｖ_ＺＣ３、Ｖ_ＺＣ４をＶ_ＲＥＣＴ近傍としてもよい。反対に、Ｖ_ＺＣ１、Ｖ_ＺＣ２をＶ_ＲＥＣＴ近傍とし、Ｖ_ＺＣ３、Ｖ_ＺＣ４を０Ｖ近傍としてもよい。

（第５変形例）
実施の形態で説明した各信号の論理レベル（ハイレベル／ローレベル）の割り当ては例示であり、当業者によれば自由に変更が可能である。

（用途）
続いて、同期整流回路１００の好ましい用途を説明する。同期整流回路１００は、ワイヤレス給電システムの受電装置に好適に利用可能である。図１０は、同期整流回路１００を備えるワイヤレス受電装置３００のブロック図である。

ワイヤレス受電装置３００は電子機器５００に搭載される。電子機器５００は、電気シェーバや電動歯ブラシ、コードレスホン、ゲーム機器のコントローラ、電動工具などであり、非接触電力伝送（無接点電力伝送、ワイヤレス給電ともいう）により充電可能なデバイスである。あるいは電子機器５００は、携帯電話端末やタブレットＰＣ、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、ポータブルオーディオ機器、ポータブルゲーム機器などであってもよい。

電子機器５００は、２次電池５０２およびワイヤレス受電装置３００を備える。ワイヤレス受電装置３００は、ワイヤレス給電装置４００からの電力を受け、２次電池５０２を充電する。たとえば２次電池５０２は、ニッケル水素電池や、リチウムイオン電池である。

ワイヤレス給電装置４００は、ワイヤレス受電装置３００に対して電力信号を供給する。ワイヤレス給電装置４００は、送信コイル４０２、駆動部４０４を備える。駆動部４０４は、電圧源もしくは電流源であり、送信コイル４０２に交流の駆動電流を流す。

ワイヤレス受電装置３００の受信コイル３０２は、送信コイル４０２と結合するように近接して配置される。送信コイル４０２に駆動電流が流れると、電磁誘導によって受信コイル３０２にコイル電流Ｉ_ＣＯＩＬが流れる。

ワイヤレス受電装置３００は、受信コイル３０２に加えて、同期整流回路１００、平滑キャパシタ３０４、充電回路３０６を備える。

同期整流回路１００は、受信コイル３０２に流れるコイル電流Ｉ_ＣＯＩＬを整流し、平滑キャパシタ３０４に供給する。充電回路３０６は、整流電圧Ｖ_ＲＥＣＴを受け、２次電池５０２を充電する。

実施の形態に係る同期整流回路１００は、電力信号の周波数が、商用交流よりも高いワイヤレス給電の整流回路として好適に使用できる。なお同期整流回路１００の用途はこれには限定されず、ＡＣ／ＤＣコンバータなどさまざまな用途に利用しうる。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…同期整流回路、１０２…ブリッジ回路、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、１２０…平滑キャパシタ、２００…制御回路、２０２…制御ロジック、２０４…第１ゼロカレント検出回路、２０６…第２ゼロカレント検出回路、２０８…ドライバ、２１０…第１調節部、２１２…第２調節部、ＺＣ＿ＣＭＰ１…第１ゼロカレント検出コンパレータ、ＺＣ＿ＣＭＰ２…第２ゼロカレント検出コンパレータ、ＺＣ＿ＣＭＰ３…第３ゼロカレント検出コンパレータ、ＺＣ＿ＣＭＰ４…第４ゼロカレント検出コンパレータ、ＡＤＪ＿ＣＭＰ１…第１調整用コンパレータ、ＡＤＪ＿ＣＭＰ２…第２調整用コンパレータ、２２０…アップダウンカウンタ、ＶＳ１…第１可変電圧源、ＶＳ２…第２可変電圧源、３００…ワイヤレス受電装置、３０２…受信コイル、３０４…平滑キャパシタ、３０６…充電回路、４００…ワイヤレス給電装置、４０２…送信コイル、４０４…駆動部、５００…電子機器、５０２…２次電池。

Claims (20)

1. ブリッジ回路とともに同期整流回路を構成する制御回路であって、
   ブリッジ回路は、
   第１入力ノードと整流ノードの間に設けられる第１トランジスタと、
   第２入力ノードと前記整流ノードの間に設けられる第２トランジスタと、
   前記第１入力ノードと基準ノードの間に設けられる第３トランジスタと、
   前記第２入力ノードと前記基準ノードの間に設けられる第４トランジスタと、
   を含み、
   前記制御回路は、
   可変の第１しきい値電圧を生成する第１可変電圧源と、
   前記第１入力ノードの第１電圧を前記第１しきい値電圧と比較し、前記第１電圧が前記第１しきい値電圧より高いとき第１レベル、低いとき第２レベルとなる第１検出信号を生成する第１ゼロカレント検出コンパレータと、
   前記第１電圧を第１基準電圧と比較する第１調節用コンパレータと、
   前記第１調節用コンパレータの出力にもとづいて、前記第１可変電圧源が生成する前記第１しきい値電圧を変化させる第１調節部と、
   前記第１検出信号に応じて、前記ブリッジ回路の状態を遷移させる制御ロジックと、
   を備え、
   前記第１しきい値電圧はゼロ近傍で可変であり、
   前記第１基準電圧は負電圧であり、
   前記制御ロジックは、前記第１検出信号が前記第１レベルとなると、前記ブリッジ回路を、前記第１トランジスタおよび前記第４トランジスタのペアがオフであり、前記第２トランジスタおよび前記第３トランジスタのペアがオンである第１状態から、前記第１トランジスタから前記第４トランジスタがオフである第２状態に遷移させることを特徴とする制御回路。
2. 前記第１調節部は、前記第１調節用コンパレータの出力に応じて、カウントアップ／カウントダウン動作が選択されるアップダウンカウンタを含み、
   前記第１しきい値電圧は、前記アップダウンカウンタのカウント値に応じて設定されることを特徴とする請求項１に記載の制御回路。
3. 前記第１基準電圧は、ダイオードの順方向電圧をＶｆとするとき、−Ｖｆより高く定められることを特徴とする請求項１に記載の制御回路。
4. 前記第２入力ノードの第２電圧を第２しきい値電圧と比較し、前記第２電圧が前記第２しきい値電圧より高いとき第１レベル、低いとき第２レベルとなる第２検出信号を生成する第２ゼロカレント検出コンパレータをさらに備え、
   前記制御ロジックは、前記第２検出信号が前記第１レベルとなると、前記ブリッジ回路を、前記第２トランジスタおよび前記第３トランジスタのペアがオフであり、前記第１トランジスタおよび前記第４トランジスタのペアがオンである第３状態から、前記第１トランジスタから前記第４トランジスタがオフである第４状態に遷移させることを特徴とする請求項１から３のいずれかに記載の制御回路。
5. 可変の前記第２しきい値電圧を生成する第２可変電圧源と、
   前記第２電圧を負の第２基準電圧と比較する第２調整用コンパレータと、
   前記第２調整用コンパレータの出力にもとづいて、前記第２可変電圧源が生成する前記第２しきい値電圧を変化させる第２調節部と、
   をさらに備えることを特徴とする請求項４に記載の制御回路。
6. 前記制御ロジックは、
   前記第２検出信号が前記第２レベルとなると、前記ブリッジ回路を前記第２状態から前記第３状態に遷移させ、
   前記第１検出信号が前記第２レベルとなると、前記ブリッジ回路を前記第４状態から前記第１状態に遷移させることを特徴とする請求項４または５に記載の制御回路。
7. 前記第１ゼロカレント検出コンパレータおよび前記第２ゼロカレント検出コンパレータはそれぞれ、ヒステリシスコンパレータであることを特徴とする請求項６に記載の制御回路。
8. 前記第１電圧を第３しきい値電圧と比較し、比較結果を示す第３検出信号を生成する第３ゼロカレント検出コンパレータと、
   前記第２電圧を第４しきい値電圧と比較し、比較結果を示す第４検出信号を生成する第４ゼロカレント検出コンパレータと、
   をさらに備え、
   前記制御ロジックは、前記第３検出信号、前記第４検出信号の一方に応じて、前記ブリッジ回路を前記第２状態から前記第３状態に遷移させ、他方に応じて前記第４状態から前記第１状態に遷移させることを特徴とする請求項４または５に記載の制御回路。
9. ブリッジ回路とともに同期整流回路を構成する制御回路であって、
   ブリッジ回路は、
   第１入力ノードと整流ノードの間に設けられる第１トランジスタと、
   第２入力ノードと前記整流ノードの間に設けられる第２トランジスタと、
   前記第１入力ノードと基準ノードの間に設けられる第３トランジスタと、
   前記第２入力ノードと前記基準ノードの間に設けられる第４トランジスタと、
   を含み、
   前記制御回路は、
   可変の第１しきい値電圧を生成する第１可変電圧源と、
   前記第１入力ノードの第１電圧を前記第１しきい値電圧と比較し、前記第１電圧が前記第１しきい値電圧より高いとき第１レベル、低いとき第２レベルとなる第１検出信号を生成する第１ゼロカレント検出コンパレータと、
   前記第１電圧を第１基準電圧と比較する第１調節用コンパレータと、
   前記第１調節用コンパレータの出力にもとづいて、前記第１可変電圧源が生成する前記第１しきい値電圧を変化させる第１調節部と、
   前記第１検出信号に応じて、前記ブリッジ回路の状態を遷移させる制御ロジックと、
   を備え、
   前記第１しきい値電圧は前記整流ノードに生ずる整流電圧の近傍で可変であり、
   前記第１基準電圧は前記整流電圧より高い正電圧であり、
   前記制御ロジックは、前記第１検出信号が前記第２レベルとなると、前記ブリッジ回路を、前記第２トランジスタおよび前記第３トランジスタのペアがオフであり、前記第１トランジスタおよび前記第４トランジスタのペアがオンである第３状態から、前記第１トランジスタから前記第４トランジスタがオフである第４状態に遷移させることを特徴とする制御回路。
10. 前記第１調節部は、前記第１調節用コンパレータの出力に応じて、カウントアップ／カウントダウン動作が選択されるアップダウンカウンタを含み、
    前記第１しきい値電圧は、前記アップダウンカウンタのカウント値に応じて設定されることを特徴とする請求項９に記載の制御回路。
11. 前記第１基準電圧は、ダイオードの順方向電圧をＶｆ、前記整流電圧をＶ_ＲＥＣＴとするとき、Ｖ_ＲＥＣＴ＋Ｖｆより低く定められることを特徴とする請求項９または１０に記載の制御回路。
12. 前記第２入力ノードの第２電圧を第２しきい値電圧と比較し、前記第２電圧が前記第２しきい値電圧より高いとき第１レベル、低いとき第２レベルとなる第２検出信号を生成する第２ゼロカレント検出コンパレータをさらに備え、
    前記制御ロジックは、前記第２検出信号が前記第２レベルとなると、前記ブリッジ回路を、前記第１トランジスタおよび前記第４トランジスタのペアがオフであり、前記第２トランジスタおよび前記第３トランジスタのペアがオンである第１状態から、前記第１トランジスタから前記第４トランジスタがオフである第２状態に遷移させることを特徴とする請求項９から１１のいずれかに記載の制御回路。
13. 可変の前記第２しきい値電圧を生成する第２可変電圧源と、
    前記第２電圧を正の第２基準電圧と比較する第２調整用コンパレータと、
    前記第２調整用コンパレータの出力にもとづいて、前記第２可変電圧源が生成する前記第２しきい値電圧を変化させる第２調節部と、
    をさらに備えることを特徴とする請求項１２に記載の制御回路。
14. 前記制御ロジックは、
    前記第１検出信号が前記第１レベルとなると、前記ブリッジ回路を前記第２状態から前記第３状態に遷移させ、
    前記第２検出信号が前記第１レベルとなると、前記ブリッジ回路を前記第４状態から前記第１状態に遷移させることを特徴とする請求項１２または１３に記載の制御回路。
15. 前記第１ゼロカレント検出コンパレータおよび前記第２ゼロカレント検出コンパレータはそれぞれ、ヒステリシスコンパレータであることを特徴とする請求項１４に記載の制御回路。
16. 前記第１電圧を第３しきい値電圧と比較し、比較結果を示す第３検出信号を生成する第３ゼロカレント検出コンパレータと、
    前記第２電圧を第４しきい値電圧と比較し、比較結果を示す第４検出信号を生成する第４ゼロカレント検出コンパレータと、
    をさらに備え、
    前記制御ロジックは、前記第３検出信号、前記第４検出信号の一方に応じて、前記ブリッジ回路を前記第２状態から前記第３状態に遷移させ、他方に応じて前記第４状態から前記第１状態に遷移させることを特徴とする請求項１２または１３に記載の制御回路。
17. ひとつの半導体基板に集積化されることを特徴とする請求項１から１６のいずれかに記載の制御回路。
18. ブリッジ回路と、
    前記ブリッジ回路を制御する請求項１から１７のいずれかに記載の制御回路と、
    を備えることを特徴とする同期整流回路。
19. 受信コイルと、
    前記受信コイルと接続されるブリッジ回路と、
    前記ブリッジ回路を制御する請求項１から１７のいずれかに記載の制御回路と、
    を備えることを特徴とするワイヤレス受電装置。
20. 請求項１８に記載の同期整流回路を備えることを特徴とする電子機器。

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