WO2004109808A1 - 半導体装置およびその製造方法 - Google Patents

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Norifumi Tokuda
Shigeru Kusunoki
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Mitsubishi Denki Kabushiki Kaisha
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a main current flows in a thickness direction of a semiconductor substrate.
  • an IGBT (insulated gate bipolar transistor: insulated gate bipolar transistor) element is connected in anti-parallel to the IGBT element.
  • a configuration has been proposed in which a diode element is formed adjacent to the diode element.
  • Japanese Patent Application Laid-Open No. H11-197715 discloses that a gate electrode structure is formed on a first main surface side of a semiconductor substrate, and a ⁇ -type impurity region is formed in the surface of the second main surface. And ⁇ -type impurity regions are formed alternately adjacent to each other, the ⁇ -type impurity region and the gate electrode structure constitute an IGB ⁇ region, and the ⁇ -type impurity region and the gate electrode structure constitute a diode region. Is disclosed.
  • An embodiment of a semiconductor device includes: a first main electrode provided on a first main surface of a semiconductor substrate; a second main electrode provided on a second main surface of the semiconductor substrate; A semiconductor device including at least one trench-type gate electrode provided in a surface of a first main surface, wherein a main current flows in a thickness direction of the semiconductor substrate, wherein the semiconductor substrate includes: At least one trench isolation structure provided in the surface of the main surface; a first impurity region of the first conductivity type provided in the surface of the second main surface; And a second impurity region of a second conductivity type, wherein the at least one trench isolation structure includes an insulator or the semiconductor go plate in a trench provided in a surface of the second main surface. Is formed by embedding a semiconductor of the opposite conductivity type, and is provided so as to separate the first impurity region and the second impurity region.
  • the first impurity region is used as a drain region of a MOSFET element and a cathode region of a diode element
  • the second impurity region is used as a collector region of an IGBT element.
  • the presence of at least one trench isolation structure increases the resistance of the current path flowing during the operation of the IGBT element, and can reduce the current flowing during the modulation in the current path, so that snapback can be suppressed.
  • snapback can be suppressed without reducing the area of the effective region occupying the second main surface (the sum of the areas of the first impurity region and the second impurity region). Therefore, it is possible to prevent the on-voltage during the operation of the IGBT element, the forward voltage Vf during the operation of the diode element, and the local current density during each operation from increasing.
  • An embodiment of a method of manufacturing a semiconductor device includes: a first main electrode provided on a first main surface of a semiconductor substrate; and a second main electrode provided on a second main surface of the semiconductor substrate.
  • At least one trench isolation structure allows, for example, an impurity region functioning as a drain region of a MOSFET element and a cathode region of a diode element, and a collector of the IGBT element.
  • an impurity region functioning as a drain region of a MOSFET element and a cathode region of a diode element, and a collector of the IGBT element.
  • the resistance of the current path flowing during operation of the IGBT element increases due to the presence of at least one trench isolation structure, and the current flowing during the modulation in the current path is reduced.
  • snapback can be suppressed.
  • snapback can be suppressed without reducing the area of the effective region occupying the second main surface (the sum of the areas of the impurity regions). This prevents the on-voltage and the forward voltage Vf during operation of the diode element from increasing and the local current density during each operation from increasing.
  • FIG. 1 is a cross-sectional view showing a configuration of a conductor device for explaining the history of the present invention.
  • FIG. 2 is a diagram showing an equivalent circuit for explaining the operation of the conductor device for explaining the background of the present invention.
  • FIG. 3 is a diagram for explaining the operating characteristics of the conductor device for explaining the background of the present invention.
  • FIG. 4 is a cross-sectional view showing the configuration of the embodiment of the semiconductor device according to the present invention.
  • FIG. 5 is a diagram showing an example of a planar configuration of an embodiment of a semiconductor device according to the present invention.
  • FIG. 6 is a diagram showing an example of a planar configuration of an embodiment of a semiconductor device according to the present invention.
  • FIG. 7 is a diagram showing an example of a planar configuration of an embodiment of a semiconductor device according to the present invention.
  • FIG. 8 is a diagram showing an example of a planar configuration of an embodiment of a semiconductor device according to the present invention.
  • FIG. 9 is a diagram showing an example of a planar configuration of an embodiment of a semiconductor device according to the present invention.
  • FIG. 10 is a diagram showing an example of a planar configuration of an embodiment of a semiconductor device according to the present invention.
  • FIG. 11 is a diagram showing an example of a planar configuration of an embodiment of a semiconductor device according to the present invention.
  • FIG. 12 is a plan view showing a configuration of a semiconductor substrate used in the semiconductor device according to the present invention in a wafer state.
  • FIG. 13 is a diagram showing an equivalent circuit for explaining the operation of the embodiment of the semiconductor device according to the present invention.
  • FIG. 14 is a diagram illustrating the operation characteristics of the embodiment of the semiconductor device according to the present invention.
  • FIG. 15 is a cross-sectional view illustrating a manufacturing process of the embodiment of the semiconductor device according to the present invention.
  • FIG. 16 is a cross-sectional view illustrating a manufacturing process of the embodiment of the semiconductor device according to the present invention.
  • FIG. 17 is a cross-sectional view for explaining a manufacturing process of the embodiment of the semiconductor device according to the present invention.
  • FIG. 18 is a cross-sectional view illustrating a manufacturing process of the embodiment of the semiconductor device according to the present invention.
  • FIG. 19 is a cross-sectional view showing a configuration of a modification of the embodiment of the semiconductor device according to the present invention.
  • FIG. 1 is a cross-sectional view showing the basic configuration of a semiconductor device 90 devised to solve the problems of the conventional semiconductor device.
  • a P-type semiconductor region 9 is formed over the entire surface of the first main surface MS1 of the semiconductor substrate 901, which is an N-type substrate (N) having a high specific resistance. 0 2 is formed.
  • two trenches 903 are provided from the surface of the first main surface MS1 to penetrate the P-type semiconductor region 92 and reach the inside of the semiconductor substrate 901, and the inner wall surface of the trench 903 is a gate. It is covered with the insulating film 904.
  • the gate insulating film 904 Therefore, a conductive material is buried in a region inside the enclosed trench 903 to form a trench type gate electrode 905.
  • a relatively high concentration (N +) N-type semiconductor region 9 selectively formed so as to at least partially contact the gate insulating film 904 is formed. 0 6 is provided.
  • the N-type semiconductor regions 906 are provided on both sides of each of the two trenches 903, but the relatively high concentration ( P + ) P-type semiconductor region 907 is provided. Note that the P-type semiconductor region 907 is a structure for obtaining good electrical contact with the P-type semiconductor region 902.
  • a first main electrode 908 is provided so as to be in contact with upper portions of the N-type semiconductor region 906 and the P-type semiconductor region 907 adjacent to each other.
  • the first main electrode 908 is an electrode for applying a potential to the N-type semiconductor region 906 and the P-type semiconductor region 907 from the external terminal ET. Note that the first main electrode 908 may function as an emitter electrode or may function as an anode electrode or a source electrode depending on the operation of the semiconductor device 90. In addition, a control voltage is applied to trench type gate electrode 905 from external terminal GT.
  • the P-type semiconductor region 912 and the N-type semiconductor region 913 are connected to each other. It has been. Further, a second main electrode 916 is provided so as to be in common contact with P-type semiconductor region 912 and N-type semiconductor region 913.
  • the configuration is made to improve the electrical characteristics.
  • the second main electrode 916 is an electrode for applying a potential to the P-type semiconductor region 912 and the N-type semiconductor region 913 from the external terminal CT. Note that the second main electrode 916 may function as a collector electrode or may function as a force source electrode or a drain electrode in some cases.
  • FIG. 2 is a diagram schematically illustrating the function of the semiconductor device 90 as an equivalent circuit.
  • the semiconductor device 90 functions as an IGBT element and a diode element connected in anti-parallel to the IGBT element. Is shown.
  • FIG. 3 is a diagram showing current-voltage characteristics of the semiconductor device 90.
  • the current path (1) is a path when operating as a so-called MOSFET element
  • the current path (2) is a path when operating as a so-called IGBT element.
  • the semiconductor device 90 operates as a diode when the ground potential is applied to the external terminal ET, the negative potential is applied to the external terminal CT, and the off signal is applied to the external terminal GT.
  • a current flows through the path in the semiconductor substrate 901 having R 3 to the N-type semiconductor region 913.
  • the resistance value of the resistor R1 between the N-type semiconductor region 913 and the N-type semiconductor region 913 is equal to that of the P-type semiconductor region 912. Is very small when is approaching.
  • FIG. 3 conceptually shows the current-voltage characteristics of the semiconductor device 90. That is, in Fig. 3, the horizontal axis shows the voltage value, and the vertical axis shows the current value. The four types of current-voltage characteristics, C and characteristic D, are shown.
  • Characteristic A is a characteristic indicating a relationship between a current flowing through the external terminal CT and a potential difference between the external terminal CT and the point X when the N-type semiconductor region 913 is not connected to the external terminal CT but is opened. .
  • Characteristic B is a characteristic that indicates the relationship between the current flowing through the external terminal CT when the P-type semiconductor region 912 is not connected to the external terminal CT and is in an open state, and the potential difference between the external terminal CT and the point X. is there.
  • Characteristic C is a characteristic indicating the relationship between the current flowing through the external terminal CT when the N-type semiconductor region 913 is not connected to the external terminal CT and the potential difference between the external terminal CT and the external terminal ET when the external terminal CT is opened. It is.
  • Characteristic D is a characteristic showing the relationship between the current flowing through the external terminal CT when the P-type semiconductor region 912 is not connected to the external terminal CT and the potential difference between the external terminal CT and the external terminal ET when the external terminal CT is opened. It is.
  • the characteristic B shows a straight line having a slope of l / R1
  • the characteristic A shows a characteristic that almost no current flows until the potential difference between the external terminal CT and the point X becomes about 0.6 V.
  • the voltage at which the IGBT element operates and the current flows is defined as the modulation voltage Vmod.
  • Figure 3 shows the characteristic E, where the current sharply increases as the voltage decreases, with the Z point in the characteristic D as a turning point, and this characteristic corresponds to the snapback phenomenon.
  • the negative resistance region where the snapback phenomenon is observed is called a snapback region.
  • the P-type semiconductor region 912 and the N-type semiconductor region 913 are in contact with each other. If they are close, a snapback phenomenon occurs. Therefore, by further increasing the distance between the N-type semiconductor region 913 and the P-type semiconductor region 912, the area of the effective region occupying the second main surface MS2 (P-type semiconductor region 912 and N-type The sum of the area of the semiconductor regions 913) decreases, and the characteristics A and C slightly shift to the higher voltage side (to the right in FIG. 3).
  • the resistance value of the resistor 1 increases, and the slope of the characteristic B becomes gentle. If the area between the P-type semiconductor region 912 and the N-type semiconductor region 913 is increased, but the area of the semiconductor chip is not increased, the area of the N-type semiconductor region 912 necessarily decreases. However, since the area ratio of the N-type semiconductor region 912 to the semiconductor chip becomes smaller, the slope of the characteristic D becomes slightly smaller.
  • the area of the effective region occupying the second main surface MS2 is reduced.
  • the on-voltage during operation of the device or the forward voltage Vf during operation of the diode device increases, and the local current density during operation of each increases.
  • snapback can be suppressed by making the area of the N-type semiconductor region 913 smaller than that of the P-type semiconductor region 912, and the area of the N-type semiconductor region 913 can be reduced. If it is extremely small compared to 9 12, it is possible to prevent snapback from being observed.However, by reducing the area of the N-type semiconductor region 9 13, the order in which the diode element operates can be reduced. If the directional voltage V f becomes high or the current density becomes very large, the diode element may be damaged.
  • the inventors have arrived at a technical idea of providing a trench in the surface of the semiconductor substrate 91 between the N-type semiconductor region 913 and the P-type semiconductor region 912.
  • the configuration and operation of a semiconductor device 100 obtained based on the above technical idea will be described.
  • FIG. 4 is a cross-sectional view showing a basic configuration of the semiconductor device 100.
  • a P-type semiconductor region 9 is formed over the entire surface of the first main surface MS1 of the semiconductor substrate 901, which is an N-type substrate (N) having a high specific resistance. 0 2 is formed.
  • the N-type semiconductor substrate 91 has a different specific resistance and a different distance L between the bottom of the P-type semiconductor region 912 and the bottom of the trench 903 depending on the breakdown voltage class.
  • the specific resistance is set to 40 to 60 ⁇ cm, and the distance L is set to about 100 to 20 O ⁇ m. If the pressure resistance class is lower than that, the specific resistance becomes lower and the distance L Becomes shorter.
  • two trenches 903 are provided from the surface of the first main surface MS1 to penetrate the P-type semiconductor region 902 and reach the inside of the semiconductor substrate 901.
  • the inner wall surface of the trench 903 is a gate. It is covered by the insulating film 904. Further, a conductive material is buried in a region inside the trench 903 surrounded by the gate insulating film 904 and the trench 903 is formed.
  • the mold gate 905 is formed.
  • the P-type semiconductor region 902 becomes a body region including a channel region. Impurity concentration and depth are set based on threshold voltage
  • the impurity concentration and the diffusion depth are determined by ion implantation conditions and thermal diffusion conditions.
  • the impurity concentration is usually set to 1 ⁇ 10 17 atoms / cm 3 to 1 ⁇ 10 18 atoms / cm 3 in a region in contact with the source electrode of the MOSFET or the emitter electrode of the IGBT, and the diffusion depth The depth is set at a depth of several / zm so as not to exceed the trench 903.
  • the trench 903 is provided by etching at a pitch of 2 to 10 / m, has a width of 0.5 to 3.0 zm, and a depth of 3 to 20 m.
  • the gate insulating film 904 provided on the inner wall surface of the trench 903 is an insulating film constituting a MOSFET, and is set to have an optimum thickness based on a gate drive voltage, a saturation current, a capacity, and the like. Generally, a silicon oxide film having a thickness of 10 to 200 nm is used and is formed by thermal oxidation or deposition.
  • the trench type gate electrode 905 embedded in the trench 903 is made of a polycrystalline silicon film having a high impurity concentration, a high melting point metal material such as tungsten silicide, or a multilayer film thereof.
  • a conductive film having a thickness equal to or more than half the width of the trench 903 is deposited on the first main surface MS1 and then planarized by anisotropic etching or the like. After forming a pattern mask, a conductive film may be deposited and etched.
  • the optimum concentration of the P-type semiconductor region 902 changes depending on the work function value of the material of the trench-type gate electrode 905, and in an extreme case, an N-type semiconductor region is provided along the side surface of the trench 903 to make contact with the gate insulating film.
  • N-type semiconductor region 906 selectively formed so as to at least partially contact the gate insulating film 904 is provided in the surface of the P-type semiconductor region 902. I have.
  • N-type semiconductor region 906 is that of two trenches 903 Although it is provided on both sides, a relatively high concentration (P + ) P-type semiconductor region 907 is provided between the N-type semiconductor regions 906 facing each other between the trenches. .
  • P-type semiconductor region 907 is a structure for obtaining a good electrical contact with the P-type semiconductor region 902.
  • Each of the N-type semiconductor region 906 and the P-type semiconductor region 907 is formed by patterning by photolithography and ion implantation, and the surface concentration is set to, for example, 1 ⁇ 10 2 Q atoms / cm 3 or more. You.
  • a first main electrode 908 is provided so as to be in contact with upper portions of the N-type semiconductor region 906 and the P-type semiconductor region 907 adjacent to each other.
  • the first main electrode 908 is an electrode for applying a potential to the N-type semiconductor region 906 and the P-type semiconductor region 907 from the external terminal ET. Note that the first main electrode 908 may function as an emitter electrode or may function as an anode electrode or a source electrode depending on the operation of the semiconductor device 90. In addition, a control voltage is applied to trench type gate electrode 905 from external terminal GT.
  • the first main electrode 908 is formed by selectively etching an interlayer insulating film (not shown) formed so as to cover the N-type semiconductor region 906 and the P-type semiconductor region 907 by photolithography and etching.
  • An opening is formed by depositing a conductive film made of, for example, a compound of aluminum and silicon. .
  • a protection film (not shown) is formed on the first main electrode 908, and is connected to an external power supply through an opening provided in a predetermined portion of the protection film.
  • a P-type semiconductor region 912 and an N-type semiconductor region 913 formed alternately at intervals are provided in the surface of the second main surface MS 2 of the semiconductor substrate 9.01.
  • a trench isolation structure 911 formed by embedding an insulator 914 in the trench is provided in the surface of the semiconductor substrate 91 between them.
  • the impurity concentration of each of the P-type collector region 912 and the N-type semiconductor region 913 is 1 ⁇ 10 ”atoms / cm 3 to 1 ⁇ 10 2 ⁇ toms / cm 3.
  • the concentration may be outside the above range, and annealing may not be performed.
  • a second main electrode 916 is provided so as to be in common contact with P-type semiconductor region 912 and N-type semiconductor region 913.
  • the trench isolation structure 911 is provided in the second main surface such that the exposed surface is flush with the exposed surfaces of the P-type semiconductor region 912 and the N-type semiconductor region 913.
  • the second main electrode 916 is disposed so as to cover the trench isolation structure 911 as well.
  • the second main electrode 916 is an electrode for applying a potential to the P-type semiconductor region 912 and the N-type semiconductor region 913 from the external terminal CT. Note that the second main electrode 916 may function as a collector electrode or may function as a cathode electrode or a drain electrode in some cases.
  • the depth of the trench isolation structure 911 depends on the specific resistance of the semiconductor substrate 901, the impurity concentration of the N-type semiconductor region 913 and the impurity concentration of the P-type semiconductor region 912, the area ratio between the two, the trench isolation structure 9
  • the value is set to an optimized value based on the material and throughput of the insulator 914 constituting 11 and is formed by anisotropic etching or the like.
  • the width of the trench isolation structure 911 can be set arbitrarily, for example, a width of 0.2 ⁇ m; L 0 / m, and an arrangement interval of 0.5 ⁇ m to 500 ⁇ . Set to m.
  • the insulator 914 constituting the trench isolation structure 911 has a polarity opposite to that of the charge in the semiconductor substrate 901, and all the trench isolation structures 911 have the opposite polarity.
  • the material and the material are set so that the total charge amount is substantially equal to the charge amount in the semiconductor substrate 91 in a region from the second main surface MS2 of the semiconductor substrate 91 to the bottom surface of the trench isolation structure 911.
  • the dimensions are set.
  • the N-type impurity concentration of the semiconductor substrate 91 is n (atoms / cm 3 ), the width of the trench isolation structure 91 1 is W, the depth is t, the depth is x, and the trench isolation structure is If the distance between the center lines of 9 11 1 (trench arrangement pitch) is P, and the elementary quantity is q, qn is within the region of the semiconductor substrate 9 0 1 sandwiched between the two trench isolation structures 9 1 1 ⁇ Since (P-W) tx negative charges are present, the material of the insulator 9 14 is set so that the same amount of positive charges as the above negative charges exists inside one trench isolation structure 9 11 Set. More specifically, an insulator having a fixed charge density of n ⁇ (P ⁇ W) / W is used.
  • the withstand voltage can be stably increased by the RESURF effect, and the thickness of the semiconductor substrate 91 can be reduced. Also, Since the concentration of the semiconductor substrate 91 can be increased, the on-voltage of the IGBT element and the forward voltage V f of the diode element can be reduced, and the energy loss can be reduced.
  • the semiconductor device 100 when the semiconductor device 100 operates as an IGBT element, the first main electrode 908 becomes an emitter electrode, the second main electrode 916 becomes a collector electrode, and the first main surface MS 1
  • the N-type semiconductor region 906 formed at this time becomes an emitter region
  • the P-type semiconductor region 9 • 2 becomes a body region including a channel region
  • the P-type semiconductor region 907 becomes a body contact region.
  • the first main electrode 908 becomes an anode electrode
  • the second main electrode 916 becomes a cathode electrode
  • the semiconductor region 902 is an anode region
  • the P-type semiconductor region 907 is an anode contact region
  • the N-type semiconductor region 913 provided on the second main surface MS2 side is a cathode region.
  • the first main electrode 908 serves as a source electrode
  • the second main electrode 916 serves as a drain electrode
  • the N-type semiconductor region 906 serves as a source region
  • a P-type The semiconductor region 902 becomes a body region including a channel region
  • the P-type semiconductor region 907 becomes a body contact region
  • the N-type semiconductor region 913 becomes a drain region.
  • FIGS. 5, 8 to 11 are plan views of the semiconductor device 100 as viewed from the second main surface MS2 side in a state of a semiconductor chip.
  • FIG. 5 shows an example in which a plurality of loop-shaped trench isolation structures 911 each having a rectangular contour are arranged in parallel with an interval therebetween, and the region surrounded by the loop-shaped trench isolation structures 911 is illustrated in FIG.
  • An N-type semiconductor region 913 is provided, and a P-type semiconductor region 912 is provided so as to surround the trench isolation structure 911.
  • FIGS. 6 and 7 show examples of the planar shape of the trench 903 when viewed from the first main surface MS1 side.
  • FIG. No. 03 are arranged in parallel in the surface of the P-type semiconductor region 902 at an interval, and the arrangement direction coincides with the arrangement direction of the trench isolation structure 911.
  • a plurality of stripe-shaped trenches 903 are arranged in parallel at intervals in the surface of the P-type semiconductor region 902, but in the arrangement direction. Has an angle of 90 degrees with the arrangement direction of the trench isolation structures 911. 6 and 7, the N-type semiconductor region 906 and the like are omitted for convenience.
  • the trenches 93 so that the arrangement direction of the trenches 93 and the arrangement direction of the trench isolation structures 911 form 90 degrees, there is an advantage that the current distribution can be made uniform.
  • FIG. 9 Shows an example in which a plurality of trench-shaped trench isolation structures 9 11 having a rectangular outline are arranged at intervals so as to be concentric, and the loop of the central trench isolation structure 9 11 1 is the smallest. It is configured such that the loop of the trench isolation structure 911 increases toward the outside.
  • a P-type semiconductor region 912 is provided in a region surrounded by the central trench isolation structure 911, and an N-type semiconductor region 913 is provided so as to surround the central trench isolation structure 911. ing. Thereafter, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, similarly, P
  • FIG. 9 shows an example in which a plurality of stripe-shaped trench isolation structures 911 are arranged in parallel at intervals, and a P-type semiconductor region 9 is provided between the plurality of trench isolation structures 911. 12 and N-type semiconductor regions 9 13 are alternately arranged, but the region in which P-type semiconductor regions 9 12 and N-type semiconductor regions 9 13 are alternately arranged has a trench isolation structure. Only at the center of the array of 911, both ends of the trench isolation structure 911 are provided in the surface of the semiconductor substrate 911 having a low impurity concentration, and the outer peripheral region of the semiconductor chip is provided. Is provided with a P-type semiconductor region 912.
  • Figure 10 shows that a plurality of loop-shaped trench isolation structures 911 (small loops) with a rectangular outline are arranged in parallel at intervals, and the outline is rectangular so as to surround the outer periphery of this array.
  • An example is shown in which a larger loop-shaped trench isolation structure 911 (large loop) is arranged, and an N-type semiconductor region 913 is arranged in a region surrounded by the trench isolation structure 911 forming a small loop.
  • a P-type semiconductor region 912 is provided so as to surround the trench isolation structure 911 forming a small loop.
  • An N-type semiconductor region 913 is provided so as to surround the H-separation structure 911.
  • FIG. 11 shows an example in which a plurality of stripe-shaped trench isolation structures 911 are arranged in parallel at intervals, and a P-type semiconductor is provided between the plurality of trench isolation structures 911. Regions 9 12 and N-type semiconductor regions 9 13 are alternately arranged.
  • the trench isolation structure 911 is disposed so as to extend to the edge of the semiconductor chip, and the P-type semiconductor region 912 and the N-type semiconductor region 913 are formed by the trench isolation structure 911 And the chip wedge.
  • FIG. 12 shows a plan configuration of a semiconductor wafer for obtaining the semiconductor chips as shown in FIGS.
  • FIG. 12 shows a state in which a plurality of stripe-shaped trench isolation structures 911 are provided in the semiconductor wafer WF.
  • the semiconductor wafer WF is divided into a plurality of pieces. It can be divided into semiconductor chips.
  • FIG. 13 is a diagram schematically showing the function of the semiconductor device 100 as an equivalent circuit.
  • the device 100 is shown to function as an IGBT element and a diode element connected in anti-parallel to the IGBT element.
  • FIG. 14 is a diagram showing current-voltage characteristics of the semiconductor device 100.
  • a channel formed in the P-type semiconductor region 902 which is in contact with the path in the semiconductor substrate 901 and the gate insulating film 904 having the resistances R 11, R 1, and R 12 from 9 13 A current path (1) reaching the N-type semiconductor region 906 through the P-type semiconductor region 912, and a path and a gate in the semiconductor substrate 901 having the resistances R13 and R12 from the P-type semiconductor region 912.
  • a current path (2) is formed to reach the N-type semiconductor region 906 through a channel region formed in the P-type semiconductor region 902 in contact with the insulating film 904. It is.
  • the current path (1) passes through when operating as a so-called MOSFET element.
  • the current path (2) is a path for operation as a so-called IGBT element.
  • the semiconductor substrate 901 When a ground potential is applied to the external terminal ET, a negative potential is applied to the external terminal CT, and an off signal is applied to the external terminal GT, the semiconductor substrate 901 operates as a diode element and has a resistor R14. A current path (3) reaching the N-type semiconductor region 913 through the internal path is formed.
  • the P-type semiconductor region 912 and the N-type semiconductor By separating the region 913 from the region 913 by the trench isolation structure 911, a resistor R13 is provided between the P-type semiconductor region 912 and the point X1, and the N-type semiconductor region 913 and the X There will be resistors R 11 and R 1 between the two points, increasing the resistance between the external terminals CT and X 1 and reducing the potential difference between the external terminals CT and XI. It can be easily enlarged. Note that the resistance value of the resistor R1 is as small as that of the semiconductor device 90 shown in FIG. 2, but the resistance value of the resistor R11 is sufficiently larger than that of the resistor R1.
  • the resistors R12 and R13 in the semiconductor substrate 901 are modulated when the semiconductor layer 100 operates as an IGBT element, and the resistor R14 is modulated when the semiconductor layer 100 operates as a diode element.
  • the resistance value decreases as the voltage increases, so the variable resistance symbol was used. However, when operating as a MOSFET element, the resistance value is almost constant. .
  • FIG. 14 conceptually shows the current-voltage characteristics of the semiconductor device 100. That is, in FIG. 14, the horizontal axis represents the voltage value, the vertical axis represents the current value, and the four types of current-voltage characteristics of characteristic Al, characteristic B1, characteristic C1, and characteristic D1 are shown. For comparison, the characteristics A, B, C and D shown in Fig. 3 are also shown.
  • the characteristic A1 indicates the relationship between the current flowing through the external terminal CT and the potential difference between the external terminal CT and the point X1 when the N-type semiconductor region 913 is not connected to the external terminal CT but is opened. It is a characteristic.
  • Characteristic B1 indicates that the current flowing through the external terminal CT when the P-type semiconductor region 912 is not connected to the external terminal CT and is in the open state, and the potential between the external terminal CT and the X1 point. This is a characteristic showing the relationship between the differences.
  • the characteristic C1 indicates the relationship between the current flowing through the external terminal CT and the potential difference between the external terminal CT and the external terminal ET when the N-type semiconductor region 913 is not connected to the external terminal CT but is opened. It is a characteristic.
  • the characteristic D1 is a characteristic indicating a relationship between a current flowing through the external terminal CT and a potential difference between the external terminal CT and the external terminal ET when the P-type semiconductor region 912 is not connected to the external terminal CT but is opened. It is.
  • the characteristic A 'does not connect the N-type semiconductor region 9 13 to the external terminal CT, a relationship between the current voltage at the X 5 points in the case of the oven down state.
  • the characteristics C 1 and D 1 are different from each other. It is the same as characteristics C and D shown in FIG.
  • id is the operating current of the MOS FET element, that is, the current flowing through the current path (1), and particularly indicates the current value at the point Z.
  • the current ic is the operating current of the IGBT element, that is, the current flowing through the current path (2), and is zero at the point Z.
  • the area of the effective region occupying the second main surface MS2 (the area of the P-type semiconductor region 912 and the N-type semiconductor region 913) can be suppressed.
  • the on-voltage during operation of the IGBT element and the forward voltage Vf during operation of the diode element increase. High local current densities during each operation are prevented.
  • the configuration of the first main surface MS1 side is formed through a manufacturing process similar to that of a conventionally known general IGBT or MOSFET, and a description of the known technology will be omitted.
  • 15 to 18 are cross-sectional views sequentially showing the manufacturing process for obtaining the structure on the second main surface MS2 side.
  • the configuration of the layer below the first main electrode 908 has already been formed on the first main surface MS1 side.
  • a trench TR is formed in the second main surface MS2 of the 901 by photolithography and anisotropic etching.
  • the thickness T of the semiconductor substrate 901 is such that the semiconductor wafer is hardly cracked or chipped in the process of manufacturing the semiconductor device, and does not require a special depth of focus adjustment in an exposure apparatus or the like in the photolithography process.
  • the thickness is set to about the same. For example, taking a 6-inch semiconductor wafer as an example, it is set at 500 to 650 zm.
  • the thickness S from the bottom of the trench TR to the first main surface MS 1 is determined in consideration of the reduction in on-resistance and the withstand voltage. For example, assuming a semiconductor device with a withstand voltage of 600 V, Set to 60 zm.
  • the width of the trench TR divided by the arrangement interval can be set arbitrarily. Set to ⁇ 500 ⁇ m.
  • an insulating film ZL having a thickness equal to or larger than the width of the trench TR is deposited on the entire surface of the second main surface MS2 by a CVD method or the like to thereby insulate the trench TR.
  • Embed membrane ZL is deposited on the entire surface of the second main surface MS2 by a CVD method or the like to thereby insulate the trench TR.
  • an etch back is performed by anisotropic etching or the like, and the insulating film ZL on the surface of the first main surface MS 1 is removed to form a trench isolation formed by the insulator 914. Obtain structure 91 1.
  • the second main surface MS2 side may be polished by a polishing technique such as anisotropic etching or CMP (Chemical Mechanical Polishing) to obtain a desired substrate thickness.
  • a polishing technique such as anisotropic etching or CMP (Chemical Mechanical Polishing) to obtain a desired substrate thickness.
  • the P-type semiconductor region 912 and the N-type semiconductor region 913 are formed before the trench isolation structure 911 is formed, and the P-type semiconductor region 912 and the N-type semiconductor region 913 are formed.
  • a trench isolation structure 911 is formed at the boundary between the P-type semiconductor regions 912 and N-type semiconductors after the polishing described with reference to FIG. An area 9 13 is formed.
  • a conductive material constituting the second main electrode 916 is deposited by a vapor deposition method or the like, whereby a structure on the second main surface MS2 side can be obtained.
  • the structure on the second main surface MS2 side is formed after forming the structure on the first main surface MS1 side.However, the present invention is not limited to this. If there is no problem in forming the configuration of the first main surface MS1, the configuration of the second main surface MS2 is formed during the formation of the configuration of the first main surface MS1. May be.
  • an annealing step is performed.
  • the timing of forming the second main electrode 916 is not limited to the above. However, since the second main electrode 916 is formed of a multilayer metal film containing gold or silver, a wafer process is performed to prevent metal contamination. It is desirable to form in the final step.
  • the semiconductor substrate 901 is formed of an N-type semiconductor substrate.
  • the semiconductor substrate 901 is formed of an N-type semiconductor substrate.
  • similar effects can be obtained even in the case of a P-type semiconductor substrate. No.
  • the semiconductor device 100 has a configuration in which the P-type semiconductor region 912 and the N-type semiconductor region 913 are commonly connected to the second main electrode 916, 16 was configured to cover the P-type semiconductor region 912 and the N-type semiconductor region 913.
  • the structure is simple, and no complicated wiring is required to connect to the external terminal CT.
  • the second main electrode 916 a connected to the P-type semiconductor region 9 12 and the N-type semiconductor region 9 13 connected to the N-type semiconductor region 9 13 connected to the N-type semiconductor region 9 13
  • the second main electrode 916b may be provided, and the P-type semiconductor region 912 and the N-type semiconductor region 913 may be connected to separate main electrodes.
  • the second main electrode 916a is configured to be connected to the external terminal CT via the resistance element 915, so that the N-type semiconductor region 913 and the P-type semiconductor region 912
  • the resistance in the semiconductor substrate 901 between the semiconductor device 100 and the semiconductor device 100 may be smaller than that of the semiconductor device 100, so that the depth of the trench isolation structure 911 can be reduced.
  • a diode element and a transistor element may be connected to the second main electrode 916a as a current limiting element instead of the resistance element 915.
  • the P-type semiconductor region 912 and the N-type semiconductor region 913 are configured to be connected to separate main electrodes, so that various configurations can be adopted. Become.
  • the N-type semiconductor region 913 By selecting the material of the second main electrode 916 so that the contact resistance to the P-type semiconductor region 912 becomes higher than the contact resistance to the P-type semiconductor region 912, the semiconductor device 10OA shown in FIG. Similar effects can be obtained.
  • a metal having a large work function such as gold, silver, and platinum is used as the second main electrode 916.
  • the trench isolation structure 911 is configured by burying an insulator in the trench, but has a conductivity type opposite to that of the semiconductor substrate 901, and is substantially equal to the semiconductor substrate 91.
  • a high resistance semiconductor having an impurity concentration (for example, an impurity concentration of 1 ⁇ 10 14 atoms / cm ⁇ specific resistance of 50 to 60 ohms in a device with a withstand voltage of 1200 V) may be embedded.
  • the trench isolation structure 911 When the trench isolation structure 911 is made of a high-resistance semiconductor, an insulating film may be formed between the high-resistance semiconductor, the N-type semiconductor region 913, and the P-type semiconductor region 912, The insulating film may or may not be present at the bottom of the trench isolation structure 911.
  • the trench isolation structure 911 may be configured with only the trench without embedding an insulator or a high-resistance semiconductor material in the trench TR.
  • the application of the present invention is not limited to IGBT elements and diode elements, but can also be applied to thyristor elements.

Landscapes

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Abstract

本発明は半導体装置に関し、特に、半導体基板の厚み方向に主電流が流れる半導体装置に関する。半導体基板の厚み方向に主電流が流れる半導体装置において、機能の異なる半導体素子を隣接して配置する場合に、所期の電気的特性を達成できる半導体装置を提供することを目的とする。そして、上記目的を達成するために、半導体基板（９０１）の第２の主面（ＭＳ２）の表面内に、互いに間隔を開けて交互に形成されたＰ型半導体領域（９１２）とＮ型半導体領域（９１３）とが設けられ、両者の間の半導体基板（９０１）の表面内にはトレンチ内に絶縁体（９１４）を埋め込んで形成したトレンチ分離構造（９１１）が配設されている。また、Ｐ型半導体領域（９１２）およびＮ型半導体領域（９１３）に共通に接するように第２の主電極（９１６）が配設されている。

Description

明 細 書
半導体装置およびその製造方法
技術分野
本発明は半導体装置に関し、 特に半導体基板の厚み方向に主電流が流れる半導 体装置に関する。
背景技術
半導体基板の厚み方向に主電流が流れる半導体装置の一例として、 I G B T (絶縁ゲー卜ノ、'ィポ一ラ 卜ランジス夕 ： insulated gate bipolar transistor) 素子と、 当該 I G B T素子に逆並列に接続されたダイォード素子とを隣接して形 成する構成が提案されている。
例えば、 特開平 1 1一 9 7 7 1 5号公報には、 半導体基板の第 1の主面側にゲ ート電極構造を形成し、 第 2の主面の表面内に、 Ρ型不純物領域および Ν型不純 物領域とを交互に隣接して形成し、 Ρ型不純物領域とゲート電極構造とで I G B Τ領域を構成し、 Ν型不純物領域とゲート電極構造とでダイォード領域とを構成 する例が開示されている。
このような構成においては、 第 2の主面側の Ρ型不純物領域と Ν型不純物領域 とが接触しているので、 例えばスナップバヅクと呼称される現象が発生し、 I G Β Τ素子のスツイチング動作においてエネルギー損失が生じ、 所期の電気的特性 が得られないという問題があつた。
発明の開示
本発明は、 半導体基板の厚み方向に主電流が流れる半導体装置において、 機能 の異なる半導体素子を隣接して配置する場合に、 所期の電気的特性を達成できる 半導体装置を提供することを目的とする。
本発明に係る半導体装置の態様は、 半導体基板の第 1の主面に設けられた第 1 の主電極と、 前記半導体基板の第 2の主面に設けられた第 2の主電極と、 前記第 1の主面の表面内に設けられた少なくとも 1つのトレンチ型ゲート電極とを備え、 前記半導体基板の厚み方向に主電流が流れる半導体装置であって、 前記半導体基 板は、 前記第 2の主面の表面内に設けられた少なくとも 1つのトレンチ分離構造 と、 前記第 2の主面の表面内に配設された、 第 1導電型の第 1の不純物領域およ び第 2導電型の第 2の不純物領域とを有し、 前記少なくとも 1つのトレンチ分離 構造は、 前記第 2の主面の表面内に設けたトレンチ内部に、 絶縁体または前記半 導体碁板とは反対導電型の半導体を埋め込んで構成され、 前記第 1の不純物領域 と前記第 2の不純物領域とを隔てるように配設される。
本発明に係る半導体装置の態様によれば、 例えば第 1の不純物領域を M O S F E T素子のドレイン領域およびダイォ一ド素子のカソ一ド領域として使用し、 第 2の不純物領域を I G B T素子のコレクタ領域として使用する場合、 少なくとも 1つのトレンチ分離構造の存在により I G B T素子の動作時に流れる電流経路の 抵抗値が増加し、 当該電流経路にモデュレーションに際して流れる電流を低減で きるので、 スナップバックを抑制できる。 また、 少なくとも 1つのトレンチ分離 構造を設けることで、 第 2の主面に占める有効領域の面積 （第 1の不純物領域と 第 2の不純物領域の面積の和） を小さくせずともスナツプバックを抑制できるの で、 I G B T素子の動作時のオン電圧やダイォード素子の動作時の順方向電圧 V f が高くなつたり、 それぞれの動作時の局所的電流密度が高くなることが防止さ れる。
本発明に係る半導体装置の製造方法の態様は、 半導体基板の第 1の主面に設け られた第 1の主電極と、 前記半導体基板の第 2の主面に設けられた第 2の主電極 と、 前記第 1の主面の表面内に設けられた少なくとも 1つのトレンチ型ゲート電 極とを備え、 前記半導体基板の厚み方向に主電流が流れる半導体装置であって、 半導体ウェハの状態で前記第 1の主面側の構成を形成した後、 前記第 2の主面の 表面内に少なくとも 1つのトレンチを形成する工程（ a )と、 前記半導体ウェハの 状態で、 前記第 2の生面の全面に絶縁体層または前記半導体基板とは反対導電型 の半導体層を形成して、 前記少なくとも 1つのトレンチ内に前記絶縁体層または 前記半導体層を埋め込む工程（b )と、 前記第 2の主面上の前記絶縁体層または前 記半導体層を除去して少なくとも 1つのトレンチ分離構造を得る工程（ c )とを備 えている。
本発明に係る半導体装置の製造方法の態様によれば、 少なくとも 1つのトレン チ分離構造により、 例えば M O S F E T素子のドレイン領域およびダイォード素 子のカソ一ド領域とし機能する不純物領域と、 I G B T素子のコレクタ領域とし て機能する不純物領域を隔てる構成とすることで、 少なくとも 1つのトレンチ分 離構造の存在により I G B T素子の動作時に流れる電流経路の抵抗値が増加し、 当該電流経路にモデュレ一ションに際して流れる電流を低減できるので、 スナヅ プバックを抑制できる。 また、 少なくとも 1つのトレンチ分離構造を設けること で、 第 2の主面に占める有効領域の面積 （不純物領域の面積の和） を小さくせず ともスナップバックを抑制できるので、 I G B T素子の動作時のオン電圧やダイ ォ一ド素子の動作時の順方向電圧 V f が高くなつたり、 それぞれの動作時の局所 的電流密度が高くなることが防止される。
この発明の目的、 特徴、 局面、 および利点は、 以下の詳細な説明と添付図面と によって、 より明白となる。
図面の簡単な説明
図 1は、 本発明の経緯を説明するための導体装置の構成を示す断面図である。 図 2は、 本発明の経緯を説明するための導体装置の動作を説明する等価回路を 示す図である。
図 3は、 本発明の経緯を説明するための導体装置の動作特性を説明する図であ る。
図 4は、 本発明に係る半導体装置の実施の形態の構成を示す断面図である。 図 5は、 本発明に係る半導体装置の実施の形態の平面構成の一例を示す図であ る。
図 6は、 本発明に係る半導体装置の実施の形態の平面構成の一例を示す図であ る o
図 7は、 本発明に係る半導体装置の実施の形態の平面構成の一例を示す図であ る。
図 8は、 本発明に係る半導体装置の実施の形態の平面構成の一例を示す図であ る o
図 9は、 本発明に係る半導体装置の実施の形態の平面構成の一例を示す図であ る ο
図 1 0は、 本発明に係る半導体装置の実施の形態の平面構成の一例を示す図で ある。 図 1 1は、 本発明に係る半導体装置の実施の形態の平面構成の一例を示す図で ある。
図 1 2は、 本発明に係る半導体装置に使用される半導体基板のウェハ状態での 構成を示す平面図である。
図 1 3は、 本発明に係る半導体装置の実施の形態の動作を説明する等価回路を 示す図である。
図 1 4は、 本発明に係る半導体装置の実施の形態の動作特性を説明する図であ る。
図 1 5は、 本発明に係る半導体装置の実施の形態の製造工程を説明する断面図 である。
図 1 6は、 本発明に係る半導体装置の実施の形態の製造工程を説明する断面図 である。
図 1 7は、 本発明に係る半導体装置の実施の形態の製造工程を説明する断面図 である。
図 1 8は、 本発明に係る半導体装置の実施の形態の製造工程を説明する断面図 である。
図 1 9は、 本発明に係る半導体装置の実施の形態の変形例の構成を示す断面図 である。
発明を実施するための最良の形態
本発明に係る実施の形態の説明に先立って、 本発明の技術思想に到達するまで の絰緯について図 1〜図 3を用いて説明する。
図 1は、 従来の半導体装置の問題点を解消するために考案された半導体装置 9 0の基本構成を示す断面図である。
図 1に示す半導体装置 9 0においては、 高比抵抗の N型基板 （N ) である半 導体基板 9 0 1の第 1の主面 M S 1の表面内に全面に渡って P型半導体領域 9 0 2が形成されている。
そして、 第 1の主面 M S 1の表面から P型半導体領域 9 0 2を貫通して半導体 基板 9 0 1内に達する 2つのトレンチ 9 0 3が設けられ、 トレンチ 9 0 3の内壁 面はゲート絶縁膜 9 0 4によって覆われている。 さらに、 ゲート絶縁膜 9 0 4に よって囲まれたトレンチ 9 0 3内の領域には導電体材料が埋め込まれてトレンチ 型ゲート電極 9 0 5を構成している。
また、 P型半導体領域 9 0 2の表面内には、 ゲート絶縁膜 9 0 4に少なくとも 一部が接するように選択的に形成された比較的高濃度 （N + ) の N型半 体領域 9 0 6が配設されている。 N型半導体領域 9 0 6は 2つのトレンチ 9 0 3のそれ それの両サイ ドに設けられているが、 トレンチ間において対向する N型半導体領 域 9 0 6の間には比較的高濃度 （P + ) の P型半導体領域 9 0 7が設けられてい る。 なお、 P型半導体領域 9 0 7は、 P型半導体領域 9 0 2に対する良好な電気 的コンタクトを得るための構成である。
そして、 互いに隣接する N型半導体領域 9 0 6および P型半導体領域 9 0 7の 上部に接するように第 1の主電極 9 0 8が配設されている。
第 1の主電極 9 0 8は N型半導体領域 9 0 6および P型半導体領域 9 0 7に、 外部端子 E Tから電位を与える電極である。 なお、 第 1の主電極 9 0 8は半導体 装置 9 0の動作に応じて、 エミッ夕電極として機能する場合もあれば、 アノード 電極またはソース電極として機能する場合もある。 また、 トレンチ型ゲート電極 9 0 5には外部端子 G Tから制御電圧が与えられる。
また、 半導体基板 9 0 1の第 2の主面 M S 2の表面内には、 互いに間隔を開け て交互に形成された； P型半導体領域 9 1 2と N型半導体領域 9 1 3とが けられ ている。 そして、 P型半導体領域 9 1 2および N型半導体領域 9 1 3に共通に接 するように第 2の主電極 9 1 6が配設されている。
このように、 P型半導体領域 9 1 2と N型半導体領域 9 1 3とを接触させずに 配設することで、 電気的特性の改善を図る構成とした。
第 2の主電極 9 1 6は、 P型半導体領域 9 1 2および N型半導体領域 9 1 3に 外部端子 C Tから電位を与える電極である。 なお、 第 2の主電極 9 1 6は、 コレ クタ電極として機能する場合もあれば力ソード電極またはドレイン電極として機 能する場合もある。
次に、 図 2および図 3を用いて半導体装置 9 0の動作について説明する。 図 2 は半導体装置 9 0の機能を等価回路として模式的に示す図であり、 半導体装置 9 0は、 I G B T素子と、 それに逆並列に接続されたダイオード素子として機能す ることが示されている。 また、 図 3は半導体装置 90の電流電圧特性を示す図で める。
図 2に示すように、 第 2主面 MS 2の表面内に、 P型半導体領域 912および N型半導体領域 913を間隔を開けて配設した場合、 外部端子 ETに接地電位が 与えられ、 外部端子 CTに正電位が与えられ、 外部端子 GTにオン信号が与えら れた場合、 第 1主面 MS 1側までの電流パスとして、 N型半導体領域 9 13から 抵抗 R 1および R 2を有する半導体基板 901内の経路およびゲート絶縁膜 90 4に接する P型半導体領域 902内に形成されるチャネル領域を通って N型半導 体領域 906に達する電流経路 （ 1 ) と、 P型半導体領域 912から抵抗 R 2を 有する半導体基板 901内の経路およぴゲ一ト絶縁膜 904に接する P型半導体 領域 902内に形成されるチャネル領域を通って N型半導体領域 906に達する 電流経路 （2) が形成される。
ここで、 電流経路 （ 1) は、 いわゆる MOSFET素子として動作する際の経 路であり、 電流経路 （2) は、 いわゆる I GB T素子として動作する際の経路で ある。
なお、 半導体装置 90は、 外部端子： E Tに接地電位が与えられ、 外部端子 CT に負電位が与えられ、 外部端子 G Tにオフ信号が与えられた場合はダイォ一ド素 子として動作し、 抵抗 R 3を有する半導体基板 901内の経路を通って N型半導 体領域 913に電流が流れる。
P型半導体領域 912の近傍の半導体基板 901内の部分を X点と呼称すると、 N型半導体領域 9 13との間の抵抗 R 1の抵抗値は、 N型半導体領域 913と P 型半導体領域 912とが接近している場合には非常に小さくなる。
なお、 図 2においては、 半導体基板 901内の抵抗 H 2および R 3は、 それそ れ I GBT素子として動作する場合およびダイオード素子として動作する場合、 モデュレーションが発生し、 電圧が高くなるにつれて抵抗値は低くなるので、 可 変抵抗の記号を用いたが、 MOSFET素子として動作する場合は、 ほぼ一定の 抵抗値になる。
図 3には、 半導体装置 90の電流電圧特性を概念的に示している。 すなわち、 図 3においては、 横軸に電圧値を、 縦軸に電流値を示し、 特性 A、 特性 B、 特性 Cおよび特性 Dの 4種類の電流電圧特性を示している。
特性 Aは、 N型半導体領域 913を外部端子 CTに接続せず、 オープン状態と した場合の外部端子 C Tに流れる電流と、 外部端子 C Tと X点との間の電位差の 関係を示す特性である。
特性 Bは、 P型半導体領域 9 12を外部端子 CTに接続せず、 オープン状態と した場合の外部端子 CTに流れる電流と、 外部端子 C Tと X点との間の電位差の 関係を示す特性である。
特性 Cは、 N型半導体領域 9 13を外部端子 CTに接続せず、 オープン状態と した場合の外部端子 C Tに流れる電流と、 外部端子 C Tと外部端子 E Tとの間の 電位差の関係を示す特性である。
特性 Dは、 P型半導体領域 912を外部端子 CTに接続せず、 オープン状態と した場合の外部端子 C Tに流れる電流と、 外部端子 C Tと外部端子; E Tとの間の 電位差の関係を示す特性である。
ここで、 特性 Bは、 傾き l/R 1の直線を示し、 特性 Aは外部端子 CTと X点 との間の電位差がおよそ 0. 6 Vになるまでは電流が殆ど流れない特性を示す。 次に、 N型半導体領域 913と P型半導体領域 9 12とを外部端子 CTに共通 に接続した場合について説明する。
電流が少ない場合、 外部端子 CTと X点との間の電位差は小さく、 I GBT素 子が動作しないため、 MO S FE T素子の動作が主となり、 ほぼ電流経路 （1) に電流が流れる。
そして、 モデュレーションが起こり I GB T素子が動作して電流が流れ始める 時、 すなわち外部端子 CTと X点との間の電位差がおよそ 0. 6 Vに達した時、 特性 Dにおける電流値および電圧値は、 Z点で示される値になっている。
以後、 I GBT素子が動作して電流が流れる電圧、 すなわちモデュレーション が起こり始める電圧をモデュレーション電圧 Vmo dと定義する。
そして、 Z点で示される電流以上の電流を流そうとした場合、 電流経路 （2) を通る I GB T素子としての動作が徐々に主流になってくる。 I GBT素子とし ての動作で流れる電流は指数関数的に増加する一方、 MO S F E T素子としての 動作で流れる電流は、 一次関数でしか増加しないため、 電流を Z点で示される電 流以上に流すと、 外部端子 C Tと外部端子 E Tとの間の電位差が小さくなる現象、 すなわちスナツプバック現象が観測される。
図 3では、 特性 Dにおける Z点を折り返し点として、 電圧の低下に伴って電流 が急激に増加する特性 Eが示されておりこの特性がスナップバック現象に対応す る o
なお、 スナツプバック現象が観測される負性抵抗領域をスナツプバック領域と 呼称する。
スッチング動作を経時的に見た場合、 スナップバック現象が生じると、 電流お よび電圧が共に大きくなる時間帯が生じ、 エネルギー損失が生じる。
このように、 P型半導体領域 9 1 2と N型半導体領域 9 1 3とを接触させずに 配設した構成においても、 P型半導体領域 9 1 2と N型半導体領域 9 1 3とが接 近している場合にはスナップバック現象が生じる。 そこで、 N型半導体領域 9 1 3と P型半導体領域 9 1 2との間隔をさらに広げることにより、 第 2の主面 M S 2に占める有効領域の面積 （P型半導体領域 9 1 2と N型半導体領域 9 1 3の面 積の和） が小さくなり、 特性 Aおよび特性 Cは、 僅かに高電圧側 （図 3に向かつ て右側） にシフトする。
また、 P型半導体領域 9 1 2と N型半導体領域 9 1 3との間隔が広くなつたこ とで、 抵抗; 1 (図 2 ) の抵抗値が大きくなり、 特性 Bの傾きが緩やかになる。 そして、 P型半導体領域 9 1 2と N型半導体領域 9 1 3との間隔を広くしても、 半導体チップの面積は大きくしない場合、 必然的に N型半導体領域 9 1 2の面積 は小さくなり、 半導体チップに占める N型半導体領域 9 1 2の面積の比率は小さ くなるので、 特性 Dの傾きは僅かに小さくなる。
そして、 P型半導体領域 9 1 2と N型半導体領域 9 1 3間の抵抗 H 1が大きく なることで特性 Bの傾きが緩やかになり、 外部端子 C Tと X点との間の電位差が およそ 0 . 6 Vに達した時でも、 M O S F E T素子の動作電流はさほど流れず、 外部端子 C Tと外部端子 E Tとの間の電位差も小さくスナップバックを抑制でき る。 ここで、 外部端子 C Tと X点との間の電位差がおよそ 0 . 6 Vに達した時点、 すなわち Z点では、 V m o d = R 1 X i dの関係が成立している。 なお、 i dは、 M O S F E T素子の動作電流、 すなわち電流経路 （ 1 ) に流れる電流であり、 こ こでは、 特に Z点での電流値を指す。
しかし、 上述したように、 P型半導体領域 9 1 2と N型半導体領域 9 1 3との 間隔を広げることにより、 第 2の主面 M S 2に占める有効領域の面積が小さくな るので、 I G B T素子の動作時のオン電圧やダイォ一ド素子の動作時の順方向電 圧 V f が高くなつたり、 それそれの動作時の局所的電流密度が高くなる。
また、 N型半導体領域 9 1 3の面積を P型半導体領域 9 1 2に比べて小さくす ることによつてもスナップバックを抑制でき、 N型半導体領域 9 1 3の面積を P 型半導体領域 9 1 2に比べて極めて小さくすると、 スナップバックが観測されな いようにすることも可能であるが、 N型半導体領域 9 1 3の面積を小さくするこ とにより、 ダイオード素子の動作時の順方向電圧 V f が高くなつたり、 電流密度 が非常に大きくなってダイォ一ド素子が損傷する可能性がある。
そこで発明者達は、 N型半導体領域 9 1 3と P型半導体領域 9 1 2との間の半 導体基板 9 0 1の表面内にトレンチを設けるという技術思想に到達した。 以下、 本発明に係る実施の形態として、 上記技術思想に基づいて得られた半導体装置 1 0 0の構成および動作について説明する。
A . 装置構成
A— 1 . 断面構成
図 4は半導体装置 1 0 0の基本構成を示す断面図である。
図 4に示す半導体装置 1 0 0においては、 高比抵抗の N型基板 （N ) である 半導体基板 9 0 1の第 1の主面 M S 1の表面内に全面に渡って P型半導体領域 9 0 2が形成されている。 ここで、 N型半導体基板 9 0 1は、 耐圧クラスによって その比抵抗や、 P型半導体領域 9 1 2の底部とトレンチ 9 0 3の底部との距離 L が異なるが、 例えば耐圧 1 2 0 0 Vクラスの場合は、 比抵抗は 4 0〜6 0 Ω c m、 距離 Lは 1 0 0〜2 0 O ^ m程度に設定され、 それよりも耐圧クラスが低ければ 比抵抗は低くなり、 距離 Lは短くなる。
そして、 第 1の主面 M S 1の表面から P型半導体領域 9 0 2を貫通して半導体 基板 9 0 1内に達する 2つのトレンチ 9 0 3が設けられ、 トレンチ 9 0 3の内壁 面はゲ一ト絶縁膜 9 0 4によって覆われている。 さらに、 ゲート絶縁膜 9 0 4に よって囲まれたトレンチ 9 0 3内の領域には導電体材料が埋め込まれてトレンチ 型ゲ一ト鼋極 905を構成している。
P型半導体領域 902は、 半導体装置 100が、 1 03 11素子ぉょび1 & B T素子として動作する場合は、 チャネル領域を含んだボディ領域となるので、 MO S FE Tまたは I GB Tの閾値電圧に基づいて不純物濃度や深さが設定され る
なお、 不純物濃度や拡散深さは、 イオン注入条件や、 熱拡散条件により決定さ れる。 例えば、 不純物濃度は、 通常は MOSFETのソース電極または I GBT のェミッ夕電極と接する領域で、 1 x 1017atoms/c m3〜 1 x 1018 atoms/ cm3となるように設定され、 拡散深さはトレンチ溝 903を越えない程度に、 数/ zmの深さに設定される。
また、 トレンチ 903は、 2〜 10 /mのピッチでエッチングにより設けられ、 幅は 0. 5〜3. 0 zm、 深さは 3〜 20〃mに設定される。
トレンチ 903の内壁表面に配設されるゲート絶縁膜 904は、 MOSFET を構成する絶縁膜であり、 ゲート駆動電圧や飽和電流、 容量等に基づいて最適な 厚みとなるように設定される。 一般的には 10〜 200 nmの厚さのシリコン酸 化膜が使用され、 熱酸化や堆積等により形成される。
トレンチ 903内に埋め込まれたトレンチ型ゲ一ト電極 905は、 高不純物濃 度の多結晶シリコン膜や、 例えばタングステンシリサイ ド等の高融点金属材料、 あるいはそれらの多層膜で構成される。 一般的には、 トレンチ 903の幅の半分 以上の厚さの導電膜を第 1の主面 MS 1上に堆積した後、 異方性エッチング等に より平坦化して得られるが、 写真製版により所定パターンのマスクを形成した後、 導電膜を堆積し、 エッチングを行って得ることもできる。
ここで、 トレンチ型ゲート電極 905の材料の仕事関数値により、 P型半導体 領域 902の最適濃度は変わり、 極端な場合、 トレンチ 903側面に沿って N型 半導体領域を設け、 ゲート絶縁膜に接した領域に、 エミッ夕領域と同一導電型 (N型） の薄い層を設けたベリヅ ドチャネル構造とする場合もある。
また、 P型半導体領域 902の表面内には、 ゲート絶縁膜 904に少なくとも 一部が接するように選択的に形成された比較的高濃度 （N + ) の N型半導体領域 906が配設されている。 N型半導体領域 906は 2つのトレンチ 903のそれ それの両サイ ドに設けられているが、 トレンチ間において対向する N型半導体領 域 9 0 6の間には比較的高濃度 （P + ) の P型半導体領域 9 0 7が設けられてい る。 なお、 P型半導体領域 9 0 7は、 P型半導体領域 9 0 2に対する良好な電気 的コンタクトを得るための構成である。
なお、 N型半導体領域 9 0 6および P型半導体領域 9 0 7は、 何れも写真製版 によるパターニングとイオン注入によって形成され、 表面濃度が例えば 1 X 1 0 2 Qatoms/ c m3以上に設定される。
そして、 互いに隣接する N型半導体領域 9 0 6および P型半導体領域 9 0 7の 上部に接するように第 1の主電極 9 0 8が配設されている。
第 1の主電極 9 0 8は N型半導体領域 9 0 6および P型半導体領域 9 0 7に、 外部端子 E Tから電位を与える電極である。 なお、 第 1の主電極 9 0 8は半導体 装置 9 0の動作に応じて、 エミッ夕電極として機能する場合もあれば、 アノード 電極またはソース電極として機能する場合もある。 また、 トレンチ型ゲート電極 9 0 5には外部端子 G Tから制御電圧が与えられる。
第 1の主電極 9 0 8は、 N型半導体領域 9 0 6および P型半導体領域 9 0 7を 覆うように形成された層間絶縁膜 （図示せず） を写真製版とエッチングにより選 択的に開口し、 例えばアルミニウムとシリコンの化合物で構成される導電膜を堆 積して形成される。 .
また、 第 1の主電極 9 0 8上に図示していない保護膜が形成され、 上記保護膜 の所定部分に設けられた開口孔部を介して外部電源に接続される。
半導体基板 9 .0 1の第 2の主面 M S 2の表面内には、 互いに間隔を開けて交互 に形成された P型半導体領域 9 1 2と N型半導体領域 9 1 3とが設けられ、 両者 の間の半導体基板 9 0 1の表面内にはトレンチ内に絶縁体 9 1 4を埋め込んで形 成したトレンチ分離構造 9 1 1が配設されている。
ここで、 P型コレクタ領域 9 1 2および N型半導体領域 9 1 3の不純物濃度は、 何れも 1 x 1 0 "atoms/ c m3〜 1 x 1 0 2 ^toms/ c m3であり、 例えば、 ィォ ン注入によって所定の不純物を注入した後、 ァニールによって活性化することで 形成されるが、 半導体装置の特性によっては、 上記濃度範囲以外であっても良く、 ァニールを行わなくても良い場合もある。 そして、 P型半導体領域 9 1 2および N型半導体領域 9 1 3に共通に接するよ うに第 2の主電極 9 1 6が配設されている。 なお、 トレンチ分離構造 9 1 1は、 その露出面が P型半導体領域 9 1 2および N型半導体領域 9 1 3の露出面ととも に同一平面をなすように第 2の主面内に設けられており、 第 2の主電極 9 1 6は トレンチ分離構造 9 1 1上も併せて覆うように配設されている。
第 2の主電極 9 1 6は、 P型半導体領域 9 1 2および N型半導体領域 9 1 3に 外部端子 C Tから電位を与える電極である。 なお、 第 2の主電極 9 1 6は、 コレ クタ電極として機能する場合もあればカソード電極またはドレイン電極として機 能する場合もある。
トレンチ分離構造 9 1 1の深さは、 半導体基板 9 0 1の比抵抗、 N型半導体領 域 9 1 3および P型半導体領域 9 1 2の不純物濃度、 両者の面積比、 トレンチ分 離構造 9 1 1を構成する絶縁体 9 1 4の材質およびスループッ トに基づいて最適 化された値に設定され、 異方性エッチング等によって形成される。
また、 トレンチ分離構造 9 1 1の幅ゃ配設間隔は任意に設定でき、 例えば、 幅 0 . 2〃m〜； L 0 0 / m、 配設間隔は 0 . 5〃m〜 5 0 0〃mに設定される。 ここで、 トレンチ分離構造 9 1 1を構成する絶縁体 9 1 4は、 その内部の電荷 が、 半導体基板 9 0 1内の電荷に対して極性が逆で、 全てのトレンチ分離構造 9 1 1の電荷量の合計が、 半導体基板 9 0 1の第 2の主面 M S 2からトレンチ分離 構造 9 1 1の底面までの領域での半導体基板 9 0 1内の電荷量とほぼ等しくなる ように材質や寸法が設定される。 例えば、 半導体基板 9 0 1の N型の不純物濃度 が n (atoms/ c m 3) であって、 トレンチ分離構造 9 1 1の幅寸法が W、 深さが t、 奥行き寸法が x、 トレンチ分離構造 9 1 1の中心線間の距離 （トレンチ配設 ピヅチ） が Pである場合、 電気素量を qとすると 2つのトレンチ分離構造 9 1 1 で挟まれる半導体基板 9 0 1の領域内には q n · ( P - W) t xの負電荷が存在 することになるので、 1つのトレンチ分離構造 9 1 1の内部に上記負電荷と同量 の正電荷が存在するように絶縁体 9 1 4の材質を設定する。 より具体的には、 固 定電荷密度 n · ( P - W) /Wの絶縁体を使用する。
このように設定することで、 リサ一フ （R E S U R F ) 効果により耐電圧を安 定に高めることができ、 半導体基板 9 0 1の厚みを薄くすることができる。 また、 半導体基板 9 0 1の濃度を高くすることができるため、 I G B T素子のオン電圧、 およびダイォード素子の順方向電圧 V f を小さくでき、 エネルギー損失の低下を 図ることができる。
ここで、 半導体装置 1 0 0が I G B T素子として動作する場合、 第 1の主電極 9 0 8はェミツ夕電極となり、 第 2の主電極 9 1 6はコレクタ電極となり、 第 1 の主面 M S 1に形成された N型半導体領域 9 0 6はエミッタ領域、 P型半導体領 域 9◦ 2はチャネル領域を含むボディ領域となり、 P型半導体領域 9 0 7はボデ ィコンタクト領域となる。
また、 ダイオード素子として動作する場合、 第 1の主電極 9 0 8はアノード電 極となり、 第 2の主電極 9 1 6はカソ一ド電極となり、 第 1の主面 M S 1に形成 され P型半導体領域 9 0 2はアノード領域、 P型半導体領域 9 0 7はアノードコ ン夕クト領域、 第 2の主面 M S 2側に設けられた N型半導体領域 9 1 3はカソ一 ド領域となる。
また、 M O S F E T素子として動作する場合、 第 1の主電極 9 0 8は、 ソース 電極となり、 第 2の主電極 9 1 6はドレイン電極となり、 N型半導体領域 9 0 6 はソース領域となり、 P型半導体領域 9 0 2はチャネル領域を含むボディ領域と なり、 P型半導体領域 9 0 7はボディコンタク ト領域、 N型半導体領域 9 1 3は ドレイン領域となる。
A - 2 . 平面構成
次に、 トレンチ分離構造 9 1 1、 P型半導体領域 9 1 2および N型半導体領域 9 1 3の平面形状について図 5〜図 1 1を用いて説明する。 なお、 図 5、 図 8〜 図 1 1は、 半導体装置 1 0 0を半導体チップの状態で第 2の主面 M S 2側から見 た場合の平面図である。
図 5は、 輪郭形状が矩形をなすループ状の複数のトレンチ分離構造 9 1 1を間 隔を開けて並列に配設した例を示し、 ループ状のトレンチ分離構造 9 1 1で囲ま れる領域に N型半導体領域 9 1 3が配設され、 トレンチ分離構造 9 1 1を囲むよ うに P型半導体領域 9 1 2が配設されている。
ここで、 図 6および図 7に、 第 1の主面 M S 1側から見た場合のトレンチ 9 0 3の平面形状の例を示す。 図 6に示す例では、 ストライプ状の複数のトレンチ 9 0 3が、 P型半導体領域 9 0 2の表面内に間隔を開けて並列して配設されており、 その配列方向はトレンチ分離構造 9 1 1の配列方向と一致している。
一方、 図 7に示す例でも、 ストライプ状の複数のトレンチ 9 0 3が、 P型半導 体領域 9 0 2の表面内に間隔を開けて並列して配設されているが、 その配列方向 はトレンチ分離構造 9 1 1の配列方向に対して 9 0度の角度をなしている。 なお、 図 6および図 7では便宜的に N型半導体領域 9 0 6等は省略している。 このよう に、 トレンチ 9 0 3の配列方向とトレンチ分離構造 9 1 1の配列方向とが 9 0度 をなすように両者を配設することで、 電流の分布を均一できるという利点がある 図 8は、 輪郭形状が矩形をなすループ状の複数のトレンチ分離構造 9 1 1が、 同心をなすように間隔を開けて配設した例を示し、 中央のトレンチ分離構造 9 1 1のループが最も小さく、 外側に向かうにつれてトレンチ分離構造 9 1 1のルー プが大きくなるように構成されている。 そして、 中央のトレンチ分離構造 9 1 1 で囲まれる領域に P型半導体領域 9 1 2が配設され、 中央のトレンチ分離構造 9 1 1を囲むように N型半導体領域 9 1 3が配設されている。 以後、 同様に各トレ ンチ分離構造 9 1 1を囲むように P型半導体領域 9 1 2と N型半導体領域 9 1 3 とが交互に配設されている。
図 9は、 ストライプ状の複数のトレンチ分離構造 9 1 1が、 間隔を開けて並列 して配設された例を示し、 複数のトレンチ分離構造 9 1 1間には、 P型半導体領 域 9 1 2および N型半導体領域 9 1 3が交互に配設されているが、 P型半導体領 域 9 1 2および N型半導体領域 9 1 3が交互に配設されている領域は、 トレンチ 分離構造 9 1 1の配列の中央部だけであり、 トレンチ分離構造 9 1 1の配列の両 端部は不純物濃度の低い半導体基板 9 0 1の表面内に設けられており、 半導体チ ップの外周領域には P型半導体領域 9 1 2が配設されている。
図 1 0は、 輪郭形状が矩形をなすループ状の複数のトレンチ分離構造 9 1 1 (小ループ） を間隔を開けて並列に配設し、 この配列の外周を囲むように、 輪郭 形状が矩形をなすさらに大きなループ状のトレンチ分離構造 9 1 1 (大ループ） を配設した例を示し、 小ループをなすトレンチ分離構造 9 1 1で囲まれる領域に N型半導体領域 9 1 3が配設され、 小ループをなすトレンチ分離構造 9 1 1を囲 むように P型半導体領域 9 1 2が配設されている。 また、 大ループをなすトレン チ分離構造 9 1 1を囲むように N型半導体領域 9 1 3が配設されている。
また図 1 1は、 ストライプ状の複数のトレンチ分離構造 9 1 1が、 間隔を開け て並列して配設された例を示し、 複数のトレンチ分離構造 9 1 1間には、 P型半 導体領域 9 1 2および N型半導体領域 9 1 3が交互に配設されている。 ここで、 トレンチ分離構造 9 1 1は半導体チップの端縁部まで延在するように配設され、 P型半導体領域 9 1 2と N型半導体領域 9 1 3とは、 トレンチ分離構造 9 1 1と チヅプェッジとにより分離されている。
ここで、 図 5〜図 1 1に示したような半導体チップを得るための半導体ウェハ の平面構成を図 1 2に示す。 図 1 2には、 半導体ウェハ W Fにおいてストライプ 状の複数のトレンチ分離構造 9 1 1を設けた状態を示しており、 縦横に設けたダ イシングライン D Lに従ってダイシングすることで、 半導体ウェハ W Fを複数の 半導体チップに分割できる。
B . 動作
次に、 図 1 3および図 1 4を用いて半導体装置 1 0 0の動作について説明する c 図 1 3は半導体装置 1 0 0の機能を等価回路として模式的に示す図であり、 半導 体装置 1 0 0は、 I G B T素子と、 それに逆並列に接続されたダイオード素子と して機能することが示されている。 また、 図 1 4は半導体装置 1 0 0の電流電圧 特性を示す図である。
図 1 3に示すように、 P型半導体領域 9 1 2と N型半導体領域 9 1 3との間の 半導体基板 9 0 1の表面内にトレンチ分離構造 9 1 1を配設した場合、 外部端子 E Tに接地電位が与えられ、 外部端子 C Tに正電位が与えられ、 外部端子 G丁に オン信号が与えられた場合、 第 1主面 M S 1側までの電流パスとして、 N型半導 体領域 9 1 3から抵抗 R 1 1、 R 1および： R 1 2を有する半導体基板 9 0 1内の 経路およびゲート絶縁膜 9 0 4に接する P型半導体領域 9 0 2内に形成されるチ ャネル領域を通って N型半導体領域 9 0 6に達する電流経路 （ 1 ) と、 P型半導 体領域 9 1 2から抵抗 R 1 3および R 1 2を有する半導体基板 9 0 1内の経路お よびゲート絶縁膜 9 0 4に接する P型半導体領域 9 0 2内に形成されるチャネル 領域を通って N型半導体領域 9 0 6に達する電流経路 （ 2 ) が形成される。
ここで、 電流経路 （ 1 ) は、 いわゆる M O S F E T素子として動作する際の経 路であり、 電流経路 （2) は、 いわゆる I GB T素子として動作する際の経路で める。
なお、 外部端子 ETに接地電位が与えられ、 外部端子 CTに負電位が与えられ、 外部端子 G Tにオフ信号が与えられた場合はダイォ一ド素子として動作し、 抵抗 R 14を有する半導体基板 901内の経路を通って N型半導体領域 913に達す る電流経路 （3) が形成される。
ここで、 半導体装置 100が I GBT素子として動作する場合の電流と、 MO S FE T素子として動作する場合の電流が合流する部分を X 1点と呼称すると、 P型半導体領域 912と N型半導体領域 913との間をトレンチ分離構造 91 1 で分離することで、 P型半導体領域 912と X 1点との間には抵抗 R 13を有す ることになり、 N型半導体領域 9 13と X 1点との間には抵抗 R 1 1および R 1 を有することになり、 外部端子 C Tと X 1点との間の抵抗値を大きくし、 外部端 子 CTと X I点との間の電位差を容易に大きくすることができる。 なお、 抵抗 R 1の抵抗値は、 図 2に示した半導体装置 90と同様に小さいが、 抵抗 R 1 1の抵 抗値は抵抗 R 1に比べて十分大きい。
なお、 図 2においては、 半導体基板 901内の抵抗 R 12および R 13は、 半 導体層 100が I GBT素子として動作する場合に、 また抵抗 R 14はダイォ一 ド素子として動作する場合にモデュレーションが発生し、 電圧が高くなるにつれ て抵抗値は低くなるので、 可変抵抗の記号を用いたが、 MOSFET素子として 動作する場合は、 ほぼ一定の抵抗値になる。 .
図 14には、 半導体装置 100の電流電圧特性を概念的に示している。 すなわ ち、 図 14においては、 横軸に電圧値を、 縦軸に電流値を示し、 特性 Al、 特性 B l、 特性 C 1および特性 D 1の 4種類の電流電圧特性を示している。 また、 比 較のため、 図 3に示した特性 A、 B、 Cおよび Dも併せて示している。
特性 A1は、 N型半導体領域 9 13を外部端子 CTに接続せず、 オープン状態 とした場合の外部端子 CTに流れる電流と、 外部端子 C Tと X 1点との間の電位 差の関係を示す特性である。
特性 B 1は、 P型半導体領域 912を外部端子 CTに接続せず、 オープン状態 とした場合の外部端子 C Tに流れる電流と、 外部端子 C Tと X 1点との間の電位 差の関係を示す特性である。
特性 C 1は、 N型半導体領域 9 13を外部端子 CTに接続せず、 オープン状態 とした場合の外部端子 C Tに流れる電流と、 外部端子 C Tと外部端子 E Tとの間 の電位差の関係を示す特性である。
特性 D 1は、 P型半導体領域 912を外部端子 CTに接続せず、 オープン状態 とした場合の外部端子 C Tに流れる電流と、 外部端子 C Tと外部端子 E Tとの間 の電位差の関係を示す特性である。
また、 特性 A' は、 N型半導体領域 9 13を外部端子 CTに接続せず、 オーブ ン状態とした場合の X5 点での電流電圧の関係である。
ここで、 P型半導体領域 9 12の面積および N型半導体領域 9 13の面積は、 共に図 2に示した半導体装置 90と同じに設定しているので、 特性 C 1および D 1は、 それそれ図 3に示した特性 Cおよび Dと同じである。
一方、 X 1点と N型半導体領域 9 13との間の距離が大きくなつたことで、 そ の間の抵抗値 （抵抗 R 1と抵抗 R 1 1との抵抗値の合計） が大きくなり、 特性 B 1の傾きは、 特性 Bよりもかなり緩やかになる。
この結果、 外部端子 CTと X I点との間の電位差がおよそ 0. 6Vに達し、 モ デュレーションが起こり始めるモデュレ一ション電圧 Vmo d ( Z点で示される 電圧） に達しても、 電流は殆ど流れず、 外部端子 CTと外部端子 ETとの間の電 位差も小さくスナップバックを抑制できる。 ここで、 抵抗 R 13を流れる電流 i cは 0であるので、 Z点では、 Vmo d = R 13 X i dの関係が成り立つており、 抵抗 R 13の抵抗値が大きいため、 少ない電流 i dで I GBTのコレクタをオン できる。 ここで、 i dは、 MO S F E T素子の動作電流、 すなわち電流経路 (1) に流れる電流であり、 ここでは、 特に Z点での電流値を指す。 また、 電流 i cは、 I GBT素子の動作電流、 すなわち電流経路 （2) に流れる電流であり、 Z点では 0である。
以上説明したように、 半導体装置 100においてはスナップバックを抑制でき、 かつ、 そのために第 2の主面 MS 2に占める有効領域の面積 （P型半導体領域 9 12と N型半導体領域 913の面積の和） を小さくする必要がないので、 IGB T素子の動作時のオン電圧やダイォ一ド素子の動作時の順方向電圧 Vfが高くな つたり、 それそれの動作時の局所的電流密度が高くなることが防止される。
C. 製造方法
次に、 半導体装置 100の製造方法について図 15〜図 18を用いて説明する。 なお、 第 1の主面 MS 1側の構成は、 従来より公知の一般的な I GB Tまたは M OSFE Tと同様の製造工程を経て形成されるので、 公知の技術については説明 を省略する。
図 15〜図 18は、 第 2の主面 MS 2側の構造を得るための製造工程を順に示 す断面図である。 なお、 以下の説明では、 第 1の主面 MS 1側においては、 第 1 の主電極 908より下層の構成は形成済みであるものとする。
まず、 半導体基板 901の第 1の主面 MS 1側に第 1の主電極 908より下層 の構成 （当該構成については図示は省略） を形成した後、 図 15に示す工程にお いて、 半導体基板 901の第 2の主面 MS 2に写真製版と異方性エッチングによ つてトレンチ TRを形成する。
ここで、 半導体基板 901の厚み Tは、 半導体装置の製造過程において、 半導 体ウェハに割れや欠けが生じにくく、 かつ、 写真製版工程において、 露光装置等 における特別な焦点深度調整を必要としない程度の厚みに設定されている。 例え ば、 6インチの半導体ウェハを例に採れば、 500〜 650 zmに設定されてい る。 一方、 トレンチ TRの底部から、 第 1の主面 MS 1までの厚み Sは、 オン抵 杭の低減と耐圧とを考慮して決定され、 例えば、 600 Vの耐圧の半導体装置を 想定した場合、 60 zmに設定される。
なお、 トレンチ TRの幅ゃ配設間隔は任意に設定でき、 例えば、 幅 0. 2 m 〜 100〃m、 配設間隔は 0. 5〃π！〜 500〃mに設定される。
次に、 図 16に示す工程において、 CVD法等により、 第 2の主面 MS 2の全 面に、 トレンチ TRの幅以上の厚さの絶縁膜 Z Lを堆積することにより、 トレン チ TRに絶縁膜 Z Lを埋め込む。
次に、 図 17に示す工程において、 異方性エッチング等により、 エッチバック を行い、 第 1の主面 MS 1の表面の絶縁膜 Z Lを取り除くことで、 絶縁体 9 14 によって構成されるトレンチ分離構造 91 1を得る。
なお、 所望の特性を得るために必要であれば、 図 18に示す工程において、 異 方性エッチングや C M P (Chemical Mechanical Polishing) 等の研磨技術によ り第 2の主面 M S 2側を研磨して、 所望の基板厚みを得るようにしても良い。 こ の場合、 研磨後の基板厚み Mと、 厚み Tおよび Sとの大小関係は、 S < M < Tと なることは言うまでもない。
ここで、 P型半導体領域 9 1 2および N型半導体領域 9 1 3は、 トレンチ分離 構造 9 1 1を形成する前に形成され、 P型半導体領域 9 1 2および N型半導体領 域 9 1 3の境界部分にトレンチ分離構造 9 1 1を形成することが一般的であるが、 図 1 8を用いて説明した研磨を行う場合は、 研磨後に P型半導体領域 9 1 2およ び N型半導体領域 9 1 3を形成する。
その後、 第 2の主電極 9 1 6を構成する導電体材料を、 蒸着法などにより堆積 することで、 第 2の主面 M S 2側の構造を得ることができる。
なお、 上記説明では、 第 2の主面 M S 2側の構成は、 第 1の主面 M S 1側の構 成を形成した後に形成するとしたが、 これに限定されるものではなく、 トレンチ T Rが、 第 1の主面 M S 1側の構成の形成に際して支障を及ぼさないのであれば、 第 2の主面 M S 2側の構成は、 第 1の主面 M S 1側の構成の形成途中で形成して も良い。
また、 P型半導体領域 9 1 2および N型半導体領域 9 1 3がァニールにより十 分に活性化されることが望ましいので、 P型半導体領域 9 1 2および N型半導体 領域 9 1 3の形成後にァニール工程が実施されることが望ましい。
また、 第 2の主電極 9 1 6の形成のタイミングは上記に限定されるものではな いが、 金や銀を含む多層金属膜で構成するので、 金属汚染を防止するため、 ゥェ ハプロセスの最終工程で形成することが望ましい。
D . 変形例
以上説明した半導体装置 1 0 0では、 半導体基板 9 0 1が、 N型半導体基板で 構成された例について説明したが、 P型半導体基板の場合であっても同様の効果 が得られることは言うまでもない。
また、 半導体装置 1 0 0では、 第 2の主電極 9 1 6に P型半導体領域 9 1 2お よび N型半導体領域 9 1 3を共通に接続した構成を有し、 第 2の主電極 9 1 6が P型半導体領域 9 1 2および N型半導体領域 9 1 3を覆う構成であったので、 構 造が簡単であり、 外部端子 C Tに接続するための複雑な配線等は不要な構成を示 した。 しかし、 図 1 9に示す半導体装置 1 0 0 Aのように、 P型半導体領域 9 1 2に接続される第 2の主電極 9 1 6 aと、 N型半導体領域 9 1 3に接続される第 2の主電極 9 1 6 bとを設け、 ： P型半導体領域 9 1 2と N型半導体領域 9 1 3と で、 それそれ別個の主電極に接続される構成としても良い。
この場合、 第 2の主電極 9 1 6 aは抵抗素子 9 1 5を介して外部端子 C Tに接 続される構成とすることで、 N型半導体領域 9 1 3と P型半導体領域 9 1 2との 間の半導体基板 9 0 1内での抵抗は、 半導体装置 1 0 0よりも小さくて済むので、 トレンチ分離構造 9 1 1の深さを浅くすることができる。 なお、 第 2の主電極 9 1 6 aには抵抗素子 9 1 5の代わりの電流制限素子として、 ダイオード素子ゃト ランジス夕素子を接続しても良い。 このように、 P型半導体領域 9 1 2と N型半 導体領域 9 1 3とで、 それそれ別個の主電極に接続される構成とすることで、 多 様な構成を採用することが可能となる。
また、 半導体装置 1 0 0のように、 第 2の主電極 9 1 6により、 P型半導体領 域 9 1 2および N型半導体領域 9 1 3を覆う構成においては、 N型半導体領域 9 1 3へのコンタクト抵抗を P型半導体領域 9 1 2へのコンタクト抵抗よりも高く なるように第 2の主電極 9 1 6の材質を選択することで、 図 1 9に示す半導体装 置 1 0 O Aと同様の効果を得ることができる。 例えば、 第 2の主電極 9 1 6とし て金、 銀および白金などの仕事関数の大きな金属を使用する。
また、 実施の形態においては、 トレンチ分離構造 9 1 1をトレンチ内に絶縁体 を埋め込んで構成した例を示したが、 半導体基板 9 0 1と反対導電型で、 半導体 基板 9 0 1とほぼ等しい不純物濃度を有する高抵抗半導体 （例えば、 1 2 0 0 V 耐圧の素子では不純物濃度 1 X 1 0 1 4 atoms/ c m \ 比抵抗 5 0〜6 0オーム） を埋め込んで構成しても良い。
また、 トレンチ分離構造 9 1 1を高抵抗半導体で構成する場合、 高抵抗半導体 と N型半導体領域 9 1 3と P型半導体領域 9 1 2との間に絶縁膜を形成しても良 く、 上記絶縁膜は、 トレンチ分離構造 9 1 1底部には、 あっても無くても良い。 また、 トレンチ分離構造 9 1 1は、 トレンチ T R内に絶縁物も高抵抗半導体材 料も埋め込まず、 トレンチだけで構成しても良い。 また、 本発明の適用は I G B T素子やダイオード素子に限定されるものではな く、 サイリス夕素子への適用も可能である。

Claims

請求の範囲
1. 半導体基板 （901) の第 1の主面 （MS 1) に設けられた第 1の主電 極 （ 908 ) と、
前記半導体基板 （901) の第 2の主面 （MS 2) に設けられた第 2の主電極 (9 16) と、
前記第 1の主面 （MS 2 ) の表面内に設けられた少なくとも 1つのトレンチ型 ゲート電極 （ 905 ) と、 を備え、 前記半導体基板 （901) の厚み方向に主電 流が流れる半導体装置であって、
前記半導体基板 （901) は、
前記第 2の主面 （MS 2) の表面内に設けられた少なくとも 1つのトレンチ分 離構造 （91 1) と、
前記第 2の主面 （MS 2) の表面内に配設された、 第 1導電型の第 1の不純物 領域 （913) および第 2導電型の第 2の不純物領域 （912) とを有し、 前記少なくとも 1つのトレンチ分離構造 （9 1 1) は、
前記第 2の主面 （MS 2) の表面内に設けたトレンチ内部に、 絶縁体または前 記半導体基板とは反対導電型の半導体を埋め込んで構成され、 前記第 1の不純物 領域と前記第 2の不純物領域とを隔てるように配設されることを特徴とする、 半
2. 前記第 2の主面 （MS 2) における前記少なくとも 1つのトレンチ分離 構造 （9 1 1) 、 前記第 1および第 2の不純物領域 （9 13, 9 12) の露出面 は、 同一平面をなし、
前記第 2の主電極 （916) は、 前記少なくとも 1つのトレンチ分離構造 （9 1 1) 、 前記第 1および第 2の不純物領域 （9 13, 9 12) 上を共通に覆うよ うに配設される、 請求の範囲 1記載の半導体装置。
3. 前記第 2の主電極 （9 16 a, 916 b ) は、 前記第 1および第 2の不 純物領域を個々に覆うように配設され、
前記第 2の不純物領域 （9 13) を覆う前記第 2の主電極 （9 16 b) は、 抵 抗素子 （915) を介して主電極端子に接続される、 請求の範囲 1記載の半導体
4. 前記少なくとも 1つのトレンチ分離構造 （ 91 1 ) は、
前記絶縁体内部の電荷が、 前記半導体基板 （901) 内の電荷に対して極性が 逆で、 前記少なくとも 1つのトレンチ分離構造 （9 1 1) の電荷量の合計が、 前 記半導体基板 （90 1) の前記第 2の主面 （MS 2) から前記少なくとも 1つの トレンチ分離構造 （91 1) の底面までの領域での前記半導体基板 （901) 内 の電荷量とほぼ等しい、 請求の範囲 1記載の半導体装置。
5. 前記少なくとも 1つのトレンチ分離構造 （9 1 1) の幅は、 0. 2 /m 〜 100 zmの範囲に設定され、 配設間隔は 0. 5〃π！〜 500 /mの範囲に設 定される、 請求の範囲 1記載の半導体装置。
6. 半導体基板 （901) の第 1の主面 （MS 1 ) に設けられた第 1の主電 極 （908 ) と、 前記半導体基板 （901) の第 2の主面 （MS 2) に設けられ た第 2の主電極 （9 16) と、 前記第 1の主面 （MS 2 ) の表面内に設けられた 少なくとも 1つのトレンチ型ゲート電極 （ 905 ) と、 を備え、 前記半導体基板
(90 1) の厚み方向に主電流が流れる半導体装置の製造方法であって、
(a)半導体ウェハの状態で前記第 1の主面 （MS 1) 側の構成を形成した後、 前記第 2の主面 （MS 2) の表面内に少なくとも 1つのトレンチ （TR) を形成 する工程と、
(b)前記半導体ウェハの状態で、 前記第 2の主面 （MS 2) の全面に絶縁体層 または前記半導体基板とは反対導電型の半導体層を形成して、 前記少なくとも 1 つのトレンチ （TR) 内に前記絶縁体層または前記半導体層を埋め込む工程と、
(c)前記第 2の主面 （MS 2) 上の前記絶縁体層または前記半導体層を除去し て少なくとも 1つのトレンチ分離構造 （91 1) を得る'工程と、 を備える半導体 装置の製造方法。
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