WO2003107661A1 - 固体撮像素子、固体撮像素子の駆動方法、撮像方法および撮像装置 - Google Patents

固体撮像素子、固体撮像素子の駆動方法、撮像方法および撮像装置 Download PDF

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    • H10F39/15—Charge-coupled device [CCD] image sensors
    • H10F39/153—Two-dimensional or three-dimensional array CCD image sensors

Definitions

  • Solid-state imaging device driving method of solid-state imaging device, imaging method and imaging
  • the present invention relates to a solid-state imaging device, a driving method of the solid-state imaging device, an imaging method, and an imaging device.
  • CCDs charge couple devices
  • a vertical CCD and a horizontal CCD with the same number of horizontal pixels are arranged, and electric charges are transferred from the photoelectric conversion unit arranged in each pixel to the vertical CCD, horizontal CCD, and output unit. Will be transferred.
  • FIG. 17 shows a conventional CCD solid-state imaging device.
  • the CCD solid-state image sensor 1 shown in Fig. 17 is of the interline type, and the image pickup area 2 has many photo diodes (photosensitive portions) 4 corresponding to the pixels 3 in the vertical (row) and horizontal directions. They are arranged in a two-dimensional matrix in the (row) direction.
  • the imaging region 2 is provided for each vertical column of the photodiodes 4, and the signal charges e read from the photodiodes 4 via the readout gate 8 are stored in the imaging region 2.
  • a plurality of vertical CCDs 5 for vertical transfer are provided.
  • one line of a horizontal CCD 6 extending in the left-right direction in the figure is provided adjacent to each transfer destination side end of the plurality of vertical CCDs 5, that is, the last row.
  • a charge detection unit 7 having, for example, a floating differential amplifier FDA configuration is provided.
  • the charge detector 7 converts signal charges sequentially injected from the horizontal CCD 6 into pixel signal voltages and outputs the pixel signal voltages.
  • the image signal S is obtained by outputting the pixel signal voltage in time series.
  • FIG. 18 is a schematic diagram of a timing chart of a transfer pulse for driving the conventional CCD solid-state imaging device 1.
  • the signal charge e photoelectrically converted by the photodiode 4 corresponding to the pixel 3 in the imaging region 2 is read out to the vertical CCD 5 via the readout gate 8.
  • the vertical CCD 5 is driven by, for example, vertical transfer pulses ⁇ V1 to ⁇ V 4 for four-phase driving, so that the signal charges e read out to the vertical CCD 5 are arranged in a plurality of columns in parallel.
  • the horizontal CCD 6 is driven by, for example, horizontal transfer pulses ⁇ H 1 and ⁇ H 2 for two-phase driving, so that the signal charges e transferred from the vertical CCD 5 are further charged.
  • the signal charge e obtained by the photodiode 4 is transferred to the horizontal CCD 6 via the vertical CCD 5 and the signal charge e transferred to the horizontal CCD 6.
  • the horizontal CCD 6 has the highest clock frequency, and how to suppress this is the key to the increase in the number of pixels.
  • an increase in the number of pixels at the same optical size causes a decrease in the area of the sensor unit per pixel, which in turn causes a problem of a decrease in sensitivity.
  • the first method is a method disclosed in, for example, Japanese Patent No. 27875782 / Japanese Patent Application Laid-Open No. 2001-19010, in which a plurality of sensor units of a solid-state image sensor are used. The charge is transferred by the horizontal CCD of each block.
  • Rere La 0 multiple horizontal CCD reading method
  • the second method is, for example, a method disclosed in Japanese Patent Application Laid-Open No. Hei 6-97414 or Japanese Patent No. 3057898, in which a floating differential amplifier FDA or the like is provided for each vertical CCD.
  • a charge detection unit is provided, the signal detection unit converts the signal charge into a voltage signal, and sequentially outputs the voltage signals of each vertical CCD to an output unit by switching.
  • the second method is referred to as a “scanning read method”.
  • the apparent data rate can be improved by dividing the horizontal CCD into multiple blocks and outputting multiple outputs in parallel. As a result, the clock frequency of the horizontal CCD can be reduced.
  • the charge detection unit that converts signal charges into pixel signals is divided into multiple parts. Due to the difference in the conversion gain in the charge detection unit, the signal level output from each block causes density unevenness, and the seams of the blocks become discontinuous. The entire image is divided into several blocks, and this uneven density appears as a thick striped pattern on the image, and since the frequency is relatively low, the striped pattern (uneven density) is visually recognized. U.
  • the reading method is basically the same as that of the conventional CCD image sensor, and serial output is provided for one block.
  • signal correction using an addition method, such as mixing signals of the same color in the same row (horizontal column), will be important. Since the “multiple horizontal CCD readout method” is basically a serial output, the selectivity of pixel signals is extremely small. That is, it is considered difficult to compensate for the decrease in sensitivity due to the increase in the number of pixels by signal correction.
  • a floating differential system is provided for each vertical CCD column or for a plurality of vertical CCD columns.
  • a charge detection unit such as a region amplifier FDA is associated with the charge detection unit.
  • the density non-uniformity due to the difference in conversion gain in the charge detection unit has a relatively high frequency, so that the density non-uniformity on the image is not visually recognized and poses almost no problem, but the reset variation between the charge detection units is small. Is a problem.
  • the first method of switching the output signal from the charge detection unit provided for each vertical CCD column with a switch and inputting it to one CDS circuit The second method is to provide one charge detection unit for each of the multiple vertical CCD columns and provide one CDS circuit for each charge detection unit.
  • the processing frequency in the CDS circuit portion is equal to the horizontal CCD peak frequency, which is a problem in increasing the number of pixels.
  • the problem of high clock frequencies has only moved from horizontal CCDs to CDS circuits.
  • the second method in which one charge detection unit is provided for each of the plurality of vertical CCD columns is more desirable.
  • a selection gate V OG read gate
  • V OG read gate
  • FIG. 19 (B) for example, when four vertical CCD rows 11 are assigned to one charge detection section 12, the outer columns A and D become the selection gate 13A.
  • the selection lines to 13D and 13D can be patterned, but the inner middle columns B and C have no space and the selection lines to the selection gates 13B and 13C indicated by diagonal lines are actually patterned. It is difficult to form them as Patterning on the floating diffusion FD is also conceivable, but it introduces a new problem of generating noise.
  • the conventional CCD solid-state imaging device has not been able to solve the problems of reduced sensitivity and reduced clock frequency of the horizontal CCD due to the increase in the number of pixels.
  • the present invention relates to a CCD solid-state imaging device capable of improving both the clock frequency and sensitivity, a method of driving the CCD solid-state imaging device, and an imaging method and imaging using the CCD solid-state imaging device.
  • the purpose is to provide equipment.
  • a first solid-state imaging device includes a plurality of photosensitive units that are two-dimensionally arranged in each of a horizontal row and a vertical row, and obtain signal charges by receiving light, and a photosensitive unit.
  • a vertical column charge transfer unit that transfers the obtained signal charges in the vertical column direction, and a signal charge that is provided for each of a plurality of adjacent vertical columns and converts the signal charges transferred by the vertical column charge transfer unit to pixel signals.
  • a dummy charge transfer unit disposed between the vertical column charge transfer unit and the charge detection unit and having a different number of charge transfer stages for each of the plurality of vertical columns.
  • the first solid-state imaging device it is desirable that a plurality of adjacent vertical column charge transfer sections use electrodes for vertical transfer drive in common.
  • a charge detection unit may be provided for every two adjacent vertical columns.
  • the dummy charge transfer unit differs in the number of charge transfer stages by 180 degrees of the charge transfer phase when the signal charges of the photosensitive unit in the same horizontal row reach the charge detection unit. I do.
  • a second solid-state imaging device is obtained by a plurality of photosensitive units that are two-dimensionally arranged in each of a horizontal row and a vertical row, and obtain signal charges by receiving light, and a photosensitive unit.
  • Column charge transfer unit that transfers the transferred signal charges in the vertical column direction, and the signal charges that are provided for each of a plurality of adjacent vertical columns and convert the signal charges transferred by the vertical column charge transfer unit to pixel signals
  • a charge detection unit that performs the measurement.
  • the signal charges at the same position in the horizontal column direction obtained by the photosensitive unit reach the charge detection unit.
  • the electrodes for vertical transfer drive were formed so that the phase of charge transfer during the transfer was different.
  • the charge detection unit may include a floating diffusion (floating diffusion layer) on the signal charge input side.
  • a read gate for reading out the signal charge on the input side of the signal charge, which is shared by a plurality of adjacent vertical columns.
  • the wiring to the read gate may be shared with the wiring to the read gate for another adjacent charge detection unit.
  • the first and second solid-state imaging devices basically include a plurality of photosensitive units, and a vertical column charge transfer unit that transfers signal charges obtained by the photosensitive units in the vertical column direction.
  • a charge detection unit that is provided for each vertical column and converts the signal charge transferred by the vertical column charge transfer unit into a pixel signal.
  • a common vertical transfer control is performed for a plurality of adjacent vertical columns. When a signal is applied, the signal transfer at the same position in the horizontal row direction obtained by the photosensitive unit at the same position reaches the charge detection unit, and the charge transfer phase is different. Anything is fine.
  • the first solid-state image sensor uses a dummy charge transfer section with different numbers of charge transfer stages, and a vertical transfer control signal (transfer pulse)
  • the second solid-state imaging device takes a countermeasure in the manner in which the vertical transfer electrodes are applied.
  • the third solid-state imaging device is from a different viewpoint than the first and second solid-state imaging devices, and is arranged two-dimensionally in each direction of a horizontal row and a vertical column.
  • a plurality of photosensitive units that obtain signal charges by receiving light, a vertical column charge transfer unit that transfers signal charges obtained by the photosensitive units in the vertical column direction, and two adjacent vertical columns To A charge detection unit for converting the signal charge transferred by the vertical column charge transfer unit into a pixel signal. Then, on the input side of the signal charge of the charge detection section, a selection gate for reading out the signal charge, which is provided independently for each of the two vertical columns, is provided.
  • the charge detection unit includes, for each charge detection unit, a reset gate for initializing a signal charge after converting the signal charge into a pixel signal. It is good to be.
  • a differential detection unit that detects the difference between the output of the pixel signal when there is no signal charge and the signal level when there is the signal charge is provided downstream of the charge detection unit.
  • a plurality of charge detection units for a plurality of adjacent vertical columns are further provided in the direction of the vertical columns as a set of a plurality of the vertical columns. It is desirable to provide a horizontal scanning unit that sequentially selects and outputs the pixel signals output from each of the plurality of charge detection units in the horizontal column direction in time series.
  • the method for driving a solid-state imaging device according to the present invention is a method for driving the first, second, or third solid-state imaging device according to the present invention, wherein pixel signals for a plurality of adjacent vertical columns are vertical. Driving was performed so that signals were output at different phases in the transfer of signal charges in the column direction.
  • the charge detection unit has, on the signal charge input side, a selection gate for reading out the signal charge and a reset gate for initializing the signal charge after converting the signal charge into a pixel signal.
  • the reset gate is turned on when the selected gate is off, so that a plurality of adjacent vertical columns are sequentially read.
  • the imaging method according to the present invention is an imaging method for obtaining an imaging signal using the first, second, or third solid-state imaging device according to the present invention, First, pixel signals for a plurality of adjacent vertical columns are acquired at different phases in the transfer of signal charges in the direction of the vertical columns. Next, by sequentially selecting the obtained pixel signals in the horizontal column direction in a time series manner, imaging signals for each of different phases are obtained. Finally, by rearranging the pixel signals of the imaging signal in the horizontal column direction according to the arrangement order of the plurality of vertical columns, an imaging signal in the horizontal column direction is obtained.
  • An imaging device is a device that obtains an imaging signal using the first, second, or third solid-state imaging device according to the present invention, and includes a signal charge in a vertical column direction from the solid-state imaging device.
  • a horizontal scanning unit that obtains image signals for each of the different phases by sequentially selecting the pixel signals output at different phases in the horizontal column direction in the transfer in the horizontal direction, and a plurality of vertical columns.
  • a horizontal column matching unit that obtains image signals that are ordered in the horizontal column direction by rearranging the pixel signals of the imaging signals output from the horizontal scanning unit in the horizontal column direction in accordance with the arrangement order of the horizontal scanning units.
  • one charge detection unit is assigned to a plurality of vertical columns, and a dummy charge transfer unit is provided between the vertical column charge transfer unit and the charge detection unit.
  • various electrode gates such as a vertical transfer electrode and an electrode for a selection gate can be shared by a plurality of vertical columns.
  • one charge detection unit is assigned to a plurality of vertical columns, and signal charges of a photosensitive unit in the same horizontal column are assigned to a plurality of adjacent vertical column charge transfer units.
  • An electrode for vertical transfer drive was formed so that the phase of charge transfer when reaching the charge detection section was different.
  • various electrode gates such as a vertical transfer electrode and an electrode for a selection gate can be shared by a plurality of vertical columns.
  • one charge detection unit is assigned to two vertical columns, and a selection gate for reading out signal charges is provided on the signal charge input side of the charge detection unit. Independently provided for one vertical column. This solves the problem of routing the selection line to the selection gate.
  • driving is performed such that pixel signals for a plurality of adjacent vertical columns are output at different phases in vertical transfer.
  • the pixel signals acquired at different phases in the vertical transfer are sequentially selected in the horizontal column direction in a time-series manner, whereby each phase is selected. Is obtained.
  • the pixel signals are rearranged in the horizontal column direction in accordance with the arrangement order of the vertical columns, so that the captured image information and the image signals on the imaging area have the same arrangement.
  • the solid-state imaging device (for example, the first and second solid-state imaging devices) allocates a plurality of adjacent vertical columns to one charge detection unit.
  • the same position in the horizontal row direction obtained by the photosensitive unit by changing the number of stages of vertical transfer between the charge detection unit, devising the electrode arrangement, or adjusting the drive pulse timing, etc.
  • the phase of the charge transfer when the signal charges reach the charge detection section was formed to be different. This eliminates the need to provide separate selection gate VOGs for multiple vertical columns, greatly reducing wiring restrictions and securing space for subsequent CDS circuits, etc. .
  • the solid-state imaging device (for example, a third solid-state imaging device), that is, a switching mechanism (selection) that allocates two columns to one charge detection unit and controls charge transfer from a serial connection
  • the number of wires to the selected gate is larger than in the first embodiment, but the wiring space to the selected gate in the center does not matter.
  • the solid-state imaging device uses a common vertical transfer electrode for each column, and uses a common selection gate for a plurality of columns to reduce the wiring constraint and to reduce the charge.
  • the charge transfer unit for the horizontal direction Since the charge transfer unit for the horizontal direction is not used, the problem that the horizontal clock frequency becomes a limit when the number of pixels of the solid-state imaging device is increased can be solved.
  • FIG. 1 is a schematic configuration diagram showing a first embodiment of an imaging device using a CCD solid-state imaging device according to the present invention.
  • FIG. 2 is a schematic plan view showing the vicinity of the boundary between the vertical CCD and the read processing unit in the CCD solid-state imaging device according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view showing the vicinity of the boundary between the vertical CCD and the read processing unit in the CCD solid-state imaging device according to the first embodiment.
  • FIG. 4 is a schematic diagram of a timing chart of a vertical transfer pulse ⁇ V1 to drive a vertical CCD and a dummy vertical CCD in the CCD solid-state imaging device according to the first embodiment.
  • FIG. 5 is a diagram illustrating the relationship between the vertical transfer electrodes constituting the vertical CCD and the dummy vertical CCD and the applied vertical transfer pulses ⁇ V1 to V 6 in the CCD solid-state imaging device according to the first embodiment.
  • FIG. 6 is a diagram for explaining the relationship between the vertical transfer pulses ⁇ V1 to ⁇ V6 for driving the vertical CCD and the dummy vertical CCD in the CCD solid-state imaging device according to the first embodiment and the charge transfer.
  • FIG. 7 is a schematic diagram of a timing chart of vertical transfer pulses ⁇ ⁇ ⁇ to ⁇ ⁇ 6 illustrating an example in which charge transfer is reversed in phase by changing the arrangement of the vertical transfer electrodes.
  • Figure 88 shows an example in which charge transfer is reversed by changing the arrangement of the vertical transfer electrodes. The relationship between the vertical transfer electrodes and applied vertical transfer pulses ⁇ ⁇ ⁇ to ⁇ ⁇ 6 is explained.
  • Fig. 8 (a) is a schematic diagram of the pattern transfer of the vertical transfer electrode.
  • FIG. 9 is a diagram illustrating the relationship between the vertical transfer pulse and the charge transfer in the CCD solid-state imaging device according to the first embodiment.
  • FIG. 10A is a circuit diagram showing a second configuration example for one unit in the read processing unit
  • FIG. 10B is a signal waveform diagram.
  • FIG. 11 is a circuit diagram showing a second configuration example for one unit in the read processing unit.
  • FIG. 12A is a block diagram showing an example of the entire configuration of the imaging apparatus including a signal processing circuit connected to the subsequent stage of the readout processing unit
  • FIG. 12B is a block diagram of a main part thereof. .
  • FIG. 13 is a diagram illustrating a first modification of the CCD solid-state imaging device according to the first embodiment.
  • FIG. 14 is a diagram illustrating a second modification of the CCD solid-state imaging device according to the first embodiment.
  • FIG. 15 is a diagram illustrating a modified example in the case where the CCD solid-state imaging device according to the first embodiment is driven in four phases.
  • FIG. 16A is a circuit diagram of a main part illustrating a CCD solid-state imaging device according to a third embodiment
  • FIG. 16B is a schematic plan view thereof.
  • FIG. 17 is a configuration diagram showing a conventional CCD solid-state imaging device.
  • Figure 18 is a schematic diagram of the timing chart of the transfer pulse for driving the conventional CCD solid-state imaging device.
  • FIG. 19A is a circuit diagram of a main part for explaining the problem of the conventional “scanning readout method”, and FIG. 19B is a schematic plan view thereof.
  • FIG. 1 is a schematic configuration diagram showing a first embodiment of an imaging apparatus using a CCD solid-state imaging device according to the present invention, and shows a case where the invention is applied to an interline transfer type CCD air sensor.
  • the imaging device 200 shown in FIG. 1 is a CCD solid-state having a reading processing unit 200 arranged below the imaging area 100 and the imaging area 100 on the drawing.
  • An imaging device 10 and an external circuit 30 for driving the CCD solid-state imaging device 10 are provided.
  • the external circuit 30 supplies a drive power supply 70 that supplies a desired drive voltage such as a drain voltage V DD , a gate voltage V GG, or a reset drain voltage VRD to the CCD solid-state imaging device 40.
  • a desired drive voltage such as a drain voltage V DD , a gate voltage V GG, or a reset drain voltage VRD
  • V DD drain voltage
  • V GG gate voltage
  • VRD reset drain voltage
  • the CCD solid-state imaging device 40 constituting the imaging device 20 has a photosensitive substrate comprising a PN junction photo diode, which is an example of a light receiving device, corresponding to a pixel (unit cell) on a semiconductor substrate.
  • Section (sensor section; photocell) Many 120, vertical (row) direction, horizontal direction They are arranged in a two-dimensional matrix in the (row) direction.
  • These photosensitive portions 120 convert the incident light incident from the light receiving surface into signal charges having a charge amount corresponding to the light amount and accumulate the signal charges.
  • the CCD solid-state imaging device 40 has a plurality of (in this example, six per unit cell) vertical transfer electrodes VI to V 6 corresponding to six-phase drive for each vertical column of the photosensitive section 120.
  • Vertical CCDs 130 which are examples of the vertical column charge transfer unit, are arranged.
  • the vertical transfer electrodes V 1 to V 6 are connected to the adjacent vertical CCD 130, and in the imaging area 100, the signal charge of the photosensitive section 120 in the same horizontal row is in-phase with the charge detection section 2. It extends almost straight in the horizontal column direction in the figure so that it is transferred to the 10 side.
  • the imaging area is composed of a plurality of vertical CCDs 130 that vertically transfer signal charges read through the imaging area.
  • Each vertical transfer electrode V 1 to V 6 uses the photosensitive unit as the repeat unit in the transfer direction.
  • One pixel of 120 (that is, unit cell) is used.
  • the transfer direction is the vertical direction in the figure, and a vertical CCD 130 is provided in this direction.
  • a readout gate (transfer gate) ROG is interposed between the vertical CCD 130 and each photosensitive section 120.
  • a channel stop (element separation layer) CS is provided at the boundary of each unit cell.
  • multiple vertical C C D
  • a read processing unit 2000 is provided adjacent to each end of the transfer destination side of 130, that is, adjacent to the vertical CCD 130 of the last row.
  • the signal charge stored in each of the photosensitive sections 120 is applied to the read terminal X of the read gate section ROG by a read pulse X SG generated from a timing generator 80 constituting the external circuit 30.
  • the game As the potential under the gate terminal electrode becomes deeper, the data is read out to the vertical CCD 130 through the readout gate portion ROG.
  • the signal charges read out to the vertical CCD 130 are applied with vertical transfer pulses ⁇ V1 to ⁇ V6 at predetermined timing to the vertical transfer electrodes V1 to V6 (referred to as 6-electrode Z6 phase drive).
  • 6-electrode Z6 phase drive referred to as 6-electrode Z6 phase drive
  • the read-out processing unit 200 is converted by the charge detection unit 210, which receives the signal charges injected in the order of the vertical CCD 130 and converts them into a voltage signal, and the charge detection unit 210. Output from the band limiter 230 that limits the frequency band of the output voltage signal, the CDS processor 250 that suppresses reset noise generated by the charge detector 210, and the CDS processor 250. And a column selecting section 270 for selecting and outputting a vertical column of the applied voltage signal.
  • the readout processing section 200 generates a column selection pulse (horizontal scan pulse) SP (n) that defines horizontal scanning, and supplies a column selection pulse generation section 280 to the column selection section 270. Has zero.
  • a charge detecting unit 210, a band limiting unit 230, a CDS processing unit 250, and a column selecting unit 270 are provided for every two adjacent vertical columns.
  • a photosensitive unit 120 composed of a plurality of photodiodes and a pixel composed of a vertical CCD 130 coupled to each photosensitive unit 120 via a readout gate unit ROG are provided.
  • An imaging area 100 in which a plurality of rows are arranged in parallel is arranged so that two adjacent rows in a vertical row are associated with each other as a set, and a charge detection unit 210 and the like are provided.
  • the charge detection unit 210 accumulates signal charges sequentially injected from the vertical CCD 130 of the imaging error sensor 100 in a floating diffusion (not shown). Not show The signal charge is converted to a voltage signal under the control of the selection gate voltage VOG and the reset gate pulse ⁇ RG generated from the timing generator 80 through the output circuit of the source follower configuration. Output as pixel signal (CCD output signal).
  • the pixel signal converted into a voltage signal by the charge detection unit 210 is thereafter subjected to a signal frequency band limitation by the band limitation unit 230, and then by the CDS processing unit 250.
  • the reset noise generated in the charge detection unit 210 is suppressed.
  • the column selection unit 270 outputs the voltage signal from the CDS processing unit 250 to the output signal line 290 when the column selection pulse SP (n) supplied from the column selection pulse generation unit 280 is active You.
  • the voltage signals for the odd columns and the even columns in the vertical direction are read out by switching sequentially in the horizontal direction by the column selection unit 270 separately for the odd columns and the even columns (by time division). Image signals are obtained for the odd columns and the even columns output at different phases. That is, the image reproducing means 270 and the column selection pulse generator 280 constitute a horizontal scanning section according to the present invention.
  • FIGS. 2 and 3 are views showing the vicinity of the boundary between the vertical CCD 130 and the read-out processing unit 200 in the CCD solid-state imaging device 40 of the first embodiment.
  • FIG. 2 is a schematic plan view
  • FIG. 3 is a schematic cross-sectional view in a vertical column direction.
  • an amplifier FDA having a floating diffusion configuration is provided on the vertical CCD 130 side, which is a stage preceding the charge detection unit 210. That is, the amplifier FDA is composed of a selected gate VOG, a floating diffusion (floating diffusion layer) FD which is an N + region, a reset gate line RG, and a reset drain RD which is an N + region.
  • one charge detection unit 210 is provided.
  • a plurality of vertical transfer electrodes (here, six vertical transfer electrodes V1 to V6 per pixel) are formed, and a channel stop CS is provided between each column.
  • the channel stop CS is provided with a photosensitive section 120 and a readout gate section ROG (not shown).
  • a dummy vertical CCD 132 which is an example of a dummy charge transfer unit, is provided between the selection gate VOG side of the charge detection unit 210 and the vertical CCD 130 of the imaging area 100. ing.
  • the dummy vertical CCD 130 is covered with a light shielding film.
  • the length of the dummy vertical CCD 132 that is, the number of stages of the dummy vertical transfer electrodes, is three for odd-numbered columns, corresponding to the transfer electrodes VI to V3, and six for the even columns, VI to V6. ing. In other words, the length of the vertical CCD (the number of register stages corresponding to the electrodes), which is the entirety of the vertical CCD130 and the dummy vertical CCD132, is different by three registers.
  • the transfer electrodes VI to V6 of the vertical CCD 13 0 and the transfer electrodes VI to V 6 of the dummy vertical CCD 13 2 are commonly applied with a vertical transfer pulse ⁇ VI to ⁇ ⁇ 6 at a timing described later in this order. Is done.
  • the length of the dummy vertical CCD 132 that is, the number of steps of the dummy vertical transfer electrodes, is three for V1 to V3 for odd columns, and six for VI to V6 for even columns. I have.
  • the transfer phase of the signal charge from the vertical CCD 130 to the charge detection unit 210 is shifted by 180 degrees, and reaches the charge detection unit 210 (floating diffusing FD in this example) at different times.
  • a dummy vertical line connected to the floating differential FD By changing the length of the direct CCD 132 (the number of charge well stages) and shifting the charge transfer phase of the two rows of vertical CCDs 130 by 180 degrees when they reach the floating diffusion FD, The selection gate VOG for selecting the vertical CCD 130 is not used for each vertical CCD 130, and two rows of vertical gates are selected using only the selection gate VOG for a single floating differential FD. The signal charge of the CCD 130 can be transferred to one floating differential FD. As a result, the number of wirings connected to the gate can be reduced as compared with the conventional “scanning readout method”, and the element area can be used more effectively.
  • the number of stages of the dummy vertical CCDs 13 is not limited to the example shown in the figure, but may vary depending on the number of vertical transfer phases, the number of transfer electrodes, the number of vertical columns for one charge detection unit 210, and the like.
  • the signal charge of the column may be changed appropriately so that it reaches the charge detection unit 210 (floating differential FD in this example) at different phases (timing) in one transfer cycle.
  • the odd-numbered columns are removed by removing the portions V1 to V3 common to the odd-numbered columns and even-numbered columns so that the odd-numbered columns have 0 stages and the even-numbered columns have 3 stages.
  • FIGS. 4 to 6 show vertical transfer pulses ⁇ ⁇ ⁇ to ⁇ ⁇ 6 for driving the vertical CCD 13 0 and the dummy vertical CCD 13 2 in the CCD solid-state imaging device 40 of the first embodiment
  • FIG. 4 is a diagram illustrating a relationship with transfer.
  • Fig. 4 is a timing chart of the basic form of the 6-phase drive vertical transfer pulse ⁇ to ⁇ 6.
  • Figure 5 shows the odd- and even-row transfer electrodes V1 to V6 and the six-layer transfer pulse ⁇ V1 applied to them in the vertical CCD 13 0 and dummy vertical CCD 13 2.
  • It is a schematic diagram which shows the relationship of ⁇ v6.
  • FIG. 6 is a schematic diagram showing the relationship between the voltage potential and the charge transfer in the vertical CCD 130 and the dummy vertical CCD 132 shown in FIG.
  • the register (charge well; charge packet) corresponding to each of the transfer electrodes V1 to V6 of the vertical CCD 130 and the dummy vertical CCD 1332 has the vertical transfer pulse ⁇ ⁇ shown in FIG. Driven in common by ⁇ to ⁇ 6.
  • the first phase vertical transfer pulse ⁇ ⁇ ⁇ is applied to the transfer electrode VI, and the second phase vertical transfer pulse is applied to the transfer electrode V2.
  • ⁇ V 2 the vertical transfer pulse of the third phase to transfer electrode V 3
  • the vertical transfer pulse of the fourth phase to transfer electrode V 4 and the vertical transfer pulse of the fifth phase to transfer electrode V 5 ⁇ V 5 and the sixth phase vertical transfer pulse ⁇ ⁇ 6 are applied to the transfer electrode V 6, respectively.
  • the vertical transfer pulses ⁇ V1 to ⁇ V6 are turned on and a high voltage is applied to the transfer electrodes V1 to V6, the potential under the corresponding transfer electrode becomes deeper. Charge wells (registers) are formed.
  • the vertical transfer pulse ⁇ to ⁇ 6 is turned off and a low voltage is applied to the transfer electrodes VI to V6, the potential under the corresponding transfer electrode becomes shallower, and a potential barrier is formed.
  • V 4 When a low voltage is applied to V 4, V 5, and V 6, the potential below the transfer electrode VI becomes deep, the potential below the transfer electrodes V 2 to V 6 becomes shallow, and the potential below the transfer electrode V 1 becomes lower.
  • a charge well is formed at the bottom of the cell to accumulate signal charges, and serves as a barrier below the transfer electrodes V2 to V6 to prevent signal mixing.
  • the packet size for charge storage is set to two electrodes.
  • the transfer electrode V 1 is maintained at a high voltage, and The transfer electrode V2 transitions to a high potential while forming a load well and keeping the transfer electrodes V3 to V6 at a low potential to form a barrier.
  • the potential below the electrode V 2 becomes deeper, so that a charge well is formed by the two electrodes V 1 and V 2, and before that (time TO), the charge well is formed below the transfer electrode V 1.
  • the stored signal charges also move to the transfer electrode V2 side.
  • the transfer electrode V1 is kept at a high voltage to form a charge well under the electrode, and the transfer electrodes V3 to V6 are kept at a low potential to form a barrier, and the transfer electrode V1 is kept at a low potential. Transition to a low potential. As a result, the potential under the transfer electrode V 1 becomes shallower, so that all the signal charges under the transfer electrode V 1 are transferred under the transfer electrode V 2, and the signal charge is accumulated there. Is done.
  • the transfer electrode V 2 is kept at a high voltage to form a charge well under the electrode, and the transfer electrodes V 1, V 4 to V 6 are kept at a low potential to form a barrier, and the transfer electrode V 2 is kept at a low potential.
  • V3 transitions to a high potential.
  • the potential under the transfer electrode V 3 is deepened, so that a charge well is formed by the two electrodes V 2 and V 3, and the signal charge under the transfer electrode V 2 is transferred to the transfer electrode V 3. Also move.
  • the transfer electrode V3 is kept at a high voltage to form a charge well under the electrode, and the transfer electrodes V1, V4 to V6 are kept at a low potential to form a barrier, and the transfer electrode V3 is kept at a low potential.
  • V2 transitions to a low potential.
  • the potential under the transfer electrode V2 becomes shallower, so that all the signal charges under the transfer electrode V2 are transferred under the transfer electrode V3, where the signal charges are accumulated. .
  • transfer electrode V3 is maintained at a high voltage to form a charge well under the electrode, and transfer electrodes VI, V2, V5, and V6 are maintained at a low potential to form a barrier,
  • the transfer electrode V 4 transitions to a high potential. This leads to a deeper potential under electrode V4, A charge well is formed by the electrodes V 3 and V 4, and the signal charge accumulated under the transfer electrode V 3 also moves to the transfer electrode V 4 side.
  • the transfer electrode V4 is maintained at a high voltage to form a charge well under the electrode, and the transfer electrodes V1, V2, V5, and V6 are maintained at a low potential and form a barrier. Then, the transfer electrode V 3 transitions to a low potential. As a result, the potential under the transfer electrode V3 becomes shallower, so that all the signal charges under the transfer electrode V3 are transferred under the transfer electrode V4, and the signal charges are accumulated there.
  • the transfer electrode V4 is maintained at a high voltage to form a charge well under the electrode, and the transfer electrodes V1, V2, V3, and V6 are maintained at a low potential to form a barrier.
  • the transfer electrode V 5 transits to the high potential.
  • the potential under the transfer electrode V5 becomes deeper, so that a charge well is formed by the two electrodes V4 and V5, and the signal charge under the transfer electrode V4 is transferred to the transfer electrode V2 side. Also move.
  • the transfer electrode V5 is maintained at a high voltage to form a charge well under the electrode, and the transfer electrodes V1 to V3, V6 are maintained at a low potential to form a barrier, while the transfer electrode V5 is maintained at a low potential. 4 transitions to a low potential. As a result, the potential under the transfer electrode V4 becomes shallow, so that all the signal charges under the transfer electrode V4 are moved under the transfer electrode V5, and the signal charges are accumulated there.
  • transfer electrode V5 is maintained at a high voltage to form a charge well below the electrodes, and transfer electrodes VI to V4 are maintained at a low potential to form a barrier and transfer electrode V6 is driven low. Transition to the potential. As a result, the potential below the transfer electrode V6 becomes deeper, and the two electrodes A charge well is formed by V 5 and V 6, and the signal charge under the transfer electrode V 5 also moves to the transfer electrode V 6 side.
  • transfer electrode V 6 maintains a high voltage to form a charge well under the electrode, and transfer electrodes V 1 to V 4 maintain a low potential to form a barrier, and transfer electrode V 5 To low potential.
  • the potential under the transfer electrode V5 becomes shallower, so that all the signal charges under the transfer electrode V5 are transferred under the transfer electrode V6, and the signal charges are accumulated there.
  • the transfer electrode V 6 is kept at a high voltage to form a charge well under the electrode, and the transfer electrodes V 2 to V 5 are kept at a low potential to form a barrier, and the transfer electrode V 1 is kept at a low potential. Transition to a low potential. As a result, the potential below the transfer electrode V 1 is deepened, so that a charge well is formed by the two electrodes V 6 and VI, and the signal charge below the transfer electrode V 6 is transferred to the transfer electrode V 1. Also move to the side.
  • the transfer electrode V 1 maintains a high voltage to form a charge well below the electrode, and the transfer electrodes V 2 to V 5 maintain a low potential to form a barrier, and the transfer electrode V 1 remains at a low potential. 6 transitions to low potential. As a result, since the potential under the transfer electrode V6 becomes shallow, all the signal charges under the transfer electrode V6 are transferred under the transfer electrode V1, and the signal charges are accumulated there.
  • the signal charge under the transfer electrode V4 is transferred to below the transfer electrode VI.
  • the time T7 to T12 is almost half of one period of the vertical transfer pulse (i) Vl to (i) V6.
  • the signal charges accumulated under the transfer electrode V1 at time TO are separated by one pixel. Transferred to below the transferred electrode V 1. Then, at time T 6 and time T 1 2 (equivalent to T 0) Indicates that the charge transfer is 180 degrees shifted (reverse phase). Note that the charge transfer is shifted by 180 degrees between time T2 and time T6, and between time T4 and T8.
  • one electrode corresponds to 1 Z 6 period (60 ° phase shift) of 6-phase drive, and two electrodes correspond to 1/3 period (120 ° phase shift), 1/2 Charge transfer for three electrodes can be performed in a cycle (180 ° phase shift), and charge transfer for six electrodes can be performed in one cycle.
  • the vertical transfer electrodes for the odd columns and the even columns are changed by changing three vertical transfer electrodes (for three registers) for each of the dummy vertical CCDs 13 and 2 for the odd columns and the even columns. Even if VI to V6 are used in common, a state can be formed in which the phase at which the signal charge reaches the charge detection unit 210 is shifted by 180 degrees.
  • an odd number is used instead of sharing the vertical transfer electrodes V1 to V6.
  • Columns and even columns independently Drivable vertical transfer electrodes V1 to V6 may be used.
  • the dummy vertical CCDs 13 and 2 become unnecessary, and the vertical CCDs may have the same length.
  • FIGS. 7 and 8 are diagrams illustrating an example in which the arrangement of the vertical transfer electrodes VI to V6 is changed so that the charge transfer is reversed in phase while solving this problem.
  • the signal charges of the photosensitive unit 12.0 in the same horizontal row reach the charge detection unit 210 without sharing the vertical transfer electrodes VI to V4 and without providing the dummy vertical CCD 1332.
  • the phase of the charge transfer is set to be opposite.
  • the arrangement of the vertical transfer electrodes V1 to V6 in the same horizontal column is opposite to that of the odd column and the even column.
  • the patterning may be performed in a zigzag pattern as shown in FIG. 8B.
  • various electrodes such as the vertical transfer electrodes V1 to V6 and the electrodes for the selection gate VOG are shared, and the vertical transfer pulse ⁇ V1 common to the even and odd columns is used.
  • ⁇ V6 signal charges can be transferred to the floating diffusion FD side in the opposite phase without the need for a dummy vertical CCD 132. That is, when the odd-numbered signal charges reach the floating differential FD, the even-numbered signal charges have not yet arrived. Conversely, when the signal charges in the even columns reach the floating differential FD, the signal charges in the odd columns have not yet reached.
  • FIG. 9 is a timing chart for explaining vertical transfer and horizontal reading in the case where the CCD solid-state imaging device of the first embodiment is used. The overall image from the output signal line 290 to the time-series pixel signal is shown. ing.
  • the registers (charge wells) corresponding to each of the transfer electrodes VI to V6 of the vertical CCD 130 and the dummy vertical CCD 1332 have the same vertical transfer pulse ⁇ V1 to ⁇ V 6.
  • the reset gate pulse 0 RG is used commonly in the odd-numbered row and the even-numbered row because the corresponding electrode is formed in common.
  • the vertical transfer pulses ⁇ ⁇ ⁇ to ⁇ ⁇ 6 By driving the vertical transfer pulses ⁇ ⁇ ⁇ to ⁇ ⁇ 6 in the timing shown in FIG. 9 during each of the readout periods of the odd columns or even columns in one horizontal period, the vertical transfer pulses ⁇
  • the signal charges of the odd-numbered columns and the even-numbered columns stored in the registers below V 1 to ⁇ V 6 are sequentially transferred in parallel (simultaneously) to the dummy vertical CCD 1332 side.
  • the signal charge of each column transferred to the register corresponding to the last pixel of the vertical CCD 130 is transferred to the floating differential FD of the charge detection unit 210 via the dummy vertical CCD 13. Moved.
  • the potential of the floating differential FD changes, and the potential is detected via a source follower-type amplifier (not shown).
  • the reset gate line (electrode) RG is turned on by the reset gate pulse ⁇ ⁇ G, so that the potential of the floating diffusion FD is in the ⁇ + region. Reset to the drain voltage V RD.
  • the registers (charge wells) of the odd columns and the even columns are shifted by three stages, and one cycle of the vertical transfer pulses ⁇ ⁇ ⁇ to ⁇ ⁇ 6 ( ⁇ In (1) to (12), the signal charge is shifted by 180 degrees (in opposite phase) to reach the floating differential FD. For this reason, when the odd-numbered signal charges reach the floating differential FD, the even-numbered signal charges have not yet arrived. Conversely, when the signal charges in the even columns reach the floating differential FD, The signal charge has not yet arrived.
  • the vertical transfer pulses V 1 to ⁇ 6 are driven at the timings shown in the drawings from the bottom 1 to the timings 12, the first half of the odd column reading period ( ⁇ 1 to ⁇ 7) In 6, the signal charges in the odd columns of columns A, C, E,... Are transferred to the floating diffusion FD, and converted to voltage signals by the charge detection unit 210 (signal charges are read out).
  • the signal is input to the column selection unit 270 via the band limiting unit 230 and the CDS processing unit 250.
  • the column selection pulse SP (n) for the column selection unit 270 is controlled, that is, the horizontal scanning by the column selection pulse generation unit 280 causes the column of one line to be output. Time-series imaging signals corresponding to the odd-numbered signal charges such as A, C, E,... Are output to the output signal line 290.
  • the length of the dummy vertical CCDs 132 of the odd columns of columns A, C, E,... and the even columns of columns B, D, F,... is such that the phase of the charge transfer is just one. ..,
  • the signal charges in the odd columns of columns A, C, E,... Reach the floating differential FD during the odd column readout period T 1 to T 7. Then, the signal charges in the even-numbered columns of columns B, D, F, ... do not reach the floating differential FD.
  • the reset gate pulse ⁇ RG turns on the reset gate RG switch to turn on the floating differential circuit until time T7 after horizontal scanning by the column selection pulse generation unit 280. After resetting the floating FD FD by resetting the potential of the reset FD to the reset level, turn off the reset gate switch.
  • the signal charges in the even-numbered columns are transferred to the floating differential FD, then converted into a voltage signal by the charge detection unit 210 (the signal charge is read out), and the band limit unit 230 And, it is input to the column selection unit 270 through the CDS processing unit 250.
  • the control of the column selection pulse SP) n) for the column selection unit 270 that is, by the column selection pulse generation unit 280
  • a time-series image signal corresponding to the signal charges in the even-numbered columns such as columns B, D, F-,... Of one line is output to the output signal line 290.
  • Time-series pixel signals corresponding to the signal charges for one horizontal scanning period can be output from the output signal line 290.
  • an imaging signal corresponding to the signal charge for one screen can be output from the output signal line 290.
  • the circuits after the charge detection unit 210 need only be the same as the number of the charge detection units 210, and the number of rows can be reduced by the combination of a plurality of columns (odd and even columns in the previous example). Therefore, power consumption can be reduced.
  • FIG. 10 shows one unit of the charge detection unit 210, the band limiting unit 230, the CDS processing unit 250, and the column selection unit 270 in the read processing unit 200.
  • FIG. 10 (A) is a circuit diagram
  • FIG. 10 (B) is a timing chart for explaining the operation.
  • the charge detection unit 210 constitutes a pre-stage output unit (preamplifier) built in the CCD solid-state imaging device 10 and includes a driving MOS transistor (DM; D). rive MOS (DM) and a load MOS transistor (LM; Load MOS) A source follower (current amplifying circuit) structure using LM, and a reset controlled based on a reset gate pulse ⁇ RG It has a MOS transistor (RGTr) having a gate terminal, and has a function to convert signal charges from the vertical CCD 130 into voltage signals.
  • the source follower has a single-stage configuration, but a source follower having a plurality of stages may be used.
  • the driving MOS transistor DM has a gate connected to a floating differential FD that accumulates signal charges supplied from the vertical CCD 130 via the selected gate VOG, and discharges signal charges.
  • the source of the MOS transistor RGTr for the reset gate RG is connected between the reset drain power supply VRD.
  • the floating differential FD is connected to the vertical CC of two columns, odd and even, through the selection gate VOG.
  • D130 is connected to form a floating differential amplifier FDA.
  • the reset drain power supply VRD may be shared with the power supply VDD.
  • This selection gate the bets VOG predetermined selection gate voltage V o G is applied in the detection period of the signal charge reset Toge Toparusu [Phi RG is applied to the re-set Toge DOO line RG Is done. Then, the signal charges stored in the floating differential FD are converted into signal voltages, and are converted into pixel signals via a source follower output circuit including a driving MOS transistor DM and a load MOS transistor LM. Is derived.
  • the previous signal charge stored in the gate capacitance of the first-stage source follower is reset when a pulse is given to the reset gate line RG.
  • terminal A goes to reset potential.
  • the reset potential is determined with a delay by the time constant determined by the output impedance of the first-stage source follower and the band limiting capacitance C out.
  • a pulse is input to the clamp pulse CLP, and the reset potential is clamped.
  • a signal charge is input to terminal A by an input pulse.
  • the potential of terminal A drops by the amount of the signal charge.
  • the signal potential is determined with a time constant delay similar to the reset.
  • a pulse is given to the hold pulse HP, and the potential at that time is stored at point C.
  • the potential of the difference between the signal potential and the reset potential is stored.
  • a column selection pulse SP (n) is applied to the column selection unit 270 by the column selection pulse generation unit 280, so that an imaging signal is output to the output signal line 290.
  • the time for detecting the signal potential and the time for detecting the reset potential are the same. This is done by taking the difference between the signal potential and the reset potential in the CDS processor 250 at the subsequent stage.
  • the two potentials are limited in the same band and need to have the same level of noise components. That is, even if only one of the signals has a low noise component, the difference signal has a large noise component.
  • the band can be limited by the low-pass filter composed of the output impedance of the first-stage source follower and the band-limiting capacitance C out, so that the noise component included in the output signal is reduced. it can.
  • the read processing unit 2000 detects a difference (output difference) between a reset potential in a period in which there is substantially no signal charge and a signal potential in a period in which there is substantially signal charge. 0, the reset noise and fixed pattern noise (FPN; Fixed Pattern Noise) generated by the CDS (Correlated Double Sampling) function are caused by the potential variation when the previous charge is reset. ) Can be suppressed at the same time, and a signal with good S / N can be obtained.
  • FPN Fixed Pattern Noise
  • a charge detection unit 210 is provided for each of the two vertical CCDs 130.
  • one charge detection unit 210 and three or more vertical CCDs 130 are provided.
  • a CDS processing unit 250 or the like may be provided and used in a further time division manner. With this configuration, the total number of the charge detection unit 210 and the CDS processing unit 250 can be further reduced, so that the element area and power consumption can be further reduced. Further, in the configuration of FIG. 2, the selection gate VOG can be omitted.
  • the charge detection unit 210 shown in FIG. 10 is a case where it is configured using a floating differential, but is not limited thereto.
  • ISSCC DIGE ST OF TE CHNICAL PAPERS (see I.S.S.S.S.I.S. Digest Top Technical Paper), pp. 54-155, may be used. If a floating gate is used, a signal in which the DC component is cut can be obtained, so that the operating point can be easily set near half of the m source voltage in the next-stage amplifier. Therefore, it is possible to obtain a dynamic range that maximizes the power supply voltage.
  • FIG. 11 shows one unit of the charge detection unit 210, the band limiting unit 230, the CDS processing unit 250, and the column selection unit 270 in the read processing unit 200.
  • FIG. 6 is a circuit diagram showing a second configuration example of FIG.
  • the circuits subsequent to the charge detection unit 210 are processed separately in two systems, that is, a signal component detection system and a reset noise component detection system. That is, signal components and resets are performed using a first band limiting section 230a having a band limiting capacity C a and a second band limiting section 230b having a band limiting capacity C b. It is characterized in that the noise components are band-limited separately.
  • a signal component selection MOS transistor 220 a is arranged between the charge detection unit 210 and the band limit unit 230 a of the signal component detection system, and the band limit unit 230 a Bandwidth limiting capacity C a. Between the band limiting section 230a and the output signal line 290, a signal component column selection MOS transistor 222a is arranged. In addition, a reset noise component selection MOS transistor 2200 b is connected between the charge detection unit 210 and the band limiting unit 230 ba of the reset noise component detection system. The band limiting unit 230b has a band limiting capacity for reset noise components. A reset noise component column selection MOS transistor 222b is arranged between the band limiting section 230b and the output signal line 290.
  • the charge detection unit 210 and its peripheral parts are the same as in the first configuration example.
  • the signal component selection MOS transistor 220a is turned on when a signal component is input to the terminal A, and is reset when a reset noise component is input to the terminal A.
  • Noise component selection Turn on the MOS transistor 220b. Then, the signal component accumulates in the signal component band limiting capacitor C a, and the reset noise component accumulates in the reset noise component band limiting capacitor C b. Then, when a column is selected, the reset noise component column selection MOS transistor 222 b and the signal component column selection MOS transistor 222 a are sequentially turned on. Then, the reset noise component and the signal component are sequentially output to the output signal line 290 and input to the external CDS circuit.
  • the noise generated by the CDS circuit depends on the clamp capacitance C L and the hold capacitance Ch shown in FIG. If these capacitances are made as large as possible, the noise generated will be small.
  • the reset noise component and the signal component are output in order, so that an external CDS process can be performed.
  • the values of the clamp capacitance C L and the hold capacitance Ch can be increased, so that noise generated in the CDS circuit can be reduced.
  • FIG. 12 is a block diagram showing an example of the overall configuration of the imaging device 20 including a signal processing circuit connected to the subsequent stage of the read processing unit 200.
  • a system block diagram for reproducing an image from the imaging device 20 using the CCD solid-state imaging device 40 of the first embodiment is shown.
  • the signal processing unit 300 is connected to the output signal line 290 A / D conversion unit 310 that converts the image signal of the camera into digital image data, image storage unit (field memory) 320 that stores digitized image data for each screen, and image storage unit And a memory control section 330 for controlling data writing and reading of 320.
  • the image storage unit 320 and the memory control unit 330 constitute a horizontal alignment unit according to the present invention. That is, by rearranging the individual pixel signals of the image signals of the odd-numbered columns and the even-numbered columns output from the readout processing unit 200 in the horizontal column direction according to the arrangement of the odd-numbered columns and the even-numbered columns, It functions as a horizontal row matching unit that obtains image signals in the order of horizontal rows.
  • the signal processing section 300 converts the video data read from the image storage section 320 into an analog signal.
  • the D / A conversion section 340 and the DZA conversion section 340 convert the video data into an analog signal.
  • An NTSC converter 350 that generates an NTSC signal, which is an example of a broadcast format, based on the converted video signal, and 1 ⁇ 3.
  • a display 360 for displaying a visible image based on the NTSC signal output from the converter 350.
  • the signal charges photoelectrically converted by each photosensitive unit 120 are read out to the corresponding vertical CCD 130.
  • the signal charges read out to the vertical CCD 130 are transferred in parallel to the charge detection unit 210 in a time-division manner via the floating differential FD as a set of a plurality of lines adjacent to each other.
  • the signal charges of each vertical column transferred to the charge detection unit 210 are converted to voltage signals by the charge detection unit 210, and offset noise and fixed pattern noise are suppressed by the CDS processing unit 250.
  • the horizontal scanning function of the column selection pulse generation unit 280 for the column selection unit 270 causes the image signals corresponding to the individual photosensitive units 120 in the imaging area 100 to be time-sequentially. Output from the output signal line 290.
  • the imaging signals corresponding to the individual photosensitive units 120 output in time series from the output signal line 290 are input to the signal processing unit 300, and the A / D conversion unit 310 outputs the image signals. / D converted and stored in the image storage unit 320.
  • a memory control unit 330 is connected to the image storage unit 320, and performs address setting of a storage area, control of a reading order, and the like.
  • the signal charges of the odd-numbered columns and the even-numbered columns of the vertical CCD 130 were transferred to the read processing unit 200 in a time division manner and converted into voltage signals.
  • the horizontal scanning function of the column selection pulse generation unit 280 to the column selection unit 270 causes the imaging signals corresponding to the individual photosensitive units 120 in the imaging area 100 to be time-series. Be transformed into Therefore, in each horizontal scanning period, during the first half of the horizontal scanning period, the imaging signal time-sequentially output only for the odd columns is output first, and thereafter, during the latter half of the horizontal scanning period, only the even columns are output.
  • the converted image signal is output.
  • the image signals output from the odd-numbered columns and the even-numbered columns in a time-sharing manner are digitized and sent to the image storage section 320 side.
  • the address of the image storage unit 320 at the time of writing so as to correspond to the pixel position of 100
  • the captured image information on the imaging area 100 and the image storage unit 3 2 The image information of 0 has the same arrangement.
  • image data corresponding to the signal charges in odd columns in the vertical CCD 130 is stored in the storage areas 32 0 — 1 to 32 0 — (2 n — 1).
  • the storage area 32 0-2-32 0-(2 n) can store image data corresponding to the signal charges in the even-numbered columns in the vertical CCD 130.
  • the image data is sequentially read out as serial data from the storage area 3 2 0 — 1 to 3 2 0 — 2 n in the image storage section 3 0, and the 0 conversion section 3 4 0, NTSC converter 3 Display on the display 360 through 50.
  • the memory control unit 330 sets the image so that the image information of the image area 100 and the image information of the image storage unit 320 are arranged in the same manner.
  • the control may be performed not when writing but when reading. That is, first, as shown in FIG. 8 (B), a schematic diagram of the storage area of the image storage unit 320 is divided into an odd-row area and an even-row area.
  • the data sequentially input from the A / D converter 310 into the odd-numbered columns and the even-numbered columns is stored in the respective storage areas in the order of inputting the data.
  • the odd-numbered row area and the even-numbered row area are separated from each other in each horizontal scanning period.
  • the data of A, B, C, D, odd columns and even columns are read alternately and supplied to the D / A converter 340. By doing so, the captured image information on the imaging error 100 and the image on the display 360 can be arranged in the same manner.
  • a shift register (a number of stages corresponding to the number of pixels of a half line) for each of the odd and even columns is used.
  • the signal is converted into a time-series signal for one horizontal line that matches the arrangement order of the captured image information on the imaging area 100. (The data is rearranged so as to be arranged in order in the horizontal direction).
  • a charge detection unit in the previous example, an amplifier FDA using a floating differential
  • the signal charge can be read out for each vertical CCD in a time-division manner, the decrease in sensitivity per pixel caused by the increase in the number of pixels can be reduced by the adjacent pixels (or two pixels apart). Can be complemented using the signal of the same color pixel at the same location).
  • the charge detection unit since a charge detection unit is provided for each vertical CCD, the charge detection unit is provided several times during one horizontal scanning period (one charge detection unit is used). Only the same number of signals are input, and the frequency band of the signal is greatly reduced. Therefore, the frequency band of the amplifier constituting the charge detection unit can be limited by using a low-pass filter. As a result, the band of thermal noise generated by the transistor can be limited at the same time, and the noise component can be reduced. Since the signal band can be reduced, the noise band can also be narrowed by the band limiting unit, and an image with a good S / N ratio can be obtained.
  • FIGS. 13 and 14 show the CCD solid-state imaging device 40 of the first embodiment.
  • FIG. 9 is a diagram for explaining a modification of the first embodiment, and is a schematic plan view near a boundary portion between a vertical CCD 130 and a read-out processing section 200.
  • two sets of adjacent vertical columns are further made into one group, and the arrangement of the number of stages of the two sets of dummy vertical CCDs 13 2 is alternated. In this way, the electrodes for the adjacent selection gate VOG are connected to share the lead wire.
  • the number of dummy vertical CCDs 132 is sequentially changed in accordance with the distance from the center line between two sets of center lines.
  • the reset line adjacent to the center line at a position different from the two sets of center lines can also be connected, and the lead line can be shared. I have to.
  • the electrodes for the selected gate VOG and the reset gate lines are connected to other adjacent pairs, the number of lead lines is further reduced. be able to.
  • two sets of adjacent vertical columns of column A and column B and a set of adjacent vertical columns of column C and column D are grouped into one group, and the sets of columns E and F and Make two sets of columns G and H into one group, connect the electrodes for the selection gate VOG between column B and column C, and connect the reset gate line between column D and column E. Connected, but a different grooving may be used.
  • the combination of columns C and D may be combined into two groups of columns E and F, and the electrodes for the selected gate VOG may be connected between columns D and E as well.
  • the second modified example shown in FIG. 14 is a further development of this mode, in which all the electrodes for the selected gate VOG are connected to further reduce the number of lead wires of the selected gate electrode. That can be done.
  • the number of lead wires is basically one, but there is a problem of wire resistance. So, in practice, the wire resistance and Considering the balance with the difficulty of wiring, it is advisable to determine the mounting positions of the electrodes for the selected good VOG and the lead wires.
  • FIG. 15 shows a modified example of the timing chart when the four-phase driven vertical transfer pulses ⁇ ⁇ ⁇ to ⁇ ⁇ 4 are used in the CCD solid-state imaging device 40 of the first embodiment.
  • FIG. 3 is a diagram illustrating a positional relationship of signal charges. This modification is characterized in that the vertical transfer pulses ⁇ ⁇ ⁇ to ⁇ ⁇ 4 are driven by shifting 90 degrees.
  • the configuration other than the transfer electrodes V1 to V4 to which the vertical transfer pulses ⁇ V1 to ⁇ V4 for four-phase driving are applied is the same as that in FIG.
  • the following advantages are obtained as can be seen from FIG. 15 showing the positional relationship between the electrodes and the signal charges. That is, for the odd columns, when the signal charges of the packet V4 are transferred to the floating differential FD, the packets V2 of the other even columns act as barriers during the period 11. In addition, for the even columns, when the signal charges of the packet V2 are transferred to the floating differential FD, the packets V4 of the other odd column act as barriers during the period t2.
  • FIG. 16 is a diagram illustrating a CCD solid-state imaging device 40 according to the third embodiment.
  • the third embodiment is common to the CCD solid-state imaging device 40 of the first embodiment in that two adjacent vertical CCDs are grouped and assigned to one charge detection unit. No 1 3 2 is provided, and the number of vertical CCD stages remains the same. That is, the two rows of vertical CCDs 130 are read by one floating differential amplifier FDA-structured charge detection section 210.
  • the wiring of the selected gate VOG can be connected from the opposite side of each vertical CCD 130 across the floating diffusion, so that three or more In the configuration assigned to the two charge detectors 210, the wiring space to the selected gate VOG in the center becomes a problem, compared to the problem of wiring restrictions. There is no.
  • the number of vertical CCD 130 selection gate wirings remains the same as that required by the number of vertical CCDs 130.
  • the ratio of the first embodiment to the second embodiment is larger than that of the first or second embodiment.
  • the above embodiments do not limit the invention according to the claims (claims), and all combinations of the features described in the embodiments are indispensable for the means for solving the invention. Not exclusively.
  • the embodiments described above include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent features. Even if some configuration requirements are deleted from all the configuration requirements described in the embodiment, a configuration from which this configuration requirement is deleted can be extracted as an invention as long as the effect is obtained.
  • the number of vertical transfer electrodes and the phase relationship of transfer pulses are not limited to those described above. .
  • not only two or three rows but also more rows can be assigned to one charge detection unit in relation to the transfer pulse.
  • the dummy vertical transfer unit substantially, so that the signal charges in the same horizontal column reach the charge detection unit with different phases, respectively
  • the number of stages, the arrangement of the vertical transfer electrodes, and the timing of the vertical transfer pulse may be changed as appropriate.
  • the number of dummy vertical transfer units and the arrangement of the vertical transfer electrodes may be the same, and only the driving method may be different, that is, only the timing of the transfer pulse may be different.
  • the present invention is applied to an interline transfer type CCD solid-state imaging device.
  • the present invention is not limited to this.
  • the present invention may be applied to a transfer type CCD solid-state imaging device.
  • charge transfer units can be used, such as replacing the vertical transfer unit with a CSD (charge sweeped device) instead of CCD.
  • CSD charge sweeped device

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Abstract

本発明はスキャニング読出方式のCCD固体撮像素子と駆動方法、並びに撮像方法及び撮像装置に関し、特に少ない配線数で、複数の垂直CCD列を1つの電荷検出部に割り当てることができるようにする。本発明は、1つの電荷検出部に対して、隣接した複数列分の垂直CCDを割り当てる。さらに、垂直CCD列と電圧検出部との間の電圧転送の段階を違える、電極配置を工夫する、あるいは駆動タイミングを調整する。そして、隣接する複数の垂直CCD列について、感光部で得た水平列の方向における同一位置の水平電荷を電荷検出部に到達させるときの電荷転送の位相を異なるようにする。

Description

明 細 書
固体撮像素子、 固体撮像素子の駆動方法、 撮像方法およぴ撮像
技術分野
本発明は、 固体撮像素子、 固体撮像素子の駆動方法、 撮像方法 および撮像装置に関する。 背景技術
従来から、 C C D (charge couple device) は、 撮像装置の電 荷転送部と して広く用いられてきた。 C C Dを撮像装置に用いる ときには、 水平画素数と略同数の垂直 C C Dと 1個の水平 C C D を配置して、 電荷は各画素に配置された光電変換部から垂直 C C D、 水平 C C D、 そして出力部に転送される。
ところで、 近年、 ビデオカメ ラなどの小型化、 高解像度化の要 求が強く 、 撮像装置の画像分解能を向上させるため、 同一光学サ ィズにおいて画素数を増大させる傾向がある。 しかし、 画素数を 増大させると、 当然ながら読み出し時間が増大する。 逆に同一時 間に全画素分を読み出す場合、 同一時間に読み出さなければなら ない信号数が増大するので、 必然的に読出しのためのク ロ ック周 波数が高く なる。
図 1 7は、 従来型の C C D固体撮像素子を表したものである。 図 1 7に示した C C D固体撮像素子 1 は、 インターライン方式の ものであり、 撮像領域 2 には画素 3 に対応するフォ トダイオー ド (感光部） 4が多数、 垂直 （行） 方向および水平方向 （列） 方向 において 2次元マ ト リ タス状に配列されている。 また撮像領域 2 には、 フォ トダイオー ド 4の垂直列ごとに設けられ、 各フォ トダ ィオー ド 4から読出ゲー ト 8 を介して読み出された信号電荷 eを 垂直転送する複数本の垂直 C C D 5が設けられている。 さ らに、 複数本の垂直 C C D 5の各転送先側端部すなわち最後 の行に隣接して、 図の左右方向に延在する水平 C C D 6が 1 ライ ン分設けられている。 水平 C C D 6 の転送先側端部 （図の左側） には、 たとえばフローティ ングデフユ ージョ ンアンプ F D A構成 の電荷検出部 7が設けられている。 この電荷検出部 7は、 水平 C C D 6から順に注入される信号電荷を画素信号電圧に変換して出 力する。 画素信号電圧を時系列に出力することで撮像信号 Sが得 られる。 ■
図 1 8 は、 従来型の C C D固体撮像素子 1 を駆動する転送パル スのタイ ミ ングチャー ト の模式図である。 撮像領域 2 の画素 3 に 対応するフォ トダイオー ド 4で光電変換された信号電荷 eは、 読 出ゲー ト 8 を介して垂直 C C D 5に読み出される。 垂直 C C D 5 は、 たとえば 4相駆動用の垂直転送パルス φ V 1 〜 φ V 4によ り 駆動されるこ とで、 垂直 C C D 5に読み出された信号電荷 eを、 複数列を並列的に水平 C C D 6 に転送する。 水平 C C D 6 は、 た とえば 2相駆動用の水平転送パルス φ H 1 ， φ H 2 によ り駆動さ れるこ とで、 垂直 C C D 5から転送された信号電荷 eをさ らに電 荷検出部 7まで転送する。 これによ り、 信号電荷 eが時系列の撮 像信号 Sに変換されて電荷検出部 7から出力される。
このとき、 図 1 8に示すよ うに、 フォ トダイオー ド 4で得た信 号電荷 eが垂直 C C D 5 を介して水平 C C D 6まで転送される時 間と、 水平 C C D 6に転送された信号電荷 eが水平 C C D 6 を介 して電荷検出部 7に転送される時間とを比べる と、 後者の方が圧 倒的に長い。 すなわち、 全部の画素 3 の信号電荷 eを読み出すた めに必要な時間は、 水平 C C D 6の転送速度で制限される。 つま り、 C C D固体撮像素子においては、 水平 C C D 6 のクロ ック周 波数が最も高く 、 如何にこれを抑えるかが、 多画素化のキーボイ ン トの 1つとなる。
また、 同一光学サイズにおける画素数の増大は、 1画素あたり のセンサ部の面積低下を招き、 ひいては感度の低下という問題を 生じさせる。
現在の固体撮像素子の主流である C C D固体撮像素子では、 こ のク 口 ック周波数の限界おょぴ 1画素当たり の感度低下が、 画素 数増大に対するの制限要因となっている。 以下、 この点について 具体的に説明する。
水平 C C Dのク ロ ック周波数を低減する読出方式と しては、 大 き く分けて 2つの案が考案されている。 第 1 の方法は、 たとえば 特許第 2 7 8 5 7 8 2号ゃ特開平 2 0 0 1 - 1 1 9 0 1 0号に示 されている方法であり、 固体撮像素子のセンサ部を複数プロ ック に分割し、 各々のプロ ックの水平 C C Dで電荷を転送する とレヽぅ ものである。 以下、 第 1 の方法を、 「複数水平 C C D読出方式」 と レヽラ 0
また第 2の方法は、 たとえば特開平 6 — 9 7 4 1 4号や特許第 3 0 5 7 8 9 8号に示されている方法であり、 各垂直 C C Dごと にフローティ ングデフユ ージョ ンアンプ F D Aなどの電荷検出部 を設け、 この電荷検出部で信号電荷を電圧信号に変換し、 各垂直 C C Dの電圧信号をスィ ッチ切替えによ り順次出力部に出力する という ものである。以下、第 2の方法を、「スキャニング読出方式」 という。
ここで、上記 2つの読出方式についても う少し深く考えてみる。 先ず 「複数水平 C C D読出方式」 を考えてみると、 水平 C C Dを 複数プロ ックに分割し複数の出力をパラ レルに出力するこ とで、 見かけのデータレー トは向上する。 これによ り、 水平 C C Dのク ロ ック周波数を下げるこ とができる。
しかし、 信号電荷を画素信号に変換する電荷検出部が複数に分 かれており、 この電荷検出部における変換ゲイ ンの違いによ り、 各プロ ックから出力された信号レベルに濃度むらを生じ、 プロ ッ クの継ぎ目部分が不連続となる。 画像全体に対して数プロ ックに 分割しており、 この濃度むらが画像上に,太い縞模様と して現れ、 比較的低い周波数であるので、 縞模様 （濃度むら） が視認されて しま う。
また、 従来の C C D型撮像素子と基本的に読出方式は変わらず、 1 プロ ックに関してはシリ アル出力である。 今後は、 多画素化に 伴う感度低下を捕うために、 同一行 （水平列） の同一色の信号を 混ぜ合わせるといった加算方式の信号補正などが重要となってく る と考えられるが、 この 「複数水平 C C D読出方式」 は、 基本的 にはシリ アル出力であるために、 画素信号の選択性が非常に小さ い。 すなわち、 多画素化による感度低下を信号補正で補う こ とは 困難である と考えられる。
次に、 「スキャニング読出方式」 を考えてみる と、 特開平 6 — 9 7 4 1 4号に示されているよ う に、垂直 C C D列ごと、もしく は、 複数垂直 C C D列ごとにフローティ ングデフユ ージョ ンアンプ F D Aなどの電荷検出部が対応付けられる。 この場合、 電荷検出部 における変換ゲイ ンの違いによる濃度むらは、 比較的高い周波数 となるので、 画像上における濃度むらは視認されず、 殆ど問題と ならない一方で、 電荷検出部間のリ セッ トバラツキが問題になつ てく る。 リセッ トパラツキを除去するためには、 電荷検出部以降 にたとえば C D S ( C orrelated Double Sampling： 相関 2重サン プリ ング） 回路を設けるのが望ましく。 C D S回路の規模 （ C D S回路面積の大部分は数 p Fの容量である） を考える と、 C D S 回路の数を少なく できる方式が望ま しい。
この場合、 垂直 C C D列ごとに設けた電荷検出部からの出力信 号をスィ ツチで切り替えて 1つの C D S回路に入力する第 1 の方 式と、 複数垂直 C C D列ごとに 1つの電荷検出部を設け、 この電 荷検出部ごとに 1つの C D S回路を設ける第 2 の方式とが考えら れる。
しかしながら、第 1 の方式では、 C D S回路の数が減るものの、 C D S回路部分での処理周波数が水平 C C Dのク口 ック周波数と 等しく 、 多画素化の上で問題となる。 つま り 、 クロ ック周波数が 高いという問題が、 水平 C C Dから C D S回路に移ったに過ぎな い。 この点に鑑みれば、 複数垂直 C C D列ごとに 1つの電荷検出 部を設ける第 2の方式の方が望ましい。
しかし、 第 2の方式では、 複数垂直 C C D列を切り替えて信号 電荷を読み出すための選択ゲー ト V O G (読出ゲー ト） を垂直 C C D と電荷検出部の間に設けなければならない。 垂直 C C D と電 荷検出部との間に選択ゲー トを設けるこ とは、 図 1 9 ( A) に示 すよ う に、 「スキャニング読出方式」 を等価回路から考える と可能 であるが、 実際のパターンを考える と、 読出ゲー トへの選択線の 配線が問題となってく る。
すなわち、 図 1 9 ( B ) に示すよ う に、 たとえば 4つの垂直 C C D列 1 1 を 1つの電荷検出部 1 2に割り 当てる と、 外側のカラ ム A， Dは、 選択ゲー ト 1 3 A、 1 3 Dへの選択線をパターニン グできるが、 内側の中央に存在するカラム B， Cは、 スペースが なく 、 斜線で示す選択ゲー ト 1 3 B、 1 3 Cへの選択線を実パタ ーンと して形成するこ とは難しい。 フローティ ングデフユージョ ン F D上にパターニングするこ とも考えられるが、 ノイズが発生 する という新たな問題を招く。
以上述べたよ う に、 従来の C C D固体撮像素子は、 多画素化に 伴う、 感度低下およぴ水平 C C Dのクロ ック周波数の低減問題が 依然と して解決できていない。 発明の開示 '
本発明は、 ク 口 ック周波数と感度の両面を改善するこ とのでき る C C D固体撮像素子、 およびこの C C D固体撮像素子を駆動す る方法、 並びに C C D固体撮像素子を用いた撮像方法および撮像 装置を提供するこ とを目的とする。
本発明に係る第 1 の固体撮像素子は、 水平列および垂直列の各 方向に 2次元状に配列され、 光を受光するこ とで信号電荷を得る 複数の感光部と、 感光部によ り得た信号電荷を垂直列の方向に転 送する垂直列電荷転送部と、 隣接する複数の垂直列ごとに設けら れ、 垂直列電荷転送部によ り転送された信号電荷を画素信号に変 換する電荷検出部と、 垂直列電荷転送部と電荷検出部との間に配 された、 複数の垂直列のそれぞれについて電荷転送の段数が異な るダミー電荷転送部とを備えた。
この第 1 の固体撮像素子において、 隣接する複数の垂直列電荷 転送部は、 垂直転送駆動用の電極が共通に使用されたものとする のが望ま しい。
また、隣接する 2列の垂直列ごとに電荷検出部を設けてもよい。 この場合、 ダミー電荷転送部は、 同一水平列の感光部の信号電荷 が電荷検出部に到達する ときの電荷転送の位相を、 1 8 0度反転 させる分だけ、 電荷転送の段数が異なるものとする。
本発明に係る第 2の固体撮像素子は、 水平列および垂直列の各 方向に 2次元状に配列され、 光を受光することで信号電荷を得る 複数の感光部と、 感光部によ り得た信号電荷を垂直列の方向に転 送する垂直列電荷転送部と、 隣接する複数の垂直列ごとに設けら れ、 垂直列電荷転送部によ り転送された信号電荷を画素信号に変 換する電荷検出部とを備えた。 また、 隣接する複数の垂直列につ いて、 共通の垂直転送制御信号が印加されたとき、 感光部で得た 水平列方向における同一位置の信号電荷を電荷検出部に到達させ る ときの電荷転送の位相が異なるものとなるよ う に垂直転送駆動 用の電極を形成した。
本発明に係る第 1 あるいは第 2 の固体撮像素子において、 電荷 検出部は、 フローティングデフユージョ ン （浮遊拡散層） を信号 電荷の入力側に備えたものであると よい。 そしてこの場合、 信号 電荷の入力側に、 隣接する複数の垂直列について共用される、 信 号電荷を読み出すための読出ゲー トを有するものとするのが望ま しい。 また、 読出ゲー トへの配線は、 隣接する他の電荷検出部に ついての読出ゲー ドへの配線と共用されていてもよい。
このよ う に、上記第 1およぴ第 2 の固体撮像素子は、要するに、 複数の感光部と、 この感光部によ り得た信号電荷を垂直列方向に 転送する垂直列電荷転送部と、 各垂直列ごとに設けられ、 垂直列 電荷転送部によ り転送された信号電荷を画素信号に変換する電荷 検出部とを備え、 その隣接する複数の垂直列について、 共通の垂 直転送制御信号が印加されたとき、 感光部で得た水平列方向にお ける同一位置の信号電荷を電荷検出部に到達させると きの電荷転 送の位相が異なるものとなるよ う に形成されているものであれば よい。
' そして、 これを実現する具体的手段と して、 電荷転送の段数が 異なるよ う にしたダミー電荷転送部を利用したものが第 1 の固体 撮像素子であり、 垂直転送制御信号 （転送パルス） が印加される 垂直転送電極の形成態様にて対応をとつたものが第 2の固体撮像 素子である。
本発明に係る第 3 の固体撮像素子は、 前記第 1および第 2 の固 体撮像素子とは異なる観点からのものであり、 水平列おょぴ垂直 列の各方向に 2次元状に配列され、 光を受光するこ とで信号電荷 を得る複数の感光部と、 感光部によ り得た信号電荷を垂直列の方 向に転送する垂直列電荷転送部と、 隣接する 2つの垂直列ごとに 設けられ、 垂直列電荷転送部によ り転送された信号電荷を画素信 号に変換する電荷検出部とを備えた。 そして、 電荷検出部の信号 電荷の入力側に、 2つの垂直列についてそれぞれ独立に設けられ た、 信号電荷を読み出すための選択ゲー トを設けた。
本発明に係る第 1 、 第 2、 あるいは第 3 の固体撮像素子におい て、 電荷検出部は、 信号電荷を画素信号に変換した後に初期化す るためのリセッ トゲー トを電荷検出部ごとに有するものである と よい。
あるいは、 電荷検出部の後段に、 画素信号における信号電荷の ないときの出力と信号電荷のあるときの信号レベルの差を検知す る差動検知部を備えたものとするこ とが望ま しい。
また、 隣接する複数の垂直列についての電荷検出部が、 さ らに 複数の垂直列を組と して垂直列の方向に複数個設けられており、 この複数個の電荷検出部の後段に、 複数個の電荷検出部のそれぞ れから出力された画素信号を水平列の方向に順次時系列に選択し て出力する水平走査部を備えたものとするこ とが望ま しい。
本発明に係る固体撮像素子の駆動方法は、 本発明に係る第 1、 第 2、 あるいは第 3 の固体撮像素子を駆動する方法であって、 隣 接する複数の垂直列についての画素信号が、 垂直列の方向への信 号電荷の転送における異なる位相で出力されるよ う駆動すること と した。
そしてたとえば、 電荷検出部が、 信号電荷の入力側に、 信号電 荷を読み出すための選択ゲー ト と、 信号電荷を画素信号に変換し た後に初期化するためのリセッ トゲー トを有している場合、 選択 ゲー トがオフのときにリセッ トゲー トをオンさせるこ とで、 隣接 する複数の垂直列について順に読み出す。
本発明に係る撮像方法は、 本発明に係る第 1、 第 2、 あるいは 第 3 の固体撮像素子を用いて撮像信号を得る撮像方法であって、 最初に、 隣接する複数の垂直列についての画素信号を、 垂直列の 方向への信号電荷の転送における異なる位相で取得する。 次に、 この取得した画素信号を水平列の方向に順次時系列に選択するこ とによ り、 異なる位相のそれぞれについての撮像信号を得る。 最 後に、 複数の垂直列の並び順に応じて撮像信号の画素信号を水平 列の方向に並ぴ替えることによ り、 水平列の方向に順序が揃った 撮像信号を得る。
本発明に係る撮像装置は、 本発明に係る第 1、 第 2、 あるいは 第 3 の固体撮像素子を用いて撮像信号を得る装置であって、 固体 撮像素子から、 垂直列の方向への信号電荷の転送における異なる 位相で出力された画素信号を水平列の方向に順次時系列に選択す るこ とによ り 、 異なる位相のそれぞれについての撮像信号を得る 水平走查部と、 複数の垂直列の並び順に応じて 水平走査部から 出力された撮像信号の画素信号を水平列の方向に並び替えること によ り、 水平列の方向に順序が揃った撮像信号を得る水平列整合 部とを備えた。
第 1 の固体撮像素子は、 複数の垂直列に対して 1つの電荷検出 部を割り 当てる と ともに、 垂直列電荷転送部と電荷検出部との間 にダミー電荷転送部を設けた。 これによ り、 複数の垂直列に対し て、 垂直転送電極や選択ゲー ト用の電極などの種々の電極ゃゲー トを共用できるよ うにした。
第 2の固体撮像素子は、 複数の垂直列に対して 1つの電荷検出 部を割り 当てる と ともに、 隣接する複数の垂直列電荷転送部に対 して、 同一水平列の感光部の信号電荷が電荷検出部に到達する と きの電荷転送の位相が異なるよ う に垂直転送駆動用の電極を形成 した。 そしてこれによ り、 複数の垂直列に対して、 垂直転送電極 や選択ゲー ト用の電極などの種々の電極ゃゲー トを共用できるよ う にした。 第 3 の固体撮像素子は、 2本の垂直列に対して 1つの電荷検出 部を割り 当てる と ともに、 電荷検出部の信号電荷の入力側に、 信 号電荷を読み出すための選択ゲー トを 2つの垂直列について独立 に設けた。 これによ り、 選択ゲー トへの選択線の配線の問題を解 消する。
本発明に係る駆動方法においては、 隣接する複数の垂直列につ いての画素信号が、 垂直転送における異なる位相で出力されるよ う駆動するこ と と した。 そして、 本発明に係る撮像方法おょぴ装 置におい'ては、 この垂直転送における異なる位相で取得された画 素信号を水平列方向に順次時系列に選択することで、 各位相につ いての撮像信号を得る。 そして、 垂直列の並び順に応じて画素信 号を水平列方向に並び替えることで、 撮像エリ ア上の撮像画像情 報と撮像信号とが同一の配列となるよ うにした。
以上のよ う に、 本発明の第 1 の形態による固体撮像素子 （たと えば第 1， 第 2の固体撮像素子） は、 隣接する複数の垂直列を纏 めて 1つの電荷検出部に割り 当て、 さ らに、 電荷検出部との間の 垂直転送の段数を違える、 電極配置を工夫する、 あるいは駆動パ ルスタイ ミ ングを調整するなどして、 感光部で得た水平列方向に おける同一位置の信号電荷を電荷検出部に到達させる ときの電荷 転送の位相が異なるものとなるよ う に形成した。 これによ り、 複 数垂直列に対して選択ゲー ト V O Gを独立に設ける必要がなく な り、 配線上の制約が非常に少なく なり、 後段の C D S回路などの スペースを確保するこ とができる。
また、 本発明の第 2の形態による固体撮像素子 （たとえば第 3 の固体撮像素子）、 即ち 2列分を 1 つの電荷検出部に割り 当て、 垂 直列からの電荷転送を制御する切替機構 （選択ゲー ト） を独立に 設けた構成では、 第 1 の形態よ り も選択ゲー トへの配線数は増え るが、 中央部の選択ゲー トへの配線スペースは問題とならない。 このよ う に、 本発明の固体撮像素子は、 各列に共通の垂直転送 電極を使用するこ とや、 その複数列に共通の選択ゲー トを使用し て配線上の制約を減らしつつ、 電荷検出部にて変換された各垂直 列の画素信号を水平方向に順次切り替えるこ とで水平方向の信号 取り 出しを実現するので、 水平方向用の電荷転送部 （水平 C C D など） を用いずに、 信号電荷に対応した撮像信号を得るこ とがで きる。
水平方向用の電荷転送部を用いないので、 固体撮像素子の画素 数を多く した際に問題になる水平クロ ック周波数が限界になる問 題を解消できる。
垂直列ごとに信号を読み出すことができるので、 多画素化のた めに生じる一画素当たり の感度低下を、 隣接画素 （も しく は 2画 素離れた所にある同色画素） の信号を利用して、 補完することが できる。 図面の簡単な説明
図 1 は本発明に係る C C D固体撮像素子を用いた撮像装置の 第 1実施形態を示す概略構成図である。
図 2は第 1実施形態の C C D固体撮像素子における、 垂直 C C D と読出処理部との境界部分近傍を示した模式的平面図である。
図 3は第 1実施形態の C C D固体撮像素子における、 垂直 C C Dと読出処理部との境界部分近傍を示した模式的断面図である。
図 4は第 1実施形態の C C D固体撮像素子における、 垂直 C C Dおよびダミー垂直 C C Dを駆動する垂直転送パルス φ V 1 〜 のタイ ミ ングチャー トの模式図である。
図 5は第 1実施形態の C C D固体撮像素子における、 垂直 C C Dおよびダミー垂直 C C Dを構成する垂直転送電極と印加され る垂直転送パルス φ V 1 ~ V 6の関係を説明する図である。 図 6 は第 1実施形態の C C D固体撮像素子における、 垂直 C C Dおよびダミー垂直 C C Dを駆動する垂直転送パルス φ V 1 〜 φ V 6 と、 電荷転送との関係を説明する図である。
図 7は垂直転送電極の配置を変えることで、 電荷転送を逆相に する一例を説明する垂直転送パルス φ ν ΐ〜 φ ν 6 のタイ ミ ング チヤ一トの模式図である。
図 ·8 Αは垂直転送電極の配置を変えるこ とで、 電荷転送を逆相 にする 1例を説明する垂直転送電極と印加される垂直転送パルス φ ν ΐ〜 φ ν 6の関係を説明する図であり、 図 8 Βは垂直転送電 極のパターユングの模式図である。
図 9 は第 1実施形態の C C D固体撮像素子における、 垂直転送 パルス と電荷転送との関係を説明する図である。
図 1 O Aは読出処理部における、 1ュニッ ト分の第 2の構成 例を示す回路図であり、 図 1 0 Bは各信号波形図である。
図 1 1は読出処理部における、 1ユニッ ト分の第 2の構成例 を示す回路図である。
図 1 2 Aは読出処理部の後段に繋がる信号処理回路を含めた 撮像装置の全体構成の一例を示したブロ ック図であり 、 図 1 2 B はその要部のブロ ック図である。
図 1 3は第 1実施形態の C C D固体撮像素子の第 1変形例を 説明する図である。
図 1 4は第 1 実施形態の C C D固体撮像素子の第 2変形例を 説明する図である。
図 1 5は第 1実施形態の C C D固体撮像素子を 4相駆動する 場合の変形例を説明する図である。
図 1 6 Aは第 3実施形態の C C D固体撮像素子を説明する要 部の回路図であり、 図 1 6 Bはその模式的平面図である。
図 1 7は従来型の C C D固体撮像素子を示す構成図である。 図 1 8は従来型 C C D固体撮像素子を駆動する転送パルスの タイ ミングチヤー トの模式図である。
図 1 9 Aは従来型の 「スキャニング読出方式」 の問題を説明 する要部の回路図であり、 図 1 9 Bはその模式的平面図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施の形態について詳細に説明 する。
図 1 は、 本発明に係る C C D固体撮像素子を用いた撮像装置の 第 1実施形態を示す概略構成図であり、 イ ンターライ ン転送方式 の C C Dエ リ ァセンサに適用した場合を示す。
図 1 に示す撮像装置 2 0 は、 撮像ェリ ア 1 0 0およぴ撮像ェリ ァ 1 0 0に対して図面上の下側に配された読出処理部 2 0 0 を有 する C C D固体撮像素子 1 0 と、 C C D固体撮像素子 1 0 を駆動 する外部回路 3 0 と備えている。
外部回路 3 0 は、 C C D固体撮像素子 4 0 に対して、 ドレイ ン 電圧 VDD、 ゲー ト電圧 V GG、 あるいはリ セ ッ ト ドレイ ン電圧 VRD などの所望の駆動電圧を供給する駆動電源 7 0 と、 垂直転送パル ス φ ν ΐ〜 φ ν 6、 読出パルス X SG、 選択ゲー ト電圧 （固定電圧） VoG、 リ セ ッ トゲー トノヽ。ルス φ R G、 ク ラ ンプパルス C L P、 ホ 一ルドパルス H Pなどの C C D固体撮像素子 4 0 を駆動するため の種々 のパルス信号、 あるいは列選択パルス生成部 2 8 0 に対し ての制御信号 C N Tなどを生成するタイ ミ ングジェネ レータ ( T G ) 8 0を含む。
この撮像装置 2 0 を構成する C C D固体撮像素子 4 0は、 半導 体基板上に、 画素 （ユニ ッ トセル） に対応して受光素子の一例で ある P N接合のフ ォ トダイオー ドなどからなる感光部 （センサ 部 ； フォ トセル） 1 2 0が多数、 垂直 （行） 方向おょぴ水平方向 (列） 方向において 2次元マ ト リ ク ス状に配列されている。 これ ら感光部 1 2 0は、 受光面から入射した入射光をその光量に応じ た電荷量の信号電荷に変換して蓄積する。
また C C D固体撮像素子 4 0は、 感光部 1 2 0の垂直列ごとに それぞれ 6相駆動に対応する複数本 （本例では 1 ユニ ッ トセル当 たり 6本） の垂直転送電極 V I 〜V 6 を有した垂直列電荷転送部 の一例である垂直 C C D 1 3 0が配列されている。 垂直転送電極 V 1 〜V 6 は、 隣接する垂直 C C D 1 3 0 に対して、 撮像エリ ア 1 0 0では、 同一の水平列の感光部 1 2 0の信号電荷が同相で電 荷検出部 2 1 0側に転送されるよ う に、 図中水平列方向にほぼ真 つ直ぐに延びている。
2次元マ ト リ タス状に配列された多数の感光部 1 2 0 と、 これ ら感光部 1 2 0 の垂直列ごとに設けられ、 各感光部 1 2 0から読 出ゲー ト部 （図示せず） を介して読み出された信号電荷を垂直転 送する複数本の垂直 C C D 1 3 0 とによって撮像エリ ア 1 0 0カ 構成されている。
各垂直転送電極 V 1 〜 V 6は、 転送方向の繰返し単位を感光部
1 2 0 の 1画素 （すなわちユニッ トセル） ごと と している。 転送 方向は図中縦方向であり、 この方向に垂直 C C D 1 3 0が設けら れている。 さ らに、 これら垂直 C C D 1 3 0 と各感光部 1 2 0 と の間には読出ゲー ト部 （ ト ラ ンス フ ァゲー ト） R O Gが介在して いる。 また各ユニッ トセルの境界部分にはチャネルス トップ （素 子分離層） C Sが設けられている。 さ らに、 複数本の垂直 C C D
1 3 0の各転送先側端部すなわち、 最後の行の垂直 C C D 1 3 0 に隣接して、 読出処理部 2 0 0が設けられている。
感光部 1 2 0 の各々に蓄積された信号電荷は、 外部回路 3 0を 構成するタイ ミ ングジェネレータ 8 0から発せられた読出パルス X SGが読出ゲー ト部 R O Gのグー ト端子電極に印加され、 そのゲ ー ト端子電極下のポテンシャルが深く なるこ とによ り 、 当該読出 ゲー ト部 R O Gを通して垂直 C C D 1 3 0に読み出される。 垂直 C C D 1 3 0 に読み出された信号電荷は、 所定タイ ミ ングの垂直 転送パルス φ V 1 〜 φ V 6が垂直転送電極 V 1 〜V 6 に印加 （ 6 電極 Z 6相駆動という） されるこ とで順に垂直列に沿って読出処 理部 2 0 0に転送される。
読出処理部 2 0 0は、 垂直 C C D 1 3 0カゝら順に注入される信 号電荷を受けて電圧信号に変換する電荷検出部 2 1 0 と、 電荷検 出部 2 1 0 によ り変換された電圧信号の周波数帯域を制限する帯 域制限部 2 3 0 と、 電荷検出部 2 1 0で発生したリセッ ト雑音を 抑圧する C D S処理部 2 5 0 と、 C D S処理部 2 5 0から出力さ れた電圧信号の垂直列を選択して出力する列選択部 2 7 0 とを備 える。 また読出処理部 2 0 0は、 水平方向の走査を規定する列選 択パルス （水平走查パルス） S P ( n ) を発生し、 列選択部 2 7 0に供給する列選択パルス生成部 2 8 0を有する。
ここで、 この第 1実施形態では、 隣接した 2本の垂直列ごとに 電荷検出部 2 1 0、 帯域制限部 2 3 0、 C D S処理部 2 5 0、 お よび列選択部 2 7 0 を設けているこ とに特徴がある。 すなわち、 この第 1実施形態は、 複数のフォ トダイオー ドでなる感光部 1 2 0列および各感光部 1 2 0 とそれぞれ読出ゲー ト部 R O Gを介し て結合された垂直 C C D 1 3 0からなる画素列が複数並列配置さ れた撮像エリ ア 1 0 0を水平方向に垂直列の隣接する 2本を 1組 と して対応させて、 それぞれ電荷検出部 2 1 0などを設けたもの である。 ここでは、 2本を 1組と した例を示しているが、 後述す る他の実施形態のよ う に、特にこの値に制限されるものではない。 読出処理部 2 0 0において、 電荷検出部 2 1 0は、 撮像ェリ ァ 1 0 0の垂直 C C D 1 3 0から順に注入される信号電荷を図示し ないフローティ ングデフユ ージョ ンに蓄積し、 たとえば図示しな いソースフォロア構成の出力回路を介して、 タイ ミ ングジヱネ レ ータ 8 0から発せられた選択ゲー ト電圧 VOGやリセッ トゲー トパ ルス φ R Gの制御の元に、 信号電荷を電圧信号に変換して画素信 号 （C C D出力信号） と して出力する。
電荷検出部 2 1 0によ り電圧信号に変換された画素信号は、 そ の後、 帯域制限部 2 3 0によ り信号の周波数帯域が制限され、 次 に C D S処理部 2 5 0によ り電荷検出部 2 1 0で発生したリセッ ト雑音が抑圧される。 列選択部 2 7 0は、 列選択パルス生成部 2 8 0から供給された列選択パルス S P ( n ) がアクティブなとき C D S処理部 2 5 0からの電圧信号を出力信号線 2 9 0に出力す る。
すなわち、 垂直方向の奇数列と偶数列についての電圧信号を、 奇数列と偶数列の別に （時分割で）、 列選択部 2 7 0 によ り水平方 向に順に切り替えて読み出すこ とで、 異なる位相で出力される奇 数列と偶数列のそれぞれについての撮像信号を得る。 つま り、 画 像再生手段 2 7 0および列選択パルス生成部 2 8 0 により 、 本発 明に係る水平走査部が構成される。
図 2及ぴ図 3は、 第 1実施形態の C C D固体撮像素子 4 0 にお ける、 垂直 C C D 1 3 0 と読出処理部 2 0 0 との境界部分近傍を 表した図である。 図 2は平面模式図、 図 3は、 垂直列方向の断面 模式図である。
図示するよ う に、 電荷検出部 2 1 0の前段である垂直 C C D 1 3 0側には、 フローティ ングデフユージョ ン構成のアンプ F D A を設ける。 すなわち、 アンプ F D Aは、 選択ゲー ト V O G、 N + 領域であるフローティ ングデフユージョ ン （浮遊拡散層） F D、 リセッ トゲー ト線 R G、 N +領域である リセッ ト ドレイ ン R Dな ど力、らなる。垂直 C C D 1 3 0の奇数列であるカラム A， C， E， …と偶数列であるカラム B， D， F， …の、 それぞれ隣接した 2 本の垂直列に対するよ う に、 1つの電荷検出部 2 1 0が設けられ ている。
垂直 C C D 1 3 0の上部には、複数の垂直転送電極（ここでは、 1画素当たり 6つの垂直転送電極 V 1 〜V 6 )が形成されており、 各カラム間にはチャネルス ト ップ C Sが形成され、 チャネルス ト ップ C Sには図示しない感光部 1 2 0および読出ゲー ト部 R O G が設けられている。
電荷検出部 2 1 0の選択ゲー ト V O G側と撮像エ リ ア 1 0 0 の 垂直 C C D 1 3 0 との間には、 ダミー電荷転送部の一例であるダ ミー垂直 C C D 1 3 2が設けられている。 ダミー垂直 C C D 1 3 2は、 遮光膜で覆われている。 ダミー垂直 C C D 1 3 2の長さ、 すなわち、 ダミー垂直転送電極の段数は、 奇数列については転送 電極 V I 〜V 3 に相当する 3段、 偶数列については V I 〜V 6 の 6段が設けられている。 つま り垂直 C C D 1 3 0およびダミー垂 直 C C D 1 3 2 の全体からなる垂直 C C Dの長さ （電極に対応す る レジスタの段数) を、 3つのレジスタ分だけ違えてある。
垂直 C C D 1 3 0 の転送電極 V I 〜V 6およびダミー垂直 C C D 1 3 2 の転送電極 V I 〜V 6 には、 共通に、 順に後述するタイ ミ ングの垂直転送パルス φ V I 〜 φ ν 6が印加される。
ダミー垂直 C C D 1 3 2 の長さ、 すなわち、 ダミー垂直転送電 極の段数は、 奇数列については V 1 〜 V 3の 3段、 偶数列につい ては V I 〜V 6 の 6段が設けられている。 これによ り 、 奇数列， 偶数列の両者について同じ垂直転送パルス φ V 1 〜 φ V 6 を使用 しても、 垂直 C C D 1 3 0から電荷検出部 2 1 0への信号電荷の 転送位相 （読出フェーズ） が 1 8 0度ずれ、 それぞれ異なるタイ ミ ングで電荷検出部 2 1 0 (本例ではフローティ ングデフユ ージ ヨ ン F D) に到達するよ う にしている。
つま り 、 フローティングデフユ ージョ ン F Dに繋がるダミー垂 直 C C D 1 3 2の長さ （電荷井戸の段数） を変え、 フローテイ ン グデフュージョ ン F Dへの到達時における 2列の垂直 C C D 1 3 0の電荷転送用位相を 1 8 0度ずら してやることによって、 垂直 C C D 1 3 0 を選択するための選択ゲー ト V O Gを垂直 C C D 1 3 0 ごとに 2つ用いるこ となく 、 単一のフローティ ングデフユ ー ジョ ン F Dへの選択ゲー ト V O Gのみで 2列の垂直 C C D 1 3 0 の信号電荷を 1つのフローティ ングデフユ ージョ ン F Dに移すこ とができるよ うにしている。 この結果、 従来型の 「スキャニング 読.出方式」 と比較して、 ゲー トに繋がる配線の数を減らすこ とが でき、 素子面積を有効に活用できるよ う になる。
なお、ダミー垂直 C C D 1 3 2の段数は、図示した例に限らず、 垂直転送の位相数、 転送電極数、 1つの電荷検出部 2 1 0 に対す る垂直列数などに応じて、 それぞれのカラムの信号電荷が電荷検 出部 2 1 0 (本例ではフローティ ングデフユ ージョ ン F D ) に、 転送の 1周期においてそれぞれ異なる位相 （タイ ミ ング） で到達 するよ う に、適宜変更すればよい。 また、図示した例においても、 たとえば奇数列おょぴ偶数列に共通の V 1 〜 V 3 の部分を取り除 いて、奇数列については 0段、偶数列については 3段とするなど、 奇数列の段数 D a と偶数列の段数 D b との間に、 " D b = D a + 3 "なる関係があればよい。また、 " D a = D b + 3 "とレヽう よ う に、 奇数列と偶数歹 IJとの関係を逆にしてもよい。
図 4〜図 6 は、 第 1実施形態の C C D固体撮像素子 4 0 におけ る、 垂直 C C D 1 3 0およびダミー垂直 C C D 1 3 2 を駆動する 垂直転送パルス φ ν ΐ〜 ψ ν 6 と、 電荷転送との関係を説明する 図である。 こ こで、 図 4は、 6相駆動の垂直転送パルス ψ ν ΐ〜 φ ν 6の基本形のタイ ミ ングチヤー トである。 図 5 は垂直 C C D 1 3 0およびダミー垂直 C C D 1 3 2における奇数列と偶数列の 転送電極 V 1 〜 V 6 と これに印加される 6層の転送パルス φ V 1 〜 φ ν 6の関係を示す模式図である。 また図 6 は、 図 5に示す垂 直 C C D 1 3 0およびダミー垂直 C C D 1 3 2における電圧ポテ ンシャルと電荷転送の関係を示す模式図である。
前述のよ う に、 垂直 C C D 1 3 0およびダミー垂直 C C D 1 3 2 の各転送電極 V 1 〜V 6 に対応する レジスタ （電荷井戸 ； チヤ ージパケッ ト） は、 図 4に示す垂直転送パルス φ ν ΐ 〜 φ ν 6で 共通に駆動される。
図 5 に示すよ う に、 4つの転送電極 V I ， V 2 , V 3 , V 4 ,
V 5 , V 6 を、 図の左側から順に繰り返して配列した電極構造に おいて、 転送電極 V I に 1相目 の垂直転送パルス φ ν ι を、 転送 電極 V 2に 2相目の垂直転送パルス φ V 2 を、 転送電極 V 3 に 3 相目 の垂直転送パルス を、 転送電極 V 4に 4相目 の垂直転 送パルス φ V 4 を、 転送電極 V 5に 5相目 の垂直転送パルス φ V 5 を、 転送電極 V 6 に 6相目 の垂直転送パルス φ ν 6 を、 それぞ れ印加するものとする。 そして、 図 6 に示すよ う に、 垂直転送パ ルス φ V 1 〜 φ V 6 をオンさせ転送電極 V 1 〜V 6 に高電圧を印 加する と、 対応する転送電極下のポテンシャルが深く なり電荷井 戸 （レジスタ） が形成される。 また、 垂転送パルス ψ ν ι 〜 φ ν 6 をオフさせて転送電極 V I 〜V 6 に低電圧を印加すると、 対応 する転送電極下のポテンシャルが浅く なり、 電位障壁が形成され る。
時刻 T Oでは、 転送電極 V I に高電圧、 転送電極 V 2， V 3 ,
V 4 , V 5 , V 6 に低電圧が加えられるこ とで、 転送電極 V I の 下のポテンシャルが深く 、 転送電極 V 2〜V 6 の下のポテンシャ ルが浅く なり 、 転送電極 V 1 の下に電荷井戸が形成され信号電荷 が蓄積され、 転送電極 V 2〜V 6の下は障壁となり信号の混入を 防止している。電荷蓄積のパケッ トサイズは 2電極分と している。
次に時刻 T 1 では、 転送電極 V 1 は高電圧に保つて電極下に電 荷井戸を形成し且つ転送電極 V 3〜V 6 は低電位に保って障壁を 形成したままで、転送電極 V 2 を高電位に遷移する。これによ り、 電極 V 2の下のポテンシャルが深く なるこ とで、 2つの電極 V 1， V 2による電荷井戸が形成され、 それ以前 （時刻 T O とする） に 転送電極 V 1 の下に蓄積されていた信号電荷が転送電極 V 2側に も移動する。
時刻 T 2では、 転送電極 V 2は高電圧に保って電極下に電荷井 戸を形成し且つ転送電極 V 3〜V 6 は低電位に保って障壁を形成 したままで、 転送電極 V 1 を低電位に遷移する。 これによ り、 転 送電極 V 1 の下のポテンシャルが浅く なるこ とで、 転送電極 V 1 の下の信号電荷が全て転送電極 V 2の下に移され、 こ こに信号電 荷が蓄積される。
時刻 T 3では、 転送電極 V 2は高電圧に保って電極下に電荷井 戸を形成し且つ転送電極 V 1， V 4〜V 6 は低電位に保って障壁 を形成したままで、 転送電極 V 3を高電位に遷移する。 これによ り、 転送電極 V 3 の下のポテンシャルが深く なる こ とで、 2つの 電極 V 2， V 3による電荷井戸が形成され、 転送電極 V 2の下の 信号電荷が転送電極 V 3側にも移動する。
時刻 T 4では、 転送電極 V 3は高電圧に保って電極下に電荷井 戸を形成し且つ転送電極 V 1， V 4〜 V 6 は低電位に保って障壁 を形成したままで、 転送電極 V 2を低電位に遷移する。 これによ り 、 転送電極 V 2の下のポテンシャルが浅く なるこ とで、 転送電 極 V 2の下の信号電荷が全て転送電極 V 3の下に移され、 ここに 信号電荷が蓄積される。
時刻 T 5では、 転送電極 V 3は高電圧に保って電極下に電荷井 戸を形成し且つ転送電極 V I， V 2 , V 5 , V 6 は低電位に保つ て障壁を形成したままで、 転送電極 V 4 を高電位に遷移する。 こ れによ り、 電極 V 4の下のポテンシャルが深く なるこ とで、 2つ の電極 V 3 , V 4 による電荷井戸が形成され、 転送電極 V 3 の下 に蓄積されていた信号電荷が転送電極 V 4側にも移動する。
時刻 T 6では、 転送電極 V 4は高電圧に保って電極下に電荷井 戸を形成し且つ転送電極 V 1， V 2 , V 5 , V 6 は低電位に保つ て障壁を形成したままで、 転送電極 V 3 を低電位に遷移する。 こ れによ り、 転送電極 V 3の下のポテンシャルが浅く なることで、 転送電極 V 3の下の信号電荷が全て転送電極 V 4の下に移され、 ここに信号電荷が蓄積される。
この時刻 T 1 から時刻 T 6までの一連の駆動によ り.、 転送電極 V I の下の信号電極が、 転送電極 V 4の下まで転送される。 この 時刻 T 1〜T 6 は垂直転送パルス φ V 1〜 φ ν 4の 1周期のほぼ 半分である。
続いて、 時刻 Τ 7では、 転送電極 V 4は高電圧に保って電極下 に電荷井戸を形成し且つ転送電極 V 1， V 2 , V 3 , V 6は低電 位に保って障壁を形成したままで、 転送電極 V 5 を高電位に遷移 する。 これによ り 、 転送電極 V 5の下のポテンシャルが深く なる こ とで、 2つの電極 V 4， V 5による電荷井戸が形成され、 転送 電極 V 4の下の信号電荷が転送電極 V 2側にも移動する。
時刻 T 8では、 転送電極 V 5は高電圧に保って電極下に電荷井 戸を形成し且つ転送電極 V 1〜 V 3， V 6低電位に保って障壁を 形成したままで、転送電極 V 4 を低電位に遷移する。これによ り、 転送電極 V 4の下のポテンシャルが浅く なるこ とで、 転送電極 V 4の下の信号電荷が全て転送電極 V 5 の下に移され、 ここに信号 電荷が蓄積される。
時刻 T 9では、 転送電極 V 5 は高電圧に保って電極下に電荷 井戸を形成し且つ転送電極 V I ~V 4は低電位に保って障壁を形 成したままで、 転送電極 V 6 を低電位に遷移する。 これによ り、 転送電極 V 6の下のポテンシャルが深く なる こ とで、 2つの電極 V 5 , V 6 による電荷井戸が形成され、 転送電極 V 5の下の信号 電荷が転送電極 V 6側にも移動する。
時刻 T 1 0では、 転送電極 V 6 は高電圧を保って電極下に電荷 井戸を形成し且つ転送電極 V 1〜V 4は低電位に保って障壁を形 成したままで、 転送電極 V 5 を低電位に遷移する。 こによ り 、 転 送電極 V 5 の下のポテンシャルが浅く なるこ とで、 転送電極 V 5 の下の信号電荷が全て転送電極 V 6 の下に移され、 ここに信号電 荷が蓄積される。
時刻 1 1 では、 転送電極 V 6 は高電圧に保って電極下に電荷井 戸を形成し且つ転送電極 V 2〜V 5は低電位に保って障壁を形成 したままで、 転送電極 V 1 を低電位に遷移する。 これによ り、 転 送電極 V 1 の下のポテンシャルが深く なるこ とで、 2つの電極 V 6， V I による電荷井戸が形成され、 転送電極 V 6の下の信号電 荷が転送電極 V 1側にも移動する。
そして、 時刻 T 1 2では、 転送電極 V 1 は高電圧を保つて電極 下に電荷井戸を形成し且つ転送電極 V 2〜V 5は低電位に保って 障壁を形成したままで、 転送電極 V 6 を低電位に遷移する。 こに よ り 、 転送電極 V 6の下のポテンシャルが浅く なるこ とで、 転送 電極 V 6の下の信号電荷が全て転送電極 V 1 の下に移され、 ここ に信号電荷が蓄積される。
この時刻 T 7から時刻 T 1 2 までの一連の駆動によ り、 転送電 極 V 4の下の信号電荷が、 転送電極 V I の下まで転送される。 こ の時刻 T 7〜T 1 2は、 垂直転送パルス （i) V l 〜 （i) V 6 の 1周期 のほぼ半分である。
そして、 以上のことから分かるよ う に、 時刻 T Oから時刻 T 1 2までの一連の駆動で、 時刻 T Oにて転送電極 V 1の下に蓄積さ れていた信号電荷が、 1画素分だけ離れた転送電極 V 1 の下まで 転送される。 そして、 時刻 T 6 と時刻 T 1 2 ( T 0 と等価） とで は、 電荷転送が 1 8 0度ずれた状態 （逆相） となっている。 なお、 時刻 T 2 と時刻 T 6 とでも、 時刻 T 4と T 8 とでも電荷転送が 1 8 0度ずれた状態となっている。
このよ う に、 上記によれば、 6相駆動の 1 Z 6周期 （ 6 0度位相 ずれ） で 1電極分、 1 / 3周期 （ 1 2 0度位相ずれ） で 2電極分、 1 / 2周期 （ 1 8 0度位相ずれ） で 3電極分を電荷転送でき、 1 周期で 6電極分の電荷転送ができる。 つま り、 の駆動方式では、 奇数列と偶数列の各ダミー垂直 C C D 1 3 2について、 垂直転送 電極 3つ分 （ 3 レジスタ分） を違えるこ とで、 奇数列と偶数列と に垂直転送電極 V I 〜V 6 を共通に使用しても、 電荷検出部 2 1 0に信号電荷が到達する位相が 1 8 0度ずれた状態を形成できる。 そして、 垂直転送パルス φ ν ΐから φ ν 6の 1周期 （図 6に示 した Τ 1〜Τ 1 2 ) によ り、 奇数列の信号電荷がフローティ ング デフユ ージョ ン F Dに到達したときには、 偶数列の信号電荷はま だ到達しない。 逆に、 偶数列の信号電荷がフローティ ングデフユ ージョ ン F Dに到達したときには、 奇数列の信号電荷はまだ到達 しない。
したがって、 選択ゲー ト電圧 VoGを固定電圧と した状態で、 時 刻 T 1〜 T 6で信号電荷を垂直転送し、 水平走査するこ とで奇数 列の読出しを完結させる。 次いで、 リセッ トゲー トパルス φ R G をオンさせてフローティングデフユージョ ン F Dをク リ アした後、 残り の時刻 Τ 7〜Τ 1 2にて信号電荷を垂直転送し、 水平走査す るこ とで偶数列を完結させる。このよ う な処理を繰り返すことで、 1画面分 （撮像エリ ア 1 0 0の全体分） の信号電荷に応じた時系 列の画素信号を出力信号線 2 9 0から出力することができる。
なお、 上記説明から推測されるよ う に、 電荷転送が 1 8 0度ず れた状態 （逆相） を形成するには、 垂直転送電極 V 1 〜 V 6 を共 用するのではなく 、 奇数列と偶数列とについて、 それぞれ独立に 駆動可能な垂直転送電極 V 1 〜V 6 を使用してもよい。この場合、 ダミー垂直 C C D 1 3 2は不要となり、 垂直 C C Dは同じ長さで あってもかまわない。 ただし、 奇数列と偶数列とについて、 独立 に垂直転送電極 V 1〜V 6 をレイァゥ ト（形成）する必要がある。 したがって、 垂直転送電極側でのパターニングが難しく なる。
図 7及び図 8 は、 垂直転送電極 V I 〜V 6の配置を変えるこ と で、 この問題を解消しつつ、 電荷転送を逆相にする一例を説明す る図である。 本例では、 垂直転送電極 V I 〜V 4を共用し、 且つ ダミー垂直 C C D 1 3 2 を設けるこ となく 、 同一の水平列の感光 部 1 2.0の信号電荷が電荷検出部 2 1 0に到達する ときの電荷転 送の位相が逆相となるよ う にしている。 図 8 ( A) に示すよ う に、 奇数列と偶数列とは、 同一水平列における垂直転送電極 V 1 〜 V 6 の配列が逆相となるよ う にしている。 このよ う にパターエング するには、 たとえば図 8 ( B ) に模式的にジグザグ状にパター - ングすればよい。
このよ う に構成するこ とで、 垂直転送電極 V 1〜V 6、 選択ゲ 一 ト V O G用の電極など種々の電極を共用し、 偶数列と奇数列と で共通の垂直転送パルス φ V 1 〜 φ V 6 を用い、 さ らにダミー垂 直 C C D 1 3 2 を設けなく ても、 フローティングデフユ ージョ ン F D側に逆相で信号電荷を転送するこ とができる。 つま り、 奇数 列の信号電荷がフローティ ングデフユ ージョ ン F Dに到達したと きには、 偶数列の信号電荷はまだ到達しない。 逆に、 偶数列の信 号電荷がフローティ ングデフユ ージョ ン F Dに到達したときには、 奇数列の信号電荷はまだ到達しない。
図 9は、 第 1実施形態の C C D固体撮像素子を使用する場合に おける、 垂直転送と水平方向の読出しを説明するタイ ミ ングチヤ ー トであり、 1水平走査期間における、 垂直方向へ電荷転送と出 力信号線 2 9 0から時系列の画素信号を得るまでの全体像を示し ている。
前述のよ う に、 垂直 C C D 1 3 0およびダミー垂直 C C D 1 3 2 の各転送電極 V I 〜V 6 に対応するレジス タ （電荷井戸） は、 全て同一の垂直転送パルス φ V 1 〜 φ V 6で駆動される。 また、 リセッ トゲー トパルス 0 R Gは、 対応する電極が共通に形成され ているので、 当然に、 奇数列と偶数列とで共通に使用される。
図 9 に示す 1つの水平期間における奇数列あるいは偶数列の各 読出期間の期間に、 垂直転送パルス φ ν ΐ 〜 ψ ν 6を図示したタ ィ ミ ングで駆動するこ と で、 垂直転送パルス φ V 1 〜 φ V 6下部 のレジス タ に蓄積されていた奇数列および偶数列の各信号電荷は 順次、並列的（同時） にダミー垂直 C C D 1 3 2側に転送される。 垂直 C C D 1 3 0の最終段の画素に対応する レジス タ まで転送さ れた各列の信号電荷は、 ダミー垂直 C C D 1 3 2 を介して電荷検 出部 2 1 0のフローティ ングデフユ ージョ ン F Dに移される。
これによ り 、 フ ローティ ングデフユ ージョ ン F Dの電位が変化 し、 その電位が図示しないソース フォロワ型の増幅器を介して検 出される。 信号電荷が検出された後、 リ セ ッ トゲー トパルス Φ Ι Gによ り リセッ トゲー ト線 （電極） R Gをオンするこ とで、 フロ 一ティ ングデフユ ージョ ン F Dの電位は Ν +領域である リセッ ト ドレイ ンの電圧 V RDにリセッ ト される。
こ こで、 ダミー垂直 C C D 1 3 2 において、 奇数列と偶数列と のレジス タ （電荷井戸） は 3段分ずれており 、 垂直転送パルス φ ν ΐ 〜 φ ν 6の 1周期 （図示した Τ 1 〜Τ 1 2 ) において、 信号 電荷が 1 8 0度ずれて （逆位相で） フローティ ングデフユ ージョ ン F Dに到達するよ う にされている。 このため、 奇数列の信号電 荷がフローティ ングデフユ ージョ ン F Dに到達したときには、 偶 数列の信号電荷はまだ到達しない。 逆に、 偶数列の信号電荷がフ ローテイ ングデフユ ージョ ン F Dに到達したときには、 奇数列の 信号電荷はまだ到達しない。
したがって、 下 1 から丁 1 2の各タイ ミ ングで垂直転送パルス V 1〜 φ ν 6を図示したタイ ミ ングで駆動する と、 前半の奇数 列読出期間 （ Τ 1 〜 Τ 7 ) の時刻 Τ 6 においてカラム A， C , E， …の奇数列の信号電荷は、 フローティ ングデフユージョ ン F Dに 転送され、 電荷検出部 2 1 0にて電圧信号に変換され （信号電荷 が読み出され）、さ らに帯域制限部 2 3 0および C D S処理部 2 5 0 を経由 して列選択部 2 7 0 に入力される。 時刻 T 6 と時刻 T 7 の間で、列選択部 2 7 0に対する列選択パルス S P ( n ) の制御、 すなわち列選択パルス生成部 2 8 0による水平走査によって、 1 ライ ン分のう ちのカラム A， C , E , …といった奇数列の信号電 荷に対応した時系列の撮像信号が出力信号線 2 9 0 に出力される。
こ こで、 カラム A, C , E， …の奇数列とカラム B， D， F , …の偶数列のダミー垂直 C C D 1 3 2の長さは、 ち ょ う ど電荷転 送の位相が 1 8 0度回転する よ う に異なっているために、 奇数列 読出期間の T 1 〜 T 7 においてカラム A， C， E， …の奇数列の 信号電荷がフローティ ングデフユージョ ン F Dに到達した時点 T 6では、 カラム B， D， F， …の偶数列の信号電荷は、 フローテ ィ ングデフユージョ ン F Dに到達していない。
列選択パルス生成部 2 8 0によ り水平走査をした後の時刻 T 7 までの間において リ セッ トゲー トパルス ψ R Gによ り リ セッ トゲ 一 ト R Gのスィ ツチをオンにしてフローティ ングデフユ一ジョ ン F Dの電位を リ セ ッ ト レベルに戻してフローティ ングデフユージ ヨ ン F Dをク リ ァ した後、 リ セッ トゲー トのスィ ッチをオフにす る。
そして、 後半の偶数列読出期間の T 7〜 T 1 の各タイ ミ ングで 垂直転送パルス Φ V 1〜 φ V 6 を図示したタイ ミ ングで駆動する と、 先ほどのカラム A， C , E , …の動作と 同様に、 カラム B , D ， F， …の偶数列の信号電荷がフローティ ングデフユ ージョ ン F Dに転送され始め、 時刻 T 1 2でフローデイ ングデフユ ージョ ン F Dに到達する。 このとき、 奇数列の信号電荷は、 電荷転送の 位相が 1 8 0度ずれているので、 まだフローティ ングデフユ ージ ヨ ン F Dには到達していない。
偶数列の信号電荷は、 フローティ ングデフユ ージョ ン F Dに転 送後、 .電荷検出部 2 1 0にて電圧信号に変換され （信号電荷が読 み出され）、さ らに帯域制限部 2 3 0および C D S処理部 2 5 0を 経由して列選択部 2 7 0 に入力される。 時刻 T 1 2 と次の水平走 査期間の時刻 T 1 までの間で、 列選択部 2 7 0に対する列選択パ ルス S P ) n ) の制御、 すなわち列選択パルス生成部 2 8 0 によ る水平走査によって、 1 ライン分のう ちのカラム B ， D ， F - · · といった偶数列の信号電荷に対応した時系列の撮像信号が出力信 号線 2 9 0 に出力される。
したがって図示するよ うに、 奇数列撮像信号の出力信号線 2 9 0への出力を完結させ、 偶数列撮像信号の出力信号線 2 9 0への 出力を完結させる、 という処理を繰り返すこ とで、 1水平走査期 間分の信号電荷に応じた時系列の画素信号を出力信号線 2 9 0か ら出力するこ とができる。 そして、 この 1水平走査期間分の処理 を順に繰り返すこ とで、 1画面分の信号電荷に応じた撮像信号を 出力信号線 2 9 0から出力するこ とができる。
このよ う に、 隣接する垂直 C C Dの複数列 （前例では奇数列お よび偶数列） の段数を違えて 1組に纏めて 1 つの電荷検出部に割 り 当てるこ とで、 奇数列および偶数列の各信号電荷を時分割で順 次電荷検出部側に読み出すこ とができる。 そして、 たとえばフロ 一ティングデフユ ージョ ン F Dを使用した電荷検出部 2 1 0 とす る場合、 その複数列 （前例では奇数列および偶数列） に共通の選 択ゲー ト V O Gを設けるこ とによ り、 選択ゲー ト V O Gに繋がる 配線の数を減らすこ とができ、 たとえば C D S処理部 2 5 0 を内 蔵するなどといった点で、面積を有効的に活用できるよ うになる。 また、 電荷検出部 2 1 0以降の回路も電荷検出部 2 1 0の数と同 じだけあればよ く 、 複数列 （前例では奇数列および偶数列） を 1 組に纏めた分だけ削減できるので、 消費電力を減らすことができ' る。
図 1 0は、 読出処理部 2 0 0における、 電荷検出部 2 1 0、 帯 域制限部 2 3 0 、 C D S処理部 2 5 0、 および列選択部 2 7 0に ついての、 1 ユニッ ト分の第 1 の構成例を示す図であって、 図 1 0 ( A) は回路図、 図 1 0 (B ) は動作を説明するタイ ミ ングチ ヤー トである。
この読出処理部 2 0 0 において、 電荷検出部 2 1 0 は、 C C D 固体撮像素子 1 0 に内蔵型の前段出力部 （プリ アンプ） を構成す るものであり、 駆動 MO S トランジスタ （DM ; D r i v e MO S ) DMと、 負荷 MO S ト ランジスタ （ L M ; L o a d M O S ) LMによるソース フォロア （電流増幅回路） 構造を有し、 またリ セ ッ トゲー トパルス φ R Gに基づいて制御される リ セ ッ トゲー ト 端子を有する MO S トランジスタ （ R G T r ) を備え、 垂直 C C D 1 3 0からの信号電荷を電圧信号に変換する機能を備える。 な お、 図では、 1段構成のソースフォロアと しているが、 複数段の ソースフォロアと しても よい。
駆動 MO S ト ラ ンジスタ DMのゲー トには、 垂直 C C D 1 3 0 から選択ゲー ト V O Gを介して供給される信号電荷を蓄積するフ ローテイ ングデフユ ージョ ン F Dが接続され、 また信号電荷を排 出するためのリ セッ ト ドレイン電源 V R Dの間にリ セッ トゲー ト R G用の MO S ト ランジスタ R G T r のソースが接続されている。 フローティ ングデフユ ージョ ン F Dは、 選択ゲー ト V O Gを介し て、 奇数歹 U ( o d d ) と偶数列 （ e v e n ) の 2列分の垂直 C C D 1 3 0が接続され、 フローティ ングデフユ ージョ ンアンプ F D Aが構成されている。 リセッ ト ドレイン電源 V R Dは、 電源 V D D と共通と してもよい。
こ の電荷検出部 2 1 0において、 選択ゲー ト V O Gには所定の 選択ゲー ト電圧 V oGが印加され、 リ セッ トゲー ト線 R Gには信号 電荷の検出周期でリセッ トゲー トパルス Φ R Gが印加.される。 そ して、 フローティ ングデフユ ージョ ン F Dに蓄積された信号電荷 は信号電圧に変換され、 駆動 M O S トランジスタ D Mと負荷 M O S ト ラ ンジス タ L Mからなるソース フォロア構成の出力回路を介 して画素信号と して導出される。
そ して、 ある時刻に初段ソースフォ ロ アのゲー ト容量に蓄えら れていた、 直前の信号電荷がリセッ トゲー ト線 R Gにパルスを与 える と リ セ ッ ト される。 この と き、 端子 Aは、 リ セ ッ ト電位にな る。 B点は、 初段ソースフォ ロ アの出力イ ンピーダンス と帯域制 限容量 C o u t で決まる時定数だけ遅れて、 リセッ ト電位が確定 する。 B点でリセッ ト電位が確定したとき、 クランプパルス C L Pにパルスが入力され、 そのリセッ ト電位がクランプされる。 次に、 入力パルスによ り信号電荷が端子 Aに入力される。 する と、 端子 Aは、 信号電荷の分だけ電位が下がる。 そして B点は、 リセッ ト時と同様に時定数だけ遅れて信号電位が確定する。 この とき、 ホールドパルス H Pにパルスを与え、 そのときの電位を C 点に蓄える。 C点には、 信号電位と リセッ ト電位の差の電位が蓄 えられる。
その後、 列選択パルス生成部 2 8 0によ り列選択部 2 7 0に列 選択パルス S P ( n ) を与えることで、 出力信号線 2 9 0 に撮像 信号出力する。 こ の動作において、 信号電位を検出している時間 と リセッ ト電位を検出している時間を同じにしている。 これは、 後段の C D S処理部 2 5 0で信号電位と リセッ ト電位の差を取る ときに、 2つの電位が同一の帯域で制限され、 同レベルの雑音成 分を持つ必要があるためである。 つま り 、 一方だけが雑音成分が 低い信号であっても、 差を取った信号は雑音成分が大き く なるた めである。
このよ う な構成によ り 、 初段ソースフォロアの出力イ ンピーダ ンス と帯域制限容量 C o u t で構成される低域通過フィルタで帯 域を制限できるため、 出力信号中に含まれる雑音成分を小さ く で きる。 また、 この読出処理部 2 0 0は、 実質的に信号電荷のない 期間における リセッ ト電位ど実質的に信号電荷のある期間の信号 電位との差 （出力差） を検知する C D S処理部 2 5 0 を内蔵して いるため、 C D S (相関 2重サンプリ ング） 機能によ り、 直前の 電荷をリセッ ト したときの電位のばらつきで発生する リセッ ト雑 音や固定パターンノイズ （ F P N ; Fixed Pattern Noise ) も同 時に抑圧するこ とができ、 S / Nの良好な信号を得るこ とができ る。 なお、 電荷検出部 2 1 0における変換ゲインの違いによる濃 度むらは、 比較的高い周波数となるので、 画像上における濃度む らは視認されず、 殆ど問題とならない。
また、 電荷検出部 2 1 0 と同様に、 垂直 C C D 1 3 0の複数列 (本例では 2列） に対して、 それぞれ 1つの帯域制限部 2 3 0や C D S処理部 2 5 0を設けるだけでよく 、 素子面積や消費電力の 削減に寄与する。 また、 外付けで C D S回路を構成する必要がな いので、 周辺回路を削減するこ ともできる。
以上の構成は、 2本の垂直 C C D 1 3 0 ごとに電荷検出部 2 1 0などを設けたものであるが、 もちろん 3本以上の垂直 C C D 1 3 0 にっき 1つの電荷検出部 2 1 0や C D S処理部 2 5 0などを 設け、 さ らなる時分割で使用してもよい。 この構成では、 電荷検 出部 2 1 0や C D S処理部 2 5 0などの総数をさ らに減らすこと ができるので、 素子面積や消費電力を一層減らすことができる。 また、 図 2 の構成において、 選択ゲー ト V O Gを省略すること もできる。
図 1 0 に示した電荷検出部 2 1 0は、 フローティ ングデフユー ジョ ンを用いて構成した場合であるが、 これに限らず、 たとえば フローティ ングゲー ト （197391年
ISSCC DIGE ST OF TE CHNICAL PAPERS (アイ ， エス · エス · シ一 · シ一 ダイジェス ト ォプテクニカルペーパー） pp l 54 ~ 155 参照 ） を用いてもよい。 フローティ ングゲー トを用いる と、 直流 分をカツ ト した信号を得られるため、 次段のアンプにおいて m源 電圧の半分付近に動作点を持っていく こ とが容易にできる。 その ため、 電源電圧を最大限に用いたダイナミ ック レンジを得るこ と ができる。
図 1 1 は、 読出処理部 2 0 0 における、 電荷検出部 2 1 0、 帯 域制限部 2 3 0、 C D S処理部 2 5 0、 および列選択部 2 7 0に ついての、 1ユニッ ト分の第 2の構成例を示す回路図である。 こ の第 2の構成例は、 電荷検出部 2 1 0以降の回路を、 信号成分の 検出系と リセッ ト雑音成分の検出系といった 2系統に分けて処理 するよ う にしたものである。 すなわち、 帯域制限容量 C a を有す る第 1 の帯域制限部 2 3 0 a と、 帯域制限容量 C b を有する第 2 の帯域制限部 2 3 0 b とを用いて、 信号成分と リセッ ト雑音成分 を別々に帯域制限することに特徴がある。
電荷検出部 2 1 0 と信号成分検出系の帯域制限部 2 3 0 a との 間には、 信号成分選択 M O S トランジスタ 2 2 0 aが配され、 帯 域制限部 2 3 0 a は、 信号成分用帯域制限容量 C a を有する。 帯 域制限部 2 3 0 a と出力信号線 2 9 0 との間には、 信号成分用列 選択 M O S トランジスタ 2 2 2 aが配されている。 また、 電荷検 出部 2 1 0 と リセッ ト雑音成分検出系の帯域制限部 2 3 0 b a と の間には、 リセッ ト雑音成分選択 M O S トランジスタ 2 2 0 b力 S 配され、 帯域制限部 2 3 0 b は、 リ セッ ト雑音成分用帯域制限容 量を有する。帯域制限部 2 3 0 b と出力信号線 2 9 0 との間には、 リセッ ト雑音成分用列選択 MO S トランジスタ 2 2 2 bが配され ている。 電荷検出部 2 1 0やその周辺部は、 第 1 の構成例と同様 である。
第 1 の構成の動作において、 端子 Aに信号成分が入力されてい る ときには、信号成分選択 MO S トランジスタ 2 2 0 a をオンに、 端子 Aにリセッ ト雑音成分が入力されている ときは、 リセッ ト雑 音成分選択 MO S トランジスタ 2 2 0 b をオンにする。 する と、 信号成分用帯域制限容量 C a に信号成分が、 リ セッ ト雑音成分用 帯域制限容量 C b にリ セッ ト雑音成分が蓄積する。 そして、 列が 選択されたときにリ セッ ト雑音成分用列選択 MO S ト ランジスタ 2 2 2 b と信号成分用列選択 M O S トランジスタ 2 2 2 a を順に オンする。 する と、 出力信号線 2 9 0には、 リセッ ト雑音成分と 信号成分が順に出力され、 外付けの C D S回路に入力される。
C D S回路で発生する雑音は、 図 1 0で示されるク ランプ容量 C L とホールド容量 C hに依存している。 これらの容量をできる だけ大き くする と発生する雑音は小さ く なる。 この第 2 の構成例 では、 リセッ ト雑音成分と信号成分を順に出力するこ とによ り 、 外付けで C D S処理を施すことができる。 外付けで C D S処理を 施すこ とによ り、 クランプ容量 C L とホールド容量 C hの値を大 き くするこ とができるため、 C D S回路で発生する雑音を小さ く するこ とができる。
図 1 2は、 読出処理部 2 0 0 の後段に繋がる信号処理回路を含 めた撮像装置 2 0の全体構成の一例を示したブロ ック図である。 ここでは、 第 1実施形態の C C D固体撮像素子 4 0を使用して撮 像装置 2 0から画像を再生するためのシステムブロ ック図を彔す。
信号処理部 3 0 0 は、 出力信号線 2 9 0 と接続され、 アナログ の撮像信号をデジタルの撮像データに変換する A/D変換部 3 1 0 と、 デジタル化された撮像データを 1画面分ずつ記憶する画像 記憶部 （フィール ドメモ リ ） 3 2 0 と、 画像記憶部 3 2 0のデー タ書込みや読出しを制御するメモリ制御部 3 3 0 とを有する。 画 像記憶部 3 2 0 とメモリ制御部 3 3 0 とによ り、 本発明に係る水 平列整合部が構成される。 すなわち、 読出処理部 2 0 0から出力 された奇数列と偶数列のそれぞれの撮像信号の個々の画素信号を 奇数列と偶数列との並びに応じて水平列の方向に並び替えること によ り、 水平列の方向に順序が揃った撮像信号を得る水平列整合 部と して機能する。
また信号処理部 3 0 0は、 画像記憶部 3 2 0から読み出された ビデオデータをアナログ信号に変換する D/A変換部 3 4 0 と、 DZA変換部 3 4 0によ りアナログ信号に変換されたビデオ信号 に基づいて、 放送フォーマツ トの一例である N T S C信号を生成 する N T S Cコンバータ 3 5 0 と、 1^丁 3 。 コンバータ 3 5 0カ ら出力された N T S C信号に基づいて可視画像を表示するデイス プレイ 3 6 0 とを有する。
この構成にいて、各感光部 1 2 0で光電変換された信号電荷は、 それぞれ対応する垂直 C C D 1 3 0 に読み出される。 垂直 C C D 1 3 0に読み出された信号電荷は、 互いに隣接する複数ラインを 1組と してフローティ ングデフユ ージョ ン F Dを介して電荷検出 部 2 1 0に時分割で順に並列に転送される。
電荷検出部 2 1 0に転送された各垂直列の信号電荷は、 電荷検 出部 2 1 0にて電圧信号に変換され、 C D S処理部 2 5 0 によ り オフセッ トノイズや固定パターンノイズが抑制され、 列選択パル ス生成部 2 8 0による列選択部 2 7 0に対する水平走査機能によ り、 撮像エリ ア 1 0 0における個々の感光部 1 2 0に対応する撮 像信号が時系列で出力信号線 2 9 0から出力される。 出力信号線 2 9 0から時系列で出力された個々の感光部 1 2 0 に対応する撮像信号は、 信号処理部 3 0 0 に入力され、 A / D変 換部 3 1 0によ り A / D変換されて画像記憶部 3 2 0 に格納され る。画像記憶部 3 2 0にはメ モ リ制御部 3 3 0が接続されており、 蓄積領域のァ ドレス設定、読み出し順序の制御などが行なわれる。
第 1実施形態の C C D固体撮像素子 4 0の場合には、 垂直 C C D 1 3 0の奇数列と偶数列の各信号電荷が時分割で読出処理部 2 0 0に転送され電圧信号に変換された後、'列選択パルス生成部 2 8 0による列選択部 2 7 0 に対する水平走查機能によ り、 撮像ェ リ ア 1 0 0における個々の感光部 1 2 0に対応する撮像信号が時 系列化される。 したがって、 水平走査期間ごとに、 前半の水平走 査期間には、 奇数列についてのみ時系列化された撮像信号が最初 に出力され、 その後、 後半の水平走査期間には、 偶数列について のみ時系列化された撮像信号が出力される。
この奇数列と偶数列とが時分割で出力された撮像信号がデジタ ル化されて画像記憶部 3 2 0側に送られてく るが、 メ モ リ制御部 3 3 0によ り 、 撮像エリ ア 1 0 0 の画素位置に対応するよ うに書 込み時の画像記憶部 3 2 0のア ドレスを設定するこ とで、 撮像ェ リ ア 1 0 0 上の撮像画像情報と画像記憶部 3 2 0 の画像情報とが 同一の配列となる。
このよ う に して、 たとえば格納領域 3 2 0 — 1 〜 3 2 0 — （ 2 n— 1 ) には、 垂直 C C D 1 3 0 における奇数列にあった信号電 荷に対応する画像データを格納させ、 格納領域 3 2 0 - 2 - 3 2 0 - ( 2 n ) には、 垂直 C C D 1 3 0 における偶数列にあった信 号電荷に対応する画像データを格納させるこ とができる。
画像を再生する場合には、 画像記憶部 3 2 0内の格納領域 3 2 0 — 1 〜 3 2 0 — 2 nについて、 画像データを順にシ リ アルデー タ と して読み出し、 0 変換部 3 4 0、 N T S C コ ンバータ 3 5 0を介してディスプレイ 3 6 0 に表示する。
なお、 前例では、 撮像ェリ ア 1 0 0上の撮像画像情報と画像記 憶部 3 2 0の画像情報とが同一の配列となるよ う に、 モリ制御 部 3 3 0 によ り、 画像記憶部 3 2 0へのデータ格納時に書込み位 置を制御していたが、書込み時ではなく読出時に制御してもよレ、。 すなわち、 先ず、 画像記憶部 3 2 0についての格納領域の模式図 を図 8 ( B ) に示すよ う に、 画像記憶部 3 2 0の格納領域を奇数 列領域と偶数列領域とに分け、 書込時には A / D変換部 3 1 0力 ら奇数列分と偶数列分とで順に入力されるデータを、 それぞれの 格納領域にデータの入力順に格納する。 そして読出時には、 分け ておいた奇数列領域と偶数列領域とから、 各水平走査期間内で、
A , B , C , D , 奇数列と偶数列のデータを交互に読み出して D / A変換部 3 4 0 に供給する。 このよ う にするこ とで、 撮像ェリ ァ 1 0 0上の撮像画像情報とディスプレイ 3 6 0上の画像とを同 一の配列にするこ とができる。
また、 図示しないが、 画像記憶部 3 2 0 と してフィール ドメ モ リ を使う代わり に、 奇数列および偶数列のそれぞれについて半ラ イ ン分の画素数に応じた段数のシフ ト レジス タ（ F I F Oメ モ リ ） およびシフ ト レジスタを切り替える選択回路を使用するこ とによ り、 撮像エリ ア 1 0 0上の撮像画像情報の配列順に合った 1水平 ライ ン分の時系列の信号に変換 （データを水平方向に順に並ぶよ うに並ぴ換える） することもできる。
以上説明したよ う に、 第 1実施形態の撮像装置 2 0によれば、 C C D固体撮像素子の画素数を多く した際に問題になる水.平 C C Dのク 口 ック周波数が限界になる問題を、水平 C C Dを用いずに、 複数の垂直 C C Dを 1組と して時分割で電荷検出部 （前例ではフ ローティ ングデフユ ージョ ンを利用したアンプ F D A )に転送し、 この電荷検出部にて電圧信号に変換し、 その後、 この垂直列の電 圧信号を水平方向に順に切り替えて読み出すことで解決できる。 垂直列を時分割で読み出すこ とによるデータ系列の並び替えは、 比較的簡単な回路で実現できるので、 問題ない。
加えて、 時分割ではあるものの、 垂直 C C Dごとに信号電荷を 読み出すこ とができるので、 多画素化のために生じる 1画素当た り の感度低下を、 隣接画素 （もしく は 2画素離れた所にある同色 画素） の信号を利用して、 補完するこ とができる。
また、 複数列の垂直 C C Dをまとめて電荷検出部 （前例ではフ ローテイ ングデフユ ージョ ンアンプ F D A ) に繋げる ときに、 列 によって垂直 C C Dの長さ、 すなわち垂直転送電極で規定される レジスタ （パケッ ト） の段数を変え、 電荷検出部に到達する とき の電荷転送の位相を反転させるこ とによって、 垂直転送電極を共 用しても、 垂直 C C D列選択のための選択ゲー トを複数 （前例で は 2つ） 用いるこ となく 、 1つで電荷検出部に読み出すこ とがで きる。 その結果、 電荷検出部周辺の配線数を減らすこ とができ、 固体撮像素子の微細化に関して、 C D S回路やその他の回路の内 蔵といった点において面積を有効に活用することができる。
また、 時分割ではあるものの、 実質的には、 各垂直 C C Dごと に電荷検出部が設けられるこ とになるため、 電荷検出部には 1水 平走査期間に数回 （ 1つの電荷検出部が担当する垂直列と同数） 分の信号しか入力されず、信号の周波数帯域は大幅に小さ く なる。 そこで、 電荷検出部を構成するアンプの周波数帯域をローパスフ ィルタを用いて制限するこ とができる。 これによ り、 同時に トラ ンジスタで発生する熱雑音の帯域も制限することができ、 雑音成 分を小さくするこ とができる。 そして、 信号帯域を下げるこ とが できるため、 それだけ帯域制限部によ り雑音帯域も狭くするこ と ができ、 S / N比の良好な画像を得ることができる。
図 1 3及ぴ図 1 4は、 第 1実施形態の C C D固体撮像素子 4 0 の変形例を説明する図であって、 垂直 C C D 1 3 0 と読出処理部 2 0 0 との境界部分近傍の平面模式図である。 ここで、 図 1 3 に 示す第 1 の変形例は、 隣接する垂直列の 2組をさ らに 1つのグル ープにし、 2つの組のダミー垂直 C C D 1 3 2の段数の配置形態 を互い違いにするこ とで、 隣接する選択ゲー ト V O G用の電極を 接続して、 引出線を共用するよ う にしたものである。
つま り 、 2組の中心線を境にしてこの中心線からの距離に応じ てダミー垂直 C C D 1 3 2の段数が順次に変わるよ う にしている。 また、 この図 1 3 に示す第 1 の変形例では、 さ らに、 前記 2組の 中心線とは異なる位置の中心線で隣接するリセッ トゲー ト線も接 続して、 引出線を共用可能にしている。 この第 1 の変形例の形態 によれば、 隣接する他の組との間で、 選択ゲー ト V O G用やリセ ッ トゲー ト線用の電極を接続したので、 引出線をさ らに少なくす ることができる。
なお、 図 1 3では、 たとえば、 カラム Aとカラム Bの隣接する 垂直列の組およびカラム C とカラム Dの隣接する垂直列の組の 2 組を 1つのグループにし、 カラム E， Fの組およびカラム G， H の 2組を 1つのグループにし、 カラム B とカラム C との間にて選 択ゲー ト V O G用の電極を接続する一方、 カラム Dとカラム E と の間のリセッ トゲー ト線を接続しているが、 これとは異なるグル 一ビングにしてもよい。
たとえば、 カラム C , Dの組おょぴカラム E , Fの 2組を 1つ のグループにし、 同じく カラム D， E間で選択ゲー ト V O G用の 電極を接続してもよい。 図 1 4に示す第 2の変形例は、 この形態 をさ らに発展させたもので、 選択ゲー ト V O G用の電極を全て接 続し、 選択ゲー ト電極の引出線をなお一層少なくすることができ るよ う にしている。 この場合、 引出線の数は基本的には 1つでよ いが、 線抵抗の問題が生じる。 したがって、 実際には、 線抵抗と 配線の困難性とのパランスを考慮して、 選択グー ト V O G用の電 極と引出線との取付位置を決定する と よい。
図 1 5は、 第 1実施形態の C C D固体撮像素子 4 0 において、 4相駆動の垂直転送パルス ψ ν ΐ〜 ψ ν 4を使用する場合におけ るタイ ミ ングチャー トの変形例、 並びに電極と信号電荷の位置関 係を説明する図である。 この変形例は、 垂直転送パルス φ ν ΐ〜 φ ν 4を 9 0度ずらしで駆動する点に特徴を有する。 4相駆動用 の垂直転送パルス φ V 1 〜 φ V 4が印加される転送電極 V 1 〜V 4以外の他の構成は図 1 と同様である。
この変形例では、 電極と信号電荷の位置関係の図 1 5から分か るよ う に、 次のよ うな利点が得られる。 即ち奇数列については、 パケッ ト V 4の信号電荷がフローティ ングデフユ ージョ ン F Dに 転送される際に相手方の偶数列のパケッ ト V 2が期間 11 の間、 障壁と して作用する。 また、 偶数列については、 パケッ ト V 2 の 信号電荷がフローティ ングデフユ ージョ ン F Dに転送される際に 相手方の奇数列のパケッ ト V 4が期間 t 2の間、 障壁と して作用 する。
なお、 この変形例は、蓄積バケツ トサイズが、小さいときには、 電源電圧 V D Dを高く して電圧ポテンシャルの深さで稼ぐこ とで 解消するこ とができる。
図 1 6 は、 第 3実施形態の C C D固体撮像素子 4 0 を説明する 図である。 この第 3実施形態は、 隣接する 2つの垂直 C C Dを 1 組に纏めて 1つの電荷検出部に割り 当てる という点で、 第 1実施 形態の C C D固体撮像素子 4 0 と共通するが、 ダミー垂直 C C D 1 3 2 を設けておらず、その垂直 C C Dの段数は同じままである。 つま り、 2列の垂直 C C D 1 3 0を 1つのフローティ ングデフユ ージョ ンアンプ F D A構成の電荷検出部 2 1 0で読み出すよ う に して ヽる。 図 1 6 ( A ) に示すよ う に、 フローティングデフユージョ ンを 挟む各垂直 C C D 1 3 0 の反対側から選択ゲー ト V O Gの配線を 繋ぐこ とができるので、 3つ以上を纏めて 1つの電荷検出部 2 1 0に割り 当てる構成では中央部の選択ゲー ト V O Gへの配線スぺ ースが問題となるのに比べる と、 配線上の制約は減るので、 比較 的、 実パターンでも問題はない。
ただし、 図 1 6 ( B ) に示すよ う に、 垂直 C C D 1 3 0 の選択 ゲー ト用の配線が垂直 C C D 1 3 0の数だけ必要であることには 変わらないので、 その配線が面積中に占める割合は、 第 1 あるい は第 2の実施形態の構成よ り、 大き く なつてしま う。
以上、 本発明を実施形態を用いて説明したが、 本発明の技術的 範囲は上記実施形態に記載の範囲には限定されない。 発明の要旨 を逸脱しない範囲で上記実施形態に多様な変更または改良を加え ることができ、 そのよ うな変更または改良を加えた形態も本発明 の技術的範囲に含まれる。 '
また、 上記の実施形態は、 ク レーム （請求項） にかかる発明を 限定するものではなく 、 また実施形態の中で説明されている特徴 の組合せの全てが発明の解決手段に必須であるとは限らない。 前 述した実施形態には種々の段階の発明が含まれており、 開示され る複数の構成要件における適宜の組み合わせによ り種々の発明を 抽出できる。 実施形態に示される全構成要件から幾つかの構成要 件が削除されても、 効果が得られる限り において、 この構成要件 が削除された構成が発明と して抽出され得る。
たとえば、 上記実施形態では 6電極 / 6相駆動や 4電極 4相 駆動に適した一例を説明したが、 垂直転送電極の数や転送パルス の位相関係は、上述したタイ ミ ングのものに限定されない。また、 転送パルスとの関わりで、 2列や 3列に限らず、 よ り多く の列を 1つの電荷検出部に割り 当てること もできる。 要するに、 隣接する複数の垂直列を 1つの電荷検出部に割り 当 てたとき、 同一水平列の信号電荷が、 それぞれ異なる位相で電荷 検出部に到達するよ う に、 ダミー垂直転送部 （実質的に垂直 C C Dと同じ） の段数や垂直転送電極の配置あるいは垂直転送パルス のタイ ミ ングを適宜変更すればよい。 ダミー垂直転送部の段数や 垂直転送電極の配置が同じであって、 駆動方法のみが異なる、 つ ま り転送パルスのタイ ミ ングのみが異なるものであってもよい。
また、 上記実施形態ではインターライン転送型の C C D固体撮 像素子に適用したもので説明したが、 これに限らず、 フ レームィ ンターライン転送型、フルフ レーム転送型、フ レーム転送型など、 他の転送方式の C C D固体撮像素子に適用してもよい。
さ ら に、 垂直転送部を C C D の代わ り に C S D ( charge sweeped device) に置き換えるなど、 電荷転送部の形式も、 他の ものを使用するこ とができる。

Claims

請求の範囲
. 水平列および垂直列の各方向に 2次元状に配列され、 光を受 光するこ とで信号電荷を得る複数の感光部と、 前記感光部によ り得た前記信号電荷を前記垂直列の方向に転送する垂直列電 荷転送部と、 隣接する複数の前記垂直列ごとに設けられ、 前記 垂直列電荷転送部によ り転送された前記信号電荷を画素信号 に変換する電荷検出部とを備える と と もに、 前記隣接する複数 の垂直列について、 前記感光部で得た前記水平列の方向におけ る同一位置の前記信号電荷を前記電荷検出部に到達させる と きの電荷転送の位相が異なるものとなるよ う に形成されてい る固体撮像素子。
. 水平列おょぴ垂直列の各方向に 2次元状に配列され、 光を受 光するこ とで信号電荷を得る複数の感光部と、 前記感光部によ り得た前記信号電荷を前記垂直列の方向に転送する垂直列電 荷転送部と、 隣接する複数の前記垂直列ごとに設けられ、 前記 垂直列電荷転送部によ り転送された前記信号電荷を画素信号 に変換する電荷検出部と、 前記垂直列電荷転送部と前記電荷検 出部との間に配された、 前記複数の垂直列のそれぞれについて 電荷転送の段数が異なるダミー電荷転送部と を備えている固 体撮像素子。
. 前記隣接する複数の垂直列電荷転送部は、 垂直転送駆動用の 電極が共通に使用される請求の範囲第 2項に記載の固体撮像 素子。
. 前記電荷検出部は、 隣接する 2列の前記垂直列ごとに設けら れている請求の範囲第 2項に記載の固体撮像素子。
. 前記ダミー電荷転送部は、 同一の前記水平列の前記感光部の 信号電荷を前記電荷検出部に到達させる と きの電荷転送の位 相が前記隣接する 2列の垂直列の間で 1 8 0度反転したもの となる分だけ、 前記電荷転送の段数が異なる請求の範囲第 4項 に記載の固体撮像素子。
. 水平列および垂直列の各方向に 2次元状に配列され、 光を受 光するこ とで信号電荷を得る複数の感光部と、 前記感光部によ り得た前記信号電荷を前記垂直列の方向に転送する垂直列電 荷転送部と、 隣接する複数の前記垂直列ごとに設けられ、 前記 垂直列電荷転送部によ り転送された前記信号電荷を画素信号 に変換する電荷検出部とを備え、 前記隣接する複数の垂直列に ついて、 共通の垂直転送制御信号が印加されたとき、 前記感光 部で得た前記水平列の方向における同一位置の前記信号電荷 を前記電荷検出部に到達させる と きの電荷転送の位相が異な る ものとなる よ う に垂直転送駆動用の電極が形成されている 固体撮像素子。
. 前記電荷検出部は、 前記信号電荷の入力側に、 前記隣接する 複数の垂直列について共用される、 前記信号電荷を読み出すた めの選択ゲー トを有する請求の範囲第 1 項に記載の固体撮像 子。
. 前記電荷検出部は、 前記信号電荷の入力側に、 前記隣接する 複数の垂直列について共用される、 前記信号電荷を読み出すた めの選択ゲー トを有する請求の範囲第 2項に記載の固体撮像 素子。
. 前記電荷検出部は、 前記信号電荷の入力側に、 前記隣接する 複数の垂直列について共用される、 前記信号電荷を読み出すた めの選択ゲー トを有する請求の範囲第 6項に記載の固体撮像 素子。
0 . 前記選択ゲー トへの配線は、 隣接する他の前記電荷検出部 についての前記選択ゲー トへの配線と共用 されている請求 の範囲第 1項に記載の固体撮像素子。
1 1 . 前記選択ゲー トへの配線は、 隣接する他の前記電荷検出部 についての前記選択ゲー トへの配線と共用されている請求 の範囲第 2項に記載の固体撮像素子。
1 2 . 前記選択ゲー トへの配線は、 隣接する他の前記電荷検出部 についての前記選択ゲー トへの配線と共用されている請求 の範囲第 6項に記載の固体撮像素子。
1 3 . 水平列おょぴ垂直列の各方向に 2次元状に配列され、 光を 受光するこ とで信号電荷を得る複数の感光部と、 前記感光部 によ り得た前記信号電荷を前記垂直列の方向に転送する垂 直列電荷転送部と、 隣接する 2つの前記垂直列ごとに設けら れ、 前記垂直列荷転送部によ り転送された前記信号電荷を画 素信号に変換する電荷検出部と を備え、 前記電荷検出部は、 前記信号電荷の入力側に、 前記隣接する 2つの垂直列につい てそれぞれ独立に設けられた、 前記信号電荷を読み出すため の選択ゲー トを有する固体撮像素子。
1 4 . 前記電荷検出部は、 前記信号電荷を前記画素信号に変換し た後に初期化するための リ セ ッ トゲー ト を前記電荷検出部 ごとに有する請求の範囲第 1項に記載の固体撮像素子。
1 5 . 前記電荷検出部は、 前記信号電荷を前記画素信号に変換し た後に初期化するための リ セッ トゲー トを前記電荷検出部 ごとに有する請求の範囲第 2項に記載の固体撮像素子。
1 6 . 前記電荷検出部は、 前記信号電荷を前記画素信号に変換し た後に初期化するための リ セッ トゲー トを前記電荷検出部 ごとに有する請求の範囲第 6項に記載の固体撮像素子。
1 7 . 前記電荷検出部は、 前記信号電荷を前記画素信号に変換し た後に初期化するための リ セッ トゲー トを前記電荷検出部 ごとに有する請求の範囲第 1 3項に記載の固体撮像素子。
1 8 . 前記電荷検出部の後段に、 前記画素信号における前記信号 電荷のないと きの出力と前記信号電荷のある と きの信号レ ベルの差を検知する差動検知部を備えている請求の範囲第
1項に記載の固体撮像素子。
9 . 前記電荷検出部の後段に、 前記画素信号における前記信号 電荷のないと きの出力 と前記信号電荷のある と きの信号レ ベルの差を検知する差動検知部を備えている請求の範囲第 2項に記載の固体撮像素子。
0 . 前記電荷検出部の後段に、 前記画素信号における前記信号 電荷のないと き の出力と前記信号電荷のある と き の信号レ ベルの差を検知する差動検知部を備えている請求の範囲第
6項に記載の固体撮像素子。
1 . 前記電荷検出部の後段に、 前記画素信号における前記信号 電荷のないと きの出力 と前記信号電荷のある と きの信号レ ベルの差を検知する差動検知部を備えている請求の範囲第 1 3項に記載の固体撮像素子。
2 . 前記隣接する複数の垂直列についての前記電荷検出部が、 さ らに前記複数の垂直列を組と して前記垂直列の方向に複 数個設けられており、 当該複数個の電荷検出部の後段に、 当 該複数個の電荷検出部のそれぞれから出力された前記画素 信号を前記水平列の方向に順次時系列に選択して出力する 水平走査部を備えた請求の範囲第 1 項に記載の固体撮像素 子。
3 . 前記隣接する複数列についての前記電荷検出部が、 さ らに 前記複数の垂直列を組と して前記垂直列の方向に複数個設 けられており、 当該複数個の電荷検出部の後段に、 当該複数 個の電荷検出部のそれぞれから出力された前記画素信号を 前記水平列の方向に順次時系列に選択して出力する水平走 査部を備えた請求の範囲第 2項に記載の固体撮像素子。
4 . 前記隣接する複数列についての前記電荷検出部が、 さ らに 前記複数の垂直列を組と して前記垂直列の方向に複数個設 けられており、 当該複数個の電荷検出部の後段に、 当該複数 個の電荷検出部のそれぞれから出力された前記画素信号を 前記水平列の方向に順次時系列に選択して出力する水平走 查部を備えた請求の範囲第 6項に記載の固体撮像素子。
5 . 前記隣接する複数列についての前記電荷検出部が、 さ らに 前記複数の垂直列を組と して前記垂直列の方向に複数個設 けられており、 当該複数個の電荷検出部の後段に、 当該複数 個の電荷検出部のそれぞれから出力された前記画素信号を 前記水平列の方向に順次時系列に選択して出力する水平走 查部を備えた請求の範囲第 1 3項に記載の固体撮像素子。
6 . 水平列および垂直列の各方向に 2次元状に配列された感光 部によ り得た信号電荷を前記垂直列の方向に転送する垂直 列電荷転送部と、 隣接する複数の前記垂直列ごとに設けられ、 前記垂直列電荷転送部によ り前記垂直列の方向に転送され た前記信号電荷を画素信号に変換する電荷検出部と を有す る固体撮像素子から画素信号を得る固体撮像素子の駆動方 法であって、 前記隣接する複数の前記垂直列についての前記 画素信号が、 前記垂直列の方向への前記信号電荷の転送にお ける異なる位相で出力される よ う、 前記固体撮像素子を駆動 する固体撮像素子の駆動方法。
7 . 前記垂直列電荷転送部は、 6相駆動で駆動される請求の範 囲第 2 6項記載の駆動方法。
8 . 前記電荷検出部は、 前記信号電荷の入力側に、 前記信号電 荷を読み出すための選択ゲー ト と、 前記信号電荷を前記画 素信号に変換した後に初期化するためのリセッ トゲー トを 有しており 、 前記選択ゲー トがオフの と きに前記リ セッ ト ゲー トをオンさせる請求の範囲第 2 6項記載の駆動方法。 9 . 水平列おょぴ垂直列の各方向に 2次元状に配列された感光 部によ り 得た信号電荷を前記垂直列の方向に転送する垂直 列電荷転送部と、 隣接する複数の前記垂直列ごとに設けられ 前記垂直列電荷転送部によ り前記垂直列の方向に転送され た前記信号電荷を画素信号に変換する電荷検出部と を有す る固体撮像素子を用いて撮像信号を得る撮像方法であって、 前記隣接する複数の前記垂直列についての前記画素信号を、 前記垂直列の方向への前記信号電荷の転送における異なる 位相で取得し、 この取得した画素信号を前記水平列の方向に 順次時系列に選択するこ とによ り、 前記異なる位相のそれぞ れについての撮像信号を得、 その後、 前記複数の垂直列の並 び順に応じて前記撮像信号の前記画素信号を前記水平列の 方向に並び替えるこ とによ り、 前記水平列の方向に順序が揃 つた撮像信号を得る撮像方法。
0 . 前記垂直列電荷転送部は、 6相駆動で駆動される請求の範 囲第 2 9項記載の駆動方法。
1 . 水平列おょぴ垂直列の各方向に 2次元状に配列され、 光を 受光するこ とで信号電荷を得る複数の感光部、 前記感光部に よ り得た前記信号電荷を前記垂直列の方向に転送する垂直 列電荷転送部、 隣接する複数の前記垂直列ごとに設けられ、 前記垂直列電荷転送部によ り転送された前記信号電荷を画 素信号に変換する電荷検出部、 前記垂直列電荷転送部ど前記 電荷検出部との間に配された、 前記複数の垂直列のそれぞれ について電荷転送の段数が異なるダミー電荷転送部を備え てなる固体撮像素子と、 前記固体撮像素子から、 前記垂直列 の方向への前記信号電荷の転送における異なる位相で出力 された画素信号を前記水平列の方向に順次時系列に選択す るこ とによ り、 前記異なる位相のそれぞれについての撮像信 号を得る水平走查部と、 前記複数の垂直列の並び順に応じて 前記水平走査部から出力された撮像信号の前記画素信号を 前記水平列の方向に並び替えるこ とによ り、 前記水平列の方 向に順序が揃った撮像信号を得る水平列整合部と を備えた 撮像装置。
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