JP2008537411A - 列並列イメージセンサーの列オフセットの作成及び格納 - Google Patents

Abstract

撮像デバイスの複数のシグナル・チェーンは、デジタル領域で調整（キャリブレート）される。撮像デバイスのピクセル・アレイは、キャリブレーション・ピクセルの行を有する。列回路は、ピクセルの行を読み出すのに先立って、列オフセットの組を取得するためにキャリブレーション・ピクセルの行を読み出す。ピクセルの行は読み出され、処理され、対応する複数のデジタル値に処理される。列オフセットの組は、シグナル・チェーン間の応答差を補償するためにデジタル値に適用される。
【選択図】図５

Description

本発明は一般的にはＣＭＯＳ半導体イメージャに関し、より具体的には、列並列構造を有する半導体イメージャの複数のピクセル・シグナル・チェーンのキャリブレーションに関する。

図１に、一般的にＣＭＯＳイメージャ（ｉｍａｇｅｒ：撮像素子）で用いられる、従来の４トランジスタ（４Ｔ）ピクセル１００を示す。ピクセル１００は、フォトダイオードとして図中で示される受光素子１０１、浮遊拡散電荷格納ノード（ｎｏｄｅ：節点）Ｃ、並びに４つのトランジスタ、すなわち、転送用トランジスタ１１１、リセット用トランジスタ１１２、ソースフォロワトランジスタ１１３及び列選択用トランジスタ１１４を備える。ピクセル１００は、転送用トランジスタ１１１の導電性を制御するＴＸ制御シグナル、リセット用トランジスタ１１２の導電性を制御するＲＳＴ制御シグナル、行選択用トランジスタ１１４の導電性を制御するＲＯＷ制御シグナルを受ける。浮遊拡散ノードＣの電圧はソースフォロワトランジスタ１１３の導電性を制御する。行選択用トランジスタ１１４が導通している場合、ソースフォロワトランジスタ１１３の出力は、ノードＢに与えられる。

浮遊拡散ノードＣが、電荷集積中に受光素子１０１によって光生成された（ｐｈｏｔｏ−ｇｅｎｅｒａｔｅｄ）電荷を受けるように受光素子１０１に接続されているのか、又は、リセット中にノードＡからピクセル電源ＶＡＡＰＩＸに接続されているのかは、転送用トランジスタ１１１及びリセット用トランジスタ１１２の状態によって決まる。

ピクセル１００は、以下のように動作する。ＲＯＷ制御シグナルは、列選択用トランジスタ１１４を導通するためにアサートする（ａｓｓｅｒｔ）。同時に、ＴＸ制御シグナルがアサートしていない間、ＲＳＴ制御シグナルがアサートする。これにより、浮遊拡散ノードＣをノードＡのピクセル電源電位に接続し、ピクセル電源電位ＶＡＡＰＩＸからリセット用トランジスタ１１２に関連した電圧降下分だけ差し引いた電圧に、ノードＣの電圧をリセットする。ピクセル１００はノードＢにリセット・シグナルＶｒｓｔを出力する。以下で図２を用いてより詳しく説明するように、ノードＢは、通常、イメージャ２００の列ライン２１５（図２）に接続されている。

トランジスタ１１１がオフである間、受光素子１０１は、入射光に露光され、電荷集積期間中の入射光のレベルに基づいた電荷を蓄積する。電荷集積期間の経過後、ＲＳＴ制御シグナルがオフになると、リセット用トランジスタ１１２はオフになり、ＴＸ制御シグナルがアサートされる。これにより、浮遊拡散ノードＣを受光素子１０１に接続する。電荷は転送用トランジスタ１１１を介して流れ、浮遊拡散電荷格納ノードＣでの電圧は電荷の蓄積に従って減少する。ピクセル１００は、このようにしてノードＢでのフォト・シグナルＶｓｉｇを出力する。

図２に、ピクセル・アレイ２０１を形成する複数のピクセル１００を備えるイメージャ２００を示す。紙面上の制約のため、図２では、ピクセル・アレイ２０１は、４行４列として示される。当業者には、イメージャ２００は通常さらに多くのピクセル１００をアレイに備えることが分かるであろう。イメージャ２００は、また、行回路（ｒｏｗ ｃｉｒｃｕｉｔｒｙ）２１０、列回路（ｃｏｌｕｍｎ ｃｉｒｃｕｉｔｒｙ）２２０、デジタル処理回路２４０、格納デバイス２５０を備える。イメージャ２００は、また、イメージャ２００の処理を制御するコントローラ２６０を備える。

行回路２１０は、ピクセル・アレイ２０１からピクセル１００の行を選択する。列回路２２０は、列出力線２１５を介して、１つの行内の各々のピクセルについてリセット・シグナルＶｒｓｔ及びピクセル・シグナルＶｓｉｇをサンプリングし、保持する。行は、順番に１行ずつ処理対象にされ、連続した行シグナルが列出力線２１５に送られる。

列回路２２０は、ピクセル・リセット・シグナルＶｒｓｔ及びフォト・シグナルＶｓｉｇをデジタル値に変換し、その後、そのデジタル値はデジタル領域で更に処理される。そのために、列回路２２０は、各ピクセルが生成したリセット・シグナルＶｒｓｔ及びピクセル・シグナルＶｓｉｇをサンプリングし、保持する。アナログ・ピクセル出力シグナルＶｐｉｘｅｌは、リセット・シグナルＶｒｓｔ及びピクセル・シグナルＶｓｉｇの差分として形成される。つまり、Ｖｐｉｘｅｌ＝Ｖｒｓｔ−Ｖｓｉｇである。ピクセル出力シグナルＶｐｉｘｅｌは、その後、デジタル値に変換される。イメージャ２００は、列並列構造を採用しており、そのような構造では、選択された行内の複数のピクセル１００の出力は、同時にサンプリングされ、保持され、デジタル値に変換されることになる。

デジタル値はデジタル処理回路２４０に出力され、その回路は、そのデジタル値に画像処理を施してデジタル・画像を作成する。処理されたデジタル値は、格納デバイス２５０に格納される。

コントローラ２６０は、ピクセル・アレイ２０１、行回路２１０、列回路２２０及び格納デバイス２５０に接続されており、上述の処理を実行するための制御シグナルを与える。

図３に、列回路２２０のより詳しい説明を示す。列回路２００は、複数の同一のシグナル・チェーン３０１ａ及び３０１ｂを備える。各シグナル・チェーン３０１ａ及び３０１ｂは、ピクセル・アレイ２０１（図２）から２つの列出力線２１５に接続されている。列出力線２１５は、マルチプレクサ３１０に接続され、そのマルチプレクサ３１０は、後続の処理のために、２つの列出力線２１５のうちの１つのシグナルを選択する。

マルチプレクサ３１０の後の最初の処理段は、アナログ処理回路３２０である。アナログ処理回路３２０は、リセット・シグナルＶｒｓｔ及びピクセル・シグナルＶｓｉｇをサンプリングし、保持する。ひとたびリセット・シグナルＶｒｓｔ及び光シグナルＶｓｉｇをサンプリングし、保持すると、アナログ・ピクセル出力シグナルＶｐｉｘｅｌを、２つの信号Ｖｒｓｔ及びＶｓｉｇの差分（Ｖｒｓｔ−Ｖｓｉｇ）として形成する。

次の処理段は、アナログ利得段３３０であり、アナログ−デジタル・コンバータ（ＡＤＣ）３４０への入力シグナルとして適したレベルに、アナログ・シグナルを調整する。
アナログ−デジタル・コンバータ３４０は、アナログのＶｐｉｘｅｌシグナルを対応するデジタル値に変換する。

デジタル値は、デマルチプレクサ３５０に送られ、シグナル・チェーン３０１ａ及び３０１ｂ内のデジタル格納場所（ｓｔｏｒａｇｅ ｌｏｃａｔｉｏｎ）３６０の１つに格納される。デジタル格納場所３６０は、デジタル領域でピクセル・シグナルを更に処理するために、デジタル処理回路２４０（図２）からの読み出しが可能である。

列回路２２０において、上述の処理は、各シグナル・チェーン３０１ａ及び３０１ｂに接続された列出力線２１５の各々について１回行われる。例えば、図３に示す回路２２０の一例では、各シグナル・チェーン３０１ａ及び３０１ｂは２つの列出力線２１５に接続されているが、各シグナル・チェーン３０１ａ及び３０１ｂは、各々の行の読み出し処理
ごとに２回、上述の処理を行う。つまり、各シグナル・チェーン３０１ａ及び３０１ｂにおいて、１回目に列出力線２１５のうちの１つ目のものについて、そして、２回目に列出力線２１５のうちの２つ目のものについて、上述の処理が行われる。マルチプレクサ３１０及びデマルチプレクサ３５０は、上述のように、各々、２つの列出力線２１５及び格納場所３６０のうちの１つ目のものを選択し、その次に、２つの列出力線２１５及び格納場所３６０のうちの２つ目のものを選択するように設定されている。

列回路２２０の各シグナル・チェーン３０１ａ及び３０１ｂは、同一の応答を有するように設定されているが、半導体製造に固有のばらつきのために、別々のシグナル・チェーン３０１ａ及び３０１ｂは、同一でない応答を有することになりがちであり、それらは、イメージャ２００（図２）が作成した画像の中のノイズとして現れる。したがって、イメージャの列回路内の複数のシグナル・チェーンを、そのチェーン間のあらゆるばらつきを補償するために、経済的に且つ迅速にキャリブレート（ｃａｌｉｂｒａｔｅ：調整）することが必要であり、また、望まれてもいる。

本発明の実施形態に係わる方法及び装置は、キャリブレーション・ピクセルから成るキャリブレーション行を有するピクセル・アレイを備える画像構造を実現する。このキャリブレーション行を画像構造の列回路から読み出すことにより、画像ピクセル（imaging pixel）から得たデジタル値に適用する一連のオフセット値を得ることができる。デジタル値に適用する場合、このオフセット値により、画像構造は、その画像構造を構成するピクセル・シグナル・チェーンの応答における相違を補償することが可能となる。

以下、図を参照しながら説明する。図中で同じ参照番号は同じ要素を示す。図４は、発明の原理に従って構成されたイメージャ２００’の実施形態の一例を示す。
イメージャ２００’は、イメージャ２００（図２）の構成部品のうちのいくつかを備える。これらの構成部品には、行回路２１０、デジタル処理回路２４０、格納デバイス２５０、及びコントローラ２６０が含まれる。イメージャ２００’は、また、新規なピクセル・アレイ２０１’及び新規な列回路２２０’を備える。

紙面上の制約のため、図４で、ピクセル・アレイ２０１’は、５行４列のピクセル・アレイとして書かれている。当業者には、ピクセル・アレイ２０１’は通常、５行４列よりもさらに多いことが当然分かるであろう。標準的なイメージャ２００に見られる従来のピクセル(図１）に加え、ピクセル・アレイ２０１’は、また、キャリブレーション・ピクセル１００’から成るキャリブレーション行２０２’を備える。従来のピクセル１００の各々は、入射光のレベルに従って変化する出力シグナルＶｐｉｘｅｌを形成するために利用されるリセット・シグナルＶｒｓｔ及び光・シグナルＶｓｉｇを生成するが、キャリブレーション・ピクセル１００’は、一定レベルのキャリブレーション・シグナルを出力するように設計されている。実施形態の一例では、一定レベルのキャリブレーション・シグナルは、ゼロ・シグナルに対応する。このように、各キャリブレーション・ピクセル１００’は、ダーク・ピクセル（ｄａｒｋ ｐｉｘｅｌ）、つまり、図１に示す従来のピクセル１００と同一のピクセルであってもよいが、その中では、受光素子１０１が入射光から遮られてしまうことになる。そのようなピクセルは、同一のリセット・シグナルＶｒｓｔ及びフォト・シグナルＶｓｉｇを出力し、それにより、列回路２２０'は、ゼロ・シグナルに対応する出力シグナルＶｐｉｘｅｌを形成することができるようになる。

行回路２１０は、ピクセル・アレイ２０１’からピクセル１００の行を選択する。選択された行内のピクセル１００は、列出力線２１５を介して、リセット・シグナルＶｒｓｔ及びピクセル・シグナルＶｓｉｇを列回路２２０'に出力し、列回路２２０'は、それらの
リセット信号Ｖｒｓｔ及びピクセル信号Ｖｓｉｇをサンプリングして保持する。

列回路２２０'は、また、リセット・シグナルＶｒｓｔ及び光シグナルＶｓｉｇをデジタル値に変換し、デジタル領域のデジタル処理回路２４０は、そのデジタル値を更に処理する。列回路２２０'は列並列構造を採用し、その構造では、選択された行を構成する複数のピクセルの出力を、複数のシグナル・チェーンが同時に処理する。図５とともにより詳しく述べるが、列回路２２０'は、また、列出力線２１５の各々について、関連するキャリブレーション値を導出する。そのキャリブレーション値を、デジタル領域で、各シグナル・チェーンが生成したデジタル値に適用して、補正されたデジタル値を得る。

補正されたデジタル値は、画像処理を行うデジタル処理回路２４０に出力される。画像処理の結果は、更なる処理又は出力のために格納デバイスに２５０格納される。
コントローラ２６０は、ピクセル・アレイ２０１’、行回路２１０、列回路２２０'及び格納デバイス２５０に接続され、上述の処理を行うための制御シグナルを与える。

図５に、図４に示すイメージャ２００'に係わる列回路２２０'の一実施形態を示す。
列回路２２０（図３）のように、列回路２２０'は、複数の同一のシグナル・チェーン３０１ａ及び３０１ｂを備える。各シグナル・チェーン３０１ａ及び３０１ｂは、ピクセル・アレイ２０１’から複数の列出力線２１５に接続されている。一実施形態において、各信号チェーン３０１ａ、３０１ｂは２つの列出力線２１５に接続されある。望ましくは、１つの列出力線２１５は、ピクセルの奇数列と関連して、他の１つの列出力線２１５は、ピクセルの偶数列に関連する。列出力線２１５は、後続の処理のために２つの線２１５のうちの１つでシグナルを選択するために用いられるマルチプレクサ３１０に接続されている。

マルチプレクサ３１０後に続く最初の処理は、アナログ処理回路３２０が行う。アナログ処理回路３２０は、リセット・シグナルＶｒｓｔ及び光・シグナルＶｓｉｇをサンプリングし、保持する。ひとたび、リセット・シグナルＶｒｓｔ及びピクセル・シグナルＶｓｉｇをサンプリングし、保持すると、アナログ・ピクセル出力シグナルＶｐｉｘｅｌを、２つの信号Ｖｒｓｔ及びＶｓｉｇの差分（Ｖｒｓｔ−Ｖｓｉｇ）として形成する。

続いて、アナログ・利得・ステージ３３０に処理が進み、このステージ３３０は利得を制御して、アナログ−デジタル・コンバータ（ＡＤＣ）３４０への入力シグナルとして用いるのに適したレベルにアナログ・シグナルを制御する。

アナログ−デジタル・コンバータ３４０は、アナログ・シグナルＶｐｉｘｅｌを対応するデジタル・シグナルに変換する。
デジタル・シグナルは、デマルチプレクサ３５０に送られ、デジタル格納場所３６０のうちの１つに格納される。

シグナル・チェーン３０１ａ及び３０１ｂの各々に備えられた各格納場所３６０は、バス５１０に接続されている。また、バス５１０は、オフセット・メモリ５２０及び論理回路５３０に接続されている。オフセット・メモリ５２０及び論理回路５３０は、キャリブレート（調整）された値を格納場所３６０内に格納されたデータに与える。一実施形態では、オフセット・メモリ５２０は、２組のメモリ格納場所５２１及び５２２を備える。メモリ格納場所の各組を１つのメモリ・デバイスとし、オフセット・メモリ５２０が、実際には２つのメモリ・デバイス５２１及び５２２となっていることとしてもよい。また、メモリ格納場所の各組を１つのメモリ・デバイス５２０の一部とすることとしてもよい。

シグナル・チェーン３０１ａ及び３０１ｂ、バス５１０、オフセット・メモリ５２１及
び５２２、並びに論理回路５３０は、デジタル・パイプライン２２１’を形成する。図５に示すように、列回路２２０'は、１つのデジタル・パイプライン２２１’を備える。しかし、列回路２２０'は、必要に応じて、複数のデジタル・パイプライン２２１’を備えることとしてもよい。複数のデジタルパイプライン２２１'の各々は、イメージャのうちの異なる行について使用されることとしてもよい。例えば、Ｒ行を有するイメージャ内にＳ個のデジタル・パイプライン２２１’があることとしてもよい。ここで、Ｒ及びＳは整数であり、ＲはＳで割り切れる。デジタル・パイプライン２２１’の各々は、それぞれ、Ｒ／Ｓ行のブロックについて使用される。複数のデジタル・パイプライン２２１’を備える列回路２２０'において、図６を用いて説明する以下の処理は、各デジタル・パイプライン２２１’で同時に行うこととしてもよく、これにより処理速度を上げる。

図６は、図５に示す列回路２２０'を構成するデジタル・パイプライン２２１’の処理方法６００の一例を示すフローチャートである。方法６００は、ステップＳ０で始まり、すぐにステップＳ１に進む。

ステップＳ１において、キャリブレーション行２０２’（図４）は、複数のシグナル・チェーン３０１ａおよび３０１ｂによって読み出される。つまり、複数のシグナル・チェーン３０１ａおよび３０１ｂは、関連するキャリブレーション・ピクセル１００’からリセット・シグナルＶｒｓｔ及び光・シグナルＶｓｉｇを受ける。一実施形態において、各キャリブレーション・ピクセル１００’は、ブラック・シグナルに対応する、リセット・シグナルＶｒｓｔ及び光・シグナルＶｓｉｇを出力することとしてもよい。したがって、Ｖｒｓｔ−Ｖｓｉｇから生成されたアナログのＶｐｉｘｅｌシグナルもまた、ブラック・シグナルに対応する。図５と関連して上で述べたように、アナログのＶｐｉｘｅｌシグナルは、デジタル化され、各デジタル格納場所３６０に格納される。方法６００は、ステップＳ２に進む。

ステップＳ２において、論理回路５３０は、キャリブレーション行から読み出された値のうちの最大値を決定する。先に述べた実施形態では、キャリブレーション・ピクセル１００’は、各々、ブラックに対応するシグナルを出力する。したがって、格納場所３６０に格納された各々のデジタル値は、０（零、ゼロ）値付近に集まることになる。その後、方法６００はステップＳ３に進む。

ステップＳ３において、参照レベル（ｒｅｆｅｒｅｎｃｅ ｌｅｖｅｌ）が論理回路５３０によって算出される。ある実施形態では、参照レベルは、単に、格納場所３６０から読み出された最大値である。つまり、参照レベルは、キャリブレーション行２０２’から読み出されたキャリブレーション・ピクセル１００’のうち最も明るいものの輝度レベルに対応する。正の小さな値の保護値（ｇｕａｒｄ ｖａｌｕｅ）を各値に加え、その後にキャリブレーション行から読み出された値が、軽微な一時的変動のために参照レベルを超える可能性をできるだけ小さくし、ひいては、そのオフセット値がいつも正の値になるようにすることとしてもよい。さらに、カラー・イメージャにおける各色について、別々の参照レベルを保持することとしてもよい。その後、方法６００はステップＳ４に進む。

ステップＳ４において、キャリブレーション行２０２’を構成するキャリブレーション・ピクセル１００’を、再び読み出す。つまり、各キャリブレーション・ピクセル１００’について、リセット・シグナルＶｒｓｔ及び光・シグナルＶｓｉｇを再び読み出し、アナログ・ピクセル・シグナルＶｐｉｘｅｌ＝Ｖｒｓｔ−Ｖｓｉｇを形成し、デジタル化し、メモリ３６０に格納する。その後、方法６００はステップＳ５に進む。

ステップＳ５において、各列について、オフセット値を算出する。その列についての参照レベルから、デジタル格納場所３６０のうちの１つに格納されていた値を減算する。こ
の差は、初期オフセット値となる。この反復計算の初回目がすむまでは、初期オフセット値がオフセット値となり、オフセット・メモリ５２０及び５２１に格納される。その後にこの反復計算をする間は、ステップＳ１２で最大値が参照レベルを超えない限り、この初期値と先のオフセット値とを合わせて（例えば、平均して）新たなオフセット値を形成し、それにより、オフセット値を複数のフレームからの情報に基づくものとすることとしてもよい。その後、方法６００はステップＳ６に進む。

ステップＳ６において、イメージャ２００'の、現在対象となっている行（対象行）のピクセル１００からリセット・シグナルＶｒｓｔ及び光・シグナルＶｓｉｇを読み出し、関連するアナログ・ピクセル値Ｖｐｉｘｅｌを形成し、次に、デジタル形式に変換する。その後、方法６００はステップＳ７に進む。

ステップＳ７において、ステップＳ５で算出したオフセット値を、ステップＳ６で対象行から読み出されたデジタル化されたＶｐｉｘｅｌ値に適用する。ある実施形態では、これらのオフセット値と、リセット・シグナルＶｒｓｔとフォト・シグナルＶｓｉｇを対象行から読み出すことにより形成されたアナログのＶｐｉｘｅｌ電圧に対応するデジタル値とを、加算することにより適用している。つまり、デジタル・オフセット値（ステップＳ５から）は、対象行のデジタル化されたＶｐｉｘｅｌ値（ステップＳ６から）と加算される。その後、方法６００はステップＳ８に進む。

ステップＳ８において、イメージャ２００'は、現在の行についての処理を完了するため、他の（つまり、次の）行が対象行として選択される。現在のフレーム内の全ての行についての処理が終了した場合、現在のフレームから次のフレームに進み、最初の行となる対象行が選択される。そのような場合、方法６００はステップＳ９に進む。しかし、現在のフレームに処理すべき更なる行がある場合、ステップＳ６に進む。

ステップＳ９において、論理回路５３０は、シグナル・チェーン３０１ａ及び３０１ｂの利得・ステージ３３０に適用すべき利得・レベルと、先に用いた利得・レベルとを比較する。そして、利得・レベルを変更すべきか否か判定する。変更しない場合、先に算出されたオフセット値を有効とみなし、方法６００はステップＳ１０に進む。

一方で、異なる利得を用いる場合、先に算出されたオフセット値を無効とみなし、方法６００はステップＳ１に進む。
ステップＳ１０において、キャリブレーション行が再び読み出される（例えば、ステップＳ１と同様に）。方法６００はステップＳ１１に進み、最大値が決定される（例えば、ステップＳ２と同様に）。その後、方法６００はステップＳ１２に進む。

ステップＳ１２において、最大値を参照値と比較する。最大値のほうが参照値よりも大きい場合、参照値はもはや有効ではないため、方法６００はステップＳ３に進み、新しい参照値を決定する。最大値が参照値よりも大きくない場合、方法６００がステップＳ５に進むと新たなオフセットが算出される。

ステップＳ５で生成されたオフセット値は、オフセット・メモリ５２０に格納される。ある実施形態では、イメージャ２００'は、上記ピクセル・アレイ２０１’を形成するカラー・フィルタ・アレイ（ｃｏｌｏｒ ｆｉｌｔｅｒ ａｒｒａｙ）を備えるカラー・イメージャであり、オフセット・メモリ５２０は、第１のメモリ・デバイス５２１及び第２のメモリ・デバイス５２２を備える。各メモリ・デバイス５２１及び５２２は、それぞれ、各シグナル・チェーン３０１ａ及び３０１ｂの複数の列出力線２１５のうちの特定の１つに関連するオフセット値を格納するために用いられる。例えば、メモリ・デバイス５２１を、奇数ピクセル（ｏｄｄ ｐｉｘｅｌ）に用いる線２１５に関連するオフセット値を
格納し、メモリ・デバイス５２２を、偶数ピクセル（ｅｖｅｎ ｐｉｘｅｌ）に用いる線２１５に関連するオフセット値を格納するために用いることとしてもよい。２つの別々のメモリ・デバイス５２１及び５２２を利用することは、カラー画像には有利である。なぜならば、カラー・フィルタ・アレイは、通常、各行のピクセルを２色で交互に入れ替えるベイヤ配列（Ｂａｙｅｒ ｐａｔｔｅｒｎ）を組み込んでいるからである。このような環境では、１つのメモリ５２１を第１の色のピクセルに関するオフセットを格納するのに使用し、もう１つのメモリ５２２を第２の色のピクセルに関するオフセットを格納するのに使用することができ、これにより、色別にオフセットを調整する機構を実現することが可能である。更に、カラー・イメージャにおいて、各色は、それぞれに独自の利得値を有することにも注目すべきである。ゆえに、カラー・イメージャについては、ステップＳ９は、同じ色について先に用いた利得を変更するか否か判定し、ステップＳ９はイメージャの各色について行われる。

ゆえに、本発明は、キャリブレーション・ピクセルからなるキャリブレーション行と、キャリブレーション行の出力を読み出して、デジタル化されたピクセル・シグナル値に適用可能な一連のキャリブレーション値を求める列回路を有するピクセル・アレイを備える撮像構造に関する。

図７に、本発明に係わるイメージャ２００'を備えるように改良された、典型的なプロセッサ・システムである、システム７００を示す。システム７００は、イメージ・センサ・デバイスを含むデジタル回路を備えるシステムの一例である。このようなシステムは、コンピュータ・システム、カメラ・システム、スキャナ、マシン・ビジョン、車両ナビゲーション、テレビ電話、監視システム、オートフォーカス・システム、天体追跡システム、動き検出システム、及び、その他の画像ベースのシステムを備えることとしてもよいが、これに限られない。

例えば、カメラ・システムの場合、システム７００は、通常、バス７２０を介して入力／出力（Ｉ／Ｏ）装置７０６と通信するマイクロプロセッサのような中央処理装置（ＣＰＵ）７０２を備える。撮像装置２００'も、バス７２０を介してＣＰＵ７０２と通信する。システム７００は、また、バス７２０を介してＣＰＵ７０２と通信するランダム・アクセス・メモリ（ＲＡＭ）７０４を備え、さらに、フラッシュ・メモリのような取り外し可能なメモリ７１４を備えてもよい。撮像装置２００’は、１つの集積回路上又はそのプロセッサではない別のチップ上に、記憶装置とともに又は記憶装置無しで、ＣＰＵ、デジタル・シグナル・プロセッサ、又はマイクロプロセッサのようなプロセッサと組み合わせることとしてもよい。

当然、イメージャ２００’を集積回路上に製造することとしてもよい。ゆえに、本発明の他の実施形態は、列回路２２０'を有するイメージャ２００'を製造する方法を含む。例えば、ある実施形態では、イメージャを製造する方法は、集積回路に対応する基板の一部の上に、撮像ピクセル１００を備えるピクセル・アレイ、及び、列出力線２１５を介して列回路２２０'に接続されたキャリブレーション・ピクセル１００’からなる行２０２’を用意する手順を含む。撮像ピクセル１００及びキャリブレーション・ピクセル１００’、列出力線２１５、並びに列回路２２０'は、既存の半導体製造技術を用いて同じ集積回路上に製造可能である。

図を用いて本発明について詳細に説明したが、本発明を開示した実施形態に限定する趣旨ではない。むしろ、本発明は、あらゆる変更、交換、代替又は均等な改変を組み込んで改良することができるが、これらは、本発明の精神と範囲に相応する。したがって、本発明は、上述の説明と図面によって限定されるべきものではなく、添付の特許請求の範囲によってのみ限定されるべきものである。

本発明の上述の及びその他の利点と特徴は、添付した図面を参照した以下の実施形態の詳細な説明から、より明確になるであろう。
従来のイメージャ・ピクセルを示す図である。 図１のピクセルを利用したイメージャを示す図である。 図２のイメージャからの列回路を示す図である。 本発明の実施形態の一例に従って構成されたイメージャを示す図である。 図４のイメージャからの列回路を示す図である。 図４のイメージャにおけるデジタル・パイプラインの処理を示すフローチャートである。 本発明にイメージャを採用した処理システムを示す図である。

Claims (29)

1. イメージャの列回路であって、
   複数の列読み出し線と、
   前記複数の列読み出し線のうちのＮ個（Ｎは１以上の整数）とそれぞれ接続された複数のシグナル・チェーン）と、
   前記複数の列読み出し線の各々に関連したオフセット値を各々格納するＮ個のメモリ・ストレージ領域を、シグナル・チェーンごとに備える少なくとも１つのメモリと、
   前記オフセット値と前記シグナル・チェーンによって処理された前記デジタル・ピクセル読み出し値を処理する制御回路と、
   を備えることを特徴とする列回路。
2. 前記制御回路は、
   各オフセット値を、関連するデジタル・ピクセル値と合計する論理回路を備える、
   ことを特徴とする請求項１に記載の列回路。
3. 前記制御回路は、
   前記複数の列読み出し線から出力される前記デジタル・ピクセル値の最大値と、各列読み出し線から出力されるデジタル・ピクセル値との差として、各オフセット値を各々算出する論理回路を備える、
   ことを特徴とする請求項１に記載の列回路。
4. 前記論理回路は、
   前記複数の列読み出し線を介して、キャリブレーション・ピクセルからなる行に前記列回路が接続されている場合、各オフセット値を算出するように構成される、
   ことを特徴とする請求項３に記載の列回路。
5. 前記各キャリブレーション・ピクセルは、既知の固定値に対応するシグナルを出力する、
   ことを特徴とする請求項４に記載の列回路。
6. 前記既知の値は、おおよそ、ブラック・シグナルに相当する、
   ことを特徴とする請求項５に記載の列回路。
7. 前記論理回路は、また、固定値と各オフセット値とを加算する、
   ことを特徴とする請求項３に記載の列回路。
8. イメージャであって、
   ピクセル・アレイと、
   前記ピクセル・アレイ中の選択されたピクセルの行からアナログ・シグナルを受け、対応するデジタル・ピクセル・シグナルの組を生成する列回路とを
   備え、
   前記ピクセル・アレイは、
   複数の列と複数の行に配列された撮像ピクセルと、
   キャリブレーション・ピクセルからなる行と、
   を備え、
   前記列回路は、
   複数の列読み出し線と、
   前記複数の列読み出し線のうちのＮ個（Ｎは０以上の整数）とそれぞれ接続された複数のシグナル・チェーンと、
   前記複数の列読み出し線の各々に関連したオフセット値を各々格納するＮ個のメモリ・ステージ領域を、シグナル・チェーンごとに備える少なくとも１つのメモリと、
   前記オフセット値と前記シグナル・チェーンによって処理された前記デジタル・ピクセル読み出し値を処理する制御回路と、
   を備える、
   ことを特徴とするイメージャ。
9. 前記制御回路は、
   各オフセット値を、関連するデジタル・ピクセル値と合計する論理回路を備える、
   ことを特徴とする請求項８に記載のイメージャ。
10. 前記制御回路は、
    前記複数の列読み出し線から出力される前記デジタル・ピクセル値の最大値と、各列読み出し線から出力されるデジタル・ピクセル値との差として、各オフセット値を各々算出する論理回路を備える、
    ことを特徴とする請求項８に記載のイメージャ。
11. 前記論理回路は、
    前記複数の列読み出し線を介して、キャリブレーション・ピクセルからなる行に前記列回路が接続されている場合、各オフセット値を算出するように構成される、
    ことを特徴とする請求項１０に記載のイメージャ。
12. 前記各キャリブレーション・ピクセルは、既知の固定値に対応するシグナルを出力する、
    ことを特徴とする請求項１１に記載のイメージャ。
13. 前記既知の値は、おおよそ、ブラック・シグナルに相当する、
    ことを特徴とする請求項１２に記載のイメージャ。
14. 前記論理回路は、また、固定値と各オフセット値とを加算する、
    ことを特徴とする請求項１１に記載のイメージャ。
15. 画像システムであって、
    プロセッサと、
    前記プロセッサに接続された画像デバイスと
    を備え、
    前記撮像デバイスは、
    ピクセル・アレイと、
    前記ピクセル・アレイ中の選択されたピクセルの行からアナログ・シグナルを受け、対応するデジタル・ピクセル・シグナルの組を生成する列回路と、
    制御回路と
    を備え、
    前記ピクセル・アレイは、
    複数の列と複数の行に配列された画像ピクセルと、
    キャリブレーション・ピクセルからなる行と
    を備え、
    前記列回路は、
    複数の列読み出し線と、
    前記複数の列読み出し線のうちのＮ個（Ｎは０以上の整数）とそれぞれ接続された複数のシグナル・チェーンと、
    前記複数の列読み出し線の各々に関連したオフセット値を各々格納するＮ個のメモリ・ステージ領域を、シグナル・チェーンごとに備える少なくとも１つのメモリと、
    を備え、
    前記制御回路は、前記オフセット値と前記シグナル・チェーンによって処理された前記デジタル・ピクセル読み出し値を処理する、
    ことを特徴とする画像システム。
16. 前記制御回路は、
    各オフセット値を、関連するデジタル・ピクセル値と合計する論理回路を備える、
    ことを特徴とする請求項１５に記載の撮像システム。
17. 前記制御回路は、
    前記複数の列読み出し線から出力される前記デジタル・ピクセル値の最大値と、各列読み出し線から出力されるデジタル・ピクセル値との差として、各オフセット値を各々算出する論理回路を備える、
    ことを特徴とする請求項１５に記載の画像システム。
18. 前記論理回路は、
    前記複数の列読み出し線を介して、キャリブレーション・ピクセルからなる行に前記列回路が接続されている場合、各オフセット値を算出するように構成される、
    ことを特徴とする請求項１７に記載の画像システム。
19. 前記各キャリブレーション・ピクセルは、既知の固定値に対応するシグナルを出力する、
    ことを特徴とする請求項１８に記載の画像システム。
20. 前記既知の値は、おおよそ、ブラック・シグナルに相当する、
    ことを特徴とする請求項１９に記載の画像システム。
21. 前記論理回路は、また、固定値と各オフセット値とを加算する、
    ことを特徴とする請求項１７に記載の画像システム。
22. 複数の行と複数の列に配列されたピクセルのアレイを有するイメージャを操作する方法であって、
    （ａ）第１の時に、現在の利得に従って複数のキャリブレーション値を前記アレイを構成するキャリブレーション・ピクセルの行から読み出し、
    （ｂ）前記複数のキャリブレーション値から参照値を決定し、
    （ｃ）前記第１の時の後、第２の時に、前記現在の利得に従って第２の複数のキャリブレーション値を前記アレイを構成するキャリブレーション・ピクセルの行から読み出し、
    （ｄ）各々の列について、前記参照値及び前記複数のキャリブレーション値に基づいてオフセット値を算出して格納し、
    （ｅ）現在の行を対象行に設定し、
    （ｆ）前記現在の利得に従って、複数のシグナル値を前記対象行から読み出し、
    （ｇ）前記複数のオフセット値を前記複数のシグナル値に、各々適用する、
    動作（act）を含むことを特徴とする方法。
23. （ｈ）前記対象行を次の行に設定し、
    （ｉ）現在の行及び前記次の行が同じフレームにある間、（ｆ）、（ｇ）及び（ｈ）のステップを繰り返す、
    ことを更に含むことを特徴とする請求項２２に記載の方法。
24. （ｊ）現在の行及び次の行が異なるフレームにあり、かつ、現在の利得が不変である場合、
    （ｊ１）前記現在の利得に従って、複数のキャリブレーション値をキャリブレーション・ピクセルの行から読み出し、
    （ｊ２）前記複数のキャリブレーション値の最大値を決定し、
    （ｊ３）前記最大値が前記参照値よりも大きい場合、ステップ（ｂ）に進み、
    （ｊ４）前記最大値が前記参照値よりも大きくない場合、ステップ（ｄ）に進む、
    ことを更に含むことを特徴とする請求項２３に記載の方法。
25. ステップ（ｂ）において、前記参照値は、前記複数のキャリブレーション値の最大値に基づく、
    ことを特徴とする請求項２４に記載の方法。
26. ステップ（ｂ）において、前記参照値は、また、所定のオフセット値に基づく、
    ことを特徴とする請求項２４に記載の方法。
27. ステップ（ｄ）において、各オフセット値は、前記参照値と前記キャリブレーション値の各々との差に基づいて算出される、
    ことを特徴とする請求項２２に記載の方法。
28. ステップ（ｄ）において、前記オフセット値は、また、先のオフセット値に基づく、
    ことを特徴とする請求項２４に記載の方法。
29. 撮像回路を形成する方法であって、
    半導体基板を用意し、
    前記半導体基板上に、ピクセル・アレイを形成し、
    前記半導体基板上に、前記ピクセル・アレイ中の選択されたピクセルの行からアナログ・シグナルを受け、対応するデジタル・ピクセル・シグナルの組を生成する列回路を形成する、
    ことを含み、
    前記ピクセル・アレイは、
    複数の列と複数の行に配列された撮像ピクセルと、
    キャリブレーション・ピクセルからなる行と、
    を備え、
    前記列回路は、
    複数の列読み出し線と、
    前記複数の列読み出し線のうちのＮ個（Ｎは０以上の整数）とそれぞれ接続された複数のシグナル・チェーンと、
    前記複数の列読み出し線の各々に関連したオフセット値を各々格納するＮ個のメモリ・ステージ領域を、シグナル・チェーンごとに備える少なくとも１つのメモリと、
    前記オフセット値と前記シグナル・チェーンによって処理された前記デジタル・ピクセル読み出し値を処理する制御回路と、
    を備える、
    ことを特徴とする方法。

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