CN101160955B - 具有校准功能的成像装置以及操作该装置的方法 - Google Patents

Abstract

在数字域中校准成像装置的多个信号链。所述成像装置的像素阵列包括校准像素行。在读取像素行之前，列电路系统读取所述校准像素行以获得一组列偏移值。读取并处理所述像素行以产生多个对应的数字值。将所述组列偏移值应用于所述数字值以补偿所述信号链之间的响应差。

Description

具有校准功能的成像装置以及操作该装置的方法

技术领域

大体而言，本发明涉及CMOS半导体成像装置。更具体而言，本发明涉及校准具有列并行构架的半导体成像装置中的多个像素信号链。

背景技术

图1是通常用于CMOS成像装置中的传统4晶体管式成像装置像素100的图解。像素100包括：光敏元件101(其显示为光二极管)、浮动扩散电荷存储节点C及四个晶体管(转移晶体管111、重设晶体管112、源随器晶体管113及行选择晶体管114)。像素100接收如下的信号：TX控制信号，其用于控制转移晶体管111的导电性；RST控制信号，其用于控制重设晶体管112的导电性；及ROW控制信号，其用于控制行选择电晶体114的导电性。浮动扩散节点C的电压控制源随器晶体管113的导电性。当行选择晶体管114导电时，在节点B处提供源随器晶体管113的输出。

转移及重设晶体管111、112的状态决定：浮动扩散节点C是在电荷集中周期期间耦合至光敏元件101，以接收由光敏元件101所产生的光生电荷，还是在重设周期期间耦合至来自节点A的像素功率源VAAPIX。

像素100操作如下。确立ROW控制信号以致使行选择晶体管114导电。同时，确立RST控制信号，但不确立TX控制信号。此使浮动扩散节点C耦合至节点A处的像素功率电位VAAPIX，并将节点C处的电压重设成像素功率电位VAAPIX减去与重设晶体管112相关联的电压降。像素100在节点B处输出重设信号Vrst。如下文结合图2更加详细地解释，通常将节扩散节点C耦点B耦合到成像装置200的行线215(图2)。

虽然晶体管111关闭，但是光敏元件101暴露于入射光且基于电荷聚集周期期间的入射光水平来积累电荷。在电荷聚集周期之后，且在RST控制信号关闭之后，藉此来关断重设晶体管112，从而确立TX控制信号。此使所述浮动合至光敏元件101。电荷流动穿过转移晶体管11并根据所积累的电荷来减少浮动扩散节点C处的电压。因此，像素100在节点B处输出光信号Vsig。

图2是成像装置200的图解，其包括多个像素100从而形成像素阵列201。由于空间限制，图2中将像素阵列201绘示成4行×4列的阵列。所属技术领域的技术人员应了解，大多数成像装置200通常在所述阵列中包括更多的像素100。成像装置200还包括行电路系统210、列电路系统220、数字处理电路240及存储装置250。成像装置200还包括用于控制成像装置200操作的控制器260。

行电路系统210从像素阵列201中选择一行像素100。所选行中的像素100通过列输出线215将其重设及像素信号Vrst、Vsig输出至列电路系统220，所述列电路系统220取样及保持一行中每一像素的重设及像素信号Vrst、Vsig。按照顺序逐个地激活所述行以连续地将行信号发送至列线215。

列电路系统220负责将所述像素重设Vrst及光Vsig信号转换成数字值，然后可进一步在数字域中处理所述数字值。为实现此目的，列电路系统220取样并保持由每一像素所产生的重设Vrst及光Vsig信号。将模拟像素输出信号Vpixel形成为重设Vrst及光Vsig信号之间的差，即，Vpixel＝Vrst-Vsig。然后，将所述像素输出信号Vpixel转换成数字值。成像装置200使用列并行构架，其中同时对所选行中数个像素100的输出进行取样及保持，并将其转换成数字值。

将所述数字值输出至数字处理电路240，所述数字处理电路对所述数字值实施图像处理以产生数字图像。将所处理的数字值存储在存储装置250内。

控制器260耦合至像素阵列201、行电路系统210、列电路系统220及存储装置250，且提供控制信号以实施上述处理。

图3是列电路系统220的更为详细的图解。列电路系统200包括多个相同的信号链301a、310b。每一信号链301a、301b耦合至两个来自像素阵列201的列输出线215(图2)。列输出线215耦合至多路复用器310，所述多路复用器用来在两个列输出线215的其中一个上选择用于随后处理的信号。

多路复用器310之后的第一处理阶段是模拟处理器电路320。模拟处理器电路320用来取样及保持重设Vrst及光Vsig信号。一旦Vrst、Vsig两个信号经取样及保持，便可将模拟像素输出信号Vpixel形成为两个模拟信号Vrst、Vsig的差(Vrst-Vsig)。

下一个处理阶段是模拟增益阶段330，其将所述模拟信号调节成适于用作模拟数字转换器(ADC)340的输入信号的电平。

模拟数字转换器340将模拟Vpixel信号转换成对应的数字值。

将数字值路由至多路复用器350，并将其存储在信号链301a、301b内的其中一个数字存储位置360中。数字处理电路240(图2)可读取数字存储位置360以进一步处理数字域中的像素信号。

在列电路系统220中，针对耦合至每一信号链301a、301b的每一列输出线215，实施上述的处理一次。例如，由于图3图解说明其中每一信号链301a、301b耦合至两个列输出线215的实例性电路220，每一信号链301a、301b针对每一行读出操作实施上述处理两次。即，在每一信号链301a、301b中，针对列输出线215的第一者第一次实施上述处理，并针对列输出线215的第二者第二次实施上述处理。因此，多路复用器310及多路分用器350经设定以分别选择两个列输出线215的第一者及存储位置360，且然后选择两个列输出线215的第二者及存储位置360。

虽然列电路系统220的每一信号链301a、301b是设计成具有相同的响应，但是由于半导体制造中所固有的偏差，不同的信号链301a、310b可能具有不相同的响应，此可被视为成像装置200所产生图像中的杂讯(图2)。因此，需要且希望可经济和快速地校准成像装置列电路系统中的多个信号链，以补偿所述链之间的任何偏差。

发明内容

本发明方法及设备的例示性实施例提供一种成像构架，其中像素阵列包括由若干校准像素构成的校准行。所述校准行可由所述成像构架的列电路系统来读取，以获得可应用于自成像像素获得的数字值的偏移值序列。当应用于数字值时，所述偏移值使所述成像构架可对使用所述成像构架的像素信号链的响应差别进行补偿。

附图说明

参照附图阅读下文所给出关于本发明例示性实施例的详细说明，本发明的前述及其他优点和特征将变得更为明了，其中：

图1图解说明传统的成像装置像素；

图2图解说明利用图1像素的成像装置；

图3图解说明来自图2成像装置的列电路系统；

图4图解说明根据本发明一例示性实施例构造的成像装置；

图5图解说明图4成像装置的列电路系统；

图6是图解说明图4成像装置中数字管道的操作的流程图；且

图7图解说明包含本发明成像装置的处理系统。

具体实施方式

现在参照图式，其中相同参考编号指示相同的元件，图4中显示根据本发明原理构造的成像装置200′的例示性实施例的图解。

成像装置200′包括成像装置200(图2)中的数个组件。这些组件包括：行电路系统210、数字处理电路240、存储装置250及控制器260。成像装置200′还包括新的像素阵列201′及新的列电路系统220′。

于图4中，由于空间限制，将像素阵列201′绘示成5行×4列的像素阵列。所属技术领域的技术人员应了解，像素阵列201′正常地具有5个以上的行及4个以上的列。除存在于标准成像装置200的传统像素100(图1)以外，像素阵列201′还包括由校准像素100′构成的校准行202′。虽然每一传统像素100产生用来形成随入射光电平而变化的输出信号Vpixel的重设Vrst及光Vsig信号，但是校准像素100′经设计以输出固定电平的校准信号。于一例示性实施例中，所述固定电平的校准信号对应于零信号。因此，每一校准像素100′可为暗像素(即，与图1中所示传统像素100相同的像素)，但在其中光敏元件101可屏蔽入射光。此种像素将输出的相同重设Vrst及光Vsig信号，此将允许列电路系统220′形成对应于所述零信号的输出信号Vpixel。

列电路系统210从像素阵列201′中选择一行像素100。所选行中的像素100通过列输出线215将其重设及像素信号Vrst、Vsig输出至列电路系统220′，所述列电路系统220′取样并保持所述重设及像素信号Vrst、Vsig。

此外，列电路系统220′将重设Vrst及光Vsig信号转换成数字值，数字处理电路240可在数字域中对所述数字值进一步处理。列电路系统220′使用列并行构架，其中所选行中的多个像素的输出同时由多个信号链进行处理。如结合图5更详细地解释，列电路系统220′还为每一列输出线215导出相关联的校准值；在数字域中，所述校准值被应用于由每一信号链所产生的数字值以产生经过校正的数字值。

将所述校正的数字值输出至实施图像处理的数字处理电路240。将所述图像处理的结果存储在存储装置250中以作进一步的处理或输出。

控制器260耦合至像素阵列201′、行电路系统210、列电路系统220′及存储装置250，且提供用来实施上述处理的控制信号，该控制器260还用于分别将每一偏移值计算为由所述多个列读取线产生的所述数字像素值中的最大一者与由每一各自列读出线产生的数字像素值之间的差。

图5是图4成像装置200′的列电路系统220′的例示性实施例的图解。如同列电路系统220(图3)一样，列电路系统220′包括多个相同的信号链301a、301b。每一信号链301a、301b耦合至多个来自像素阵列201′的列输出线215。于一个例示性实施例中，每一信号链301a、301b均耦合至两个列输出线215。较佳地，一个列输出线215与奇数像素列相关联，而另一列输出线215与偶数像素列相关联。列输出线215耦合至多路复用器310，所述多路复用器用于在两个线215的一个上选择用于随后处理的信号。

在多路复用器310之后的第一处理阶段是模拟处理器电路320。模拟处理器电路320用于取样并保持重设Vrst及光Vsig信号。一旦信号Vrst、Vsig二者均得到取样及保持，则可将所述模拟像素输出信号Vpixel形成为所述两个信号Vrst、Vsig的差(Vrst-Vsig)。

下一个处理阶段是模拟增益阶段330；阶段330施加一可控增益，以将所述模拟信号调节成适合用作模拟数字转换器(ADC)340的输入信号的电平。

模拟数字转换器340将所述模拟信号Vpixel转换成对应的数字信号。

将所述数字信号路由至多路分用器350并将其存储在其中一个数字存储位置360中。

每一信号链301a、301b中的每一存储位置360均耦合至总线510。同样耦合至总线510的是偏移值存储器520及逻辑电路530。偏移值存储器520及逻辑电路530用于为存储于存储位置360内的数据提供校准值。于一例示性实施例中，偏移值存储器520包括两组存储器存储位置521、522。每组存储器存储位置可为单个存储器装置，因此偏移值存储器520实际上是两个存储器装置521及522。作为另一选择，每组存储器存储位置可为单个存储器装置520的部分。

信号链301a、301b、总线510、偏移值存储器521、522及逻辑电路530形成数字管道221′。如图5中所示，列电路系统220′包括单个数字管道221′。然而，需要时，列电子系统220′可包括多个数字管道221′。多个数字管道221′的每一者均可与所述成像装置的不同行相关联。例如，在具有R个行的成像装置中，可存在S个数位管道221′，其中R及S为整数且R可除以S。每一数字管道221′可分别与由R/S个行组成的块相关联。在具有多个数字管道221′的列电路系统221′中，下文将参照图6所述的处理可由每一数字管道221′同时实施，由此可增大处理速度。

图6是图解说明操作图5中列电路系统220′的数字管道221′的例示性方法600的流程图。方法600于步骤S0处开始，且直接进行至步骤S1。

在步骤S1处，多个信号链301a、301b对校准行202′(图4)进行读取。即，多个信号链301a、301b操作以从相关联的校准像素100′接收重设Vrst及光Vsig信号。于一例示性实施例中，每一校准像素100′输出重设Vrst及光Vsig信号，其对应于黑色信号。因此，由Vrst-Vsig形成的模拟Vpixel信号同样也对应于黑色信号。然后，如先前结合图5所讨论，数字化所述模拟Vpixel信号并将其存储在各自的数字存储位置360内。方法600进行至步骤S2。

在步骤S2处，逻辑电路530从所述校准行决定最大的读出值。于先前讨论的例示性实施例中，校准像素100′各自输出对应于黑色的信号。因此，预计存储在存储位置360内的每一数字值将集结在零值周围。方法600进行至步骤S3。

在步骤S3处，逻辑电路530计算参考电平。于一例示性实施例中，所述参考电平就是从存储位置360读取的最大值。即，所述参考电平对应于最亮校准像素100′的从校准行202′读取的亮度电平。也可向每一值添加呈小正值形式的保护值，以最小化随后从所述校准行读取的值由于小的暂时偏差而超过参考电平的危险，因此可确保所述偏移值始终为正。另外，在彩色成像装置中，可为每一色彩维持单独的参考值。方法600进行至步骤S4。

在步骤S4中，再次读取校准行202′的校准像素100′。即，针对每一校准像素100′，再次读取重设Vrst及光Vsig信号，且形成模拟像素信号Vpixel＝Vrst-Vsig，使其数字化并使其处于存储器360内。方法600进行至步骤S5。

在步骤S5处，针对每一列，计算所述偏移值。从所述列的参考值减去存储在其中一个数字存储位置360内的值。该差便形成初始的偏移值。在所述过程的初始重复期间，所述初始偏移值是所述偏移值并存储在偏移存储器520、521中。在随后的重复期间，只要在步骤S12(下文所述)中，所述最大值便不会超过所述参考值，可将所述初始值与先前的偏移值组合(例如，求平均值)以形成新的偏移值，由此允许所述偏移值基于来自多个帧的信息。方法600进行至步骤S6。

在步骤S6处，读取来自成像装置200′的有效行的像素100的重设Vrst及光Vsig信号，形成相关联的模拟像素值Vpixel，且然后将其转换成数字形式。方法600进行至步骤S7。

在步骤S7处，将步骤S5中所计算的偏移值应用于步骤S6中的来自目标行的数字化Vpixel值。于一例示性实施例中，通过求所述偏移值与数字值的和来应用所述值，所述数字值对应于由读取来自目标行的重设Vrst及光Vsig信号所形成的模拟Vpixel电压。即，将数字偏移值(来自步骤S5)添加至有效行的数字化Vpixel值(来自步骤S6)。方法600进行至步骤S8。

在步骤S8处，成像装置200′已完成当前行的处理，且因此将另一个(例如，下一个)行选择为有效行。如果当前帧内的每一个行均得到处理，则当前帧会前进至下一个帧并将目标行选为第一行。在此类情形下，方法600进行至步骤S9。然而，如果当前帧中还有额外的行需要处理，则方法进行至步骤S6。

在步骤S9处，逻辑电路530将应用于信号链301a、301b的增益阶段330的增益电平与先前所使用的增益电平作比较，并决定所述增益电平是否已改变。如果没有改变，则假定先前所计算的偏移值为有效且方法600进行至步骤S10。然而，如果正在使用一个不同的增益，则假定先前所计算的偏移值为无效且方法600进行至步骤S1。

在步骤S10处，再次读取所述校准行(例如，如同步骤S1一样)。方法600进行至步骤S11，其中所述最大值得到确定(例如，如同步骤S2一样)。方法600进行至步骤S12。

在步骤S12处，将所述最大值与参考值作比较。若所述最大值大于参考值，则所述参考值不再有效且方法600进行至步骤S3，以便可确定新的参考值。若所述最大值不大于参考值，则计算新的偏移值，此时方法600进行至步骤S5。

将步骤S5中所产生的偏移值存储在偏移存储器520中。于一例示性实施例中，成像装置200′是具有形成于像素阵列201′上方的彩色滤波阵列的彩色成像装置，且偏移值存储器520由第一存储器装置521及第二存储器装置522构成。每一记忆体装置521、522分别用于存储与每一信号链301a、301b的其中一个具体列输出线215相关联的偏移值。例如，存储器装置521可用来存储与奇数像素相关的线215相关联的偏移值，而存储器装置522可用来存储与偶数像素相关联的偏移值。在彩色成像装置中使用两个独立的存储器装置521、522可为有利的，因为彩色滤波器阵列通常构成Bayer图案，其中每一行中的交替像素与两种交替的颜色相关联。在此类环境中，可使用一个存储器521来存储与第一色彩像素相关联的偏移值，而可使用另一存储器522来存储与第二色彩像素相关联的偏移值；此可提供一种以逐个颜色的方式来调节偏移值的机制。另外，应注意，在彩色成像装置中，每一颜色可具有其自身独立的增益值。因此，对于彩色成像装置，步骤S9确定先前用于同一色彩的增益是否已改变，且针对所述成像装置的每一颜色实施步骤S9。

因此，本发明涉及一种成像构架，其包括像素阵列，所述像素阵列具有：由校准像素构成的校准行；及列电路系统，其读取所述校准行的输出以获得可应用于数字化像素信号值的校准值序列。

图7显示系统700，其是经修改而包含本发明成像装置200′的典型处理器系统。系统700是关于具有数字电路(其可包括图像传感器装置)的系统进行举例说明。非限制地，此类系统可包括：计算机系统、相机系统、扫描仪、机器视觉、车辆导航、视频电话、监视系统、自动聚焦系统、形体追踪系统、动作检测系统以及其他基于图像的系统。

系统700(例如，相机系统)通常包括通过总线720与输入/输出(I/O)装置706通信的中央处理单元(CPU)702，例如，微处理器。成像装置200′还通过总线720与CPU 702通信。系统700还包括随机存取存储器(RAM)704，且可包括可抽换式存储器714(例如，闪存)，其同样也通过总线720与CPU 702通信。成像装置200′可与处理器(例如，CPU、数字信号处理器或微处理器)组合，单个的集成电路上或不同于所述处理器的芯片上有无存储器都可。

应了解，可在集成电路上制造成像装置200′。因此，本发明其他实施例包括一种制造具有列电路系统220′的成像装置200′的方法。例如，在一例示性实施例中，制造成像装置的方法包括如下步骤：在对应于单个集成电路的基板的一部分上提供像素阵列，所述像素阵列包括的成像像素100及由校准像素100′构成的行202′，所述成像像素100及行202′通过列线215耦合至列电路系统220′。可使用已知的半导体制造技术将成像100及校准100′像素、列线215及列电路系统220′制造于同一集成电路上。

虽然上文已结合例示性实施例详细地阐述了本发明，但应理解本发明并非局限于以上揭示的实施例。相反，本发明可经修改而包含任何数量的此前并未阐述的变化形式、更改形式、替代形式或等效布置，但这些变化形式、更改形式、替代形式或等效布置与本发明精神及范围相一致。相应地，本发明并非受限于前述说明书或图式，而仅受随附权利要求书范围的限定。

Claims (29)

1.一种用于成像装置的列电路，其包括：

多个列读出线；

多个信号链，每一信号链与所述多个列读出线中的N个相关联，其中N为大于1的整数，每一信号链包括：

多路复用器；

模拟处理器电路；

模拟增益电路；

模拟数字转换器；

多路分用器；

至少一个存储器，所述至少一个存储器每信号链包含N个各自存储器存储区域，所述存储器存储区域中的每一者用于存储与所述多个列读出线中的相应一者相关联的偏移值；及

控制电路，其用于计算存储于所述存储器区域中的每一者偏移值，及处理所述偏移值及由所述信号链处理的所述数字像素读出值，其中所述控制电路包含逻辑电路，所述逻辑电路用于将所述偏移值计算为由所述多个列读取线产生的所述数字像素值中的最大一者与由每一各自列读出线产生的数字像素值之间的差。

2.如权利要求1所述的列电路，其中所述控制电路包含：

逻辑电路，其用于分别对每一偏移值与相关联数字像素值进行求和。

3.如权利要求1所述的列电路，其中所述控制电路包括：

逻辑电路，其用于分别计算每一偏移值。

4.如权利要求3所述的列电路，其中所述逻辑电路适于在所述列电路经由所述多个列读出线耦合至校准像素行时计算每一偏移值。

5.如权利要求4所述的列电路，其中每一校准像素输出对应于已知固定值的信号。

6.如权利要求5所述的列电路，其中所述已知固定值对应于黑色信号。

7.如权利要求3所述的列电路，其中所述逻辑电路还向每一偏移值添加固定值。

8.一种成像装置，其包括：

像素阵列，所述像素阵列包括：

成像像素，其布置成多个列及多个行；及

校准像素行；及

列电路，其用于从所述像素阵列中的选定像素行接收模拟信号并产生一组对应的数字像素信号，所述列电路包括：

多个列读出线；

多个信号链，每一信号链与所述多个列读出线中的N个相关联，其中N是大于1的整数，每一信号链包括：

多路复用器；

模拟处理器电路；

模拟增益电路；

模拟数字转换器；

多路分用器；

至少一个存储器，所述至少一个存储器每信号链包含N个各自的存储器存储区域，所述存储器存储区域中的每一者用于存储与所述多个列读出线中相应一者相关联的偏移值；及

控制电路，其用于计算存储于所述存储器区域中的每一者偏移值，及处理所述偏移值及由所述信号链处理的所述数字像素读出值，其中所述控制电路包含逻辑电路，所述逻辑电路用于将所述偏移值计算为由所述多个列读出线产生的所述数字像素值中的最大一者与由每一各自列读出线产生的数字像素值之间的差。

9.如权利要求8所述的成像装置，其中所述控制电路包括：

逻辑电路，其用于分别对每一偏移值与相关联数字像素值进行求和。

10.如权利要求8所述的成像装置，其中所述控制电路包括：

逻辑电路，其用于分别计算每一偏移值。

11.如权利要求10所述的成像装置，其中所述逻辑电路适于在所述列电路经由所述多个列读出线耦合至校准像素行时计算每一偏移值。

12.如权利要求11所述的成像装置，其中每一校准像素输出对应于已知固定值的信号。

13.如权利要求12所述的成像装置，其中所述已知固定值对应于黑色信号。

14.如权利要求11所述的成像装置，其中所述逻辑电路还向每一偏移值添加固定值。

15.一种成像系统，其包括：

处理器；及

成像装置，其耦合至所述处理器，所述成像装置包括：

像素阵列，所述像素阵列包括：

成像像素，其布置成多个列及多个行；及

校准像素行；及

列电路，其用于从所述像素阵列中的选定像素行接收模拟信号并产生一组对应的数字像素信号，所述列电路包括：

多个列读出线；

多个信号链，每一信号链与所述多个列读出线中的N个相关联，其中N是大于1的整数，每一信号链包括：

多路复用器；

模拟处理器电路；

模拟增益电路；

模拟数字转换器；

多路分用器；

至少一个存储器，所述至少一个存储器每信号链包含N个各自的存储器存储区域，所述存储器存储区域中的每一者用于存储与所述多个列读出线中相应一者相关联的偏移值；及

控制电路，其用于计算存储于所述存储器区域中的每一者偏移值，及处理所述偏移值及由所述信号链处理的所述数字像素读出值，其中所述控制电路包含逻辑电路，所述逻辑电路用于将所述偏移值计算为由所述多个列读出线产生的所述数字像素值中的最大一者与由每一各自列读出线产生的数字像素值之间的差。

16.如权利要求15所述的成像系统，其中所述控制电路包括：

逻辑电路，其用于分别对每一偏移值与相关联数字像素值进行求和。

17.如权利要求15所述的成像系统，其中所述控制电路包括：

逻辑电路，其用于分别计算每一偏移值。

18.如权利要求17所述的成像系统，其中所述逻辑电路适于在所述列电路经由所述多个列读出线耦合至校准像素行时计算每一偏移值。

19.如权利要求18所述的成像系统，其中每一校准像素输出对应于已知固定值的信号。

20.如权利要求19所述的成像系统，其中所述已知固定值对应于黑色信号。

21.如权利要求17所述的成像系统，其中所述逻辑电路还向每一偏移值添加固定值。

22.一种操作成像装置的方法，所述成像装置具有布置成行及列的像素阵列，所述方法包括如下动作：

(a)在第一时间，根据电流增益从所述阵列的校准像素行读取多个校准值；

(b)从所述多个校准值中确定最大值作为参考值；

(c)在所述第一时间后的第二时间，根据所述电流增益从所述阵列的所述校准像素行中读取多个第二校准值；

(d)基于所述参考值和所述多个第二校准值之间的差值，针对每一列计算并存储偏移值；

(e)将目标行设为当前行；

(f)根据所述电流增益，将多个信号值从所述目标行中读到多个信号链，每一信号链与所述多个列读出线中的N个相关联，其中N为大于1的整数，每一信号链包括：多路复用器；模拟处理器电路；模拟增益电路；模拟数字转换器和多路分用器；及

(g)将所述多个偏移值分别应用于所述多个信号值。

23.如权利要求22所述的方法，其进一步包括：

(h)将所述目标行设为下一行；及

(i)当所述当前行及所述下一行在同一帧中时，重复步骤(f)、(g)及(h)。

24.如权利要求23所述的方法，其进一步包括：

(j)如果所述当前行及所述下一行处在不同的帧中，且如果电流增益未改变，则

(j1)根据所述电流增益，从校准像素行中读取多个校准值；

(j2)确定所述多个校准值中的最大值；

(j3)如果所述最大值大于所述参考值，则进行步骤(b)；及

(j4)如果所述最大值不大于所述参考值，则进行步骤(d)。

25.如权利要求24所述的方法，其中在步骤(b)中，所述参考值基于所述多个校准值中的最大值。

26.如权利要求24所述的方法，其中在步骤(b)中，所述参考值还基于预定偏移值。

27.如权利要求23所述的方法，其中在步骤(d)中，基于所述参考值与所述校准值中相应一者之间的差来计算每一偏移值。

28.如权利要求22所述的方法，其中在步骤(d)中，所述偏移值还基于先前的偏移值。

29.一种用于形成成像电路的方法，其包括：

提供半导体衬底；

在所述半导体衬底上形成像素阵列，所述像素阵列包括：

成像像素，其布置成多个列及多个行；及

校准像素行；及

在所述半导体衬底上形成列电路，所述列电路用于从所述像素阵列中的选定像素行接收模拟信号并产生一组对应的数字像素信号，所述列电路包括：

多个列读出线；

多个信号链，每一信号链均与所述多个列读出线中的N个相关联，其中N为大于1的整数，每一信号链包括：

多路复用器；

模拟处理器电路；

模拟增益电路；

模拟数字转换器；及

多路分用器；

至少一个存储器，所述至少一个存储器每信号链包含N个各自的存储器存储区域，所述存储器存储区域中的每一者用于存储与所述多个列读出线中相应一者相关联的偏移值；及

控制电路，其计算存储于所述存储器区域中的每一者偏移值，和处理所述偏移值及由所述信号链处理的所述数字像素读出值；及

配置所述控制电路以计算所述偏移值的每一偏移值为由所述多个列读出线产生的所述数字像素值中的最大一者与由每一各自列读出线产生的数字像素值之间的差。

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