WO2000032398A1 - Pilote sur circuit imprime et tete d'impression optique - Google Patents

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WO2000032398A1
WO2000032398A1 PCT/JP1999/006525 JP9906525W WO0032398A1 WO 2000032398 A1 WO2000032398 A1 WO 2000032398A1 JP 9906525 W JP9906525 W JP 9906525W WO 0032398 A1 WO0032398 A1 WO 0032398A1
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WO
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driving
signal
circuit
light emitting
data
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PCT/JP1999/006525
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Inventor
Mitsuhiro Omae
Original Assignee
Sanyo Electric Co., Ltd.
Tottori Sanyo Electric Co., Ltd.
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
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    • G06K15/1238—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers simultaneously exposing more than one point
    • G06K15/1242—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers simultaneously exposing more than one point on one main scanning line
    • G06K15/1247—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers by photographic printing, e.g. by laser printers simultaneously exposing more than one point on one main scanning line using an array of light sources, e.g. a linear array

Definitions

  • the present invention relates to an optical printhead suitable as a light source for electrostatography and the like, and a driving Ic used therein.
  • a light emitting element (array) used in a conventional optical print head has a one-to-one correspondence with a plurality of light emitting units composed of light emitting diodes.
  • individual electrodes are provided on the front side of the device, and common electrodes for each light-emitting section are provided on the back side of the device. Therefore, time-division driving cannot be performed within one device. Since time-division driving is not possible, it is necessary to provide the same number of individual electrodes as the number of light-emitting parts.As the density of light-emitting parts increases, the number of individual electrodes increases correspondingly, resulting in a drive IC and Connection becomes difficult.
  • Japanese Patent Laid-Open Publication No. Hei 6-166980 proposes a light-emitting element capable of time-division driving within the element. That is, the plurality of light emitting units on the light emitting element are divided into m groups, m common electrodes connected to the light emitting units of each group are provided, and connected to m light emitting units belonging to different groups. A light-emitting element having m ⁇ n light-emitting portions by providing n individual electrodes has been proposed. According to this light-emitting element, m common electrodes can be selected in a time-division manner, thereby reducing the number of individual electrodes to the conventional 1 Zm. Connection with the application IC can be facilitated.
  • Such a light-emitting element can be driven in a time-division manner using the same drive IC as before, but in this case, a separate drive circuit for time-divisionally selecting a common electrode is required.
  • a versatile driving IC suitable for time-division driving is desired.
  • the present applicant has proposed a driving IC in consideration of the above points in Japanese Patent Application Laid-Open No. H10-222620, but in the configuration shown in this publication, Since a process of changing the data input order is required for driving, there was a problem that data processing became complicated.
  • An object of the present invention is to provide a versatile driving IC suitable for driving a light emitting element corresponding to time division driving. Another object of the present invention is to reduce the number of driving IC terminals for driving elements in a plurality of groups.
  • a first drive unit that outputs a drive signal from n output terminals and a first drive unit that selectively switches one of m (where m ⁇ 3) select terminals to a predetermined potential are provided.
  • a first driving unit wherein the first driving unit has a control circuit for specifying the supply destination of the driving signal to the second driving unit; The supply destination is specified based on a control signal supplied via a signal line.
  • the present invention includes a first driving unit that outputs a driving signal from n output terminals, and a second driving unit that selectively switches one of m selection terminals to a predetermined potential.
  • the first driving unit comprises: a data signal storage circuit for storing at least ri X m data signals sequentially transmitted; and a data signal stored in the data signal storage circuit. And a drive circuit for outputting the drive signal based on the data signal selected by the data selection circuit.
  • one of the m (where m ⁇ 3) light emitting diodes is connected to each of the n individual electrodes, and the other of the m light emitting diodes is connected to the other of the m light emitting diodes.
  • the light emitting elements connected to m common electrodes, the n output terminals connected to each of the individual electrodes, a first driving unit for outputting a driving signal to the output terminals,
  • the first drive unit includes m selection terminals connected to each of the common electrodes, and a second drive unit that selectively switches one of the selection terminals to a predetermined potential.
  • Unit has a control circuit for specifying the supply destination of the drive signal.
  • the control circuit specifies the supply destination based on a control signal supplied from the outside via a smaller number of signal lines than m. I have to.
  • one of the poles of the m light emitting diodes is connected to each of the n individual electrodes, and the other pole of the m light emitting diodes is connected to each of the m common diodes.
  • An optical print head comprising: m selection terminals; and a driving IC including a second driving unit that selectively switches one of the selection terminals to a predetermined potential.
  • the drive section stores a data signal storage circuit that stores at least n X m data signals sequentially transmitted, and selects and extracts data signals stored in the data signal storage circuit in n units.
  • a data selection circuit Are the earthenware pots by consisting drive circuit for outputting the drive signals based on the selected data signal circuit.
  • FIG. 1 is a circuit block diagram of a driving IC according to a first embodiment of the present invention
  • FIG. 2 is a circuit block diagram showing a main part of the embodiment.
  • FIG. 3 is a waveform diagram of a main part of the embodiment
  • FIG. 4 is a circuit diagram showing a main part of FIG. 2,
  • FIG. 5 is a timing chart of the embodiment.
  • FIG. 6 is a plan view of an essential part showing an example of an optical print head according to the first to fifth embodiments.
  • FIG. 7 is a main part plan view showing another example of the optical print head according to the first to fifth embodiments.
  • FIG. 8 is a cross-sectional view of FIG.
  • FIG. 9 is a circuit block diagram of the optical printhead according to the first to fifth embodiments.
  • FIG. 10 is a circuit block diagram of the driving IC according to the second to fifth embodiments
  • FIG. 11 is a circuit block diagram showing a main part of the driving IC according to the second embodiment.
  • FIG. 12 is a waveform diagram of a main part of the driving IC according to the second embodiment.
  • FIG. 13 is a circuit diagram showing a main part of FIG. 11;
  • FIG. 14 is a timing chart of the embodiment.
  • FIG. 15 is a circuit block diagram showing a main part of the driving IC of the third embodiment
  • FIG. 16 is a waveform diagram of the main part of the same embodiment.
  • FIG. 17 is a circuit diagram showing a main part of FIG. 15,
  • FIG. 18 is a timing chart of the same embodiment.
  • FIG. 19 is a circuit block diagram of the driving IC according to the fourth embodiment
  • FIG. 20 is a waveform diagram of a main part of the same embodiment.
  • FIG. 21 is a circuit block diagram showing a main part of the embodiment.
  • FIG. 22 is a timing chart of the embodiment.
  • FIG. 23 is a circuit block diagram of the driving IC according to the fifth embodiment
  • FIG. 24 is a circuit block diagram showing a main part of the embodiment.
  • FIG. 25 is a timing chart of the same embodiment.
  • FIG. 26 is a circuit block diagram of the driving IC according to the sixth embodiment
  • FIG. 27 is a circuit block diagram showing a main part of the same embodiment. Best form of
  • FIG. 1 is a circuit block diagram showing a basic configuration of a driving IC according to the first embodiment.
  • FIG. 2 is a main circuit block diagram extracted from the circuit block diagram shown in FIG. 1 with a focus on a portion related to one output terminal DO1 of a plurality of output terminals DO1 to DO96.
  • FIG. 1 a circuit block diagram showing a basic configuration of a driving IC according to the first embodiment.
  • FIG. 2 is a main circuit block diagram extracted from the circuit block diagram shown in FIG. 1 with a focus on a portion related to one output terminal DO1 of a plurality of output terminals DO1 to DO96.
  • the driving IC 1 has an individual terminal section DO composed of a plurality (n) of output terminals DO1 to DO96 for element driving (for individual electrodes 28 described later).
  • a first drive unit 2 connected to each of the output terminals DO 1 to D 096 to supply a predetermined current output as a drive signal thereto; and a first drive unit 2 for group selection (for a common electrode 27 described later).
  • a common terminal section CD composed of several (m) output terminals CD1 to CD4 and each of the output terminals CD1 to CD4 are connected, and these are selectively connected to one power supply potential, for example, a ground potential.
  • a second drive unit 3 for switching to VSS is provided.
  • the first drive section 2 includes a data signal storage circuit 4 for temporarily storing a serial input data signal sequentially supplied from a data input terminal SI, and the above-described respective signals based on the data signal output from the data signal storage circuit 4.
  • a drive circuit 5 for outputting a drive signal to the output terminals DO 1 to D 096, a current supply circuit 6 for supplying a constant current to the drive circuit 5, and components of the first drive unit 2 and the second drive unit 3
  • a timing control circuit 7 for supplying a predetermined timing signal to the CPU.
  • the data signal storage circuit 4 captures the data signal serially input from the data input terminal SI in synchronization with the clock signal CLK1, and serially outputs the data signal from the data output terminal SO.
  • X m (3 84)
  • a shift register 8 having a bit structure and a data signal taken in by the shift register 8 are taken in parallel based on a load signal LOAD 1.
  • the n X m (384) data signals output in parallel from the shift register 8 can be supplied to the storage circuit 10 without passing through the latch circuit 9.
  • the configuration of the shift register 8 and the latch circuit 9 can be changed accordingly.
  • the address of the shift register 8 can be specified. It can be configured with system memory.
  • the drive circuit 5 includes a first selection circuit 11 A for sequentially selecting and outputting data signals in units of n from the n X m (3 8 4) data signals output from the latch circuit 9.
  • the first drive circuit 1 having an n (96) -bit configuration that outputs a constant current through the output terminals D ⁇ 1 to D096 based on the output of the first selection circuit 11A. 2 A is provided as a basic configuration.
  • the drive circuit 5, in addition to the basic configuration, as necessary.
  • a correction data storage circuit 10 for storing n X m (3 8 4) correction data for the output correction and the correction data. From the n X m (3 8 4) correction data signals output from the memory circuit 10, the correction data signals are sequentially selected and output in n units. W 00/32
  • the output terminals DO 1 to D 0 9 output a current value that has been increased or decreased based on the output of the second selection circuit 11 B for correction data and the selection circuit 11 B for correction data.
  • a second drive circuit 12B for correcting an n (96) -bit configuration which is output as a drive signal via 6.
  • the storage circuit 10 stores light amount correction data obtained in advance in order to make the light amount of each light emitting unit 26 (see FIG. 6) uniform.
  • the storage circuit 10 stores, for example, SXnXm bits so that nXm (384) pieces of correction data composed of S bits (for example, a 3-bit configuration) can be stored. It can be configured with a latch circuit with a configuration. Then, writing of the correction data to each correction data storage circuit 10 is performed based on n X m units of signals supplied in parallel from the shift register 8.
  • Writing to the correction data storage circuit 10 can be performed in advance. That is, the operation of storing only each bit of the correction data via the shift register 8 with only the storage circuit 10 in the write state can be performed three times.
  • the drive circuit 12 is a set of four current amplifiers 12a to l2d, each of which has a different current output for one output terminal DOl. Are provided in the same number as the output terminals of the individual terminal section DO.
  • the four current amplifiers 12a to 12d which are supplied with current from the current supply circuit 6, individually control their working conditions, so that the total output current is 3 to 5 m based on 4 mA. It can be changed within A range.
  • the selection circuit 11 selects n ⁇ m pieces of data and correction data stored in the latch circuit 9 and the correction data storage circuit 10 in order to perform time-division driving in units of n, and selects a plurality ( m) This is a circuit for taking out the data by dividing it into multiple times, and is composed of multiple logic gate circuits.
  • the gate of this selection circuit 11 is controlled by a strobe control signal generation circuit 14 which forms a part of the timing control circuit 7.
  • the strobe control signal generating circuit 14 includes an internal strobe signal (STB 1 to STB 1) for dividing a period defined by the external strobe signal STB into a plurality of periods.
  • a circuit for generating STB 4 for example, as shown in Fig. 4, two flip-flops FF1, FF2 and a plurality (four) of logic It can be constituted by a counter combining gate circuits G1 to G4.
  • the power supply voltage VDD1 which is a high level (H level)
  • the external slope signal STB is inverted and input to the clock input terminal CL by the inverter 35.
  • the signal QA is output from the output terminal Q of the flip-flop FF1, and the signal is output from the output terminal ⁇ ".
  • Q A is output.
  • the input terminal of the JK flip-flop FF2] the signal QA is input to K, and the strobe signal STB is input to the clock input terminal CL.
  • the signal QB is output from the output terminal Q of the flip-flop FF2, and the signal is output from the output terminal
  • the logic gate circuit G1 outputs the internal slope signal STB1 by taking the AND of the signal QA, the signal QB and the strobe signal STB.
  • the logic gate circuit G2 outputs an internal strobe signal STB2 by taking the AND of the signal QA, the signal QB and the strobe signal STB.
  • the logic gate circuit G3 outputs the internal slope signal STB3 by taking the AND of the signal QA, the signal QB and the strobe signal STB.
  • the logic gate circuit G4 outputs the internal strobe signal STB4 by taking the AND of the signal QA, the signal QB and the strobe signal STB.
  • the reset signal R ESET is input to the reset input terminals R of the flip-flops FF 1 and FF 2.
  • the strobe control signal generation circuit 14 has one external strobe signal.
  • the four internal strobe signals (STB1 to STB4) are generated based on TB.
  • control signals external strobe signals
  • the number of control signal terminals connected to the outside is reduced, and the size of the IC is reduced.
  • the number of external wirings such as wire bond wirings can be reduced.
  • the strobe control signal generation circuit 14 can be reset in synchronization with the input of a one-line data signal other than the reset signal RESET.
  • the configuration may be such that the flip-flops FF1 and FF2 are reset.
  • the data of one IC (384 pieces of on / off data) stored in the latch circuit 9 corresponds to the internal strobe signals STB 1 to STB 4 sequentially switched to the H level.
  • the internal strobe signals STB1 to STB4 and the four AND gate circuits of the first selection circuit 11A connected to the latch circuit 9 are sequentially opened one by one. It is selectively output through the open AND gate circuit.
  • the first to fourth data inside one IC is sequentially used for driving the drive circuit 12.
  • correction data of the 3-bit configuration stored in the correction data storage circuit 10 is similarly switched by the internal strobe signals STB1 to STB4 being sequentially switched to the H level.
  • the output of the correction data storage circuit 10 is supplied to the drive circuit 12 and the three current amplifiers 1 2b cooperate with the data supplied from the latch circuit 9 through the first selection circuit 11A.
  • ⁇ L 2 d is selectively operated.
  • the second drive section 3 is a circuit for selectively switching one of the output terminals CD1 to CD4 to the ground potential VSS, and is switched by timing synchronized with the internal strobe signals STB1 to STB4. Although the configuration is adopted, the configuration may be such that the switching is performed using another signal synchronized with the selection timing of the selection circuit 11.
  • FIG. 6 is a plan view of an essential part showing an example of the optical print head 20.
  • the driving IC 1 the driving ICs described in the first to fifth embodiments are used.
  • the optical print head 20 is composed of a plurality of, for example, 19 light emitting elements 22 arranged in a line on an insulating substrate 21, and a driving IC arranged adjacent to one side of the light emitting element 22. 1 are arranged in a row in a one-to-one correspondence with the light emitting elements 22.
  • the driving IC 1 is arranged on one side of the light emitting element 22. However, when the driving IC 1 is arranged on both sides of the light emitting element 22, the light emitting element 22 and the driving IC 1 are connected.
  • connection structure using a wire bond wire and an indirect connection structure using a wire bond wire with a relay pattern interposed can be used.However, high-density flexible wiring is formed using an anisotropic conductive adhesive. A connection structure can also be used.
  • a plurality of wiring patterns 24 for signal and power supply are The elements 22 are formed along the arrangement direction.
  • a wiring 25 similar to the wiring 23 is provided between the driving IC 1 and the wiring pattern 24.
  • Each of the plurality of light emitting units 26 is formed independently so as to be capable of time-division driving, and is divided into a plurality of m groups so as to be able to perform time-division driving in groups.
  • the first, fifth, and ninth of the light emitting units 26 are the first group
  • the second, sixth, and tenth are the second group
  • the third, the third, and the first are the third, fourth, and eighth groups.
  • 1 and 2 are referred to as a fourth group
  • the example is a case where the number indicating the arrangement order of the light emitting units 26 is divided into four groups based on the number of remainders when divided by 4. .
  • the light emitting element 22 includes a common electrode 27-1 commonly connected to the light emitting unit 26 belonging to the first group and a common electrode 27 commonly connected to the light emitting unit 26 belonging to the second group.
  • Two common electrodes 2 7 — 3 and four common electrodes 2 7 — 4 are provided, and n (9 6) Individual electrodes 28 are provided. These individual electrodes 28 are connected to the output terminals DO1 to D096 of the driving IC1, respectively, and the common electrode 27 is connected to the output terminals CD1, CD2, CD3, and CD4. Then, if the common electrode 27 is selected and an electric current is supplied to an arbitrary individual electrode D O, each quarter of the light emitting sections 26 emits light in a time-division manner.
  • FIG. 7 is a plan view of a principal part showing another example of the optical print head 20.
  • the driving IC 1 is similar to the optical print head of FIG.
  • the driving IC 1 described in the fifth embodiment is used.
  • FIG. 8 is a cross-sectional view of a principal part of the optical print head 20 of another example.
  • the optical print head 20 includes a light emitting element 22 having a plurality of light emitting portions 26 and a driving IC 1 for driving the light emitting element 22 on a circuit board 21. It is provided in a state of being stacked on the upper surface.
  • the light emitting element 22 is formed by aligning a plurality of light emitting portions 26 by PN junction by selectively diffusing P-type or N-type impurities into the semiconductor substrate.
  • the common electrodes CD 1 to CD 4 and the individual electrodes 28 are arranged opposite to each other on both sides of the upper surface of the light emitting element 22 so as to sandwich the light emitting section 26.
  • the light emitting element 22 is mounted on the top surface of the driving IC 1. / 32
  • the driving IC 1 has a planar shape having the same length as the light emitting element 22 and a sufficiently wider width than the light emitting element 22, and the common electrodes 27-1, 27.
  • a second drive unit 3 (see FIGS. 1 and 10) for selectively driving the 2, 2 7 — 3, 2 7 — 4, and a second drive unit 3 for selectively driving the plurality of individual electrodes 28.
  • the drive unit 2 (see Fig. 1 and Fig. 10) is built in.
  • an arrangement area for the light emitting element 22 is secured, and first and second terminal rows for wire bonding to the light emitting element 22 are arranged on both sides thereof.
  • Third and fourth terminal rows for wire bonding to the substrate 21 are arranged on both sides thereof.
  • the first terminal row is composed of a plurality of terminals DO corresponding to the individual electrodes 28 of the light emitting element 22, and the second terminal row is the common electrodes 27-1, 27-2 of the light emitting element 22. It consists of CD1, CD2, CD3, and CD4 corresponding to, 2 7 — 3 and 2 7 — 4.
  • the third terminal row is composed of power supply terminals V DD and V SSS, and the fourth terminal row is composed of terminals CLK 1, ST B and the like for supplying display data signals and timing signals.
  • the driving IC 1 is fixed to the upper surface of the circuit board 21 with an electrically insulating adhesive 32 such as an epoxy resin.
  • the circuit board 21 can be configured by a printed board or the like in which a conductive pattern is formed on a glass epoxy board. In the center of the upper surface of the circuit board 21, an area for arranging the driving IC 1 is secured, and signal wiring patterns and power supply wiring patterns are formed on both sides along the longitudinal direction of the circuit board 21. .
  • the light emitting element 22 is fixed to the upper surface of the driving IC 1 via the insulating adhesive 31, and both are wired using the wire lines W 1 and W 2, so that the driving IC 1 and the driving IC 1 are connected to each other.
  • a plurality of units in the form of stacked light emitting elements 22 are formed. The characteristics of these units are inspected before they are mounted on the circuit board 21, and those that have passed the inspection are discriminated from those that have failed.
  • the electric connection between the circuit board 21 and the driving IC 1 is made by a wire W3.
  • a plurality of driving ICs 1 are integrated in the same direction as the longitudinal direction of the circuit board 21. It is possible to manufacture an optical printhead in which light emitting elements 22 are arranged in a row and a plurality of light emitting elements 22 are arranged in a row. Then, one of the common electrodes CD 1 to CD 4 of the light emitting element 22 is maintained at the mouth level (L level), and a driving IC is applied so that a predetermined voltage is applied to the individual electrode 28. By operating 1, the light emitting section 26 can be selectively turned on.
  • the wire bonding between the driving IC 1 and the circuit board 21 is performed on both sides of the driving IC 1, so the length of the wire W is shorter than when only one side is used.
  • the occurrence of a short circuit accident can be prevented, and the wire bond density can be reduced to improve the workability of the wire bond.
  • the degree of freedom in designing the driving IC 1 and the terminals and wiring patterns of the circuit board 21 can be increased.
  • the size of the light emitting section 26 decreases.
  • the emission probability of the light emitting section 26 due to a crystal defect or the like of the semiconductor substrate, in particular, the probability of occurrence of a decrease in emission luminance after a predetermined time of energization has increased. Therefore, as described above, the drive IC 1 and the light emitting element 22 are stacked and formed into a unit, and a current test is performed in advance. The failure occurrence probability of the head 20 can be greatly reduced, and the resolution of the optical head 20 can be increased.
  • the optical print head 20 of the present invention is not limited to the above-described manufacturing method.
  • the light emitting elements 22 are connected to the driving IC 1 by the same method.
  • the light emitting device 22, the driving IC 1, and the circuit board 21 can be connected to each other by wire bonding and then fixed.
  • electrodes on the power source side and the anode side are formed on the upper surface of the light emitting element 22 and wire bonding between the driving IC 1 and the light emitting element 22 is performed on the upper surface of the light emitting element 22.
  • assembling workability can be improved as compared with the case where the light emitting element is arranged on one plate-shaped common electrode.
  • the terminal arrangement of the driving IC 1 and the wiring position of the circuit board 21 can be set relatively freely.
  • the distance between the power supply terminal VDD of the driving IC 1 and the output terminal DO of the light emitting element 22 can be set. It can be kept short to minimize power loss during that time.
  • the light emitting elements 22 having substantially the same thermal expansion coefficient are stacked on the driving IC 1, the light emitting element 22 is compared with the case where the light emitting elements 22 are stacked on the circuit board 21 having a significantly different coefficient of thermal expansion.
  • the strain (compression strain) applied to the light emitting element 22 can be greatly reduced.
  • FIG. 9 is a circuit block diagram of the optical print head 20.
  • the optical print head 20 19 light-emitting elements 22 are arranged in a row.
  • the number given with # is the serial number of the light emitting section 26 of the entire optical print head 20.
  • the individual electrodes 28 are connected in common to one of the four groups of light emitting sections 26 (the anodes thereof), and the power source of each light emitting section 26 belonging to each group is a common electrode 27 1, 2 7-2, 2 7-3, 2 7-4 are connected.
  • the individual electrode 28 is connected to the individual terminals DO 1 to DO 96 of the driving IC 1.
  • the common electrodes 2 7 — 1, 2 7 — 2, 2 7-3, 2 7 — 4 are connected to output terminals CD 1, CD 2, CD 3, and CD 4, respectively.
  • the data input terminal SI of the first driver IC 1 is connected to the data output terminal SO of the second driver IC 1.
  • the data input terminal SI of the 2nd to 18th drive IC 1 is connected to the data output terminal SO of the drive IC 1 having the largest number.
  • an external data signal is input to the data input terminal SI of the ninth drive IC 1.
  • Each driver IC 1, t then the supply voltage VDD 1 and the external scan Toro part signal STB and load signal L OAD 1 like are input, the operation of the driving IC 1 of the first embodiment Regarding the operation of the optical print head 20 including the above, in addition to FIGS. 1 and 2, the circuit configuration example of the optical print head shown in FIG. 9 and the timing chart shown in FIG. It will be described with reference to FIG.
  • the correction data to be stored in the storage circuit 10 is assumed to be already stored in the storage circuit 10.
  • a reset signal RSET is supplied, whereby each unit is set to an initial state. Subsequently, the setting signal SET is switched from L level to H level. As a result, writing to the storage circuit 10 is prohibited.
  • Data signals (7,296) are sequentially applied to the data input terminal SI of the ninth drive IC 1, which is sequentially shifted in synchronization with the clock signal CLK 1. Taken into register 8.
  • the load signal LOAD1 is held at the H level for a predetermined time, and each drive IC 32398
  • Input of n X m data signals held in the shift register 8 is performed.
  • the latch circuit 9 is selected (latched) at the falling of the load signal LOAD1, so that the n X m data signals taken into the shift register 8 are latched. 9 is input and stored.
  • the external strobe signal STB indicating the light emission timing is held at the L level for a predetermined period from the H level, and accordingly, the strobe control signal Only STB1 of the internal strobe signal output from the generator circuit 14 switches from L level to H level.
  • the external strobe signal STB subsequently switches from the H level to the L level, only the internal strobe signal STB2 switches to the H level, and similarly, only the STB 3 and STB 4 sequentially switch to the H level.
  • the switching of the internal strobes STB 1 to STB 4 sequentially switches the position of the data signal that the selection circuit 11 selects and outputs from the latch circuit 9 or the storage circuit 10.
  • the first, fifth, ..., 729, third data are selected by the internal strobe STB1.
  • the second, sixth,... 294 data are selected by the internal strobe signal STB2.
  • the third, seventh,... 7295th data are selected by the internal strobe signal STB3.
  • the fourth, eighth,..., 729,6th data are selected by the internal strobe signal STB4.
  • the drive circuit 12 selectively operates the four current amplifiers 12 a to l 2 d based on the data signal and the correction data added thereto, and outputs the output current through the output terminal DO to the light emitting element 2. 2 to each individual electrode 28 (electrode 28 is shown in FIG. 9).
  • a current corresponding to the data signal and the correction data can be supplied to the individual electrodes 28 of all the light emitting elements 22, but only a quarter of the light emitting parts 26 are grounded through the common electrode 27.
  • only every fourth light emitting section 26 selectively emits light.
  • the lighting time of the selected light emitting section 26 is a predetermined time during which the external strobe signal STB is at the L level, and therefore, by controlling the period during which the external strobe signal STB is held at the L level, The lighting time of the light-emitting part 26 can be easily controlled. You.
  • one-line selective light emission is performed by time-division driving by switching of quarters, and by repeating this sequentially, exposure for one screen can be performed.
  • each of the driving ICs 1 for driving the light emitting element 22 corresponding to the in-element time-division driving includes the second driving unit 3 that operates in synchronization with the timing in units of groups. Since the light emitting element 22 is driven in a time-division manner by the driving IC 1, the load can be distributed. Therefore, the maximum load applied to the second driving unit 3 for performing the time-division driving can be determined based on the number of the light emitting units 26 belonging to one group of the corresponding light emitting elements 22. As a result, it is added to the time-division driving circuit, compared to the case of using a dedicated IC for time-division driving (for selecting a common electrode) as in the conventional dynamic driving method.
  • the load can be greatly reduced.
  • the second drive section 3 of the driving IC 1 can be formed of a small circuit capable of controlling a small current, and the driving IC 1 has a shape similar to that of the conventional static IC. With this configuration, the overall circuit configuration can be reduced in size.
  • data can be sequentially input in the same way as in the static method, so the data required for conventional dynamic drive can be rearranged. No circuit is required. Further, even if the number of time divisions is increased, a timing signal for time division (internal strobe signal) is supplied using a smaller number of control signal signal lines than the number of divisions. As a result, the number of IC terminals and the number of assembly operations can be reduced.
  • the driving IC 1 can store all correction data and select and output the correction data, when performing time-division driving using the correction data, the driving IC 1 can store the correction data based on the stored correction data. Output correction can be performed easily.
  • the light emitting elements 22 in addition to those in which the light emitting portions are arranged in one line, those in a staggered arrangement or those in which two or more rows are arranged can be used.
  • the driving IC 1 in addition to the case where the driving IC 1 is arranged on one side of the light emitting element 22, the driving IC 1 can be arranged on both sides of the light emitting element 22.
  • the present invention provides, as described above, one light-emitting element and one or more It is suitable for an optical printhead in which the combination structure is a single unit and this structural unit is arranged in multiple directions in the same direction as the arrangement direction of the light-emitting unit.
  • the present invention can be applied to an optical print head having the above-mentioned one structural unit as a basic structure or a printing apparatus similar thereto.
  • the present invention can be applied to a case where one driving IC and a plurality of light emitting elements driven by the driving IC are considered as one unit, and one or more units are provided.
  • the number (n) of drive circuits 12 of IC 1 is smaller than the number (4 ⁇ n) of light emitting portions 26 of light emitting elements 22 driven by power IC 1. It's ok. Since the drive circuit 1 2 occupies 50% or more of the area on the drive IC 1, the drive IC 1 is configured by the drive IC 1 with a smaller number of drive circuits 1 2 than the number of light emitting sections 26. 1 area can be reduced.
  • FIG. 10 is a circuit block diagram showing a basic configuration of the driving IC of the second to fifth embodiments.
  • the timing control circuit 7 is divided into a first selection circuit 11 A, a second selection circuit 11 B, and a second driving unit 3, and the timing signals DIV 1 to DIV 4 ( The only difference from FIG. 1 is that the same parts as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted.
  • FIG. 11 shows one of the plurality of output terminals D 01 to D 096 of the circuit block diagram shown in FIG. 10 for the driving IC 1 of the second embodiment.
  • FIG. 4 is a main part circuit block diagram extracted mainly from a portion related to DO 1.
  • the selection control signal generation circuit 30 constituting a part of the timing control circuit 7 controls the opening and closing of the gate of the selection circuit 11, while the division timing signals DIV 1 to DIV 4 are divided into the second drive unit 3. Supply. Further, the latch circuit 9 fetches the data signals fetched into the shift register 8 in parallel based on the load signal LO AD t input from the selection control signal generation circuit 30. Other than that is the same as FIG. 2, the same parts in FIG. 11 as those in FIG. As shown in FIG. 12, the selection control signal generation circuit 30 divides the period defined by the load signal LO AD t indicating the storage timing into a plurality of periods. A circuit for generating timing signals (DIV 1 to DIV 4) For example, as shown in FIG.
  • the logic gate circuit G5 is used for separating the load signal LOADt.
  • the control signal L OAD 1 is divided into a load signal L OAD t for specifying the storage timing of the data signal storage circuit 4 (latch timing of the latch circuit 9) and a division timing signal (DIV 1 to DIV 4) are superimposed signals, and are supplied from outside via a signal line that is different from the signal line that supplies the control signal (strobe signal) for specifying the lighting time.
  • the power supply voltage VDD 1 at H level is input to the input terminals J and K of the JK flip-flop FF 1
  • the control signal (LO AD 1) is input to the clock input terminal CL
  • Reset signal RESET is input to reset input terminal R.
  • the signal QA is output from the output terminal Q of the flip-flop FF1, and the signal is output from the output terminal ⁇ .
  • Q A is output.
  • JK flip-flop FF2 input terminals J and K receive signal QA
  • clock input terminal CL receives control signal (LOAD 1)
  • reset input terminal R resets Signal RESET is input.
  • the signal QB is output from the output terminal Q of the flip-flop FF2, and the signal QB is output from the output terminal Q.
  • the logic gate circuit G1 takes the AND of the signal QA and the signal QB and divides the timing signal.
  • the logic gate circuit G2 outputs the division timing signal DIV2 by taking the AND of the signal QA and the signal QB.
  • the logic gate circuit G3 outputs a division timing signal DIV3 by taking the AND of the signal QA and the signal QB.
  • the logic gate circuit G4 outputs the division timing signal DIV4 by taking the AND of the signals QA and QB.
  • the logic gate circuit G5 takes the AND of the control signal (LOAD1), the signal QA and the signal QB, and outputs the load signal LOADt.
  • the selection control signal generation circuit 30 generates four division timing signals (DIV 1 to DIV 4) based on one control signal (LOAD 1), so that the first Compared with the case of generating the division timing signal using the control signal (strobe signal STB) for defining the lighting time as in the embodiment, the control (light emission time adjustment) by the strobe signal STB is performed.
  • the degree of freedom can be increased.
  • the control signal (LOAD 1) is provided using a smaller number of signal lines than the number of division timing signals. Power supply, so that the number of control signal terminals to be connected to the outside can be reduced and the size of the device can be reduced, and the number of external wires such as wire bond wires can be reduced. Can be.
  • the selection control signal generation circuit 30 is configured to be reset by a reset signal RESET input from the outside in FIG. 13, it is reset in synchronization with the input of a data signal for one line.
  • the flip-flops FF1 and FF2 may be reset by a signal synchronized with the load signal LOADt.
  • the one-minute data of one IC (384 on / off data) stored in the latch circuit 9 is generated by sequentially switching the division timing signals DIV1 to DIV4 to the H level. Only the gate circuits connected to the division timing signals DIV1 to DIV4 are selected, and the gate circuits are opened by the internal strobe signal STB, thereby The internal strobe signal STB is selectively output during the H level.
  • the first to fourth data are sequentially used for driving the drive circuit 12.
  • the correction data of the 3-bit configuration stored in the correction data storage circuit 10 is also a set of three AND gate circuits when the division timing signals DIVI to DIV4 are sequentially switched to the H level.
  • the internal strobe signal STB is selectively output when it is at the H level.
  • the output of the correction data storage circuit 10 is supplied to the drive circuit 12, and the three current amplifiers 12b to 12d are selectively operated.
  • the second drive unit 3 is a circuit for selectively switching one of the output terminals CD1 to CD4 to the ground potential VSS.
  • the second drive unit 3 uses a timing synchronized with the division timing signals DIVI to DIV4. Although the switching is performed, the switching may be performed using another signal synchronized with the selection timing of the selection circuit 11.
  • the operation of the optical print head 20 including the operation of the driving IC 1 will be described.
  • the description is given with reference to the already described optical printhead circuit configuration example shown in FIG. 9 and the timing chart shown in FIG. I do. It is assumed that the correction data to be stored in the storage circuit 10 is already stored in the storage circuit 10.
  • a reset signal RSET is supplied, whereby each unit is set to an initial state. Subsequently, the setting signal SET is switched from L level to H level. As a result, writing to the storage circuit 10 is prohibited.
  • Data signals (7,296) are sequentially applied to the data input terminal SI of the ninth drive IC 1, which is sequentially shifted in synchronization with the clock signal CLK 1. Taken into register 8.
  • the load signal LOAD t generated based on the control signal LOAD 1 is held at the H level for a predetermined time, and the input of the n X m data signals held in the shift register 8 of each driving IC 1 is performed. Is performed.
  • the latch circuit 9 is selected (latched) at the time of the fall of the input signal LO AD t, so that the n X m data signals taken into the shift register 8 are latched. 9 is input and stored.
  • the division timing signal DIV 1 switches from the low level to the H level until the control signal LOAD 1 next rises from the L level to the! Level. Will be retained.
  • the control signal LOAD1 subsequently rises to the H level, only the division timing signal DIV2 switches to the H level, and similarly, only the division timing signals DIV3 and DIV4 sequentially switch to the H level.
  • the position of the data signal selected and output by the selection circuit 11 from the latch circuit 9 or the storage circuit 10 is sequentially switched.
  • the 1st, 5th, '7 2 9 3rd data is selected by the division timing signal DIV1, and the 2nd, 6th,... ⁇ 294th by the division timing signal DIV2 Is selected.
  • the third, seventh,... 7295 data is selected by the division timing signal DIV3.
  • the 4th, 8th, ... 296th data is selected by the division timing signal DIIV4, while the division timing signals DIV1 to DIV4 are each held at the H level. 00/32398 P
  • the internal slope signal STB indicating the light emission period is held at the H level for a predetermined period. While the internal strobe signal STB is held at the H level, the data
  • the drive circuit 12 selectively operates the four current amplifiers 12a to l2d based on the data signal and the correction data added thereto, and outputs the output current through the output terminal DO to the light emitting element 2. 2 to each individual electrode 2 8.
  • the external slope signal STB one level (L level in this example) is maintained during the valid period, but the level is low. It is also possible to use one or more alternating pulse signals that change in a short period of time to indicate the valid period.
  • the current corresponding to the data signal and the correction data can be supplied to the individual electrodes 28 of all the light emitting elements 22 (the electrodes 28 are shown in FIG. 9). Since only the light emitting portions 26 are grounded via the common electrode 27, only every fourth light emitting portion 26 selectively emits light in this example.
  • the lighting time of the selected light emitting section 26 is a predetermined time during which the external strobe signal STB is at the L level, so that the period during which the external strobe signal STB is held at the L level is controlled.
  • the lighting time of the light emitting section 26 can be controlled. As described above, one-line selective light emission is performed by time-division driving by switching of quarters, and by repeating this in sequence, exposure for one screen can be performed.
  • the driver circuit 12 A strobe signal for operating time control A separate signal line from the signal line that supplies the STB can be used to supply a time-division timing signal, which simplifies control using strobe signals. Can be achieved. That is, by using the signal line for supplying the strobe signal exclusively, it is possible to simplify the data processing when the density of the print screen is adjusted by adjusting the period of the strobe signal.
  • the divided timing signal DIV 1 is superimposed on the speech signal L OAD t.
  • ⁇ DIV 4 to supply split timing signals DIV 1 to DIV 4 from the outside via a signal line different from the external strobe STB supply signal line.
  • the divided timing signals DIV 1 to DIV 4 are transmitted via signal lines different from the external strobe STB supply signal line and the port signal LOAD t supply signal line. It can be configured to supply.
  • FIG. 15 shows a portion of the third embodiment relating to one output terminal DO 1 of a plurality of output terminals DO 1 to DO 96 in the circuit block diagram shown in FIG.
  • FIG. 4 is a main part circuit block diagram mainly extracted from FIG. The difference from FIG. 11 showing the second embodiment is that a dedicated signal (control signal DIVSEL) is used as the control signal input to the selection control signal generation circuit 30.
  • DIVSEL control signal
  • FIG. 15 is a waveform diagram showing the operation of the selection control signal generation circuit 30.
  • the control signal DIVSEL is a signal having substantially the same timing as the control signal LOAD1 shown in FIG. 12 of the second embodiment.
  • the control signal LOAD 1 of the present embodiment is not used for generating the divided timing signals DIV 1 to DIV 4, and provides the timing for taking in the data of the latch circuit 9 and the correction data storage circuit 10. Used for
  • FIG. 17 is a circuit diagram showing a configuration example of the selection control signal generation circuit 30.
  • the selection control signal generation circuit 30 generates division timing signals (DIVI to DIV 4) for dividing the period defined by the control signal DIVSEL into a plurality of periods. ), And can be composed of a counter that combines two flip-flops FF1 and FF2 and multiple (four) logic gate circuits G1 to G4. it can.
  • the power supply voltage VDD 1 at H level is input to the input terminals J and K of the JK flip-flop FF1, and the control signal (DIVSEL) is input to the clock input terminal CL.
  • the control signal LOAD1 is input to the set input terminal R. free
  • the signal QA is output from the output terminal Q of the flip-flop FF1, and the signal is output from the output terminal Q.
  • Q A is output.
  • JK flip-flop The signal QA is input to the input terminals J and K of the FF 2, the control signal (DIVSEL) is input to the clock input terminal CL, and the control signal LO AD 1 is input to the reset input terminal R. Is entered.
  • the signal QB is output from the output terminal Q of the flip-flop FF2, and the signal QB is output from the output terminal Q.
  • the logic gate circuit G1 takes the AND of the signal QA and the signal QB and splits the timing signal D.
  • the logic gate circuit G2 outputs the division timing signal DIV2 by taking the AND of the signal QA and the signal QB.
  • the logic gate circuit G3 outputs the division timing signal DIV3 by taking the AND of the signal QA and the signal QB.
  • G4 outputs the division timing signal DIV4 by taking the AND of the signal QA and the signal QB.
  • the selection control signal generation circuit 30 generates four division timing signals DIV1 to DIV4 based on one control signal (DIVSEL).
  • DIVSEL control signal
  • the control signal (DIVSEL) can be supplied using a smaller number of signal lines than the number of division timing signals, the number of control signal terminals to be connected to the outside can be reduced to reduce the size of the IC. It is possible to reduce the number of external wirings such as wire-bonded wirings.
  • the operation of the optical print head 20 including the operation of the drive IC 1 will be described with reference to FIGS. 10 and 15 and the optical print head already described in FIG.
  • An example of the circuit configuration of the head 20 will be described with reference to a timing chart shown in FIG. It is assumed that the correction data to be stored in the storage circuit 10 has already been stored in the storage circuit 10.
  • Data signals (7,296) are sequentially supplied to the data input terminal SI of the ninth drive IC 1, which is sequentially shifted in synchronization with the clock signal CLK 1. Incorporated into 8.
  • the control signal DIVSEL is During this time, the division timing signal DIV1 is switched from the L level to the H level by being held at the H level, and is held until the control signal DIVSEL next rises from the L level to the H level.
  • the control signal DIVSEL rises next, only the division timing signal DIV2 switches to the H level, and similarly, only the division timing signals DIV3 and DIV4 sequentially switch to the H level.
  • the position of the data signal which the selection circuit 11 selects and outputs from the latch circuit 9 or the storage circuit 10 is sequentially switched.
  • the first, fifth, '7 2 9 3rd data is selected by the division timing signal DIV1, and the second, sixth,... 7 2 9 by the division timing signal D ⁇ V2.
  • the fourth data is selected.
  • the third, seventh,... 295th data is selected by the division timing signal DIV3.
  • the fourth, eighth,... 296 data are selected by the division timing signal DIIV4.
  • the drive circuit 12 selectively operates the four current amplifiers 12 b to l 2 d based on the data signal and the correction data added thereto, and outputs the output current through the output terminal DO to the light emitting element 2. 2 to each individual electrode 2 8.
  • the external strobe signal STB has one level (L level in this example) during the valid period, but has a low level. It is also possible to use one or more alternating pulse signals that change in a short period alternately to the H level and indicate the valid period.
  • the current corresponding to the data signal and the correction data can be supplied to the individual electrodes 28 of all the light emitting elements 22 (the electrodes 28 are shown in FIG. 9). Since only the light emitting portions 26 are grounded via the common electrode 27, only every fourth light emitting portion 26 selectively emits light in this example.
  • the lighting time of the selected light emitting section 26 is a predetermined time during which the external strobe signal STB is at the L level, so that the external strobe signal STB is kept at the L level. By controlling the period, the lighting time of the light emitting section 26 can be controlled. As described above, one-line selective light emission is performed by time-division driving with quarter-switching, and by repeating this in sequence, exposure for one screen can be performed.
  • the number of dedicated terminals and signal lines for this signal input increases. Is different from the external strobe signal STB as in the first embodiment.
  • the load signal LOAD1 (for the storage circuit 4).
  • the restrictions on these control signals can be reduced or eliminated, so that the basic Control can be performed more reliably.
  • FIG. 19 is a circuit block diagram of a driving IC according to the fourth embodiment.
  • the driving IC 1 is connected to the individual terminal section DO composed of a plurality (n) of output terminals DO 1 to DO 96 for driving the elements, and the respective output terminals DO 1 to DO 96.
  • a second drive unit 49 connected to the terminals CD1 to CD4 and selectively switching these to one power supply potential, for example, the ground potential VSS is provided.
  • the first drive section 41 includes a data signal storage circuit 54 for temporarily storing serial input data signals sequentially transmitted from the data input terminal SI, and a plurality of times from the data signal storage circuit 54.
  • a drive circuit 55 that outputs a drive signal to each of the above-mentioned output terminals DO1 to D096 based on a data signal that is divided and output, and a current supply circuit 46 that supplies a constant current to the drive circuit 55
  • a dividing circuit 48 for supplying a predetermined timing signal to the second drive section 49.
  • the data signal storage circuit 54 stores data serially input from the data input terminal SI.
  • the shift register 43 with n (96) -bit configuration which takes in the data signal in synchronization with the clock signal CLK1 and serially outputs it from the data output terminal SO, and this shift register 43
  • a latch circuit 44 having an n (96) -bit configuration for taking in the taken-in data signal in parallel based on the load signal LOAD1 is provided.
  • the configuration of the shift register 43 and the latch circuit 44 can be changed accordingly.
  • the shift register 4 3 can also be composed of address-specified memory.
  • the drive circuit 55 controls each data signal and the strobe signal STB in order to control the time during which n (96) data signals output from the latch circuit 44 pass by the strobe signal STB.
  • a logical gate circuit 45 composed of n (96) AND gate circuits to be input and the output terminals DO1 to DO96 based on the output of the logical gate circuit 45.
  • a drive circuit 47 having an n (96) -bit configuration for outputting a constant current is provided.
  • the drive circuit 47 has one current amplifier (not shown) for each one output terminal DO. This current amplifier is supplied with current from a current supply circuit 46, and outputs a 4 mA current when an ON data signal is input through the logic gate circuit 45.
  • FIG. 21 is a circuit diagram of the dividing circuit 48.
  • the division circuit 48 controls the selection of the driving IC 1 of the third embodiment except that the reset signal RESET is externally input to the reset input terminals R of the flip-flops FF1 and FF2. Since the configuration is the same as that of the signal generation circuit 30 (FIG. 17), in FIG. 20, the same parts as those in FIG.
  • FIG. 20 is a waveform diagram showing the operation of the dividing circuit 48.
  • the division circuit 48 After being reset by the reset signal RESET, the division circuit 48 sets only the division timing signal DIV1 to the H level at the rise of the control signal DIVSEL and holds it until the next control signal DIVSEL rises.
  • the dividing circuit 48 sets only the dividing timing signal DIV2 to the H level, and similarly sequentially switches only the dividing timing signals DIV3 and DIV4 to the H level.
  • a reset signal RSET is supplied, whereby each unit is set to an initial state.
  • 18 1 2 4 data signals (# 1, # 5, # 9 ... # 7293) are sequentially supplied to the data input terminal SI of the ninth drive IC 1, and this is the clock signal.
  • the signal is taken into the shift register 43 of each drive IC 1 sequentially in synchronization with the signal CLK1.
  • the control signal LOAD1 is held at the H level for a predetermined time, and the n data signals held in the shift register 43 of each driving IC1 are input.
  • the latch circuit 44 is selected (latched) at the fall of the control signal LOAD 1, and the n data signals taken into the shift register 43 are input to the latch circuit 44. It is memorized.
  • control signal DIVSEL rises from the L level to the H level, and returns to the L level after a predetermined time has elapsed.
  • the rising edge of the control signal DIVSEL causes the timing control circuit 48 to set only the divided timing signal DIV1 to the H level.
  • the strobe signal STB is held at the H level for a predetermined time.
  • the data is applied to the drive circuit 47 while the strobe signal STB is held at the H level.
  • the drive circuit 47 activates a current amplifier (not shown) based on the data signal, and supplies the output current to each individual electrode 28 of the light emitting element 22 via the output terminal DO.
  • a current amplifier not shown
  • the strobe signal STB as shown in Fig. 21, one level (H level in this example) is maintained during the valid period, and the level alternates between L level and H level. It is also possible to use one or more pulse signals that change in a short period of time to indicate the valid period.
  • control signal LOAD 1 falls and the latch circuit 44 selects 18 24 data signals (# 1, # 5, # 9, ' ⁇ ' # 7 2 9 3) After that, 18 2 4 data signals (# 2, # 6, # 10, ⁇ '# 7 2 9 4) are clocked into the data input terminal SI of the 19th drive IC 1. Provided sequentially in synchronization with CLK1. Then, these data signals (# 2, # 6, # 10,..., # 7,294) are taken into the shift register 43 in synchronization with the clock signal CLK1.
  • control signal LOAD 1 is held at the low level for a predetermined time, and the n data signals held in the shift register 43 of each driving IC 1 are input.
  • the control signal LOAD 1 falls, the n data signals taken into the shift register 43 are input to the latch circuit 44 and stored.
  • the control signal DIVSEL rises from the L level to the H level, and changes to the L level after a predetermined time has elapsed. The rising edge of the control signal DIVSEL causes the timing control circuit 48 to set only the division timing signal DIV2 to the H level.
  • the strobe signal STB is held at the H level for a predetermined time.
  • the data is supplied to the drive circuit 47 when the strobe signal STB is held at the H level for a predetermined time.
  • the drive circuit 47 activates a current amplifier (not shown) based on the data signal, and supplies its output current to each individual electrode 28 of the light emitting element 22 via the output terminal DO.
  • the control signal L ⁇ AD1 falls, and the latch circuit 44 causes the 1824 data signals (# 2, # 6, # 10, ⁇ ' ⁇ # 72 After selecting 9 4), 1 8 2 4 data signals (# 3, # 7, # 11, ⁇ ' ⁇ # 7 2 9 5) are applied to the data input terminal SI of the ninth drive IC 1. Are sequentially applied in synchronization with the clock signal CLK1. Then, these data signals (# 3, # 7, # 11,. # 7295) are taken into the shift register 43 in synchronization with the clock signal CLK1.
  • control signal L ⁇ A D1 is held at the ⁇ level for a predetermined time, and the n data signals held in the shift register 43 of each driving IC 1 are input.
  • the control signal LOAD1 falls, the n data signals taken into the shift register 43 are input to the latch circuit 44 and stored.
  • the control signal DIVSEL rises from the L level to the H level, and returns to the L level after a predetermined time has elapsed. The rising edge of the control signal DIVSEL causes the timing control circuit 48 to set only the divisional timing signal DIV3 to the H level.
  • the strobe signal STB is held at the H level for a predetermined time.
  • the data is applied to the drive circuit 47 while the strobe signal S8 is held at the ⁇ 1 level for a predetermined time.
  • Drive circuit 47 is based on the data signal, the current amplifier
  • the control signal LOAD 1 falls and the latch circuit 44 becomes 1 8 2
  • the data input terminal S1 of the ninth drive IC 1 is connected to 1 8 2
  • the four data signals (# 4, # 8, # 12, "'# 72296") are sequentially applied in synchronization with the clock signal CLK1, and these data signals (# 4 , # 8, # 12,..., # 7 296) are taken into the shift register 43 in synchronization with the clock signal CLK 1.
  • control signal LOAD1 is held at the low level for a predetermined time, and the n data signals held in the shift register 43 of each driving IC1 are input.
  • the control signal LOAD1 falls, the n data signals taken into the shift register 43 are input to the latch circuit 44 and stored.
  • the control signal DIVSEL rises from the L level to the H level, and returns to the L level after a predetermined time has elapsed. The rising edge of the control signal DIVSEL causes the timing control circuit 48 to set only the divided timing signal DIV4 to the H level.
  • the strobe signal STB is held at the H level for a predetermined time.
  • the data is supplied to the drive circuit 47 while the strobe signal STB is held at the H level for a predetermined time.
  • the drive circuit 47 activates a current amplifier (not shown) based on the data signal, and supplies its output current to each individual electrode 28 of the light emitting element 22 via the output terminal DO.
  • the control signal LOAD 1 falls or the latch circuit 44 outputs 18 24 data signals (# 4, # 8, # 12,. 6)
  • the data input terminal SI of the ninth driver IC 1 is connected to the data lines of the next row with 18 2 4 data signals (# 1, # 5, # 9, 293) is synchronously applied to the clock signal CLK1.
  • the subsequent operation of the driving IC 1 is the same as the operation for the data in the first row, but is repeated in the second and subsequent rows.
  • the timing signal for time division is supplied using a smaller number of signal lines for control signals than the number of divisions.
  • the number of IC terminals and the number of assembly operations can be reduced.
  • FIG. 23 is a circuit block diagram of the driving IC according to the fifth embodiment.
  • the driving IC 1 according to the present embodiment has a configuration in which two control signals DIVSEL 1 and DIVSEL 2 are input instead of the control signal DIVSEL in the fourth embodiment.
  • the configuration is different from the dividing circuit 48 of the driving IC 1 (FIG. 19) of the fourth embodiment.
  • the other parts have the same configuration as the above-described fourth embodiment, and therefore, in FIG. 23, the same parts as those in FIG.
  • FIG. 24 is a circuit diagram of the dividing circuit 48.
  • the logic gate circuit G1 outputs a division timing signal DIVI by taking the AND of the control signal DIVSEL1 and the control signal DIVSEL2.
  • the logic gate circuit G2 outputs a division timing signal DIV2 by ANDing the control signal DIVSEL1 and the inversion of the control signal DIVSEL2.
  • the logic gate circuit G3 outputs the division timing signal DIV3 by inverting the control signal DIVSEL1 and the AND of the control signal DIVSEL2.
  • the logic gate circuit G4 outputs a division timing signal DIV4 by using the control signal DIVSEL1 and the control signal DIVSEL2.
  • the dividing circuit 48 sets only the dividing timing signal DIV 4 to the H level and the other dividing timing signals. Set DIV 1 to DIV 3 to L level.
  • the dividing circuit 48 sets only the dividing timing signal DIV 3 to H level and the other dividing timing signals DIV 1, DIV 2, Set DIV 4 to L level.
  • the dividing circuit 48 sets only the dividing timing signal DIV 2 to H level and the other dividing timing signals DIVI, DIV 3 and DIV 4 To L level.
  • the dividing circuit 48 sets only the dividing timing signal DIV 1 to H level and the other dividing timing signals DIV 2 to Set DIV 4 to L level. Therefore, the group can be freely selected by the division timing signals DIV1 to DIV4 by the combination of the levels given to the control signals DIVSEL1 and DIVSEL2. table 1
  • the operation of the optical print head 20 including the driving IC 1 when selecting a group in the order of the division timing signals DIV 1 to DIV 4 is added to FIG. 23.
  • This will be described with reference to the circuit configuration example of the optical printhead shown in FIG. 9 and the timing chart shown in FIG.
  • the data input terminal SI of the ninth drive IC 1 is connected to 18 24 data signals. (# 1, # 5, # 9 ⁇ # 7 2 9 3) are sequentially given, and these are taken into the shift register 43 of each driving IC 1.
  • the control signal LOAD 1 causes the data latch circuit 44 to hold the data signals (# 1, # 5, # 9 ... # 72293) held in the shift register 43 of each driving IC 1. Latched. At this time, since the control signal DIVSEL 1 and the control signal DIVSEL 2 are both kept at the L level, only the division timing signal DIV 1 is set to the H level by the division circuit 48, and the other division timings are set. The switching signals DIV2 to DIV4 are at the L level. Therefore, when the strobe signal STB is held at the H level for a predetermined period, selection is performed by the division timing signal DIV 1 and the driving IC 1 is driven by the light emitting element 22 (the light emitting element 22 is shown in FIG. 9). (Shown). During this time, 18 24 data signals (# 2, # 6, # 1 0— # 7 294) are sequentially applied to the data input terminal SI of the ninth driver IC 1, This is taken into the shift register 43 of each driving IC 1.
  • the control signal LOAD 1 causes the data signals (# 2, # 6, # 10 ... '# 7 294) held in the shift registers 43 of each driving IC 1 to be latched.
  • the control signal DIVSEL 1 is at the H level and the control signal DIVSEL 2 is at the level in advance, only the division timing signal DIV 2 is at the H level, and the other division timing signals DIV 1 , DIV 3 and DIV 4 are at the L level. Therefore, the selection is performed by the division timing signal DIV 2, and the driving IC 1 drives the light emitting element 22.
  • 18 24 data signals (# 3, # 7, # 11 ... # 7295) are sequentially applied to the data input terminal SI of the ninth drive IC 1. This is taken into the shift register 43 of each driving IC 1.
  • the control signal LOAD 1 causes the data signals (# 3, # 7, # 11 1 '# 7 295) held in the shift register 43 of each driving IC 1 to be latched.
  • the control signal DIVSEL 1 goes low in advance, and the control signal DIVSEL 2 goes to the SH level. Only DIV 3 is at H level, and the other division timing signals DIV 1, DIV 2, and DIV 4 are at L level. Therefore, the selection is performed by the division timing signal DIV3, and the driving IC1 drives the light emitting element 22.
  • 18 24 data signals (# 4, # 8, # 1 2 ... # 7 2 9 6) are sequentially supplied to the data input terminal SI of the 19th drive IC 1, and this is It is taken into the shift register 43 of each driving IC 1.
  • the control signal LOAD 1 causes the data signals (# 4, # 8, # 12 ... # 72296) held in the shift registers 43 of each driving IC 1 to be latched.
  • the control signal DIVSEL 1 goes high in advance and the control signal DIVSEL 2 goes high; Only 4 is at H level, and the other division timing signals DIV 1 to DIV 3 are at L level. Therefore, selection is performed by the division timing signal DIV4, and the driving IC1 drives the light emitting element 22.
  • 18 24 data signals (# 1, # 5, # 9 ... # 7 293) are sequentially applied to the data input terminal SI of the ninth drive IC 1, and this is applied to each drive IC. Taken into shift register 43 of IC1.
  • the subsequent operation of the driving IC 1 is the same as the operation of the data in the first row, but is repeated in the second and subsequent rows. Selective light emission for one line as described above By repeating these steps sequentially, exposure for one screen can be performed.
  • the two control signals DIVSEL 1 and DIVSEL 2 are used to supply the four division timing signals DIVI to DIV 4, thereby reducing the number of IC terminals and the number of assembly operations. be able to.
  • the division timing signals DIV1 to DIV4 can be arbitrarily selected by a combination of signals given to the two control signals DIVSEL1 and DIVSEL2, the order of the selection can be freely set.
  • FIG. 26 is a circuit block diagram showing a basic configuration of a driving IC according to the sixth embodiment.
  • the shift register 8 and the latch circuit 9 have an n (96) -bit configuration, so that a data signal is directly supplied from the latch circuit 9 to the first drive circuit 12A.
  • 10 differs from FIG. 10 only, and the same parts as those in FIG. 10 are denoted by the same reference numerals and description thereof is omitted.
  • FIG. 27 shows one of the plurality of output terminals D 01 to D 096 among the circuit block diagrams shown in FIG. 26 for the driving IC 1 of the sixth embodiment.
  • FIG. 3 is a main part circuit block diagram extracted mainly of a portion related to a terminal DO l.
  • the dividing circuit 48 forming a part of the timing control circuit 7 is divided by two control signals DVSEL 1 and DIVSEL 2 similarly to the dividing circuit 48 of the fifth embodiment (FIG. 23). It is configured to generate mining signals DIV1 to DIV4.
  • the data output from the latch circuit 9 is input to the current amplifier 12a via an AND gate circuit that is opened and closed by the strobe signal STB.
  • the latch circuit 9 fetches in parallel the data signal fetched into the shift register 8 based on the load signal LOAD 1 as in the first embodiment (FIG. 2). Further, a selector circuit 56 is provided between the shift register 8 and the correction data storage circuit 10. The selector circuit 56 is controlled by the division timing signals DIV1 to DIV4, and one signal line for supplying data output from the shift register 8 to the correction data storage circuit 10 is selected. Data circuit 56 and the correction data storage circuit 10 are selected from the four signal lines connected. Otherwise, it is the same as Fig. 11, so Fig. 27 The same parts as those in FIG. 11 are denoted by the same reference numerals, and description thereof will be omitted.
  • the correction data storage circuit 10 can store n X m (384) pieces of s-bit (for example, 3-bit) correction data signals. This is a storage circuit with a possible s X n X m (1 152) bit configuration.
  • the correction data recording circuit 10 provided in the driving ICs of the first to third embodiments is provided in the driving IC of the fifth embodiment.
  • Configuration. similarly to the first to third embodiments, n X m (384) pieces of correction data signals corresponding to the output correction are stored in the correction data recording circuit 10, and the fifth embodiment Similarly to the embodiment, the signal line from the selector circuit 56 to the correction data storage circuit 10 according to the n (96) bits of data sent from the shift register 8 by one line of 1 Z 4 at a time. Is selected. Then, the correction data storage circuit 10 sends 96 correction data signals corresponding to n (96) bits of data to the first drive circuit 12A.
  • the division circuit 48 of the present embodiment generates division timing signals DIV 1 to DIV 4 from the two control signals DIVSEL 1 and DIVSEL 2 as in the fifth embodiment, and outputs the divided timing signals to the subsequent circuits.
  • a signal is input by using a control circuit DIVSEL to generate a division timing signal DIV1 to DIV4 as a division circuit.
  • the number of terminals can be reduced.
  • the strobe control circuit 14 in the first embodiment, the selection control signal generating circuit 30 in the second and third embodiments, and the dividing circuit 48 in the fourth embodiment are It is composed of a rip flop FF1, FF2 and logic gate circuits G1 to G4.
  • the flip-flops FF 1 and FF 2 convert the 2-bit power counter circuit to the logic gate circuit G. 1 to G4 constitute a decoder that generates four signals from the output of this counter circuit.
  • the strobe control circuit 14, the selection control signal generation circuit 30, and the division circuit 48 are formed by using a 2-bit counter circuit and the output of this counter circuit.
  • the circuit is composed of a decoder that generates two signals, it is not limited to such a circuit. That is, the strobe control circuit and the selection control signal
  • the generation circuit and the division circuit are each composed of an X-bit counter circuit composed of X flip-flops and m logic gate circuits. It may be a circuit composed of a decoder for generating the individual signals. At this time, the relationship between X and m is x ⁇ m 2 x .
  • the dividing circuit 48 in the fifth and sixth embodiments is a 2-input / 4-output decoder constituted by logic gates G1 to G4, respectively, but is not limited to such a decoder. Instead, it may be an X-input m-output decoder. At this time, the relationship between X and m is an X rather m ⁇ 2 x. Industrial applicability
  • the number of control signals externally input to the driving IC for group selection is smaller than the number of groups, so that the number of terminals of the driving IC decreases. I have. Therefore, the number of wirings is reduced and the number of assembly operations is reduced. Therefore, the workability of assembly is good, and the occurrence of failures is reduced. Further, the size of the driving IC can be reduced.
  • the correction data signal is stored, and each of the data signals is corrected by the correction data signal to drive the element, so that it is possible to suppress the variation in the operation that occurs for each element. .
  • the driving IC stores the sequentially transmitted n X m data signals in the data signal storage circuit and selects n data units from the data signals stored in the data signal storage circuit. Then, the drive circuit connected to the n output terminals is operated with the selected data, and the second drive unit connected to the n selection terminals is synchronized. It is not necessary to rearrange the data signals even when driving in a plurality of groups. Therefore, signal processing is simplified.
  • the present invention is extremely useful for driving ICs and optical printheads.

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Description

明細書
駆動用 I C及び光プリ ン トへッ ド 技術分野
本発明は、 静電写真等の光源と して好適な光プリ ン トへッ ド及びそれに用いら れる駆動用 I cに関するものである。 背景技術
従来の光プリ ン トヘッ ドにおいて用いられる発光素子 （アレイ） は、 実公平 6 一 4 8 8 8 7号公報に示すよ う に、 発光ダイオー ドで構成される複数の発光部に 1対 1 で対応させて個別電極を素子表面側に設け、 各発光部に共通の電極を素子 裏側に設けて構成しているので、 1 つの素子内で時分割駆動するこ とができなか つた。 時分割駆動することができないので、 個別電極を発光部と同数設ける必要 があり、 発光部の高密度化が進むと、 それに対応して個別電極も高密度配置にな る結果、 駆動用 I C との接続が困難になるという問題があった。
このよ うな問題を解決するため、 特開平 6 — 1 6 3 9 8 0号公報において、 素 子内での時分割駆動が可能な発光素子が提案されている。 すなわち、 発光素子上 の複数の発光部を m個の群に分け、 群毎の発光部に接続した m本の共通電極を設 けると と もに、 異なる群に属する m個の発光部に接続した個別電極を n個設ける こ とによって m X n個の発光部を備える発光素子が提案されている。 この発光素 子によれば、 m本の共通電極を時分割的に選択するこ とができ、 それによつて個 別電極の数を従来の 1 Z mに削減するこ とができ るので、 駆動用 I Cとの接続を 容易にするこ とができる。
このよ うな発光素子を従来と同様の駆動用 I Cを用いて時分割駆動するこ と も 可能であるが、 この場合、 共通電極を時分割的に選択するための駆動回路を別途 必要とするので、 時分割駆動に適した汎用性のある駆動用 I Cの開発が望まれて いる。
そこで本出願人は、 上記の点を考慮した駆動用 I Cについて、 特開平 1 0 — 2 2 2 6 1 0 2号公報にて提案しているが、 この公報に示された構成では、 時分割 駆動のためにデータの入力順序を変更する処理を必要とするので、 データ処理が 複雑化するという問題があった。
また、 従来では群の数が増えると群を選択するための制御信号線の数が増大し ていたので、 駆動用 I Cの端子数が増大してしま う という問題があった。 発明の開示
本発明は、 時分割駆動に対応した発光素子を駆動するに適した汎用性の駆動用 I Cを提供するこ とを目的とする。 また、 本発明は、 複数の群に分けて素子を駆 動する駆動用 I Cの端子数を減少させることを目的とする。
本発明では、 n個の出力端子よ り駆動信号を出力する第 1 駆動部と、 m (ただ し、 m≥ 3 ) 個の選択端子のう ちの 1 つを選択的に所定の電位に切り替える第 2 駆動部とを備え、 前記第 1 駆動部は前記第 2駆動部に前記駆動信号の供給先を指 定する制御回路を有する駆動用 I Cにおいて、 前記制御回路は外部から mよ り少 数の信号線を介して供給される制御信号に基づいて前記供給先を指定するよ う に している。
また、 本発明では、 n個の出力端子よ り駆動信号を出力する第 1駆動部と、 m 個の選択端子のう ち 1 つを選択的に所定の電位に切り替える第 2駆動部とを備え た駆動用 I Cにおいて、 前記第 1駆動部は、 順次送られてく る少なく と も ri X m 個のデータ信号を記憶するデータ信号記憶回路と、 前記データ信号記憶回路に記 憶されているデータ信号を n個単位に選択して取り出すデータ選択回路と、 前記 データ選択回路で選択されたデータ信号に基づいて前記駆動信号を出力する ドラ イブ回路から成るよ う にしている。
また、 本発明では、 n個の個別電極のそれぞれに m (ただし、 m≥ 3 ) 個の発 光ダイオー ドの一方の極が接続されていると と もに前記 m個の発光ダイオー ドの 他方の極はそれぞれ m個の共通電極に接続されている発光素子と、 前記個別電極 のそれぞれに接続されている n個の出力端子と前記出力端子に駆動信号を出力す る第 1駆動部と前記共通電極のそれぞれに接続されている m個の選択端子と前記 選択端子のう ちの 1 つを選択的に所定の電位に切り替える第 2駆動部とを備え前 記第 1駆動部は前記第 2駆動部に前記駆動信号の供給先を指定する制御回路を有 する駆動用 I c とから成る光プリ ン トへッ ドにおいて、 前記制御回路は外部から mよ り少数の信号線を介して供給される制御信号に基づいて前記供給先を指定す るよ う にしている。
また、 本発明では、 n個の個別電極のそれぞれに m個の発光ダイオー ドの一方 の極が接続されていると と もに前記 m個の発光ダイオー ドの他方の極はそれぞれ m個の共通電極に接続されている発光素子と、 前記個別電極のそれぞれに接続さ れている n個の出力端子と前記出力端子に駆動信号を出力する第 1駆動部と前記 共通電極のそれぞれに接続されている m個の選択端子と前記選択端子のう ちの 1 つを選択的に所定の電位に切り替える第 2駆動部とを備える駆動用 I C とから成 る光プリ ン トへッ ドにおいて、 前記第 1 駆動部は、 順次送られてく る少なく と も n X m個のデータ信号を記憶するデータ信号記憶回路と、 前記データ信号記憶回 路に記憶されているデータ信号を n個単位に選択して取り出すデータ選択回路と . 前記データ選択回路で選択されたデータ信号に基づいて前記駆動信号を出力する ドライブ回路から成るよ う にしている。 図面の簡単な説明
第 1 図は本発明の第 1 の実施形態に係る駆動用 I Cの回路プロ ック図であり、 第 2図は同実施形態の要部を示す回路ブロ ック図であり、
第 3図は同実施形態の要部の波形図であり、
第 4図は第 2図の要部を示す回路図であり、
第 5図は同実施形態のタイ ミ ングチャー トであり、
第 6図は第 1 〜第 5 の実施形態に係る光プリ ン トへッ ドの一例を示す要部平面 図であり、
第 7図は第 1 〜第 5の実施形態に係る光プリ ン トへッ ドの別例を示す要部平面 図であり、
第 8図は第 7図の断面図であり、
第 9図は第 1 〜第 5 の実施形態に係る光プリ ン トへッ ドの回路ブロ ック図であ り、
第 1 0図は第 2〜第 5の実施形態に係る駆動用 I Cの回路ブロ ック図であり、 第 1 1 図は第 2の実施形態の駆動用 I Cの要部を示す回路ブロ ック図であり、 第 1 2図は同実施形態の要部の波形図であり 、
第 1 3図は第 1 1 図の要部を示す回路図であり、
第 1 4図は同実施形態のタイ ミ ングチヤ一 トであり 、
第 1 5図は第 3の実施形態の駆動用 I Cの要部を示す回路ブロ ック図であり、 第 1 6図は同実施形態の要部の波形図であり、
第 1 7図は第 1 5図の要部を示す回路図であり、
第 1 8図は同実施形態のタイ ミ ングチャー トであり、
第 1 9図は第 4の実施形態に係る駆動用 I Cの回路プロ ック図であり、 第 2 0図は同実施形態の要部の波形図であり 、
第 2 1 図は同実施形態の要部を示す回路プロ ック図であり 、
第 2 2図は同実施形態のタイ ミ ングチャー トであり、
第 2 3図は第 5 の実施形態に係る駆動用 I Cの回路プロ ック図であり、 第 2 4図は同実施形態の要部を示す回路ブロ ック図であり、
第 2 5図は同実施形態のタイ ミ ングチャー トである。
第 2 6図は第 6 の実施形態に係る駆動用 I Cの回路ブロ ック図であり、 第 2 7図は同実施形態の要部を示す回路ブロ ック図であり、 発明を実施するための最良の形態
以下本発明の実施形態を図面を参照して説明する。
<第 1 の実施形態 >
第 1 図は、 第 1 の実施形態の駆動用 I Cの基本的な構成を示す回路ブロ ック図 である。 第 2図は、 第 1 図に示す回路ブロ ック図のう ち、 複数ある出力端子 D O 1 〜 D O 9 6 の 1 つの出力端子 D O 1 に関係する部分を中心に抽出した要部回路 ブロ ック図である。 まず、 これらの図を中心に説明する。
駆動用 I C 1 は、 第 1 図に示すよ うに、 素子駆動用 （後述する個別電極 2 8 用） の複数個 （ n ) の出力端子 D O 1 〜 D O 9 6 で構成された個別端子部 D Oと 各出力端子 D O 1 〜 D 0 9 6 と接続され、 これらに対して駆動信号と しての所定 の電流出力を与える第 1駆動部 2 と、 群選択用 （後述する共通電極 2 7用） の複 数 （m) 個の出力端子 C D 1 〜 C D 4で構成された共通端子部 C Dと、 各出力端 子 C D 1 〜C D 4 と接続され、 これらを選択的に一方の電源電位、 例えば接地電 位 V S Sに切り替える第 2駆動部 3 を備えている。 以下、 図示のごと く 、 n = 9 6、 m= 4の場合を例にとって説明するが、 本発明はこれに限定されるものでは ない。
第 1 駆動部 2は、 データ入力端子 S I から順次与えられるシリ アル入力データ 信号を一時的に記憶するデータ信号記憶回路 4 と、 このデータ信号記憶回路 4か ら出力されたデータ信号に基づき上記各出力端子 D O 1 〜D 0 9 6に駆動信号を 出力する駆動回路 5 と、 この駆動回路 5 に定電流を供給する電流供給回路 6 と、 この第 1 駆動部 2並びに第 2駆動部 3の各部に所定のタイ ミ ング信号を供給する タイ ミ ング制御回路 7 とを備えている。
データ信号記憶回路 4は、 データ入力端子 S I からシリ アル入力されるデータ 信号をク ロ ック信号 C L K 1 に同期して取り込み、 データ出力端子 S Oからシリ アル出力する n X m ( 3 8 4 ) ビッ ト構成のシフ ト レジスタ 8 と、 このシフ ト レ ジスタ 8に取り込まれたデータ信号を、 ロー ド信号 L O A D 1 に基づいて並列に 取り込む n X m ( 3 8 4 ) ビッ ト構成のラッチ回路 9 とを備えている。 シフ ト レ ジスタ 8から並列に出力される n X m ( 3 8 4 ) 個のデータ信号はラッチ回路 9 を介さないで記憶回路 1 0 に供給するこ ともできるよ う にしている。
尚、 データ信号を複数ビッ トで構成する場合などにおいては、 それに応じてシ フ ト レジスタ 8及びラ ッチ回路 9等の構成を変更すること もでき、 例えば、 シフ ト レジスタ 8をア ドレス指定方式のメモ リ で構成しても良レ、。
駆動回路 5は、 ラ ッチ回路 9が出力する n X m ( 3 8 4 ) 個のデータ信号から. n個単位にデータ信号を順次選択して出力する第 1 の選択回路 1 1 Aと、 この第 1 の選択回路 1 1 Aの出力に基づいて前記出力端子 D〇 1 〜D 0 9 6を介して一 定の電流を出力する n ( 9 6 ) ビッ ト構成の第 1 の ドライブ回路 1 2 Aを基本的 な構成と して備えている。 駆動回路 5は、 この基本構成に加えて、 必要に応じて. 出力補正に対応するための補正データを n X m ( 3 8 4 ) 個記憶するための補正 データ記憶回路 1 0 と この補正データ記憶回路 1 0から出力される n X m ( 3 8 4 ) 個の補正データ信号から、 n個単位に補正データ信号を順次選択して出力す W 00/32
一 6 - る補正データ用の第 2の選択回路 1 1 B と、 この補正データ用の選択回路 1 1 B の出力に基づいて増加減した電流値の出力を前記出力端子 D O 1 〜D 0 9 6を介 して駆動信号と して出力する n ( 9 6 ) ビッ ト構成の補正用の第 2の ドライブ回 路 1 2 Bを備える。
記憶回路 1 0 には、 各発光部 2 6 (第 6図参照） の光量を均一にするために、 予め求めた光量補正データが記憶される。 記憶回路 1 0は、 S ビッ ト （例えば 3 ビッ ト構成） で構成される補正データを n X m ( 3 8 4 ) 個記憶するこ とができ るよ う に、 例えば S X n X mビッ ト構成のラ ッチ回路で構成するこ とができる。 そして、 各補正データ記憶回路 1 0 に対する補正データの書き込みは、 シフ ト レ ジスタ 8から並列に供給される n X m個単位の信号に基づいて行われるよ う にな つている。
補正データ記憶回路 1 0の書き込みは、 前もって行う こ とができる。 すなわち. 記憶回路 1 0のみを書き込み状態と してシフ ト レジスタ 8を介して補正データの 各ビッ トを記憶する作業を 3回繰り返すことによって行う ことができる。
ドライブ回路 1 2は、 第 2図に示すよ うに、 1 つの出力端子 D O l に対してそ れぞれ電流出力が異なる 4つの電流増幅器 1 2 a〜 l 2 dを 1組と して、 それを 個別端子部 D Oの出力端子と同数備えて構成されている。 電流供給回路 6から電 流が供給される 4つの電流増幅器 1 2 a 〜 1 2 dは、 個々にその作業状態を制御 することによって、 合計出力電流を 4 mAをベースと して 3〜 5 m A程度の範囲 で変更できるよ う にしている。
選択回路 1 1 は、 時分割駆動を行うために前記ラ ツチ回路 9や補正データ記憶 回路 1 0に記憶された n X m個分のデータや補正データを、 n個単位に選択して 複数 （m) 回に分割して取り出すための回路で、 複数の論理ゲー ト回路によって 構成されている。 この選択回路 1 1 は、 タイ ミ ング制御回路 7の一部を構成する ス トローブ制御信号発生回路 1 4によってゲー トの開閉が制御される。
このス ト ローブ制御信号発生回路 1 4は、 第 3図に波形を示すよ う に、 外部ス トローブ信号 S T Bによって規定される期間を複数の期間に分割するための内部 ス トローブ信号 （ S T B 1 〜 S T B 4 ) を生成するための回路で、 例えば第 4図 に示すよ う に、 2つのフ リ ップフロ ップ F F 1 、 F F 2 と、 複数 （ 4つ） の論理 ゲー ト回路 G 1 〜G 4を組み合わせたカ ウンタによって構成するこ とができる。 具体的には、 J Kフ リ ップフ ロ ップ F F 1 の入力端子 J 、 Kにハイ レベル （ H レベル） である電源電圧 V D D 1 が入力される。 ク ロ ック入力端子 C Lには、 ィ ンバ一タ 3 5によって外部ス ト ロープ信号 S T Bが反転されて入力される。 フ リ ップフロ ップ F F 1 の出力端子 Qよ り信号 Q Aが出力され、 出力端子^"よ り信号
Q Aが出力される。 J Kフ リ ップフロ ップ F F 2の入力端子】 、 Kに信号 Q Aが 入力され、 ク ロ ック入力端子 C Lにス トローブ信号 S T Bが入力される。 フ リ ツ プフロ ップ F F 2の出力端子 Qよ り信号 Q Bが出力され、 出力端子転^"よ り信号
Q Bが出力される。 論理ゲー ト回路 G 1 は信号 Q Aと信号 Q B とス トローブ信号 S T Bのアン ドをとつて内部ス トロープ信号 S T B 1 を出力する。 論理ゲー ト回 路 G 2は信号 Q Aと信号 Q B とス トローブ信号 S T Bのアンドをとつて内部ス ト ローブ信号 S T B 2 を出力する。 論理ゲー ト回路 G 3は信号 Q Aと信号 Q B とス トローブ信号 S T Bのアン ドをとつて内部ス トロープ信号 S T B 3 を出力する。 論理ゲー ト回路 G 4は信号 Q Aと信号 Q B とス トローブ信号 S T Bのアン ドをと つて内部ス トローブ信号 S T B 4を出力する。 尚、 フ リ ップフロ ップ F F 1 、 F F 2のリ セッ ト入力端子 Rはリ セッ ト信号 R E S E Tが入力される。
このよ う に、 ス トローブ制御信号発生回路 1 4は 1 つの外部ス トローブ信号
T Bに基づいて 4つの内部ス ト ローブ信号 （ S T B 1 〜 S T B 4 ) を生成する。 すなわち、 内部ス ト ローブ信号の数よ り も少数の信号線を用いて制御信号 （外部 ス ト ローブ信号） を供給するので、 外部と接続する制御信号の端子の数を削減し て I Cの小型化を図ることができる と と もに、 ワイヤボン ド配線などの外部配線 数を削減するこ とができる。
尚、 ス トローブ制御信号発生回路 1 4は、 リ セッ ト信号 R E S E T以外にも 1 ラィ ン分のデータ信号の入力に同期して リセッ トすることができ、 例えば、 前記 ロー ド信号 L O AD 1 によって前記フリ ップフロ ップ F F 1 、 F F 2をリセッ ト する構成と しても良い。
次に、 第 2図を参照して 1 つの出力端子 D O 1 を中心にデータの流れについて 説明する。 ラ ッチ回路 9に記憶された 1 つの I C 1 分のデータ （ 3 8 4個のオン /オフデータ） は、 内部ス ト ローブ信号 S T B 1 〜 S T B 4が順次 Hレベルに切 り替わるこ とによって、 その内部ス トローブ信号 S T B 1 〜 S T B 4 とラッチ回 路 9 に接続された第 1 の選択回路 1 1 Aにおける 4つのァン ドゲ一 ト回路が順次 1 つずつ開き、 その開いたアン ドゲー ト回路を通して選択的に出力される。 第 2 図に示す例では、 1 つの I C内部の 1 から 4番目のデータが順次 ドライブ回路 1 2の駆動に用いられる。 また、 補正データ記憶回路 1 0に記憶された 3 ビッ ト構 成の補正データも同様に、 内部ス ト ローブ信号 S T B 1 〜 S T B 4が順次 Hレべ ルに切り替わるこ とによって第 2の選択回路 1 1 Bにおける 3個 1組のアン ドゲ — ト回路が開く結果、 その開いているアン ドゲー ト回路を通して選択的に出力さ れる。 補正データ記憶回路 1 0の出力は、 ドライブ回路 1 2に供給され、 ラッチ 回路 9から第 1 の選択回路 1 1 Aを通して与えられたデ一タ と協働して 3つの電 流増幅器 1 2 b〜 l 2 dを選択的に動作させる。
次に、 第 2駆動部 3 について説明する。 第 2駆動部 3は、 出力端子 C D 1 〜 C D 4の 1 つを選択的に接地電位 V S Sに切り替えるための回路で、 前記内部ス ト ローブ信号 S T B 1 〜 S T B 4に同期したタイ ミ ングによって切り替える構成と しているが、 前記選択回路 1 1 の選択タイ ミ ングに同期した他の信号を用いて切 り替える構成とするこ と もできる。
第 6図は、 光プリ ン トヘッ ド 2 0の一例を示す要部平面図であり 、 駆動用 I C 1 と しては第 1 〜第 5の実施形態で説明する駆動用 I Cが用いられる。 この光プ リ ン トヘッ ド 2 0は、 絶縁性基板 2 1 の上に複数、 例えば 1 9個の発光素子 2 2 を一列に配列し、 この発光素子 2 2の片側に隣接させて駆動用 I C 1 を発光素子 2 2 と 1 対 1 で対応させて一列に配列している。 この例では、 駆動用 I C 1 を発 光素子 2 2の片側に配列しているが、 駆動用 I C 1 を発光素子 2 2の両側に配列 する場合は、 発光素子 2 2 と駆動用 I C 1 を 1対 2の対応関係で配列すれば良い ( 発光素子 2 2 と駆動用 I C 1 間には、 両者を接続するための配線 2 3が施される ( 配線 2 3 と しては、 金線等のワイヤボン ド線による直接接続構造、 中継用のパタ ーンを介在したワイヤボン ド線による間接的接続構造を用いるこ とができるが、 高密度のフ レキシブル配線を異方性導電接着剤を用いて接続する構造を用いるこ と もできる。
基板 2 1 の上には、 信号用、 電力供給用の複数本の配線パターン 2 4を発光素 子 2 2の配列方向に沿って形成している。 駆動用 I C 1 と配線パターン 2 4の間 には、 前記配線 2 3 と同様の配線 2 5を設けている。
発光素子 2 2は、 その上面に複数 （m X n = 3 8 4 ) 個の発光部 2 6 をその長 手方向に沿って配列している。 そして、 この複数の発光部 2 6は、 時分割駆動で きるよ う にそれぞれが独立して形成されており、 群単位に時分割駆動できるよ う に、 複数 mの群に区分けしている。 この例では、 発光部 2 6の 1 、 5、 9番目を 第 1 の群、 2、 6、 1 0番目を第 2の群、 3、 7、 1 1番目を第 3の群、 4、 8 , 1 2番目を第 4の群という よ う に、 発光部 2 6の配置順序を示す番号を 4で割つ た場合の余りの数に基づいて 4つの群に区分けした場合を例示している。
そして、 発光素子 2 2は、 第 1 の群に属する発光部 2 6に共通に接続した共通 電極 2 7 — 1 と、 第 2の群に属する発光部 2 6 に共通に接続した共通電極 2 7 — 2、 共通電極 2 7 — 3、 並びに共通電極 2 7 — 4の 4本の共通電極 2 7 を設ける と と もに、 隣接する 4つの発光部 2 6に接続した n ( 9 6 ) 個の個別電極 2 8 を 設けている。 これらの個別電極 2 8は、 それぞれ駆動用 I C 1 の出力端子 D O 1 〜D 09 6に接続され、 共通電極 2 7は、 出力端子 C D 1 、 C D 2、 C D 3、 C D 4に接続される。 そして、 共通電極 2 7を選択し、 任意の個別電極 D Oに通電 させれば、 発光部 2 6の 4分の 1ずつが時分割で発光する。
尚、 発光素子 2 2は L個 （ 1 9個） であるので、 ヘッ ド 2 0全体の発光部 2 6 の数は、 L X m X n = l 9 X 4 X 9 6 = 7 2 9 6個となる。
第 7図は、 光プリ ン トヘッ ド 2 0の別例を示す要部平面図であるが、 駆動用 I C 1 と しては第 6図の光プリ ン トヘッ ドと同様に、 第 1 〜第 5の実施形態で説明 する駆動用 I C 1 が用いられる。 第 8図はこの別例の光プリ ン トへッ ド 2 0の要 部断面図である。 図に示すよ う に、 光プリ ン トヘッ ド 2 0は、 複数の発光部 2 6 を有する発光素子 2 2 と、 この発光素子 2 2を駆動する駆動用 I C 1 とを回路基 板 2 1 の上面に積層した状態で備えている。
発光素子 2 2は、 半導体基板に P型や N型不純物を選択的に拡散することによ つて P N接合による複数の発光部 2 6を整列して形成している。 共通電極 C D 1 〜 4 と個別電極 2 8は、 発光部 2 6 を挟み込むよ う にして発光素子 2 2の上面の 両側に対向して配列している。 この発光素子 2 2は、 駆動用 I C 1 の上面にェポ /32
- 10- キシ樹脂などの電気絶縁性の接着剤 3 1 によって固定される。
駆動用 I C 1 は、 発光素子 2 2 と同等の長さ と発光素子 2 2 よ り も十分に広い 幅を持つ平面形状となっていると と もに、 前記共通電極 2 7 — 1 、 2 7 - 2 , 2 7 — 3、 2 7 — 4を選択駆動するための第 2駆動部 3 (第 1 図、 第 1 0図参照） と、 前記複数の個別電極 2 8を選択駆動するための第 1 駆動部 2 (第 1 図、 第 1 0図参照） を内蔵した構成となっている。 駆動用 I C 1 の上面中央には、 発光素 子 2 2の配置領域が確保され、 その両側に発光素子 2 2にワイヤボン ド接続する ための第 1 、 第 2の端子列が配置され、 さ らにその両側に基板 2 1 にワイヤボン ド接続するための第 3、 第 4の端子列が配列されている。 第 1 の端子列は、 発光 素子 2 2の個別電極 2 8に対応した複数の端子 D Oで構成し、 第 2の端子列は、 発光素子 2 2の共通電極 2 7— 1 、 2 7 - 2 , 2 7 — 3、 2 7 — 4に対応した C D l 、 C D 2、 C D 3、 C D 4で構成している。 第 3の端子列は電源用の端子 V D D、 V S Sで構成し、 第 4の端子列は、 表示用のデータ信号やタイ ミ ング信号 を供給する端子 C L K 1 、 S T B等で構成されている。
この駆動用 I C 1 は、 エポキシ榭脂などの電気絶縁性の接着剤 3 2によって回 路基板 2 1 の上面に固定される。 回路基板 2 1 は、 ガラスエポキシ製基板に導電 性パターンを形成したプリ ン ト基板等によって構成することができる。 回路基板 2 1 の上面中央には、 駆動用 I C 1 を配置する領域が確保され、 その両側に信号 用配線パターンと電源用の配線パターンが回路基板 2 1 の長手方向に沿って形成 されている。
次に、 第 7図と第 8図に示す光プリ ン トへッ ド 2 0の製造方法について説明す る。 まず、 発光素子 2 2を駆動用 I C 1 の上面に絶縁性接着剤 3 1 を介して固定 した後、 両者をワイヤ線 W l 、 W 2を用いて配線するこ とによって、 駆動用 I C 1 と発光素子 2 2を積層した形態のュニッ トを複数形成する。 これらのュニッ ト の特性検査を回路基板 2 1 への取付け前に行い、 検査に合格したものと不合格に なったものを分別する。 そして、 合格したユニッ トのみを回路基板 2 1 の上面に 絶縁性接着剤 3 2を用いて配置固定した後、 回路基板 2 1 と駆動用 I C 1 間の電 気的な接続をワイヤ線 W 3、 W4を用いたワイヤボン ド接続によって行う。 このよ う にして、 回路基板 2 1 の長手方向と同方向に複数の駆動用 I C 1 を一 列に配列し、 その上に複数の発光素子 2 2を一列に配列した光プリ ン トへッ ドを 製造することができ る。 そして、 発光素子 2 2の共通電極 C D 1 〜 C D 4のうち の 1 つを口一レベル （ L レベル） に維持し、 個別電極 2 8 に所定の電圧を印加す るよ う に、 駆動用 I C 1 を動作させるこ とによ り、 発光部 2 6 を選択的に点灯制 御するこ とができる。
上記構成において、 駆動用 I C 1 と回路基板 2 1 のワイヤボン ド接続を、 駆動 用 I C 1 の両側にて行っているので、 片側のみにて行う場合に比べて、 ワイヤ線 Wの長さを短く して短絡事故の発生を防止するこ とができると と もに、 ワイヤボ ン ド密度を低減してワイヤボン ド作業性を高めることができる。 それに伴って、 駆動用 I C 1 と回路基板 2 1 の端子や配線パターンの配置などの設計自由度を高 めるこ と もできる。
と ころで、 光プリ ン トヘッ ド 2 0 の高解像度化が進むにつれて、 発光部 2 6 の 寸法が小さ く なつている。 これに伴い、 半導体基板の結晶不良等に起因する発光 部 2 6の発光不良、 特に所定時間通電後の発光輝度低下の発生確率が大き く なつ てきている。 そのため、 前記のよ う に駆動用 I C 1 と発光素子 2 2を積層してュ ニッ ト化したもので予め通電検査しておく こ とによ り、 これらの発光不良を事前 に発見してプリ ン トへッ ド 2 0 の故障発生確率を大幅に低減するこ とができ、 光 プリ ン トヘッ ド 2 0の高解像度化に対応するこ とができる。 尚、 本発明の光プリ ン トヘッ ド 2 0は、 前記の製造方法に限らず、 例えば回路基板 5に複数の駆動用 I C 1 を順次配置固定したのち、 発光素子 2 2を駆動用 I C 1 の上面に順次配置 固定し、 その後、 発光素子 2 2、 駆動用 I C 1 、 回路基板 2 1相互のワイヤボン ド接続を行う こ とによつても製造するこ とができる。
また、 発光素子 2 2の上面に力ソー ド側とァノー ド側の電極を形成し駆動用 I C 1 と発光素子 2 2 とのワイヤボン ド接続を発光素子 2 2の上面にて行うので、 従来のよ う に板状の一枚の共通電極上に発光素子を配置する場合に比べて、 組立 作業性を良好にするこ とができる。
また、 駆動用 I C 1 の端子配列や回路基板 2 1 の配線位置を比較的自由に設定 することができ、 例えば、 駆動用 I C 1 の電源端子 V D Dと発光素子 2 2の出力 端子 D Oの間隔を短く保ってその間の電力ロスを最小限にするこ とができる。 また、 駆動用 I C 1 の上に熱膨張係数がほぼ同じ発光素子 2 2を積層している ので、 発光素子 2 2を熱膨張率が大きく相違する回路基板 2 1 上に積層する場合 に比べて、 発光素子 2 2に加わる歪 （圧縮歪） を大幅に低減することができる。 第 9図は、 光プリ ン トヘッ ド 2 0の回路ブロ ック図である。 光プリ ン トヘッ ド 2 0には 1 9個の発光素子 2 2がー列に並ぶよ う に配置されている。 #を付した 番号が光プリ ン トへッ ド 2 0全体の発光部 2 6の通し番号である。 個別電極 2 8 はそれぞれ 4つのグループの発光部 2 6の 1 つずつ （そのアノー ド） に共通に接 続され、 それぞれの群に属する各発光部 2 6の力 ソー ドはそれぞれ共通電極 2 7 一 1 、 2 7 — 2、 2 7 — 3、 2 7 - 4に接続されている。 個別電極 2 8は駆動用 I C 1 の個別端子 D O 1 〜 D O 9 6 に接続されている。 共通電極 2 7 — 1 、 2 7 — 2、 2 7 - 3 , 2 7 — 4はそれぞれ出力端子 C D 1 、 C D 2、 C D 3、 C D 4 に接続されている。 1 番目の駆動用 I C 1 のデータ入力端子 S I は 2番目の駆動 用 I C 1 のデータ出力端子 S Oに接続されている。 同様に、 2〜 1 8番目の駆動 用 I C 1 のデータ入力端子 S I はそれぞれ 1 っ番数の大きい駆動用 I C 1 のデー タ出力端子 S Oに接続されている。 そして、 1 9番目の駆動用 I C 1 のデータ入 力端子 S I に外部からのデータ信号が入力される。 各駆動用 I C 1 には、 電源電 圧 V D D 1 や外部ス トロ一ブ信号 S T Bやロー ド信号 L OAD 1 等が入力される t 次に、 第 1 の実施形態の駆動用 I C 1 の動作を含めた上記光プリ ン トヘッ ド 2 0の動作について、 第 1 図、 第 2図に加えて、 第 9図に示す光プリ ン トヘッ ドの 回路構成例、 第 5図に示すタイ ミ ングチャー トを参照して説明する。 尚、 記憶回 路 1 0 に記憶すべき補正データは、 既に記憶回路 1 0に記憶されているものとす る。
まず始めにリセッ ト信号 R E S E Tが供給され、 これによつて各部が初期状態 に設定される。 続いて、 設定信号 S E Tが L レベルから Hレベルに切り替えられ る。 その結果、 記憶回路 1 0への書き込みが禁止された状態となる。
1 9番目の駆動用 I C 1 のデータ入力端子 S I にデータ信号 （ 7 2 9 6個） が 順次与えられ、 これがク ロ ック信号 C L K 1 に同期して順次各駆動用 I C 1 のシ フ ト レジスタ 8 に取り込まれる。
次に、 ロー ド信号 L OAD 1 が、 所定時間 Hレベルに保持され、 各駆動用 I C 32398
-13-
1 のシフ ト レジスタ 8に保持された n X m個のデータ信号の入力が行われる。 こ の時、 ロー ド信号 L OAD 1 の立ち下が り時点でラ ッチ回路 9が選択 （ラッチ） されるので、 シフ ト レジスタ 8 に取り込まれた n X m個のデータ信号がラッチ回 路 9に入力されて記憶される。
ロー ド信号 L O AD 1 が Hレベルから L レベルに切り替わった直後に、 発光の タイ ミ ングを示す外部ス トローブ信号 S T Bが Hレベルから所定期間 L レベルに 保持され、 これに伴ってス トローブ制御信号発生回路 1 4が出力する内部ス トロ ーブ信号の S T B 1 のみが L レベルから Hレベルに切り替わる。 外部ス トローブ 信号 S T Bが次に H レベルから L レベルに切り替わると、 内部ス ト口ーブ信号の S T B 2のみが H レベルに切り替わり、 同様に順次 S T B 3、 S T B 4のみが H レベルに切り替わる。
この内部ス ト ローブ S T B 1 〜 S T B 4の切り替わり によって、 選択回路 1 1 がラッチ回路 9や記憶回路 1 0から選択して出力するデータ信号の位置が順次切 り替わる。 内部ス トローブ S T B 1 によって、 1 番目、 5番目、 … 7 2 9 3番目 のデータが選択される。 内部ス トローブ信号 S T B 2によって、 2番目、 6番目 . … ァ 2 9 4番目のデータが選択される。 内部ス トロ一ブ信号 S T B 3によって、 3番目、 7番目、 … 7 2 9 5番目のデータが選択される。 内部ス ト ローブ信号 S T B 4によって、 4番目、 8番目、 ·'· 7 2 9 6番目のデータが選択される。
これらのデータ （必要に応じて 3 ビッ トの補正データが付加される） が ドライ ブ回路 1 2に与えられる。 ドライブ回路 1 2は、 データ信号やそれに付加された 補正データに基づいて、 4つの電流増幅器 1 2 a〜 l 2 d を選択的に作動させて その出力電流を出力端子 D Oを介して発光素子 2 2の各個別電極 2 8 (電極 2 8 は第 9図に示されている） に供給する。
全ての発光素子 2 2の個別電極 2 8にデータ信号や補正データに応じた電流が 供給可能な状態となるが、 4分の 1 の発光部 2 6のみが共通電極 2 7を介して接 地されているので、 この例では 4個置きの発光部 2 6のみが選択的に発光する。 選択された発光部 2 6の点灯時間は外部ス ト口ーブ信号 S T Bが L レベルにな つている所定時間であるので、 外部ス トローブ信号 S T Bの L レベルに保持する 期間を制御するこ とによって発光部 2 6の点灯時間を容易に制御するこ とができ る。
上記のよ うな、 4分の 1 ずつの切り替えによる時分割駆動によって 1 ライン分 の選択的な発光を行い、 これを順次繰り返すこ とによって、 1画面分の露光を行 う こ とができる。
上記のよ う に、 素子内時分割駆動に対応した発光素子 2 2を駆動するための各 駆動用 I C 1 が、 群を単位とするタイ ミ ングに同期して動作する第 2駆動部 3を 内蔵し、 この駆動用 I C 1 によつて対応した発光素子 2 2 の時分割駆動を行う構 成と しているので、 負荷の分散を図るこ とができる。 よって、 時分割駆動を行う ための第 2駆動部 3 に加わる最大負荷は、 対応する発光素子 2 2の 1 つの群に属 する発光部 2 6の数に基づき決定できる。 その結果、 従来のダイナミ ック駆動方 式のよ う に時分割駆動用 （共通電極選択用） の専用 I Cを用いて時分割駆動を行 う場合に比べて、 時分割駆動用の回路に加わる負荷を大幅に低減することができ る。 そして、 駆動用 I C 1 の第 2駆動部 3は、 小電流を制御するこ とができる小 型回路で構成することができ、 駆動用 I C 1 を従来のスタテック方式用の I Cと 同等の形状で構成して全体的な回路構成の小型化を達成するこ とができる。 また、 時分割駆動を行う構成でありながら、 スタテック方式と同じよ うにデー タを順次入力するこ とができるので、 従来のダイナミ ック駆動に必要と されたデ —タの並び替えのための回路が不要となる。 また、 時分割数を増加させても、 そ の分割数よ り も少数の制御信号用の信号線を利用して時分割用のタイ ミ ング信号 (内部ス トローブ信号） を供給するよ う にしているので、 I Cの端子数や組立作 業数の削減を図るこ とができる。
また、 駆動用 I C 1 は、 全ての補正用データを記憶し、 それを選択して出力す ることができるので、 補正用データを用いた時分割駆動を行う場合に、 記憶した 補正データに基づく 出力の補正を容易に行う こ とができる。
尚、 発光素子 2 2 と して、 発光部を一列に配列したもののほかに、 千鳥配置し たものや、 2列以上の複数列配置したものを用いるこ とができる。 そして、 発光 素子 2 2の片側に駆動用 I C 1 を配列する場合の他に、 発光素子 2 2の両側に駆 動用 I C 1 を配置すること もできる。
尚、 本発明は、 上記のよ うに 1 つの発光素子とその駆動用の 1 つ以上の I じの 組合わせ構造を 1 つの単位と し、 この構造単位を発光部の配列方向と同方向に複 数配置した光プリ ン トへッ ドに好適であるが、 これ以外にも適用可能であり、 例 えば、 前記 1 つの構造単位を基本構造とする光プリ ン トへッ ドやそれに類する印 字装置に適用するこ とができる。
また、 本発明は、 1 つの駆動用 I Cとそれによって駆動される複数個の発光素 子を 1 つの単位と し、 これを一単位或いは複数単位備える場合にも適用できる。 また、 本実施形態では、 I C 1 の ドライブ回路 1 2の数 （ n個） 力 I C 1 によ つて駆動される発光素子 2 2の発光部 2 6の数 （ 4 X n個） よ り も少なく なつて いる。 ドライブ回路 1 2は駆動用 I C 1 上で 5 0 %以上の面積を占有するので、 発光部 2 6の数よ り少ない数の ドライブ回路 1 2で駆動用 I C 1 を構成すること で駆動用 I C 1 の面積を削減できる。
<第 2の実施形態 >
次に、 本発明の第 2の実施形態について説明する。 第 1 0図は、 第 2〜第 5の 実施形態の駆動用 I Cの基本的な構成を示す回路ブロ ック図である。 第 1 0図に おいて、 タイ ミ ング制御回路 7 は第 1 の選択回路 1 1 Aと第 2の選択回路 1 1 B と第 2駆動部 3に分割タイ ミ ング信号 D I V 1 〜D I V 4 (後述） を供給するよ う になつている点が第 1 図と相違するだけなので、 第 1 図と同一部分には同一符 号を付して説明を省略する。 第 1 1 図は、 第 2の実施形態の駆動用 I C 1 につい て、 第 1 0図に示す回路プロ ック図のう ち、 複数ある出力端子 D 0 1 〜D 09 6 の 1 つの出力端子 D O 1 に関係する部分を中心に抽出した要部回路ブロ ック図で ある。 タイ ミ ング制御回路 7の一部を構成する選択制御信号発生回路 3 0が選択 回路 1 1 のゲー トの開閉を制御する一方、 第 2駆動部 3へ分割タイ ミ ング信号 D I V 1 〜 D I V 4を供給する。 また、 ラ ッチ回路 9は選択制御信号発生回路 3 0 から入力されるロー ド信号 L O AD t に基づいてシフ ト レジスタ 8 に取り込まれ ているデータ信号を並列に取り込む。 それ以外については第 2図と同様であるの で、 第 1 1 図において第 2図と同一部分には同一符号を付して説明を省略する。 この選択制御信号発生回路 3 0は、 第 1 2図に波形を示すよ う に、 記憶タイ ミ ングを示すロー ド信号 L O AD t によって規定される期間を複数の期間に分割す るための分割タイ ミ ング信号 （D I V 1 ~D I V 4 ) を生成するための回路で、 例えば第 1 3図に示すよ う に、 2つのフ リ ップフロ ップ F F 1 、 F F 2 と、 複数 ( 4つの） 論理ゲー ト回路 G 1 〜G 4を組み合わせたカウンタ と、 1 つの論理ゲ — ト回路 G 5によって構成することができる。 論理ゲー ト回路 G 5は、 ロー ド信 号 L OAD t の分離に用いられる。 ここで、 制御信号 L OAD 1 は、 データ信号 記憶回路 4の記憶タイ ミ ング （ラッチ回路 9のラッチタイ ミ ング） を規定するた めのロー ド信号 L OAD t に、 分割タイ ミ ング信号 （D I V 1 〜D I V 4 ) が重 畳された信号で、 点灯時間を規定するための制御信号 （ス トローブ信号） を供給 する信号線とは別の信号線を介して外部よ り供給される。
具体的には、 J Kフ リ ップフロ ップ F F 1 の入力端子 J 、 Kに Hレベルである 電源電圧 V D D 1 が入力され、 クロ ック入力端子 C Lに制御信号 （ L O AD 1 ) が入力され、 リ セ ッ ト入力端子 Rにリ セッ ト信号 R E S E Tが入力される。 プ リ ップフロ ップ F F 1 の出力端子 Qよ り信号 Q Aが出力され、 出力端子^よ り信号
Q Aが出力される。 J Kフ リ ップフロ ップ F F 2の入力端子 J 、 Kに信号 Q Aが 入力され、 ク ロ ック入力端子 C Lに制御信号 （ L OAD 1 ) が入力され、 リ セッ ト入力端子 Rにリ セッ ト信号 R E S E Tが入力される。 フ リ ップフロ ップ F F 2 の出力端子 Qよ り信号 Q Bが出力され、 出力端子 Qよ り信号 Q Bが出力される。 論理ゲー ト回路 G 1 は信号 QAと信号 Q Bのアン ドをとつて分割タイ ミ ング信号
D I V I を出力する。 論理ゲー ト回路 G 2は信号 Q Aと信号 Q Bのアン ドをとつ て分割タイ ミ ング信号 D I V 2 を出力する。 論理ゲー ト回路 G 3は信号 Q Aと信 号 Q Bのアンドをとつて分割タイ ミ ング信号 D I V 3を出力する。 論理ゲー ト回 路 G 4は信号 Q Aと Q Bのアン ドをとつて分割タイ ミ ング信号 D I V 4を出力す る。 論理ゲー ト回路 G 5は制御信号 （ L OAD 1 ) と信号 Q Aと信号 Q Bのアン ドをとってロー ド信号 L O AD t を出力する。
このよ う に、 選択制御信号発生回路 3 0は 1 つの制御信号 （ L OAD 1 ) に基 づいて 4つの分割タイ ミ ング信号 （D I V 1 〜D I V 4 ) を生成するので、 上述 の第 1 の実施形態のよ うに点灯時間を規定するための制御信号 （ス トローブ信号 S T B ) を利用して分割タイ ミ ング信号を生成する場合に比べて、 ス トローブ信 号 S T Bによる制御 （発光時間調整） の自由度を高めるこ とができる。 また、 分 割タイ ミ ング信号の数よ り も少数の信号線を用いて制御信号 （ L OAD 1 ) を供 給するこ とができるので、 外部と接続する制御信号の端子の数を削減して I じの 小型化を図るこ とができると と もに、 ワイヤボン ド配線などの外部配線数を削減 するこ とができる。
尚、 選択制御信号発生回路 3 0は、 第 1 3図では外部から入力される リ セッ ト 信号 R E S E Tによってリ セッ トされる構成であるが、 1 ライン分のデータ信号 の入力に同期してリセッ トすることができ、 例えば、 前記ロー ド信号 L OAD t に同期した信号によって前記フ リ ップフロ ップ F F 1、 F F 2を リセッ トする構 成と しても良い。
次に、 第 1 1 図を参照して 1 つの出力端子 D O 1 を中心にデータの流れについ て説明する。 ラ ッチ回路 9 に記憶された 1 つの I C 1 分のデータ （ 3 8 4個のォ ン /オフデータ） は、 分割タイ ミ ング信号 D I V 1〜 D I V 4が順次 Hレベルに 切り替わるこ とによって、 その分割タイ ミ ング信号 D I V 1〜D I V 4 と接続さ れたァン ドゲ一 ト回路のみが選択状態となると と もに、 そのゲー ト回路が内部ス トローブ信号 S T Bによって開く こ とによ り、 内部ス トローブ信号 S T Bが Hレ ベルの間に選択的に出力される。 第 1 1 図に示す例では、 分割タイ ミ ング信号 D
I V I〜D I V 4が順次 H レベル切り替わるこ とによって、 1 つの I C 1 内部の
1 から 4番目のデータが順次 ドライブ回路 1 2の駆動に用いられる。 また、 補正 データ記憶回路 1 0に記憶された 3 ビッ ト構成の補正データも同様に、 分割タイ ミ ング信号 D I V I〜D I V 4が順次 H レベルに切り替わるこ とによって 3個一 組のアン ドゲー ト回路が開く結果、 その間に選択状態となり、 内部ス トローブ信 号 S T Bが Hレベルの問に選択的に出力される。 補正データ記憶回路 1 0の出力 は、 ドライブ回路 1 2に供給され、 3つの電流増幅器 1 2 b〜 1 2 dを選択的に 動作させる。
次に、 第 2駆動部 3について説明する。 第 2駆動部 3は、 出力端子 C D 1〜C D 4の 1 つを選択的に接地電位 V S Sに切り替えるための回路で、 前記分割タイ ミ ング信号 D I V I〜D I V 4 に同期したタイ ミ ングによつて切り替える構成と しているが、 前記選択回路 1 1 の選択タイ ミ ングに同期した他の信号を用いて切 り替える構成とするこ ともできる。
次に、 上記駆動用 I C 1 の動作を含めた上記光プリ ン トへッ ド 2 0の動作につ いて、 第 1 0図、 第 1 1 図に加えて、 既に説明した第 9図に示す光プリ ン トへッ ドの回路構成例、 第 1 4図に示すタイ ミ ングチャー トを参照して説明する。 尚、 記憶回路 1 0に記憶すべき補正データは、 既に記憶回路 1 0に記憶されているも のとする。
まず始めにリセッ ト信号 R E S E Tが供給され、 これによつて各部が初期状態 に設定される。 続いて、 設定信号 S E Tが L レベルから Hレベルに切り替えられ る。 その結果、 記憶回路 1 0への書き込みが禁止された状態となる。
1 9番目の駆動用 I C 1 のデータ入力端子 S I にデータ信号 （ 7 2 9 6個） が 順次与えられ、 これがク ロ ック信号 C L K 1 に同期して順次各駆動用 I C 1 のシ フ ト レジスタ 8 に取り込まれる。
次に、 制御信号 L O A D 1 に基づき生成されたロー ド信号 L O A D t が、 所定 時間 Hレベルに保持され、 各駆動用 I C 1 のシフ ト レジスタ 8 に保持された n X m個のデータ信号の入力が行われる。 この時、 口一 ド信号 L O AD tの立ち下が り時点でラ ッチ回路 9が選択 （ラッチ） されるので、 シフ ト レジスタ 8 に取り込 まれた n X m個のデータ信号がラッチ回路 9に入力されて記憶される。
一方、 制御信号 L O A D 1 が L レベルから Hレベルに切り替わった直後に、 分 割タイ ミ ング信号 D I V 1 がし レベルから H レベルに切り替わり制御信号 L O A D 1 が次に L レベルからて! レベルに立ち上がるまで保持される。 制御信号 L O A D 1 が次に Hレベルに立ち上がると、 分割タイ ミ ング信号 D I V 2のみが Hレべ ルに切り替わり 、 同様に順次分割タィ ミ ング信号 D I V 3、 D I V 4のみが Hレ ベルに切り替わる。
この分割タイ ミ ング信号 D I V 1 〜D I V 4の切り替わり によって、 選択回路 1 1 がラ ッチ回路 9や記憶回路 1 0から選択して出力するデータ信号の位置が順 次切り替わる。 分割タイ ミ ング信号 D I V 1 によって、 1番目、 5番目、 '·· 7 2 9 3番目のデータが選択され、 分割タイ ミ ング信号 D I V 2によって、 2番目、 6番目、 … Ί 2 9 4番目のデータが選択される。 分割タイ ミ ング信号 D I V 3に よって 3番目、 7番目、 ·'· 7 2 9 5番目のデータが選択される。 分割タイ ミ ング 信号 D I I V 4によって 4番目、 8番目、 … ァ 2 9 6番目のデータが選択される, 分割タイ ミ ング信号 D I V 1 〜D I V 4が各々 Hレベルに保持されている期間 00/32398 P
-19 - 内に、 発光の期間を示す内部ス トロープ信号 S T Bが H レベルに所定期間保持さ れる。 内部ス トローブ信号 S T Bが H レベルに保持されている間に前記データ
(必要に応じて 3 ビッ トの補正データ付加される） が ドライブ回路 1 2に与えら れる。 ドライブ回路 1 2は、 データ信号やそれに付加された補正データに基づい て、 4つの電流増幅器 1 2 a 〜 l 2 dを選択的に作動させてその出力電流を出力 端子 D Oを介して発光素子 2 2 の各個別電極 2 8 に供給する。 こ こで、 外部ス ト ロープ信号 S T B と しては、 第 1 4図に示すよ う に有効期間に一方のレベル （こ の例では L レベル） を保持するもののほ力 こ、 レベルが L レベルと H レべノレに交 互に短い期間に変化する 1 つ以上の交番制のパルス信号によって有効期間を示す ものを用いること もできる。
全ての発光素子 2 2の個別電極 2 8 (電極 2 8は第 9図に示されている） にデ ータ信号や補正データに応じた電流が供給可能な状態となるが、 4分の 1 の発光 部 2 6のみが共通電極 2 7 を介して接地されているので、 この例では 4個置きの 発光部 2 6のみが選択的に発光する。
選択された発光部 2 6の点灯時間は外部ス トローブ信号 S T Bが L レベルにな つている所定時間であるので、 外部ス ト 口ーブ信号 S T Bの L レベルに保持する 期間を制御するこ とによって発光部 2 6の点灯時間を制御するこ とができる。 上記のよ うな、 4分の 1 ずつの切り替えによる時分割駆動によって 1 ライン分 の選択的な発光を行い、 これを順次繰り返すこ とによって、 1 画面分の露光を行 う こ とができる。
このよ う に、 データ記憶のタイ ミ ングを制御するための信号 L O A D t に重畳 して分割タイ ミ ング用の信号 D I V 1 〜 D I V 4を供給するこ とによ り、 ドライ バ回路 1 2の動作時間制御用のス ト ローブ信号 S T Bを供給する信号線とは別の 信号線を利用して時分割用のタイ ミ ング信号を供給することができ、 ス トローブ 信号を利用した制御の簡素化を図ることができる。 すなわち、 ス トローブ信号供 給用の信号線をそれ専用に使用することによって、 ス トローブ信号の期間を調整 して印字画面の濃度調整を行う場合のデータ処理を簡素化するこ とができる。 ま た、 印字時間による階調制御を行うために、 ス トローブ信号の期間を変更したり ス トローブ信号と して時間が異なる複数種類のパルスの組み合わせを用いる場合 などにおいて、 ス トローブ信号の独自性を確保しておく こ とは有用である。 本実施形態は、 口 一 ド信号 L OAD t に重畳して分割タイ ミ ング信号 D I V 1
〜D I V 4を供給するこ とによ り、 外部ス トローブ S T B供給用信号線とは別の 信号線を介して外部よ り分割タイ ミ ング信号 D I V 1 〜D I V 4を供給するよ う にしているが、 他の実施形態と して、 外部ス トローブ S T B供給用信号線及び口 ー ド信号 L OAD t供給用信号線とは別の信号線を介して分割タイ ミ ング信号 D I V 1 〜D I V 4を供給する構成とすることができる。
ぐ第 3の実施形態 >
次に、 本発明の第 3の実施形態について説明する。 第 1 5図は、 第 3の実施形 態について、 第 1 0図に示す回路ブロ ック図のう ち、 複数ある出力端子 D O 1 〜 D O 9 6の 1 つの出力端子 D O 1 に関係する部分を中心に抽出した要部回路プロ ック図である。 上記第 2の実施形態を示す第 1 1 図と相違する点は選択制御信号 発生回路 3 0に入力される制御信号と して専用の信号 （制御信号 D I V S E L ) を用いる構成と した点である。 第 1 5図において、 その他の点については第 1 1 図と同様の構成であるので、 同一部分には同一符号を付して説明を省略する。 第 1 6図は選択制御信号発生回路 3 0の動作を示す波形図である。 制御信号 D I V S E Lは上記第 2の実施形態の第 1 2図に示す制御信号 L OAD 1 とほぼ同 タイ ミ ングの信号である。 本実施形態の制御信号 L O A D 1 は分割タイ ミ ング信 号 D I V 1 〜D I V 4の生成には使用されず、 ラ ッチ回路 9や補正データ記憶回 路 1 0のデータの取り込みタイ ミ ングを与えるために使用される。
第 1 7図は選択制御信号発生回路 3 0の構成例を示す回路図である。 この選択 制御信号発生回路 3 0は、 第 1 6図に示すよ う に、 制御信号 D I V S E Lによつ て規定される期間を複数の期間に分割するための分割タイ ミ ング信号 （D I V I 〜D I V 4 ) を生成するための回路で、 2つのフ リ ップフロ ップ F F 1 、 F F 2 と、 複数 （ 4つの） 論理ゲー ト回路回路 G 1 〜G 4を組み合わせたカウンタによ つて構成するこ とができる。
具体的には、 J Kフ リ ップフロ ップ F F 1 の入力端子 J 、 Kに Hレベルである 電源電圧 V D D 1 が入力され、 ク ロ ッ ク入力端子 C Lに制御信号 （D I V S E L ) が入力され、 リ セッ ト入力端子 Rに制御信号 L OAD 1 が入力される。 フ リ ップフロ ップ F F 1 の出力端子 Qよ り信号 Q Aが出力され、 出力端子 Qよ り信号
Q Aが出力される。 J Kフ リ ップフロ ップ F F 2の入力端子 J 、 Kに信号 QAが 入力され、 ク ロ ック入力端子 C Lに制御信号 （D I V S E L ) が入力され、 リセ ッ ト入力端子 Rに制御信号 L O AD 1 が入力される。 フ リ ップフロ ップ F F 2の 出力端子 Qよ り信号 Q Bが出力され、 出力端子 Qよ り信号 Q Bが出力される。 論 理ゲ一 ト回路 G 1 は信号 Q Aと信号 Q Bのアンドをとつて分割タイ ミ ング信号 D
I V 1 を出力する。 論理ゲー ト回路 G 2は信号 Q Aと信号 Q Bのアン ドをとつて 分割タイ ミ ング信号 D I V 2を出力する。 論理ゲー ト回路 G 3は信号 Q Aと信号 Q Bのアン ドをとつて分割タイ ミ ング信号 D I V 3を出力する。 論理ゲー ト回路
G 4は信号 Q Aと信号 Q Bのアン ドをとつて分割タイ ミ ング信号 D I V 4を出力 する。
このよ う に選択制御信号発生回路 3 0は 1 つの制御信号 （D I V S E L) に基 づいて 4つの分割タイ ミ ング信号 D I V 1 〜D I V 4を生成する。 すなわち、 分 割タイ ミ ング信号の数よ り も少数の信号線を用いて制御信号 （D I V S E L ) を 供給するこ とができるので、 外部と接続する制御信号の端子の数削減して I Cの 小型化を図ることができると と もに、 ワイヤボン ド配線などの外部配線数を削減 するこ とができる。
次に、 上記駆動用 I C 1 の動作を含めた上記光プリ ン トヘッ ド 2 0の動作につ いて、 第 1 0図、 第 1 5図に加えて、 既に説明した第 9図に示す光プリ ン トへッ ド 2 0の回路構成例、 第 1 8図に示すタイ ミ ングチャー トを参照して説明する。 尚、 記憶回路 1 0 に記憶すべき補正データは、 既に記憶回路 1 0 に記憶されてい るものとする。
1 9番目の駆動用 I C 1 のデータ入力端子 S I にデータ信号 （ 7 2 9 6個） が 順次与えられ、 これがクロ ック信号 C L K 1 に同期して順次各駆動用 I C 1 のシ フ ト レジスタ 8 に取り込まれる。
次に、 制御信号 L O A D 1 の立ち下がり時点でラッチ回路 9が選択 （ラッチ） されるので、 シフ ト レジスタ 8 に取り込まれた n X m個のデータ信号がラ ッチ回 路 9に入力されて記憶される。
また、 制御信号 L O A D 1 の立ち下がり直後に制御信号 D I V S E Lが所定時 間 H レベルに保持されるこ とによって分割タイ ミ ング信号 D I V 1 が L レベルか ら H レベルに切り替わり制御信号 D I V S E Lが次に L レベルから H レベルに立 ち上がるまで保持される。 制御信号 D I V S E Lが次に立ち上がると、 分割タイ ミ ング信号 D I V 2のみが Hレベルに切り替わり、 同様に順次分割タイ ミ ング信 号 D I V 3 、 D I V 4のみが H レベルに切り替わる。
この分割タイ ミ ング信号 D I V 1 〜D I V 4の切り替わり によって、 選択回路 1 1 がラ ツチ回路 9や記憶回路 1 0から選択して出力するデータ信号の位置が順 次切り替わる。 分割タイ ミ ング信号 D I V 1 によって、 1番目、 5番目、 '·· 7 2 9 3番目のデータが選択され、 分割タイ ミ ング信号 D 〗 V 2 によって、 2番目、 6番目、 … 7 2 9 4番目のデ一タが選択される。 分割タイ ミ ング信号 D I V 3 に よって 3番目、 7番目、 … ァ 2 9 5番目のデータが選択される。 分割タイ ミ ング 信号 D I I V 4によって 4番目、 8番目、 … ァ 2 9 6番目のデータが選択される。 分割タイ ミ ング信号 D I V 1 〜 D I V 4が各々 Η レベルに保持されている期間 内に、 発光の期間を示す内部ス ト ローブ信号 S Τ Βが Η レベルに所定期間保持さ れる。 内部ス トローブ信号 S Τ Βが Ηレベルに保持されている間に前記データ
(必要に応じて 3 ビッ トの補正データ付加される） が ドライブ回路 1 2に与えら れる。 ドライブ回路 1 2は、 データ信号やそれに付加された補正データに基づい て、 4つの電流増幅器 1 2 b〜 l 2 dを選択的に作動させてその出力電流を出力 端子 D Oを介して発光素子 2 2 の各個別電極 2 8 に供給する。 ここで、 外部ス ト ローブ信号 S T B と しては、 第 1 5図に示すよ う に有効期間に一方のレベル （こ の例では L レベル） を保持するもののほ力、に、 レベルが L レベルと H レベルに交 互に短い期間に変化する 1 つ以上の交番制のパルス信号によって有効期間を示す ものを用いるこ と もできる。
全ての発光素子 2 2の個別電極 2 8 (電極 2 8は第 9図に示されている） にデ ータ信号や補正データに応じた電流が供給可能な状態となるが、 4分の 1 の発光 部 2 6のみが共通電極 2 7 を介して接地されているので、 この例では 4個置きの 発光部 2 6 のみが選択的に発光する。
選択された発光部 2 6の点灯時間は外部ス トロ一ブ信号 S T Bが L レベルにな つている所定時間であるので、 外部ス トローブ信号 S T Bの L レベルに保持する 期間を制御するこ とによって発光部 2 6の点灯時間を制御するこ とができる。 上記のよ うな、. 4分の 1 ずつの切り替えによる時分割駆動によって 1 ライン分 の選択的な発光を行い、 これを順次繰り返すこ とによって、 1 画面分の露光を行 う ことができる。
この実施形態に記載のよ うに、 分割タイ ミ ング信号 D I V 1 〜D I V 4を発生 させるために専用の信号を用いるこ とによ り、 この信号入力用の専用の端子や信 号線数は增加するが、 上記第 1 の実施形態のよ う に外部ス トローブ信号 S T B
(ドライブ回路 1 2の駆動時間調節用） を利用して内部ス トローブ信号 S T B 1 〜 S T B 4を送る場合や上記第 2の実施形態のよ う にロー ド信号 L OAD 1 (記 憶回路 4の記憶タイ ミ ング用） を利用して分割タイ ミ ング信号 D I V I 〜D I V 4を送る場合に比べて、 これらの制御信号の受ける制約を低減若しく は撤廃する こ とができるので、 本来の基本的な制御をよ り確実に実行するこ とができる。
<第 4の実施形態 >
次に、 本発明の第 4の実施形態について説明する。 第 1 9図は、 第 4の実施形 態の駆動用 I Cの回路ブロ ック図である。 駆動用 I C 1 は、 素子駆動用の複数個 ( n ) の出力端子 D O 1 〜 D O 9 6で構成された個別端子部 D Oと、 各出力端子 D O 1 〜D O 9 6 と接続され、 これらに対して駆動信号と しての所定の電流出力 を与える第 1駆動部 4 1 と、 群選択用の複数 （m) 個の出力端子 C D 1 〜 C D 4 で構成された共通端子部 C Dと、 各出力端子 C D 1 〜 C D 4 と接続され、 これら を選択的に一方の電源電位、 例えば接地電位 V S Sに切り替える第 2駆動部 4 9 を備えている。 以下、 n = 9 6、 m = 4の場合を例にとって説明するが、 本発明 はこれに限定される ものではなレ、。
第 1駆動部 4 1 は、 データ入力端子 S I から順次送られてく るシリ アル入力デ ータ信号を一時的に記憶するデータ信号記憶回路 5 4 と、 このデータ信号記憶回 路 5 4から複数回に分割して出力されるデータ信号に基づき上記各出力端子 D O 1 〜D 0 9 6 に駆動信号を出力する駆動回路 5 5 と、 この駆動回路 5 5 に定電流 を供給する電流供給回路 4 6 と、 第 2駆動部 4 9に所定のタイ ミ ング信号を供給 する分割回路 4 8 とを備えている。
データ信号記憶回路 5 4は、 データ入力端子 S I からシリ アル入力されるデー タ信号をク ロ ック信号 C L K 1 に同期して取り込み、 データ出力端子 S Oからシ リ アル出力する n ( 9 6 ) ビッ ト構成のシフ ト レジスタ 4 3 と、 このシフ ト レジ スタ 4 3 に取り込まれたデータ信号を、 ロー ド信号 L OAD 1 に基づいて並列に 取り込む n ( 9 6 ) ビッ ト構成のラ ッチ回路 4 4 とを備えている。
尚、 データ信号を複数ビッ トで構成する場合などにおいては、 それに応じてシ フ ト レジスタ 4 3やラ ッチ回路 4 4等の構成を変更するこ と もでき、 例えば、 シ フ ト レジスタ 4 3 をァ ドレス指定方式のメモ リ で構成するこ と もでき る。
駆動回路 5 5は、 ラ ッチ回路 4 4が出力する n ( 9 6 ) 個のデータ信号が通過 する時間をス トローブ信号 S T Bによって制御するために各データ信号とス トロ ーブ信号 S T B とが入力される n ( 9 6 ) 個のアンドゲー ト回路で構成された論 理ゲー ト回路 4 5 と、 この論理ゲー ト回路 4 5の出力に基づいて前記出力端子 D O 1 〜D O 9 6を介して一定の電流を出力する n ( 9 6 ) ビッ ト構成の ドライブ 回路 4 7 を備えている。 ドライブ回路 4 7は 1 つの出力端子 D Oに対してそれぞ れ 1 つずつの電流増幅器 （図示せず） を備えている。 この電流増幅器には電流供 給回路 4 6から電流が供給されて、 論理ゲー ト回路 4 5を通してオンのデータ信 号が入力されたときには 4 mAの電流を出力する。
第 2 1 図は、 分割回路 4 8の回路図である。 分割回路 4 8はフ リ ップフロ ップ F F 1 、 F F 2のリセッ ト入力端子 Rに外部から リセッ ト信号 R E S E Tが入力 される点を除く と、 第 3の実施形態の駆動用 I C 1 の選択制御信号発生回路 3 0 (第 1 7図） と同じ構成であるので、 第 2 0図において第 1 7図と同一部分には 同一符号を付して説明を省略する。
第 2 0図は分割回路 4 8の動作を示す波形図である。 分割回路 4 8はリセッ ト 信号 R E S E Tによ り リセッ ト された後、 制御信号 D I V S E Lの立ち上がりで 分割タイ ミ ング信号 D I V 1 のみを Hレベルと し、 次の制御信号 D I V S E Lが 立ち上がるまで保持する。 制御信号 D I V S E Lの立ち上がり によ り分割回路 4 8は分割タイ ミ ング信号 D I V 2のみを Hレベルと し、 同様に順次分割タイ ミ ン グ信号 D I V 3、 D I V 4のみを H レベルに切り替える。
次に、 上記駆動用 I C 1 の動作を含めた上記光プリ ン トへッ ド 2 0の動作につ いて、 第 1 9図に加えて、 既に説明した第 9図に示す光プリ ン トヘッ ドの回路構 成例、 第 2 2図に示すタイ ミングチャー トを参照して説明する。
まず始めにリセッ ト信号 R E S E Tが供給され、 これによつて各部が初期状態 に設定される。 1 9番目の駆動用 I C 1 のデータ入力端子 S I に 1 8 2 4個のデ ータ信号 （# 1 、 # 5、 # 9… # 7 2 9 3 ) が順次与えられ、 これがクロ ック信 号 C L K 1 に同期して順次各駆動用 I C 1 のシフ ト レジスタ 4 3に取り込まれる。 次に、 制御信号 L O AD 1 が所定時問 Hレベルに保持され、 各駆動用 I C 1 の シフ ト レジスタ 4 3 に保持された n個のデータ信号の入力が行われる。 この時、 制御信号 L O A D 1 の立ち下がり時点でラッチ回路 4 4が選択 （ラ ッチ） される ので、 シフ ト レジスタ 4 3 に取り込まれた n個のデータ信号がラッチ回路 4 4に 入力されて記憶される。 その直後に制御信号 D I V S E Lが L レベルから Hレべ ルに立ち上がり 、 所定時間経過後に L レベルに戻る。 制御信号 D I V S E Lの立 ち上がり によってタイ ミ ング制御回路 4 8は分割タイ ミ ング信号 D I V 1 のみを Hレベルにする。
その後、 ス ト ローブ信号 S T Bが Hレベルに所定時間保持される。 ス ト ローブ 信号 S T Bが Hレベルに保持されている間に前記データが ドライブ回路 4 7 に与 えられる。 ドライブ回路 4 7は、 データ信号に基づいて、 電流増幅器 （図示せ ず） を作動させてその出力電流を出力端子 D Oを介して発光素子 2 2の各個別電 極 2 8 に供給する。 ここで、 ス トローブ信号 S T B と しては、 第 2 1 図に示すよ う に有効期間に一方のレベル （この例では Hレベル） を保持するもののほかに、 レベルが L レベルと Hレベルに交互に短い期間に変化する 1 つ以上の交番制のパ ルス信号によって有効期間を示すものを用いるこ ともできる。
また、 上記のよ うに、 制御信号 L OAD 1 が立ち下がり、 ラッチ回路 4 4が 1 8 2 4個のデータ信号 （# 1 、 # 5、 # 9、 '·' # 7 2 9 3 ) を選択した後に、 1 9番目の駆動用 I C 1 のデータ入力端子 S I に 1 8 2 4個のデータ信号 （# 2、 # 6、 # 1 0、 ·'· # 7 2 9 4 ) がク ロ ック C L K 1 に同期して順次与えられる。 そして、 これらのデータ信号 （ # 2、 # 6、 # 1 0、 ·'· # 7 2 9 4 ) がク ロ ック 信号 C L K 1 に同期してシフ ト レジスタ 4 3 に取り込まれる。
次に、 制御信号 L O A D 1 が所定時間 Ηレベルに保持され、 各駆動用 I C 1 の シフ ト レジスタ 4 3に保持された n個のデータ信号の入力が行われる。 この時、 制御信号 L O A D 1 の立ち下がり時点でシフ ト レジスタ 4 3 に取り込まれた n個 のデータ信号がラツチ回路 4 4に入力されて記憶される。 その直後に制御信号 D I V S E Lが L レベルから Hレベルに立ち上がり、 所定時間経過後に L レベルに 戾る。 制御信号 D I V S E Lの立ち上が り によってタイ ミ ング制御回路 4 8は分 割タイ ミ ング信号 D I V 2のみを Hレベルにする。
その後、 ス ト ローブ信号 S T Bが Hレベルに所定時間保持される。 ス ト ローブ 信号 S T Bが Hレベルに所定時間保持されている問に前記データが ドライプ回路 4 7 に与えられる。 ドライブ回路 4 7は、 データ信号に基づいて、 電流増幅器 (図示せず） を作動させてその出力電流を出力端子 D Oを介して発光素子 2 2の 各個別電極 2 8 に供給する。
また、 上記のよ う に、 制御信号 L〇 A D 1 が立ち下がり 、 ラ ッチ回路 4 4が 1 8 2 4個のデータ信号 （# 2、 # 6、 # 1 0、 ·'· # 7 2 9 4 ) を選択した後に、 1 9番目の駆動用 I C 1 のデータ入力端子 S I に 1 8 2 4個のデータ信号 （ # 3、 # 7、 # 1 1 、 ·'· # 7 2 9 5 ) がク ロ ック信号 C L K 1 に同期して順次与えられ る。 そして、 これらのデータ信号 （ # 3、 # 7、 # 1 1 、 . # 7 2 9 5 ) がクロ ック信号 C L K 1 に同期してシフ ト レジスタ 4 3に取り込まれる。
次に、 制御信号 L〇 A D 1 が所定時間 Ηレベルに保持され、 各駆動用 I C 1 の シフ ト レジスタ 4 3に保持された n個のデータ信号の入力が行われる。 この時、 制御信号 L O A D 1 の立ち下がり時点でシフ ト レジスタ 4 3 に取り込まれた n個 のデータ信号がラ ッチ回路 4 4に入力されて記憶される。 その直後に制御信号 D I V S E Lが L レベルから Hレベルに立ち上がり、 所定時間経過後に L レベルに 戻る。 制御信号 D I V S E Lの立ち上が り によってタイ ミ ング制御回路 4 8は分 割タイ ミ ング信号 D I V 3のみを H レベルにする。
その後、 ス ト ローブ信号 S T Bが Hレベルに所定時間保持される。 ス ト ローブ 信号 S 丁 8が^1レベルに所定時間保持されている間に前記データが ドライブ回路 4 7 に与えられる。 ドライブ回路 4 7は、 データ信号に基づいて、 電流増幅器
(図示せず） を作動させてその出力電流を出力端子 D Oを介して発光素子 2 2の 各個別電極 2 8 に供給する。
また、 上記のよ う に、 制御信号 L O A D 1 が立ち下がり、 ラ ッチ回路 4 4が 1 8 2 4個のデータ信号 （# 3、 # 7、 # 1 1 、 ·'· # 7 2 9 5 ) を選択した後に、 1 9番目の駆動用 I C 1 のデータ入力端子 S 1 に 1 8 2 4個のデータ信号 （ # 4、 # 8、 # 1 2、 "' # 7 2 9 6 ) がク ロ ック信号 C L K 1 に同期して順次与えられ る。 そして、 これらのデータ信号 （ # 4、 # 8、 # 1 2、 ·'· # 7 2 9 6 ) がク ロ ック信号 C L K 1 に同期してシフ ト レジスタ 4 3 に取り込まれる。
次に、 制御信号 L O A D 1 が所定時間 Ηレベルに保持され、 各駆動用 I C 1 の シフ ト レジスタ 4 3に保持された n個のデータ信号の入力が行われる。 この時、 制御信号 L O A D 1 の立ち下がり時点でシフ ト レジスタ 4 3 に取り込まれた n個 のデータ信号がラ ッチ回路 4 4に入力されて記憶される。 その直後に制御信号 D I V S E Lが L レベルから Hレベルに立ち上がり、 所定時間経過後に L レベルに 戻る。 制御信号 D I V S E Lの立ち上がり によってタイ ミ ング制御回路 4 8は分 割タイ ミ ング信号 D I V 4のみを H レベルにする。
その後、 ス ト ローブ信号 S T Bが Hレベルに所定時間保持される。 ス ト ローブ 信号 S T Bが H レベルに所定時間保持されている間に前記データが ドライブ回路 4 7 に与えられる。 ドライブ回路 4 7は、 データ信号に基づいて、 電流増幅器 (図示せず） を作動させてその出力電流を出力端子 D Oを介して発光素子 2 2の 各個別電極 2 8 に供給する。
また、 上記のよ う に、 制御信号 L O A D 1 が立ち下がったり 、 ラ ッチ回路 4 4 が 1 8 2 4個のデータ信号 （# 4、 # 8、 # 1 2、 ·'· # 7 2 9 6 ) を選択した後 に、 1 9番目の駆動用 I C 1 のデータ入力端子 S I に次の行の 1 8 2 4個のデー タ信号 （# 1 、 # 5、 # 9、 ·'· # 7 2 9 3 ) がクロ ック信号 C L K 1 に同期順次 与えられる。 これ以後の駆動用 I C 1 の動作は 1行目のデータにおける動作と同 様の動作を 2行目以降で繰り返したものである。 上記のよ う な 1 ライン分の選択 的な発光を行い、 これを順次繰り返すこ とによって、 1画面分の露光を行う こ と ができる。
上記のよ う に、 時分割数を増加させても、 その分割数よ り も少数の制御信号用 の信号線を利用して時分割用のタイ ミ ング信号を供給するよ う にしているので、 I Cの端子数や組立作業数の削減を図ることができる。
ぐ第 5の実施形態 > 次に、 本発明の第 5の実施形態について説明する。 第 2 3図は、 第 5の実施形 態の駆動用 I Cの回路プロ ック図である。 本実施形態の駆動用 I C 1 では、 第 4 の実施形態における制御信号 D I V S E Lの代わり に 2つの制御信号 D I V S E L l 、 D I V S E L 2が入力される構成となっており、 分割回路 4 8の内部の回 路構成が、 上記第 4の実施形態の駆動用 I C 1 (第 1 9図） の分割回路 4 8 とは 異なっている。 それ以外の部分については上記第 4の実施形態と同一構成である ので、 第 2 3図において第 1 9図と同一部分に同一符号を付して説明を省略する。 第 2 4図は、 分割回路 4 8の回路図である。 論理ゲー ト回路 G 1 は制御信号 D I V S E L 1 の反転と制御信号 D I V S E L 2の反転とのアン ドをとつて分割タ イ ミ ング信号 D I V I を出力する。 論理ゲー ト回路 G 2は制御信号 D I V S E L 1 と制御信号 D I V S E L 2の反転とのアンドをとつて分割タイ ミ ング信号 D I V 2を出力する。 論理ゲー ト回路 G 3は制御信号 D I V S E L 1 の反転と制御信 号 D I V S E L 2 とのアン ドをとつて分割タイ ミ ング信号 D I V 3 を出力する。 論理ゲー ト回路 G 4は制御信号 D I V S E L 1 と制御信号 D I V S E L 2 とのァ ン ドをとつて分割タイ ミ ング信号 D I V 4を出力する。
表 1 に示すよ う に、 制御信号 D I V S E L 1 が Hレベルとなり、 D I V S E L 2が Hレベルとなると、 分割回路 4 8は分割タイ ミ ング信号 D I V 4のみを Hレ ベルに他の分割タィ ミ ング信号 D I V 1 〜D I V 3 を L レベルにする。 制御信号 D I V S E L 1 が L レベルとなり、 制御信号 D I V S E L 2が Hレベルとなると、 分割回路 4 8は分割タイ ミ ング信号 D I V 3のみを Hレベルに他の分割タイ ミ ン グ信号 D I V 1 、 D I V 2、 D I V 4を L レベルにする。 制御信号 D I V S E L 1 が Hレベルとなり、 制御信号 D I V S E L 2が L レベルとなると、 分割回路 4 8は分割タイ ミ ング信号 D I V 2のみを Hレベルに他の分割タイ ミ ング信号 D I V I 、 D I V 3、 D I V 4を L レベルにする。 制御信号 D I V S E L 1 が L レべ ルとなり、 制御信号 D I V S E L 2が L レベルとなると、 分割回路 4 8は分割タ ィ ミ ング信号 D I V 1 のみを Hレベルにして他の分割タイ ミ ング信号 D I V 2〜 D I V 4を L レベルにする。 従って、 制御信号 D I V S E L 1 、 2に与えるレべ ルの組み合わせによって分割タイ ミ ング信号 D I V 1 〜D I V 4による群の選択 を自由にすることができる。 表 1
Figure imgf000031_0001
次に、 分割タイ ミ ング信号 D I V 1 〜D I V 4の順に群の選択をするときの駆 動用 I C 1 を含めた光プリ ン トへッ ド 2 0の動作について、 第 2 3図に加えてす でに説明した第 9図に示す光プリ ン トへッ ドの回路構成例、 第 2 5図に示すタイ ミ ングチャー トを参照して説明する。 リセッ ト信号 R E S E Tによ り各部が初期 状態に設定されると、 第 4の実施形態と同様に、 まず、 1 9番目の駆動用 I C 1 のデータ入力端子 S I に 1 8 2 4個のデータ信号 （ # 1 、 # 5、 # 9 ··· # 7 2 9 3 ) が順次与えられ、 これが各駆動用 I C 1 のシフ ト レジスタ 4 3に取り込まれ る。
そして、 制御信号 L OAD 1 によって、 各駆動用 I C 1 のシフ ト レジスタ 4 3 に保持されたデータ信号 （ # 1 、 # 5、 # 9… # 7 2 9 3 ) 力 ラ ッチ回路 4 4 にラ ッチされる。 このとき、 制御信号 D I V S E L 1 、 制御信号 D I V S E L 2 はと もに L レベルに保たれているので、 分割回路 4 8 によって分割タイ ミ ング信 号 D I V 1 のみが Hレベルになり、 他の分割タイ ミ ング信号 D I V 2〜 D I V 4 は L レベルになっている。 そのため、 ス トローブ信号 S T Bが所定期間 Hレベル に保持されたときには、 分割タイ ミ ング信号 D I V 1 で選択が行われて、 駆動用 I C 1 が発光素子 2 2 (発光素子 2 2は第 9図に示されている） を駆動する。 こ の間に、 1 9番目の駆動用 I C 1 のデータ入力端子 S I に 1 8 2 4個のデータ信 号 （# 2、 # 6、 # 1 0— # 7 2 9 4 ) が順次与えられ、 これが各駆動用 I C 1 のシフ ト レジスタ 4 3に取り込まれる。
次に、 制御信号 L O A D 1 によって、 各駆動用 I C 1 のシフ ト レジスタ 4 3に 保持されたデータ信号 （# 2、 # 6、 # 1 0 ··' # 7 2 9 4 ) が、 ラ ッチ回路 4 4 にラ ッチされ、 ス トローブ信号 S T Bによって ドライブ回路 4 7 に送られるとき には、 予め制御信号 D I V S E L 1 が H レベルになり、 制御信号 D I V S E L 2 が レベルになっているので、 分割タイ ミ ング信号 D I V 2のみが Hレベルにな り、 他の分割タイ ミ ング信号 D I V 1 、 D I V 3、 D I V 4が L レベルになって いる。 そのため、 分割タイ ミ ング信号 D I V 2で選択が行われて、 駆動用 I C 1 が発光素子 2 2を駆動する。 この間に、 1 9番目の駆動用 I C 1 のデータ入力端 子 S I に 1 8 2 4個のデータ信号 （ # 3、 # 7、 # 1 1 ··· # 7 2 9 5 ) が順次与 えられ、 これが各駆動用 I C 1 のシフ ト レジスタ 4 3 に取り込まれる。
次に、 制御信号 L O A D 1 によって、 各駆動用 I C 1 のシフ ト レジスタ 4 3 に 保持されたデータ信号 （# 3、 # 7、 # 1 1 ·'· # 7 2 9 5 ) がラ ッチ回路 4 4に ラ ッチされ、 ス トローブ信号 S T Bによって ドライブ回路 4 7 に送られるときに は、 予め制御信号 D I V S E L 1 が L レベルとなり 、 制御信号 D I V S E L 2力 S Hレベルとなるので、 分割タイ ミ ング信号 D I V 3のみが Hレベルとなり、 他の 分割タイ ミ ング信号 D I V 1 、 D I V 2、 D I V 4が L レベルになっている。 そ のため、 分割タイ ミ ング信号 D I V 3で選択が行われて、 駆動用 I C 1 が発光素 子 2 2を駆動する。 この間に、 1 9番目の駆動用 I C 1 のデータ入力端子 S I に 1 8 2 4個のデータ信号 （ # 4、 # 8、 # 1 2 ··· # 7 2 9 6 ) が順次与えられ、 これが各駆動用 I C 1 のシフ ト レジスタ 4 3 に取り込まれる。
次に、 制御信号 L O A D 1 によって、 各駆動用 I C 1 のシフ ト レジスタ 4 3に 保持されたデータ信号 （# 4、 # 8、 # 1 2 ··· # 7 2 9 6 ) がラ ッチ回路 4 4に ラッチされ、 ス トローブ信号 S T Bによって ドライブ回路 4 7 に送られるときに は、 予め制御信号 D I V S E L 1 が Hレベルとなり、 制御信号 D I V S E L 2力； Hレベルとなるので、 分割タイ ミ ング信号 D I V 4のみが Hレベルとなり、 他の 分割タイ ミ ング信号 D I V 1 〜 D I V 3が L レベルになっている。 そのため、 分 割タイ ミ ング信号 D I V 4で選択が行われて、 駆動用 I C 1 が発光素子 2 2を駆 動する。 この間に、 1 9番目の駆動用 I C 1 のデータ入力端子 S I に 1 8 2 4個 のデータ信号 （ # 1 、 # 5、 # 9… # 7 2 9 3 ) が順次与えられ、 これが各駆動 用 I C 1 のシフ ト レジスタ 4 3 に取り込まれる。
これ以後の駆動用 I C 1 の動作は 1行目のデータにおける動作と同様の動作を 2行目以降で繰り返したものである。 上記のよ う な 1 ライン分の選択的な発光を 行い、 これを順次繰り返すことによって、 1画面分の露光を行う こ とができる。 本実施形態では、 2つの制御信号 D I V S E L 1、 D I V S E L 2で 4つの分 割タイ ミ ング信号 D I V I〜D I V 4を供給するよ うにしているので、 I Cの端 子数や組立作業数の削減を図るこ とができる。 また、 2つの制御信号 D I V S E L 1、 D I V S E L 2に与える信号の組み合わせによって分割タイ ミ ング信号 D I V 1〜D I V 4による選択を任意に行う こ とができるので、 その選択の順番を 自由に設定できる。
ぐ第 6の実施形態 >
次に、 本発明の第 6の実施形態について説明する。 第 2 6図は、 第 6の実施形 態の駆動用 I Cの基本的な構成を示す回路ブロ ック図である。 第 2 6図において、 シフ ト レジスタ 8及びラ ッチ回路 9が n ( 9 6 ) ビッ ト構成であり、 ラッチ回路 9から直接第 1 の ドライブ回路 1 2 Aにデータ信号が与えられよ う になつている 点が第 1 0図と相違するだけなので、 第 1 0図と同一部分には同一符号を付して 説明を省略する。
第 2 7図は、 第 6の実施形態の駆動用 I C 1 について、 第 2 6図に示す回路プ ロ ック図のう ち、 複数ある出力端子 D 0 1〜D 0 9 6の 1 つの出力端子 D O l に 関係する部分を中心に抽出した要部回路プロ ック図である。 タイ ミ ング制御回路 7の一部を構成する分割回路 4 8が、 第 5の実施形態 （第 2 3図） の分割回路 4 8 と同様に 2つの制御信号 D V S E L 1、 D I V S E L 2 よ り分割タイ ミ ング信 号 D I V 1〜D I V 4を生成する構成をしている。 又、 ラ ッチ回路 9から出力さ れるデ一タは、 ス ト ローブ信号 S T Bによつて開閉制御されるアン ドゲー ト回路 を介して電流増幅器 1 2 a に入力される。 また、 ラッチ回路 9は第 1 の実施形態 (第 2図） と同様に、 ロー ド信号 L O A D 1 に萆づいてシフ ト レジスタ 8に取り 込まれているデータ信号を並列に取り込む。 更に、 シフ ト レジスタ 8 と補正デー タ記憶回路 1 0 と の間にセ レク タ回路 5 6が設けられる。 このセ レク タ回路 5 6 は分割タイ ミ ング信号 D I V 1〜D I V 4によって制御されて、 シフ ト レジスタ 8から出力されるデータを補正データ記憶回路 1 0に与えるための 1本の信号線 がセレク タ回路 5 6 と補正データ記憶回路 1 0 との問を接続された 4本の信号線 から選択される。 それ以外については第 1 1 図と同様であるので、 第 2 7図にお いて第 1 1 図と同一部分には同一符号を付して説明を省略する。 又、 補正デ一タ 記憶回路 1 0は、 第 2の実施形態と同様、 s ビッ ト （例えば 3 ビッ ト） 構成の補 正データ信号を n X m ( 3 8 4 ) 個記憶するこ とができる s X n X m ( 1 1 5 2 ) ビッ ト構成の記憶回路である。
このよ う に、 本実施形態の駆動用 I Cは、 第 5の実施形態の駆動用 I Cに、 第 1 〜第 3の実施形態の駆動用 I Cに設けられた補正データ記録回路 1 0を設けた 構成となる。 よって、 第 1 〜第 3の実施形態と同様に、 出力補正に対応するため の補正データ信号を n X m ( 3 8 4 ) 個、 この補正データ記録回路 1 0に記憶し、 第 5の実施形態と同様に、 シフ ト レジスタ 8から 1 ライ ンの 1 Z 4ずつ送られる n ( 9 6 ) ビッ トのデータに応じて、 セ レク タ回路 5 6から補正データ記憶回路 1 0への信号線が 1 本選択される。 そして、 補正データ記憶回路 1 0 よ り n ( 9 6 ) ビッ トのデータに応じた 9 6個の補正データ信号を第 1 の ドライブ回路 1 2 Aに送出する。
又、 本実施形態の分割回路 4 8は、 第 5の実施形態と同様に、 2つの制御信号 D I V S E L 1 、 D I V S E L 2 よ り分割タイ ミ ング信号 D I V 1 〜D I V 4を 生成し、 後段の回路に供給するものと したが、 第 4の実施形態と同様に、 制御信 号 D I V S E L 1 つで分割タイ ミ ング信号 D I V 1 〜D I V 4を生成する分割回 路とするこ とによって、 信号を入力するための端子数を削減するこ とができる。 尚、 第 1 の実施形態におけるス ト ローブ制御回路 1 4、 第 2、 第 3の実施形態 における選択制御信号発生回路 3 0、 第 4の実施形態の分割回路 4 8は、 それぞ れ、 フ リ ップフロ ップ F F 1 、 F F 2及び論理ゲー ト回路 G 1 〜G 4によって構 成されている。 このよ うなス トローブ制御回路 1 4、 選択制御信号発生回路 3 0、 分割回路 4 8 において、 フ リ ップフ ロ ップ F F 1 、 F F 2によって 2 ビッ トの力 ゥンタ回路が、 論理ゲー ト回路 G 1 〜G 4によってこのカウンタ回路の出力よ り 4つの信号を生成するデコーダが構成される。
よって、 第 1 〜第 4の実施形態では、 ス トローブ制御回路 1 4、 選択制御信号 発生回路 3 0、 分割回路 4 8を、 2 ビッ トのカウンタ回路とこのカウンタ回路の 出力を利用して 4つの信号を生成するデコーダとから構成されて回路と している が、 このよ う な回路に限定されない。 即ち、 ス ト ローブ制御回路、 選択制御信号 発生回路、 分割回路を、 それぞれ、 X個のフ リ ップフロ ップで構成された X ビッ トのカウンタ回路と、 m個の論理ゲー ト回路で構成されると と もにカウンタ回路 の出力から m個の信号を生成するデコーダとから構成される回路と しても構わな い。 尚、 このとき、 X と mとの関係は、 x < m 2 xである。
又、 第 5及ぴ第 6 の実施形態における分割回路 4 8は、 それぞれ、 論理ゲー ト G 1 〜 G 4によって構成された 2入力 4出力のデコーダであるが、 このよ うなデ コーダに限定されるものでなく X入力 m出力のデコーダと しても構わない。 尚、 このとき、 X と mとの関係は、 Xく m≤ 2 xである。 産業上の利用可能性
以上のよ う に、 本発明によると、 外部から群選択のために駆動用 I Cに入力す る制御信号数が群の数よ り少なく なっているので、 駆動用 I Cの端子数が減少し ている。 そのため、 配線数が削減され、 組立作業数が削減される。 したがって、 組立の作業性が良く 、 故障の発生が少なく なる。 また、 駆動用 I Cの小型化を図 ることができる。
また、 本発明によると、 補正データ信号を記憶してデータ信号のそれぞれに対 して補正データ信号で補正して素子を駆動するので、 素子ごとに生じる動作のば らっきを抑えることができる。
また、 本発明によると、 駆動用 I Cは順次送られてく る n X m個のデータ信号 をデータ信号記憶回路で記憶し、 データ信号記憶回路に記憶されているデータ信 号から n個単位に選択して取り 出し、 その選択されたデータで n個の出力端子に 接続されている ドライブ回路を動作させ、 n個の選択端子に接続されている第 2 駆動部を同期させているので、 素子を複数の群に分けて駆動するときにおいても データ信号の並び替えが不要である。 そのため、 信号処理が簡単となる。
以上のよ う に、 本発明は駆動用 I C及び光プリ ン トへッ ドに極めて有用である。

Claims

請求の範囲
1 . 一列状に配された m X n個の発光ダイォー ドに駆動電流を供給するために、 n個の第 1 出力端子のそれぞれに m (ただし、 m 3 ) 個の発光ダイオー ドの第 1 電極が接続され、 m個の第 2出力端子のそれぞれに n個の発光ダイオー ドの第 2電極が接続される駆動用 I C装置において、
前記第 1 出力端子から前記駆動電流を出力する第 1 駆動部と、 前記第 2出力端 子のう ちの 1 つを所定の電位に保つことで該 1 つの端子に接続された発光ダイォ ー ドをアクティブになす第 2駆動部と、 該第 2駆動部に第 2出力端子の う ちの 1 つを指定する指定信号を与える制御回路とを備えると と もに、 前記制御回路は外 部から m り少数の信号線を介して供給される制御信号に基づいて前記指定信号 を出力するこ とを特徴とする駆動用 I C。
2 . 前記制御回路は、 ライ ン上に配された前記発光ダイオー ドを前記指定信号の 切り替えによって順次アクティブになすよ う に第 2駆動部を制御するこ とを特徴 とする請求の範囲 1 に記載の駆動用 I C。
3 . 前記制御回路は X ( X < m ) 本の入力用信号線と、 第 2駆動部に前記指定信 号を供給する m本の出力線を有していることを特徴とする請求の範囲 2に記載の 駆動用 I C。
4 . 前記制御回路は、 一連のパルス列から成る前記制御信号よ り 、 そのパルスを カウン トするパルスカウンタ回路と、 このパルスカウンタ回路よ り出力される信 号を組み合わせて m本の出力ラインに前記指定信号を出力する論理回路とからな るこ とを特徴とする請求の範囲 1 に記載の駆動用 I C。
5 . 前記信号線は前記制御信号専用になっているこ とを特徴とする請求の範囲 1 に記載の駆動用 I c。
6 . 前記信号線は前記制御信号とそれ以外の信号とで兼用されるこ とを特徴とす る請求の範囲 1 に記載の駆動用 I C。
7 . 第 1駆動部は、 発光ダイオード個々に対応した補正データを記憶する補正デ —タ記憶回路を備える請求の範囲 1 に記載の駆動用 I C。
8 . —列状に配された m X n個の発光ダイォー ドに駆動電流を供給するために、 n個の第 1 出力端子のそれぞれに m (ただし、 m≥ 2 ) 個の発光ダイオー ドが接 続され、 m個の第 2出力端子のそれぞれに n個の発光ダイォー ドの第 2電極が接 続される駆動用 I Cにおいて、
前記第 1 出力端子から前記駆動電流を出力する第 1駆動部と、 前記第 2出力端 子のう ちの 1 つを所定の電位に保つことで該 1 つの端子に接続された発光ダイォ — ドをァクティブになす第 2駆動部とを備えると と もに、 前記第 1 駆動部が順次 送られてく る少なく と も n X m個のデータ信号を記憶するデータ信号記憶回路と、 前記データ信号記憶回路に記憶されているデータ信号を n個単位に選択して取り 出すデータ選択回路と、 この選択されたデータ信号に基づいて前記駆動電流を出 力する ドライブ回路とから成ることを特徴とする駆動用 I C。
9 . 前記第 2駆動部の前記第 2出力端子のう ちの 1 つを指定すると と もに前記デ —タ選択回路に前記データ信号を n個単位に指定する指定信号を供給する制御回 路を備えたこ とを特徴とする請求の範囲 8に記載の駆動用 I C。
1 0 . 前記第 1駆動部は、 前記発光ダイオー ドの個々に対応した補正データを記 憶する補正データ記憶回路を備え、 前記ドライブ回路は前記データ信号と前記補 正データに基づいて前記駆動電流を出力するこ とを特徴とする請求の範囲 8に記 載の駆動用 I C。
1 1 . m X n個の発光素子を備えた発光デバイスと、 該発光デバイスの発光素子 に駆動電流を供給する駆動用 I C と を備えた光プリ ン トへッ ドにおいて、 前記発光デバイスが、 n個の第 1 電極のそれぞれに m (ただし、 m 3 ) 個の 発光素子の第 1 電極が接続されると と もに、 m個の第 2電極のそれぞれには n個 の発光素子の第 2電極が接続され、
そして、 前記駆動用 I Cが、 前記発光デバイ スの第 1電極にそれぞれ接続され る n個の第 1 出力端子と、 第 1 出力端子から前記駆動電流を出力する第 1駆動部 と、 前記発光デバイスの第 2電極にそれぞれ接続される m個の第 2出力端子と、 第 2出力端子の う ちの 1つの端子を所定の電位に保つこ とで該 1 つの端子に接続 された発光ダイオー ドをアクティブになす第 2駆動部と、 第 2駆動部に第 2出力 端子のう ちの 1 つを指定する指定信号を与える制御回路とを備え、
前記制御回路が外部から mよ り少数の信号線を介して供給される制御信号に基 づいて前記指定信号を出力すること を特徴とする光プリ ン トへッ ド。
1 2 . 前記駆動用 I Cの上に前記発光デバイスが積層されているこ とを特徴とす る請求の範囲 1 1 に記載の光プリ ン トヘッ ド。
1 3 . 前記発光デバイスが前記駆動用 I Cの上面に電気絶縁層を介して配置され ると と もに、 前記発光デバイスが前記駆動用 I Cの中央に配置されることを特徴 とする請求の範囲 1 2に記載の光プリ ン トヘッ ド。
1 4 . m X n個の発光素子を備えた発光デバイスと、 該発光デバイスの発光素子 に駆動電流を供給する駆動用 I Cとを備えた光プリ ン トへッ ドにおいて、 前記発光デバイスが、 n個の第 1 電極のそれぞれに m (ただし、 m≥ 2 ) 個の 発光素子の第 1 電極が接続されると と もに、 m個の第 2電極のそれぞれには n個 の発光素子の第 2電極が接続され、
そして、 前記駆動用 I Cが、 前記発光デバイスの第 1 電極にそれぞれ接続され る n個の第 1 出力端子と、 第 1 出力端子から前記駆動電流を出力する第 1駆動部 と、 前記発光デバイ スの第 2電極にそれぞれ接続される m個の第 2出力端子と、 第 2出力端子のう ちの 1 つの端子を所定の電位に保つこ とで該 1 つの端子に接続 された発光ダイオー ドをアクティブになす第 2駆動部とを備え、 前記第 1 駆動部が、 順次送られてく る少なく と も n X m個のデータ信号を記憶 するデータ信号記憶回路と、 前記データ信号記憶回路に記憶されているデータ信 号を n個単位に選択して取り出すデータ選択回路と、 その取り 出したデータ信号 に基づいて前記駆動電流を出力する ドライブ回路とから成るこ とを特徴とする光 プリ ン トヘッ ド。
1 5 . 素子駆動用の n個の出力端子と、 該各出力端子と接続した第 1駆動部と、 m個の群選択用端子と、 該各群選択用端子と接続した第 2駆動部とを備えた駆動 用 I Cにおいて、
前記第 1 駆動部が、 順次送られてく る少なく と も n X m個のデータ信号を記憶 するデータ信号記憶回路と、 前記データ信号記憶回路に記憶されているデータ信 号を外部から信号線を介して供給される制御信号に基づいて n個単位に選択して 取り出すデータ選択回路と、 この選択されたデータ信号に基づいて前記駆動電流 を出力する ドライブ回路とを備え、
前記第 2駆動部が、 前記 m個の群選択用端子を前記データ選択回路における前 記データ信号の選択タイ ミ ングに同期して順次切り換える構成とすることを特徴 とする駆動用 I C。
1 6 . 前記第 1 の駆動部が、 前記 n X m個のデータ信号に個々に対応した補正デ ータを記憶する補正データ記憶回路を備えるこ とを特徴とする請求の範囲 1 5に 記載の駆動用 I C。
1 7 . 前記駆動用 I Cが、 n個の発光素子で構成される群を m個備える発光デバ イスを群単位で時分割駆動するための駆動用 I Cであるこ とを特徴とする請求の 範囲 1 5 に記載の駆動用 I C。
1 8 . 素子駆動用の n個の出力端子と、 該各出力端子と接続した第 1駆動部と、 m個の群選択用端子と、 該各群選択用端子と接続した第 2駆動部とを備えた駆動 用 I Cにおいて、 外部よ り供給される m り も少数の制御信号に基づいて m個の分割タイ ミ ング 信号を生成するタイ ミ ング制御回路を備えると と もに、
前記第 1 駆動部が、 順次送られてく る少なく と も n X m個のデータ信号を記憶 するデータ信号記憶回路と、 前記データ信号記憶回路に記憶されているデータ信 号を前記 m個の分割信号に基づいて n個単位に選択して取り 出すデータ選択回路 と、 この選択されたデータ信号に基づいて前記駆動電流を出力する ドライブ回路 とを備え、
前記第 2駆動部が、 前記 m個の群選択用端子を前記データ選択回路における前 記データ信号の選択タイ ミ ングに同期して順次切り換える構成とすることを特徴 とする駆動用 I C。
1 9 . 前記タイ ミ ング制御回路に入力される制御信号が、 前記データ信号を前記 データ信号記憶回路に記憶させるタイ ミ ングを制御するための信号を供給する信 号線を介して供給されるこ とを特徵とする請求の範囲 1 8に記載の駆動用 I C。
2 0 . 前記タイ ミ ング制御回路に入力される制御信号が、 専用線を介して供給さ れるこ とを特徴とする請求の範囲 1 8に記載の駆動用 I C。
2 1 . 前記第 1 の駆動部が、 前記 n X m個のデータ信号に個々に対応した補正デ ータを記憶する補正データ記憶回路を備えるこ とを特徴とする請求の範囲 1 8に 記載の駆動用 I C。
2 2 . 前記駆動用 I Cが、 n個の発光素子で構成される群を m個備える発光デバ ィスを群単位で時分割駆動するための駆動用 I Cであるこ とを特徴とする請求の 範囲 1 8 に記載の駆動用 I C。
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