WO1993007641A1 - Semiconductor integrated circuit device and manufacture thereof - Google Patents

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WO1993007641A1
WO1993007641A1 PCT/JP1992/001209 JP9201209W WO9307641A1 WO 1993007641 A1 WO1993007641 A1 WO 1993007641A1 JP 9201209 W JP9201209 W JP 9201209W WO 9307641 A1 WO9307641 A1 WO 9307641A1
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WO
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oxide film
element region
region
semiconductor substrate
insulating film
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Application number
PCT/JP1992/001209
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Inventor
Naotaka Hashimoto
Toshiaki Yamanaka
Takashi Hashimoto
Akihiro Shimizu
Nagotoshi Ohki
Hiroshi Ishida
Original Assignee
Hitachi, Ltd.
Hitachi Vlsi Engineering Corp.
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Publication date
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Definitions

  • the present invention relates to a semiconductor integrated circuit device having fine semiconductor elements and a method for manufacturing the same, and more particularly to a semiconductor integrated circuit device capable of effectively suppressing a kink current of a MOS transistor and a method for manufacturing the same. .
  • an oxide film for element isolation provided in a storage element region having a plurality of storage elements and a peripheral element region having a plurality of elements provided therearound (element isolation). Insulating films for each) were formed using the same selective oxidation technology. Therefore, how to minimize the lateral extension (bird's beak) of the oxide film caused by selective oxidation in order to realize an extremely fine storage element area has been a major issue. .
  • the concentration of the blunt material at the end of the element through which the kink current (the current flowing due to the kink phenomenon) flows is locally determined.
  • a method has been proposed to reduce the generation of kink current.
  • trench-type element isolation is used, and a buried oxide film 2 is buried in a groove formed in the element isolation region.
  • a thick polycrystalline silicon film 19 is formed on the element region with a thin oxide film 3 interposed therebetween, and serves as a mask for boron (B) ion implantation. Boron ions are implanted at a predetermined depth perpendicular to the semiconductor substrate 1, and the P-type layer 15 having a higher concentration than the semiconductor substrate 1 is formed due to ⁇ -direction scattering at the end of the element. Formed in the part. Under the field oxide film 2, a p-type device isolation punch.through stopper layer 20 is formed under the field oxide film 2, a p-type device isolation punch.through stopper layer 20 is formed.
  • the side surface of the element isolation groove provided at the end of the element region where the gate electrode intersects is removed.
  • a method of tilting has been proposed. This method will be described with reference to FIG.
  • the excitation energy beam is swung in a certain direction so that the side surface 23 of the element isolation groove in that direction is exposed to the semiconductor substrate.
  • the surface 21 is perpendicular to the surface 21 and the other side surface 22 of the element isolation groove is inclined.
  • reference numeral 24 denotes the bottom surface of the element isolation groove.
  • An insulating film is buried in the element isolation trench.
  • the former shows that the kink current is suppressed because the impurity rate of the P-type layer 15 at the end of the element is locally increased as shown in FIG. ''
  • the junction characteristics between the drain diffusion layer and the semiconductor substrate 1 are degraded, leading to a reduction in junction breakdown voltage and an increase in diffusion layer leakage current, thereby deteriorating or erasing the storage retention characteristics of the storage device.
  • the problem of an increase in current arises.
  • it is necessary to increase the concentration of the insoluble material in the semiconductor substrate 1.
  • the impurity concentration of the P-type layer 15 at the end of the element must be increased accordingly. No. Therefore, the above-mentioned bonding characteristics are further deteriorated.
  • the inclination of the side surface of the element isolation groove is controlled by directing the excitation energy beam in a certain direction. Therefore, the side surface 23 in a certain direction of the side wall of the groove is always perpendicular to the substrate surface 21, and it is impossible to take a complete measure against kink. Because, in many cases, the semiconductor integrated circuit device is composed of a plurality of elements, and the direction of each gate electrode 18 is not always constant, so that the gate electrode 1 8 intersect, and some elements will have kinks. If the gate electrode direction is fixed, this problem can be solved, but the chip size is increased due to layout restrictions, and it is difficult to implement.
  • the off-state current of the MOS transistor (which flows when the gate voltage is not applied) decreases with the decrease in the threshold voltage. Current) increased, causing problems such as deterioration of memory retention characteristics and increase in current consumption.
  • a first object of the present invention is to solve the above-described problems of the conventional technology and to suppress a kink current of a MOS transistor without deteriorating the junction characteristics of a diffusion layer.
  • An object of the present invention is to provide an apparatus and a method for manufacturing the same.
  • a second object of the present invention is to provide a semiconductor integrated circuit device having a semiconductor element with a narrow channel width and capable of preventing a decrease in threshold voltage, and a method for manufacturing the same.
  • the present invention provides a semiconductor integrated circuit device having a storage element region provided with a plurality of storage elements, and a peripheral element region provided with a plurality of peripheral elements.
  • the angle between the lower surface of the edge of the insulating film for isolation between the elements provided in the peripheral element region with respect to the substrate surface is defined as the edge of the insulating film for isolation between the elements formed in the memory element region. Make the angle smaller than the angle made with the lower substrate surface.
  • the semiconductor integrated circuit device may further include a substrate surface on a lower surface of an end lower surface of an isolation insulating film between elements provided in the peripheral element region.
  • the angle made is less than 60 degrees.
  • the semiconductor device includes the storage element region and the peripheral element region.
  • the impurity concentration on the surface of the semiconductor substrate in the storage element region is higher than that in the peripheral element region.
  • the thickness of the gate insulating film provided in the storage element region is larger than that of the peripheral element region. Also in this case, it is preferable to form insulating isolation films between the elements provided in the storage element area and the peripheral element area as described above.
  • an exposed portion of a semiconductor substrate is selectively oxidized by using an oxidation-resistant insulating film having a desired shape as a mask.
  • an oxidation-resistant insulating film having a desired shape as a mask.
  • the exposed portion of the semiconductor substrate is selectively oxidized by using the oxidation-resistant insulating film having a desired shape as a mask to form an insulating film for separating elements.
  • oxidation is performed so that the angle formed by the lower surface of the end portion of the isolation insulating film formed in the peripheral element region with respect to the substrate surface is smaller than that of the storage element region.
  • this oxide film formed in a peripheral element region is The thermal oxidation can be performed by making the film thickness larger than that of the storage element region.
  • an oxidation film may be formed under the oxidation-resistant insulating film only in the peripheral element region, and oxidation may be performed without forming an oxide film under the oxidation-resistant insulating film in the memory element region. Further, the oxidation may be performed by making the thickness of the oxidation-resistant insulating film in the peripheral element region smaller than that in the storage element region.
  • the first object can be achieved by using different methods for the peripheral element region and the storage element region, and forming an insulating film for isolation between elements in a desired order.
  • the isolation insulating film in the peripheral element region is formed by selectively thermally oxidizing an exposed portion of the semiconductor substrate using an oxidation-resistant insulating film having a desired shape as a mask.
  • the isolation insulating film in the storage element region may be formed by providing a groove at a desired position in the semiconductor and filling the groove with an insulator. It is preferable that the isolation insulating film is formed by oxidation so that the angle formed by the lower surface of the end portion with respect to the substrate surface is 60 degrees or less.
  • the depth of the semiconductor substrate surface should be less than 0.2 / im. If selective oxidation is performed after the lower groove is provided, the element isolation becomes better.
  • the depth of the groove is 0.0 from 0 5 m. When it is within a range of 2 m, also c Very favorable results, in order to achieve the second object, a semiconductor integrated circuit of the present invention
  • the step of introducing an impurity into the peripheral element region and the rain region of the storage element region and the step of introducing an obtuse only into the storage element region are performed in a desired order.
  • the semiconductor substrate surface impurity concentration is made lower than the semiconductor substrate surface impurity concentration in the peripheral element region.
  • a method of manufacturing a semiconductor integrated circuit device includes a step of forming a first gate insulating film in the peripheral element region and the storage element region; A gate insulating film formed in the storage element region by the step of removing the first gate insulating film of the first and the step of forming the second gate insulating film in the peripheral element region and the storage element region Is made thicker than the thickness of the gate insulating film formed in the peripheral element region.
  • the potential equipotential line 16 of the potential caused by the gate electrode 18 of the 0 S transistor is within the field oxide film 2. It is distributed deeply and within the semiconductor substrate 1 on the surface. At the element end, the distributions of the two influence each other, and the equipotential line 16 of the potential is a distorted distribution. In particular, when the bird's beak is short and the slope is large as shown in Fig. 12 (a), the radius of curvature of the potential distribution 16 at the element end is small, and the potential is locally increased. However, it may cause kink current.
  • the potential distribution 16 at the element end is gentle and there is no local increase in potential.
  • the kink current is suppressed.
  • extending the bird's beak means reducing the shape (incline) of the bird's beak.
  • the bird's beak in the storage element region has a gentler slope than the bird's beak in the peripheral element region.
  • Fig. 13 (a) when the periphery is surrounded by a wide device isolation region and the device is isolated, the threshold voltage of the device decreases due to kink as the channel width becomes narrower, as shown in Fig. 13 (a). I do.
  • Fig. 13 (b) when the peripheral element separation length becomes shorter, the threshold voltage drop caused by the kink becomes smaller.
  • the storage element region where the element region and the element isolation region are arranged at the minimum interval has the characteristics of both of them.
  • the influence of the element separation length is large, even if the side surface of the element separation film is perpendicular to the substrate surface, kink can be suppressed by shortening the element separation length, and the threshold voltage can be reduced. The drop is small. Therefore, it is effective to mainly take measures against kink in the peripheral element region.
  • the storage element region it is effective to increase the substrate surface concentration or increase the gate insulating film thickness. In some cases, lowering of the threshold voltage can be prevented.
  • FIG. 1 is a diagram showing an example of a cross-sectional structure diagram of a field oxide film of the present invention and a characteristic diagram thereof
  • FIG. 2 is a cross-sectional diagram showing a manufacturing process of a first embodiment of the present invention
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the second embodiment of the present invention.
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the third embodiment of the present invention.
  • FIG. 5 is a manufacturing process of the fourth embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing the manufacturing process of the fifth embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing the manufacturing process of the sixth embodiment of the present invention.
  • FIG. 1 is a diagram showing an example of a cross-sectional structure diagram of a field oxide film of the present invention and a characteristic diagram thereof
  • FIG. 2 is a cross-sectional diagram showing a manufacturing process of a first embodiment of the present invention
  • FIG. 9 is a cross-sectional view showing a manufacturing process according to a seventh embodiment of the present invention
  • FIG. 9 is a cross-sectional view showing a manufacturing process according to an eighth embodiment of the present invention
  • FIG. 10 is a first conventional kink countermeasure example.
  • Sectional view, Fig. 11 is a bird's-eye view showing a second conventional example of kink countermeasures
  • Fig. 12 is a diagram for explaining the effect of the field oxide film shape on the potential distribution
  • Fig. 13 The figure shows the dependence of the threshold voltage on the device isolation dimensions.
  • FIG. 4 is a cross-sectional view showing the manufacturing process of the ninth embodiment of the present invention.
  • FIG. 15 is a cross-sectional view showing the manufacturing process of the tenth embodiment of the present invention.
  • FIG. FIG. 4 is a cross-sectional view showing a manufacturing process of the first embodiment.
  • FIG. 1 (a) shows a sectional structure of the semiconductor integrated circuit device according to the present invention when gate electrodes 18 and 18 and a source / drain diffusion layer 27 are formed. Indicates the peripheral element region, and the end of the field oxide film 2 formed on the main surface of the semiconductor substrate 1, that is, the shape of the parse beak portion (inclined) is better than the storage element region shown on the left side. ) Is moderate.
  • FIG. 1 (b) shows the relationship between the angle between the lower surface of the field beak of the field oxide film 2 and the surface of the substrate 1 and the change in the threshold voltage of the MOS transistor. If the angle of the bird's beak exceeds 60 degrees, kink occurs and the threshold voltage is lowered. Therefore, extend the parsbeak
  • Example 1 First, the case where the thickness of an oxide film formed under oxidation resistance used as a mask during selective oxidation is changed will be described.
  • FIGS. 2 (a) to 2 (d) are new views showing the manufacturing steps of the first embodiment of the present invention.
  • Fig. 2 (a) an oxide film with a thickness of about 10 nm was formed on the main surface of the semiconductor substrate 1 with an impurity concentration of about 10 17 cm 3 by thermal oxidation.
  • Form 3 a photoresist pattern 4 covering the peripheral element region is formed, and using this as a mask, the oxide film 3 formed in the storage element region is removed.
  • thermal oxidation is again performed to form an oxide film having a thickness of about 10 nm in the memory element region.
  • the thickness of the oxide film 3 formed on the main surface of the semiconductor substrate 1 was 1 nm in the storage element region and about 14 nm in the peripheral element region.
  • a silicon nitride film 5 having a thickness of about 150 nm was formed as an oxidation-resistant insulating film, and this was patterned using well-known lithography and dry etching. Then, the silicon nitride film 5 in the element difficult region is removed. As a result, the oxide film 3 formed under the silicon nitride film 5 serving as a mask when the selective oxide film is formed has a thickness in a portion formed in the peripheral element region, It becomes larger than the film thickness of the portion formed in the above. Next, as shown in FIG.
  • oxidation is performed as a silicon nitride film mask, and a field oxide film 2 having a thickness of about 4 OO nm is formed in the element isolation region.
  • the length of the bird's beak of the field oxide film 2 in the peripheral element region can be made longer than the length of the parse beak in the storage element region. This is because the oxide film 3 formed under the silicon nitride film 5 in the peripheral element region is thick and the passage of the oxidant (oxygen) is wide, so that the oxidant can be easily diffused deeply. That's why.
  • the silicon nitride film 5 is selectively removed with hot phosphoric acid, and then, as shown in FIG. A gate insulating film 17 is formed on the surface, and then gate electrodes 18 and 18 and a source / drain diffusion layer 27 are formed. Thereafter, an interlayer film, a wiring electrode, and the like are formed, but are not directly related to the present invention, and thus description thereof is omitted.
  • the oxide film 3 formed on the main surface of the semiconductor substrate 1 may be an oxide film formed by a chemical vapor deposition method.
  • the lateral extension of the field oxide film 2 on the storage element region side is about 0.1 ⁇ m on one side, and the lower surface of the end is formed at an angle formed by the substrate 1 with respect to the main surface. (Hereinafter, simply referred to as the angle of the lower surface) was about 70 degrees, the lateral extension on the peripheral element region side was about 0.3 m on one side, and the angle of the lower surface was about 50 degrees.
  • FIGS. 3 (a) to 3 (c) are cross-sectional views showing the manufacturing steps of the second embodiment of the present invention.
  • This embodiment is almost the same as FIG. 2 showing the first embodiment.
  • the difference between this embodiment and the first embodiment is that an oxide film is formed below the silicon nitride film 5 in the storage element region, as shown in FIG. 2 (b). There is no point. Therefore, as shown in FIG. 3 (b), the oxide film 3 does not exist under the silicon nitride film 5 in the storage element region.
  • the lateral extension of the field oxide film 2 (the length of the parse beak) is when the thickness of the oxide film 3 is 10 nm.
  • the thickness of the oxide film 3 is 10 nm.
  • the extension of the field oxide film 2 in the direction of the model in the rain region could be made shorter than in the first embodiment.
  • kink cannot be suppressed because the angle between the lower surface of the parse beak and the main surface of the substrate in the peripheral element region is about 70 degrees.
  • the lateral extension of the field oxide film 2 in the storage element region is approximately 0 ⁇ m on one side.
  • the angle between the lower surface and the main surface of the substrate was about 90 degrees, and the extension in the peripheral element area was about 0.3; 111, the angle was about 50 degrees.
  • Subsequent manufacturing process Is the same as in the first embodiment, and the description is omitted.
  • FIGS. 4 (a) to 4 (c) are cross-sectional views showing a manufacturing process according to a third embodiment of the present invention.
  • an oxide film 3 having a thickness of about 15 nm is formed on the main surface of the semiconductor substrate 1 having an impurity concentration of about 10 17 cm 3 by a thermal oxidation method. Is formed by a well-known thermal oxidation method.
  • a silicon nitride film 5 having a thickness of 150 nm is formed by chemical vapor deposition as an oxidation-resistant insulating film, and is formed by well-known lithography and dry etching. Then, the silicon nitride film 5 formed in the element isolation region is removed.
  • the peripheral element region is covered with a photoresist film (not shown), and the oxide film 3 exposed in the element isolation region of the storage element region is removed by etching with a diluted hydrofluoric acid aqueous solution or the like. At this time, the oxide film 3 under the peripheral portion of the silicon nitride film 5 formed in the storage element region is also removed. The photoresist film is removed, and a thin silicon nitride film 6 having a thickness of 20 nm, which is equal to or greater than 1 Z 2 of the thickness of the removed oxide film 3, is formed. The structure shown in Fig. (B) was obtained.
  • the thin silicon nitride film 6 is removed by anisotropic dry etching, and as shown in FIG. 4, only the side wall of the silicon nitride film 5 serving as a mask for selective oxidation is removed. The thin silicon nitride film 6 was left. As a result, in the storage element region, the silicon nitride film 6 is in direct contact with the semiconductor substrate 1, and in the peripheral device region, the oxide film 3 exists below the silicon nitride film 6.
  • the lateral extension of the field oxide film in the storage element region is almost as shown in the second embodiment, and the distance between the lower surface and the main surface of the substrate is increased.
  • the angle was almost 90 degrees.
  • the lateral extension was about 0.
  • the angle between the lower surface and the main surface of the substrate was about 50 degrees.
  • Embodiment 2 The difference between this embodiment and Embodiment 2 is that only the periphery of the silicon nitride film 5 in the storage element region is in direct contact with the semiconductor substrate 1 via the thin silicon nitride film 6. Generally, boiled phosphoric acid is used to remove the silicon nitride film after the formation of the field oxide film, and the selectivity to silicon substrate 1 is very low. In the area where the silicon substrate is in contact, the silicon substrate is etched.
  • the exposed surface of the semiconductor substrate becomes a memory element. Only at the periphery of the silicon nitride film 5 in the region, it is possible to minimize the etching of the silicon substrate 1 by phosphoric acid.
  • the thin silicon nitride film 6 shown in FIG. 4 (b) before forming the thin silicon nitride film 6 shown in FIG. 4 (b), for example, at 900 ° C. in an atmosphere containing nitrogen such as ammonia, for example.
  • nitrogen such as ammonia
  • the natural oxide film formed on the exposed surface of the semiconductor substrate 1 is converted into a thermal silicon nitride film. If you do this.
  • the natural oxide film is prevented from intervening at the interface between the thin silicon nitride film 6 and the semiconductor substrate 1, and the extension of the field oxide film in the lateral direction 8 in the memory element region is further reduced. be able to.
  • the oxide film 3 in the element isolation region of the peripheral device region is sufficiently thicker than the natural oxide film, so that the entire oxide film 3 is converted to a thermal nitride film. There is nothing.
  • the silicon nitride film 6 is anisotropically etched, as shown in FIG. To form an oxide film 7 having a thickness of about 150 nm. Then, as shown in FIG. 5 (b), the oxide film 7 is anisotropically etched, and the thin oxide silicon film 8 on the side wall of the silicon nitride film 5 is used as a mask to form a thin silicon nitride film. The silicon film 6 is etched, and an overhang of a thin silicon nitride film 6 having a length of about 0.1 jam is provided on the side wall of the silicon nitride film 5.
  • the oxide film 8 on the side wall of the silicon nitride film 5 is removed with a diluted hydrofluoric acid aqueous solution or the like.
  • the exposed oxide film 3 under the thin silicon nitride film 6 is also etched, but the oxide film 8 formed by chemical vapor deposition is more thermally oxidized. Since the etching speed is several times higher than that of oxide film 3 formed by oxide film 3, oxide film 3 remains without being etched much.
  • the natural oxide film formed on the surface of the semiconductor substrate 1 before forming the thin silicon nitride film 6 is converted to a thermal nitride film.
  • the lateral extension of the field oxide film in the storage element region can be Om.
  • the extension was about 0.2 ⁇ and the angle of the lower surface was about 50 degrees because of the overhang of the silicon nitride film 6.
  • a field oxide film is formed by selective oxidation. At least in the memory element area, at least in the memory element area, select a trench with a depth of about 0.1 lm using the silicon nitride film 5 or the like as a mask on the semiconductor substrate 1 where the element isolation area is exposed. In this case, the element isolation ability can be improved. This is the same in other embodiments of the present invention. If the depth of the groove is more than 0.2 ⁇ , crystal defects are likely to occur during the formation of the field oxide film, so avoid making the depth more than 0.2 ⁇ m. Better.
  • the lateral extension (the angle of the bird's beak) of the field oxide film is caused by the silicon nitride film 5 and the oxide film 3 formed thereunder. It can be controlled to a desired value by the film thickness, the film thickness of the field oxide film 2, the temperature of the thermal oxidation when forming the field oxide film 2, and the like.
  • This embodiment shows a case where the thickness of an oxidation-resistant insulating film used as a mask during selective oxidation is changed.
  • an oxide film 3 having a thickness of about 10 nm is formed on the main surface of the semiconductor substrate 1 having an impurity concentration of about 17 cm 3 by thermal oxidation.
  • a silicon nitride film 5 ′ having a thickness of about 100 nm was formed by chemical vapor deposition.
  • the memory element area is covered. Turn 9 is formed and this is used as a mask.
  • the silicon nitride film 5 'in the peripheral device region was removed.
  • a silicon nitride film having a thickness of about lOO nm is further formed, and as a result, the silicon nitride film 5 has a thickness of 200 nm in the storage element region.
  • a photoresist pattern 10 was formed on the silicon nitride film 5, and the exposed portion of the silicon nitride film 5 in the element isolation region was removed by etching using the mask as a mask.
  • a predetermined portion of the semiconductor substrate 1 was selectively thermally oxidized to form a field oxide film 2 in the element isolation region, as shown in FIG. 6 (c).
  • the silicon nitride film 5 serving as a mask for selective oxidation has a thin film thickness of 100 II m, the effect of suppressing the lateral extension of the field oxide film is small.
  • the extension on one side was about 0.3 m.
  • the angle between the lower surface and the substrate surface was about 50 degrees.
  • the silicon nitride film 5 serving as a mask for selective oxidation has a large thickness of 200 nm, the lateral extension of the field oxide film is effectively suppressed.
  • the extension on one side was about 0.1 m and the angle between the lower surface and the substrate surface was about 70 degrees, which was much smaller than the extension in the peripheral element region. Subsequent manufacturing steps are the same as in Example 1, and thus description thereof is omitted. I do.
  • the steps up to the patterning of the silicon nitride film 5 shown in FIG. 7 (a) are the same as the steps up to 6 (b) in the fifth embodiment.
  • the thickness of the oxide film 3 is reduced.
  • a thin silicon nitride film 6 having a thickness of more than half and a thickness of 20 nm was formed, and an oxide film 7 having a thickness of about 150 nm was formed by a chemical vapor deposition method. As shown in FIG.
  • the thick oxide film 7 is anisotropically dry-etched to leave the oxide film 8 only on the side walls of the silicon nitride film 5.
  • the thin silicon nitride 6 was further etched. This step is the same as that of the embodiment 4 shown in FIG.
  • the thin silicon nitride film 6 extends laterally (the silicon nitride film 6 becomes thin).
  • the portion directly in contact with the semiconductor substrate 1) is longer in the storage element region than in the peripheral device region, and the cross section of the region where the thin silicon nitride film 6 directly contacts the semiconductor substrate 1 is larger.
  • the length at However it was L 2 in the storage element region. Therefore, when forming a field oxide film by selective thermal oxidation, if the length of the pattern direction 8 is longer than L 1 and shorter than L 2, the lateral direction of the field oxide film in the storage element region can be reduced.
  • the lateral extension of the field oxide film in the peripheral element region can be increased without increasing the extension of the field oxide film. This is because the thin silicon nitride film 6 and the semiconductor substrate 1 are in contact with the oxide film 3 beyond the region where they are directly in contact with each other, so that the end of the purse beak is easily extended. In the peripheral device region, since the silicon nitride film 5 used as a mask for selective oxidation is thin, the lateral extension of the field oxide film is more likely to occur.
  • the steps after the formation of the field oxide film are the same as those in Example 1, and the explanation is omitted.
  • the thickness of the silicon nitride film 5 used as a mask for selective oxidation can be changed, so that it has a different shape. Parse beaks can be formed effectively.
  • the main surface of the semiconductor substrate 1 having an impurity concentration of about 10 17 / c in 3 is oxidized by thermal oxidation to a thickness of about 10 nm.
  • Forming membrane 3 a silicon nitride film 5 having a thickness of about 200 nm was deposited by a chemical vapor deposition method.
  • the silicon nitride film 5 on the element isolation region was removed by dry etching using the photo resist film 10 as a mask.
  • the peripheral element region is covered with the photoresist film 4, and the oxide film 3 exposed in the storage element region is removed using a diluted hydrofluoric acid solution or the like. did.
  • the photoresist film 4 was removed, and the entire surface was etched with a diluted hydrofluoric acid solution or the like to remove the oxide film 3 exposed in the peripheral element region.
  • the etching of the oxide film 3 proceeds to a depth below the silicon nitride film 5 as compared with the peripheral element region. This is because etching with a hydrofluoric acid aqueous solution or the like is isotropic, and the etching time in the storage element region is long.
  • the same result can be obtained even if the order of the etching of the oxide film 3 only in the storage element region and the etching of the front surface of the oxide film 3 are reversed.
  • the length of the region where the remaining silicon nitride film 6 and the semiconductor substrate 1 are in direct contact is 0.1 m in the storage element region, and is longer than 0.05 m in the peripheral element region. become longer. This length was measured using the above-mentioned diluted hydrofluoric acid aqueous solution. It can be controlled by changing the conditions of the ching.
  • the method shown in FIG. 7 in the sixth embodiment may be used. Since the thickness of the silicon nitride film 5 is the same in the memory device region and the peripheral device region, the overhang length in the rain region is also the same.
  • Fig. 8 (d) selective oxidation was performed using the silicon nitride film 5 as a mask to form a field oxide film 2 in the element isolation region.
  • the area in direct contact with the semiconductor substrate 1 is 0 ⁇ lm in the storage element area, and is about 0.05 m longer than 0.05 m in the peripheral element area.
  • the conditions of the field oxidation are adjusted, for example, by extending the parse beak in the storage element region to 0.07 ⁇ ⁇ , so that the field oxide film in the storage element region in the lateral direction is extended.
  • the extension of the field oxide film in the peripheral element region in the lateral direction can be increased while the extension is suppressed.
  • the field oxide film is formed by selective oxidation in both the storage element region and the peripheral element region.
  • the case where the formation method of element isolation is changed in the storage element region and the peripheral element region is described.
  • the oxide film 3 of about one 5 nm thickness by thermal oxidation
  • a silicon nitride film 5 having a thickness of about 200 nm was formed by a chemical vapor deposition method.
  • the exposed silicon nitride film 5 on the element isolation region was removed by dry etching using the photoresist film 10 as a mask.
  • the peripheral device region is covered with a photoresist film 4, and the photoresist film 4 and the silicon nitride film 5 formed in the storage device region are used as a mask. Then, the oxide film 3 in the exposed storage element region is removed, the surface of the semiconductor substrate 1 is exposed, and the exposed semiconductor substrate 1 is further etched to a depth of 0.
  • thermal oxidation is performed at a temperature of about 100 ° C. so that a thickness of 200 mm is formed in the groove 11.
  • a thermal oxide film 12 having a thickness of about nm was formed, and a silicon nitride film 13 having a thickness of about 50 nm was formed on the entire surface by a chemical vapor deposition method.
  • Fig. 9 (d) after forming an insulating film 14 of Lin glass with thermal fluidity with a thickness of about 1.0 Om, the temperature is higher than the maximum temperature used in the subsequent process. Heat treatment is performed to flow the previously formed insulating film 14 and flatten the surface.
  • the insulating film 14 is etched until the silicon nitride film 13 formed in the device isolation region of the peripheral device region is exposed. Since the etch back is a well-known method, a detailed description thereof will be omitted.
  • the silicon nitride film 13 is etched by anisotropic dry etching, and the thin silicon nitride film 13 formed in the device isolation region in the peripheral device region is removed to expose the oxide film 3.
  • selective oxidation was performed using the silicon nitride film 5 as a mask to form a field oxide film.
  • the field oxide film is formed in the element isolation region where the oxide film 3 has been frosted in the peripheral device region, but the storage element region is a nitride film which is an oxidation-resistant insulating film. No field oxide film is formed due to selective oxidation because it is formed by 5 and the thin nitride film 13. Subsequent steps, since similar to the other embodiments above, the description thereof is omitted and
  • the field oxide film can be formed only in the peripheral device region, and the lateral extension of the field oxide film exists only in the peripheral device region.
  • the angle of the lower surface of the field oxide film in the peripheral element region becomes about 50 degrees as in the other embodiments described above, and in the storage element region, the angle of the field oxide film depends on the shape of the groove. On the bottom The angle (tilt) is determined.
  • the bird's beak in the peripheral element region where the kink occurs is extended.
  • the memory element region although no kink is generated, a problem occurs in that the threshold voltage is reduced due to the reverse narrow channel effect.
  • the following describes an embodiment of a method for preventing the threshold voltage of a device having a small channel width from being lowered, such as a memory device region.
  • the semiconductor substrate 1 As shown in the first FIG. 4 (a) forming, on the main surface of the impurity concentration 1 0 15 Bruno cm 3, the semiconductor substrate 1, the oxide film 3 of about one 5 nm thickness by thermal oxidation Then, for example, about 1 ⁇ 10 13 Z cm 2 of boron is implanted into the entire surface at an implantation energy of about 20 keV.
  • the storage element is implanted with boron of about 2 ⁇ 10 13 cm 2 at an implantation energy of about 20 keV. Implant into the area.
  • the implantation amount of the impurity 25 on the surface of the semiconductor substrate 1 is 2 ⁇ 10 13 / cm 2 larger than the implantation amount of the peripheral element region in the storage element region.
  • the order of this ion implantation step may be reversed.
  • the photoresist film 4 was removed, and a heat treatment was performed at 1200 ° C. for about 4 hours to remove impurities 25 from the semiconductor substrate 1. Spread inside, Form the blunt layer 26. For this reason, the concentration of the surface blunt material of the semiconductor substrate 1 is about 2.5 times higher in the storage element region than in the peripheral element region. Further, after the peripheral element region was covered again with a photoresist film 4 having a thickness of about the thickness, the oxide film 3 in the storage element region was removed.
  • Example 2 selective oxidation was performed using the silicon nitride film 5 as a mask to form a field oxide film in the element isolation region.
  • the intact layer 26 was formed before the field oxide film in the element isolation region was formed. However, this was reversed, and after forming the field oxide film, multi-stage ionization was performed. It is also possible to form the field oxide film by separately performing implantation in the peripheral device region and the storage device region. Further, in the present embodiment, the same method as that of the second embodiment is used as the method of forming the field oxide film. However, the same effects as those of the other embodiments may be obtained. Therefore, description of the subsequent steps is omitted.
  • the surface roughness is uniform.
  • a field oxide film 2 for element isolation is formed on a semiconductor substrate 1 (ll0 17 / cm 3 ) by the same method as in Example 2, a silicon nitride film in an element region is formed. Removed.
  • the peripheral device region is covered with a photoresist film 4 having a thickness of about 1 and the second boron is implanted into the memory device region for about SX 10 UZ cm 2 , and the first boron ion is formed. Make up for the lack of injection. Thereby, the surface concentration of the semiconductor substrate 1 in the storage element region can be higher than that in the peripheral element region.
  • the order of the ion implantation step may be reversed. Also, form separately create a mask for ion implantation for covering the memory element region, covering the memory element region mined registry film was first injected 1 X 1 0 12 Z cm z about boron in the peripheral device region Then, on the contrary, the peripheral device area was covered with a photoresist film, and about 1.5 ⁇ 10 12 / cm 2 of boron was implanted into the memory element area. May be. In addition, the order of the individual ion implantation steps may be reversed.
  • the field oxide film 2 may be formed by any of the methods described in Embodiment 1 or 3 to 8.
  • This embodiment is an example in which the thickness of the gate insulating film is changed between the peripheral element region and the storage element region.
  • a field oxide film 2 for element isolation is formed on the surface of the semiconductor substrate 1 by the same method as in Example 2 described above, and then a thickness is formed in the storage element region.
  • a gate oxide film 17 of about 10 nm was formed by thermal oxidation.
  • the gate insulating film formed in the exposed peripheral element region was removed using a diluted hydrofluoric acid aqueous solution or the like.
  • the oxidation was performed again to form a gate insulating film 17 having a thickness of about 10 nm in the peripheral device region.
  • the gate insulating film 17 ′ was left in the storage element region in the step shown in FIG. 16 (a), and the gate insulation in the storage element area was changed as shown in FIG. 16 (b).
  • the film 17 ′ is thicker than the gate insulating film 17 in the peripheral element region and has a thickness of about 14 nm.
  • gate electrodes 18 and 18 and a diffusion layer 27 were formed according to a conventional method of manufacturing an MIS type field effect transistor. This Subsequent steps such as wiring formation are not directly related to the present invention, and thus description thereof is omitted.
  • the formation of the field oxide film may be performed by the method of the first embodiment or any one of the methods 3 to 8.
  • the gate insulating film is formed by thermal oxidation, but may be formed by another method, for example, a chemical vapor deposition method.
  • an insulating material other than silicon oxide can be used.
  • the thickness of the gate insulating film needs to be about 12 nm in the storage element region because the surface roughness of the substrate 1 in the storage element region is high.
  • the first gate insulating film is used. 17 Make the film thickness of about 5 nm.
  • the concentration of the blunt substance in the semiconductor substrate 1 is about 1 ⁇ 10 17 / cm 3 , but this concentration naturally depends on the type of the semiconductor integrated circuit device to be applied and the manufacturing method. The same applies to other conditions such as the film thickness and the amount of impurities.
  • the MOS transistor formed on the semiconductor substrate is of one conductivity type for the sake of simplicity, but the present invention is also applicable to a complementary semiconductor device.
  • the surface region of the first-type semiconductor substrate may be divided into a first conductivity type region and a second conductivity type region.
  • the lateral extension (buzz beak) of the field oxide film is lengthened, so that the field edge at the device end is formed.
  • the distortion of the potential distribution induced by the potential distribution difference between the inside of the cold oxide film and the semiconductor substrate can be reduced, and the generation of kink can be suppressed. Accordingly, it is not necessary to increase the impurity concentration of the substrate at the end of the element, and it is possible to suppress the deterioration of the junction characteristics of the diffusion layer.
  • the memory element region with a short channel width in which the lateral extension of the field oxide film cannot be lengthened, has a kinking and a gentle shape, but the potential of the adjacent element isolation region is short due to the short width.
  • the distortion of the potential distribution at the end of the device is small and the kink is unlikely to occur, similarly to the peripheral device region.
  • the threshold voltage is reduced by the inverse narrow channel effect.
  • a decrease in the threshold voltage is prevented by increasing the substrate surface concentration or increasing the gate insulating film thickness. It is possible to prevent deterioration of retention characteristics of the storage element and an increase in consumption current.
  • the storage element includes a dynamic random access memory (DRAM) in which a memory cell is formed from one MOS transistor and one capacitor, and a SRAM.
  • DRAM dynamic random access memory
  • Many types of memory can be used, such as EPROM, flash memory, bipolar memory.
  • EPROM electrically erasable programmable read-only memory
  • flash memory electrically erasable programmable read-only memory
  • bipolar memory electrically erasable programmable read-only memory
  • peripheral elements for operating these various memory elements can be used as the peripheral elements.

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Description

糸田 ·
半導体集積回路装置およびその製造方法
〔技術分野〕
本発明は、 微細な半導体素子を有する半導体集積回 路装置およびその製造方法に関 し、 特に M O S 卜ラン ジスタ のキンク電流を効果的に抑制するこ と の出来る 半導体集積回路装置およびその製造方法に関する。
〔背景技術〕
従来の半導体集稜回路装置においては、 複数の記憶 素子を有する記憶素子領域、 およびその周辺に設けら れた、 複数の素子を有する周辺素子領域に設けられた 素子分離用の酸化膜 （素子分離用絶縁膜） は、 いずれ も同じ選択酸化技術を用いて形成されていた。 そのた め、 極めて微細な記憶素子領域を実現するために、 選 択酸化によって生ずる酸化膜の横方向への延び （バー ズビーク） をいかに して小さ くするかが、 大きな間題 となっていた。
しかし、 パーズビーク を小さ く し、 さ らに素子を微 細化するために半導体基板の不純物濃度を高く した結 果、 素子領域と素子分離領域の境界に、 寄生的に形成 されたチャネルに流れる リーク電流が原因で、 M 0 S トランジスタのサブスレツショルド特性に、 キンクが 顕在化してきた。 これは見掛け上しきい値電圧の低い M O S トランジスタ が並列に接続されたような特性で ある。 このキンク と いう現象はチャネル幅の広い素子 でも観察され、 チャネル輻の狭い素子においては、 し きい値電圧の低下という形で現われる。
このキンクの発生を抑制するため、 例えば特開平 2 一 2 3 7 1 5 8 に記載されているよう に、 キンク電流 (上記キンク現象によって流れる電流） が流れる素子 端部の不鈍物濃度を局所的に髙く し、 キンク電流の発 生を抑制する方法が提案されている。
この方法を第 1 0図を用いて説明する。 ここでは溝 型素子分離が用いられており、 素子分離領域に形成さ れた溝内には、 ブイ一ルド酸化膜 2 が埋め込まれてい る。 また、 素子領域上には薄い酸化膜 3 を介して厚い 多結晶シ リ コン膜 1 9 が形成されており、 これが硼素 ( B ) イオン打ち込みのマスクとなっている。 硼素ィ オンは、 半導体基板 1 に対して垂直に、 所定の深さィ オン打ち込みされ、 その際の撗方向散乱によって、 半 導体基板 1 よ り高濃度の P形層 1 5 が、 素子の端部に 形成される。 また、 フィールド酸化膜 2の下には、 p 形の素子分離用パンチ.スルース 卜ッパ層 2 0が形成さ れている。
他のキンクの対策として、 例えば特開平 2 — 3 0 3 0 4 9 に記載されているよう に、 ゲート電極が交差す る素子領域の端部に設けられた、 素子分離溝の側面を 傾斜させる方法が提案されている。 この方法を第 1 1 図を用いて説明する。 この場合は、 ドライエッチング を用いて、 半導体基板の表面に素子分離溝を形成する 際に、 励起用エネルギービームを一定方向に振るこ と によって、 その方向の素子分離溝の側面 2 3 を半導体 基板の表面 2 1 に対して垂直と し、 他の素子分離溝側 面 2 2 には傾斜を持たせている。 この傾斜を持っ た面 にゲー ト電極 1 8 を交差させる こ とによ り、 キンクの 発生を抑制している。 こ こで符号 2 4 は、 素子分離溝 の底面を示す。 素子分離溝内には、 絶縁膜が埋め込ま れている。
一方、 キンクが発生しないまでも、 バ一ズビークの 短い素子分離絶緣膜を有する、 チャ ネル幅の狭い素子 では、 キンクが発生しないまでも、 素子全域がキンク 電流発生領域とな り、 逆狭チャ ネル効果と称される第 1 3図 （ a ) に示すような、 逆狭チャ ネル効果と称さ れる しきい値電圧の低下という問題があった。
上記従来の技術のうち、 前者は、 第 1 0図に示すよ う に、 局所的に素子端部の P形層 1 5の不純物濂度が 高く なるため、 キンク電流は抑制されるが、 ソース ' ド レイ ン拡散層と半導体基板 1 の間の接合特性が劣化 して、 接合耐圧の低下や拡散層リーク電流の増加を招 き、 これによつて、 記憶装置の記憶保持特性の劣化や 消费電流の増加という問題が生じる。 半導体集積回路を髙集積化するためには、 半導体基 板 1の不鈍物濃度を上げる必要があるが、 これに伴つ て素子端部の P形層 1 5の不純物澳度も上げなければ ならない。 そのため、 上記接合特性はさ らに劣化して しまう。
また、 上記従来技術の後者は、 素子分離溝の側面の 傾斜を、 励起用エネルギービームを一定方向に搌るこ とによって制御している。 そのため、 溝の側壁の一定 方向の側面 2 3は必ず基板表面 2 1 に対して垂直とな り、 完全なキンクの対策を行う ことはできない。 なぜ ならば、 多く の場合、 半導体集積回路装置は複数の素 子からなり、 それぞれのゲート電極 1 8の方向が必ず しも一定ではないので、 垂直な側面 2 3 に対してゲ一 ト電極 1 8 が交差し、 一部の素子ではキンクが発生し てしまう。 ゲー ト電極方向を一定にすれば、 この間題 は解決されるが、 レイアウ ト上の制約からチップ寸法 が増加してしまい、 実現は西難である。
また、 上記逆狭チャネル効果の生じるチャネル幅の 狭い素子は、 主に記憶素子領域に設けられているため、 しきい値電圧低下にともなって M O S トランジスタの オフ電流 （ゲート電圧を印加しないときに流れる電流） が増加し、 記憶保持特性の劣化や消費電流の増加とい う問題が生じた。
〔発明の開示〕 本発明の第 1 の 目的は、 従来の技術の有する上記問 題を解決し、 拡散層の接合特性を劣化させる ことなし に、 M O S ト ラ ンジスタ のキンク電流を抑制する こ と の出来る半導体集積回路装置およびその製造方法を提 供する こ と にある。
本発明の第 2 の目的は、 しきい値電圧の低下を防止 する ことの出来る、 チャネル幅の狭い半導体素子を有 する、 半導体集積回路装置およびその製造方法を提供 する こ と にある。
上記第 1 の目的を達成するために、 本発明は、 複数 の記憶素子が設けられている記憶素子領域と、 複数の · 周辺素子が設けられた周辺素子領域と を有する半導体 集積回路装置において、 上記周辺素子領域に設けられ た、 各素子間の分離用絶縁膜の端部下面の基板表面に 対してなす角度を、 上記記憶素子領域に形成された各 素子間の分離用絶縁膜の端部下面の基板表面に対して なす角度よ り小さ くする。
また、 本発明においては、 上記記憶素子領域と上記 周辺素子領域と を有する半導体集積回路装置において、 上記周辺素子領域に設けられた各素子間の分離用絶縁 膜の端部下面の基板表面に対してなす角度を 6 0度以 下にされる。
上記第 2の目的を達成するために、 本発明において は、 上記記憶素子領域と上記周辺素子領域と を有する 集積回路装置において、 上記記憶素子領域における半 導体基板表面不純物濃度を、 周辺素子領域のそれよ り 高くする。
また、 本発明においては、 上記記憶素子領域と上記 周辺素子領域とを有する半導体集積回路装置において、 上記記憶素子領域に設けられたゲート絶緣膜の膜厚は、 周辺素子領域のそれよ り厚い。 この場合も、 記憶素子 領域内および周辺素子領域内に、 それぞれ設けられた 各素子間の分雜用絶緣膜を、 上記のよう に形成するこ とが好ま しい。
上記第 1の目的を達成するために、 本発明の半導体 集稜回路装置の製造方法では、 所望の形状を有する耐 酸化性絶縁膜をマスクに用いて半導体基板の露出部分 を選択的に酸化して、 素子間の分離甩絶緣膜を形成す る際に、 上記周辺素子領域に形成される分離用絶縁膜 の端部の基板の主表面と実質的に並行な方向の延びが、 上記記憶素子領域のそれよ リ長く なるよう に酸化する。
また、 本発明の半導体集積回路装置の製造方法は、 所望の形状の耐酸化性絶緣膜をマスク と して半導体基 板の露出部を選択的に酸化して、 素子間の分離用絶緣 膜を形成する際に、 上記周辺素子領域に形成される分 雜用絶緣膜の端部下面の基板表面に対してなす角度が、 上記記憶素子領域のそれよ リ小さ く なるよう に酸化す る。 これらの半導体集積回路装置の製造方法をよ り詳し く説明すると、 例えば、 耐酸化性絶縁膜の下に酸化膜 を形成して熱酸化を行なう場合、 周辺素子領域に形成 されたこの酸化膜の膜厚を、 記憶素子領域のそれよ り 厚く して、 上記熱酸化を行う こ と ができる。 また、 上 記周辺素子領域にのみ耐酸化性絶縁膜の下に酸化膜を 形成し、 上記記憶素子領域では耐酸化性絶縁膜の下に 酸化膜を形成しないで、 酸化を行ってもよい。 さ らに また、 周辺素子領域の耐酸化性絶緣膜の膜厚を、 記憶 素子領域のそれよ り薄く して酸化を行ってもよい。
また、 上記周辺素子領域と、 上記記憶素子領域に、 それぞれ異なる方法を用い、 かつ所望の順に素子間の 分離用絶縁膜を形成するこ と によつても上記第 1 の目 的を達成するこ と ができ る。 この方法と しては、 例え ば、 周辺素子領域の分離用絶縁膜の形成は、 所望の形 状を有する耐酸化性絶縁膜をマスク と して半導体基板 の露出部を選択的に熱酸化して行い、 記憶素子領域の 分離用絶縁膜は、 半導体の所望の位置に溝を設け、 こ の溝内を絶緣物で埋める こ と によって形成してもよい 周辺素子領域の分離用絶縁膜は、 この分離用絶縁膜の 端部下面の基板表面に対してなす角度が 6 0度以下に なるよう に酸化して形成される こ と が好ま しい。
これらのいずれの場合にも、 選択的な酸化の前に予 めその部分の半導体基板表面に、 深さが 0 . 2 /i m以 下の溝を設けてから選択酸化すると、 素子分離が良好 になる。 この溝の深さが、 0 . 0 5 mから 0 . 2 mの範囲内であると、 極めて好ましい結果が得られる c また、 上記第 2の目的を達成するために、 本発明の 半導体集積回路装置の製造方法は、 上記周辺素子領域 および上記記憶素子領域の雨領域に、 不純物を蘀入す る工程と、 記憶素子領域にのみ不鈍物を導入する工程 とを所望の順に行うか、 あるいは、 上記周辺素子領域 に所望の量の不純物を導入する工程と、 上記記憶素子 領域にこの所望の量よ リも多い量の不鈍物を導入する 工程と を所望の順に行って、 記憶素子領域の半導体基 板表面不純物濃度を、 周辺素子領域の半導体基板表面 不鈍物濃度よ リ髙くする。
上記第 2の目的を達成するために、 本発明の半挲体 集積回路装置の製造方法は、 上記周辺素子領域および 記憶素子領域に第 1のゲー ト絶緣膜を形成する工程と、 周辺素子領域の第 1のゲー ト維緣膜を除去する工程と、 周辺素子領域及び記憶素子領域に第 2のゲー ト絶縁膜 を形成する工程によ り、 記憶素子領域に形成されたゲ 一ト絶緣膜の膜厚を、 周辺素子領域に形成されたゲ一 ト絶緣膜の膜厚よ り厚くする。
第 1 2図 （ a ) ( b ) に示すよう に、 0 S トラン ジスタのゲ一ト電極 1 8 によって^起されるポテンシ ャルの等電位線 1 6は、 フィールド酸化膜 2の中では 深く まで分布し、 半導体基板 1 の中では表面に分布す る。 素子端部においては、 この両者中の分布が互いに 影響し合い、 ポテンシャルの等電位線 1 6 は歪んだ分 布となる。 特に第 1 2 図 （ a ) に示すよう なバ一ズビ —クが短かく傾斜が大きい場合においては、 素子端部 における電位分布 1 6 の曲率半径が小さ く 、 局所的に 電位が上昇して、 キンク電流の発生原因となる。
これに対し、 本発明のよ う にバ一ズビーク を延ばし た第 1 2図 （ b ) の構造においては、 素子端部におけ る電位分布 1 6 は緩やかで、 局所的な電位の上昇が無 く な リ、 キンク電流が抑制される。 こ こで、 バーズビ ーク を延ばすという ことは、 バ一ズビークの形状（傾 斜）を緩やかにする こ と を意味する。
また本発明においては、 上記のよ う に、 記憶素子領 域におけるバ一ズビークは、 周辺素子領域におけるバ —ズビークよ り も傾斜が緩やかである。 広い素子分離 領域によって周辺が包囲されて、 素子が孤立して存在 した場合、 図 1 3 ( a ) に示すよ う に、 その素子のし きい値電圧は，チャ ネル幅が狭いほどキンク によって 低下する。 しかし図 1 3 ( b ) に示すよう に、 周辺の 素子分離長が短く なる と、 キンク によって生じたしき い値電圧の低下は少な く なる。
従って、 最小間隔で素子領域と素子分離領域が配置 される記憶素子領域は、 これら両者の特性を合わせ持 つているが、 素子分離長の影響が大きいため、 素子分 離絶緣膜の側面が基板表面に対し垂直であっても、 素 子分離長を短くすればキンクが抑制され、 しきい値鼋 圧の低下は小さい。 従ってキンクの対策は、 周辺素子 領域に対して主に行なうのが効果的でぁ リ、 記憶素子 領域においては、 基板表面濃度を上げるか、 も しく は ゲー ト絶緣膜膜厚を厚くする程度でも、 しきい値電圧 の低下が防止できることがある。
〔図面の簖単な説明〕
第 1図は 本発明のフィ ールド酸化膜断面構造図及 びその特性図の一例を示す図、 第 2図は本発明の第 1 の実施例の製造工程を示す断面図、 第 3図は本発明の 第 2の実施例の製造工程を示す断面図、 第 4図は本発 明の第 3の実施例の製造工程を示す断面図、 第 5図は 本発明の第 4の実施例の製造工程を示す断面図、 第 6 図は本発明の第 5の実施例の製造工程を示す断面図、 第 7図は本発明の第 6の実施例の製造工程を示す断面 図、 第 8図は本発明の第 7の実施例の製造工程を示す 断面図、 第 9 図は本発明の第 8の実施例の製造工程を 示す断面図、 第 1 0図は第 1 の従来のキンク対策例を 示す断面図、 第 1 1図は第 2の従来のキンク対策例を 示す鳥瞰図、 第 1 2図はポテンシャル分布へのフィー ルド酸化膜形状の影響を説明するための図、 第 1 3図 はしきい値電圧の素子分離寸法依存性を示す図、 第 1 4 図は本発明の第 9 の実施例の製造工程を示す断面図 第 1 5図は本発明の第 1 0の実施例の製造工程を示す 断面図、 第 1 6 図は本発明の第 1 1 の実施例の製造ェ 程を示す断面図である。
〔発明を実施するための最良の形態〕
以下に図面を用いて、 本発明の実施例を詳細に説明 する。 第 1 図 （ a ) は、 本発明による半導体集積回路 装置において、 ゲー ト電極 1 8 、 1 8， およびソース ド レイ ン拡散層 2 7形成したと きの断面構造を示し、 第 1 図中右側が周辺素子領域を示し、 左側に示した記 憶素子領域によ りも、 半導体基板 1 の主面上に形成さ れたフィ ールド酸化膜 2 の端部、 すなわちパーズビー クの部分の形状 （傾斜） が緩やかである。
この形状の効果を第 1 図 （ b ) を用いて説明する。 第 1 図 （ b ) は、 フィ ール ド酸化膜 2のバースビーク 下面と基板 1表面の間の角度と、 M O S ト ラ ンジスタ の しきい値電圧の変化の関係を示す。 バ一ズビークの 角度が 6 0度を超える とキンク が発生し、 しきい値電 圧を低下してる。 従って、 パーズビーク を延ばして
(傾斜を緩やかにして） 、 この角度を 6 0度以下にす れぱ、 キンク を防止して、 しきい値電压を高く保つこ とが出来る。 この構造を実現するための方法について 以下に説明する。
く実施例 1 〉 まず、 選択酸化時のマスク と して用いられる耐酸化 の下に形成される酸化膜の、 膜厚を変える場合につい て説明する。
第 2図 （ a ) 〜 （ d ) は、 本発明の第 1 の実施例の 製造工程を示す新面図である。 まず第 2図 （ a ) に示 したように、 不鈍物濃度 1 0 1 7 c m 3程度の半鬈体 基板 1の主表面上に、 熱酸化法により厚さ 1 0 n m程 度の酸化膜 3 を形成する。 次に周辺素子領域を覆うホ トレジストパターン 4 を形成し、 これをマスク と して 記憶素子領域に形成されている酸化膜 3 を除去する。 上記ホ トレジス トパターン 4 を除去した後、 第 2図 ( b ) に示すよう に、 再度熱酸化を行なって、 記憶素 子領域に厚さ 1 0 n m程度の酸化膜を形成する。 これ によ り、 半導体基板 1 の主表面上に形成された酸化膜 3の膜厚は、 記憶素子領域では 1 ひ n m、 周辺素子領 域では約 1 4 n mになった。
化学気相成長法を用いて、 耐酸化性絶緣膜と して厚 さ約 1 5 0 n mの窒化シリ コ ン膜 5 を形成し、 これを 周知のリ ソグラフィ と ドライエッチングを用いてパタ 一二ングし、 素子分難領域の上記窒化シ リ コン膜 5 を 除去する。 これによ り、 選択酸化膜を形成する際のマ スクとなる窒化シリ コ ン膜 5の下に形成された酸化膜 3は、 周辺素子領域に形成された部分の膜厚が、 記憶 素子領域に形成された部分の膜厚よ リもで大き く なる。 次に、 第 2 図 （ c ) に示すよ う に、 窒化シ リ コ ン膜 スク と して選択酸化を行ない、 素子分離領域に厚さ 4 O O n m程度のフィ ールド酸化膜 2 を形成する と、 周 辺素子領域における フィ ール ド酸化膜 2 のバ一ズビー クの長さ を、 記憶素子領域におけるパーズビークの長 さよ りも大き くする こと が出来る。 これは周辺素子領 域における窒化シ リ コ ン膜 5の下に形成された酸化膜 3 の膜厚が厚く 、 酸化剤 （酸素） の通路が広いために、 酸化剤が奥まで拡散しやすく なるためである。 従来 の M I S型電界効果ト ラ ンジスタ の製造方法に従って、 窒化シ リ コ ン膜 5 を熱リ ン酸で選択的に除去した後、 第 2図 （ d ) に示すよう に、 半導体基板 1 の主表面上 にゲー ト絶緣膜 1 7 を形成し、 ついでゲー ト電極 1 8 、 1 8， およびソース ' ド レイ ンの拡散層 2 7 を形成す る。 以後は層間膜および配線電極などを形成するが、 本発明には直接関係しないため、 説明は省略する。
半導体基板 1 の主表面上に形成された酸化膜 3 は、 化学気相成長法によって形成された酸化膜であっても よい。 本実施例によれば、 記憶素子領域側におけるフ ィ ールド酸化膜 2の横方向への延びは、 片側約 0 . 1 μ mで、 その端部下面が基板 1 が主表面に対してなす 角度 （以下、 単に下面の角度という） は約 7 0度、 周 辺素子領域側における上記横方向の延びは、 片側約 0 . 3 m , 下面の角度は約 5 0度であった。 く実施例 2 >
第 3図 （ a ) 〜 （ c ) は、 本発明の第 2の実施例の 製造工程を示す断面図である。 本実施例は、 第 1 の実 施例を示した第 2図とほぼ同様である。 たた'し、 本実 施例と第 1の実施例との違いは、 第 2図 ( b ) に示さ れている、 記憶素子領域における窒化シ リコ ン膜 5の 下の酸化膜形成を行なわない点である。 そのため、 第 3図 （ b ) に示すよう に、 記憶素子領域において窒化 シリ コン膜 5の下にば、 酸化膜 3 は存在しない。
本実施例では、 第 3図 3 ( c ) に示すよう に、 フィ 一ルド酸化膜 2の横方向への延び （パーズビークの長' さ） は、 酸化膜 3の膜厚が 1 0 n mのときは、 記憶素 子領域で片側ぼぼ 0 m、 周辺素子領域で片側約 0 · l mとなった。 すなわち、 雨領域におけるフィ一ル ド酸化膜 2の模方向への延びを、 第 1の実施例よ りも 短くすることができた。 ただし、 この場合は、 周辺素 子領域におけるパーズビークの下面と基板の主表面の 間の角度が約 7 0度になるため、 キンクは抑制できな い。 しかし、 第 3図 （ a ) において形成される酸化膜 3の膜厚を 1 4 n m程度にすれば、 記憶素子領域での フィ ールド酸化膜 2の横方向への延びは、 片側ほぼ 0 μ mで下面と基板の主表面の間の角度はほぼ 9 0度、 周辺素子領域での延びは片側約 0 . 3 ；« 111、 角度は約 5 0度となり、 キンクを抑制できた。 以後の製造工程 は、 第 1 の実施例と同様であるため、 説明は省略する く実施例 3〉
第 4図 （ a ) 〜 （ c ) は、 本発明の第 3 の実施例を 示す製造工程断面図である。 まず第 4図 （ a ) に示す よ う に、 不純物濃度が 1 0 1 7 c m 3程度の半導体基 板 1 の主表面上に、 熱酸化法によ り厚さ 1 5 n m程度 の酸化膜 3 を周知の熱酸化法によって形成する。 つい で耐酸化性絶縁膜と して、 厚さ 1 5 0 n mの窒化シ リ コ ン膜 5 を化学気相成長法によ り形成し、 これを周知 の リ ソ グラ フィ と ドライエッチングによっ てパタ ー二 ングして、 素子分離領域に形成されている窒化シ リ コ · ン膜 5 を除去する。
周辺素子領域をホ ト レジス 卜膜 （図示せず） で覆い 記憶素子領域の素子分離領域において露出された酸化 膜 3 を、 希釈したフ ッ酸水溶液等でエッチして除去す る。 この と き、 記憶素子領域に形成された窒化シリ コ ン膜 5の周辺部の下の酸化膜 3 も除去される。 上記ホ ト レジス ト膜を除去し、 膜厚が、 上記除去された酸化 膜 3の膜厚の 1 Z 2以上である 2 0 n mである、 薄い 窒化シ リ コン膜 6 を形成し、 第 4 図 （ b ) に示すよう な構造を得た。 この際、 薄い窒化シ リ コ ン膜 6 の膜厚 が酸化膜 3 の膜厚の 1 ノ 2 よ り薄いと、 窒化シ リ コ ン 膜 5 と半導体基板 1 との間に隙間が生じるため、 好ま し く ない。 次に薄い窒化シ リ コ ン膜 6 を異方性のドライエッチ によって除去し、 第 4図に示すよう に、 選択酸化のマ スク となる窒化シ リ コ ン膜 5 の側壁上のみに、 上記薄 ぃ窒化珪素膜 6を残存させた。 これによ り、 記憶素子 領域においては、 窒化シリ コン膜 6は半導体基板 1 と 直接接し、 周辺素子領域においては、 窒化シ リ コ ン膜 6の下には、 酸化膜 3 が存在する。 これによ り 、 選択 酸化を行った際の、 記憶素子領域におけるフィールド 酸化膜の横方向への延びは、 上記実施例 2で示したよ うに、 ほぼ であ り、 下面と基板の主表面の間の 角度はほぼ 9 0度であった。 周辺素子領域では、 上記 横方向への延びは約 0 . で、 下面と基板の主表 面の間の角度は約 5 0度であった。 以後の製造工程は、 上記実施例 1 と同様であるため省略する。
本実施例と実施何 2 との違いは、 記憶素子領域の窒 化シ リ コン膜 5が、 薄い窒化シリコ ン膜 6 を介して周 辺のみが半導体基板 1 と直接接していることである。 一般にフィ ールド酸化膜形成後の窒化シリコン膜の除 去には、 煮沸したリ ン酸が用いられてぉリ、 シリ コン 基板 1 との選択性が非常に低いため、 窒化シ リ コ ン膜 とシリコン基板が接している領域では、 シリ コン基板 がエッチされてしまう。
しかし本実施例では、 窒化シ リコ ン膜 5 、 6 を除去 した後に、 露出された半導体基板の表面は、 記憶素子 領域における窒化シ リ コ ン膜 5 の周辺のみであ り、 リ ン酸によってシ リ コ ン基板 1 がエッチされるのを最小 限に抑える こ と ができる。
また本実施例において、 第 4図 （ b ) に示した薄い 窒化シ リ コ ン膜 6 を形成する前に、 例えばアンモニア 等のよ う に、 窒素を含む雰囲気中で例えば 9 0 0 °Cで 2 0分程度の熱処理を行なう こ と によっ て、 露出され た半導体基板 1 の表面上に形成されていた自然酸化膜 を熱窒化シ リ コ ン膜に変換する。 このよ う にすれば。 薄い窒化シ リ コ ン膜 6 と半導体基板 1 との界面に、 自 然酸化膜が介在するのが防止され、 記憶素子領域にお けるフィ ールド酸化膜の横方向八の延びを、 更に低減 するこ とができる。 ただし、 自然酸化膜を熱窒化膜に 変換する際に、 周辺素子領域の素子分離領域における 酸化膜 3は、 自然酸化膜よ り十分厚いため、 この酸化 膜 3 がすべて熱窒化膜に変換される こ とはない。
く実施例 4 >
実施例 3 に示した薄い窒化シ リ コ ン膜 6 の横方向へ の張出しを設ける こ と が可能である こ と を、 第 5 図を 用いて説明する。
本実施例では、 第 4 図 （ b ) に示した工程において, 窒化シ リ コ ン膜 6 を異方性エッチングする前に、 第 5 5 ( a ) に示したよ う に、 化学気相成長法を用いて リ 厚さ 1 5 0 n m程度の酸化膜 7 を形成する。 ついで第 5図 ( b ) に示したよう に、 酸化膜 7 を異 方性エッチングし、 さ らに窒化シリ コ ン膜 5 の側壁上 に^存した酸化膜 8 をマスクにして、 薄い窒化シリ コ ン膜 6 をエッチングし、 窒化シ リ コ ン膜 5の側壁上に、 長さ約 0 . 1 ja mの薄い窒化珪素膜 6の張出しを設け る。 フィ ールド酸化を行なう際には、 窒化珪素膜 5側 壁の酸化膜 8 を希釈したフ ッ酸水溶液等で除去する。 この際、 周辺素子領域においては、 薄い窒化シリ コ ン 膜 6の下の、 露出された酸化膜 3もエッチングされる が、 化学気相成長法で形成された酸化膜 8の方が、 熱 酸化によって形成された酸化膜 3 よ りもエッチング速 度が数倍速いため、 酸化膜 3は、 あま りエッチングさ れることなく残る。 - 本実施例においても、 前記したよう に、 薄い窒化シ リ コン膜 6 を形成する前に、 半導体基板 1の表面に形 成されていた自然酸化膜は、 熱窒化膜に変換される。 これは、 記憶素子領域における フィ ールド酸化膜の横 方向への延びを低減するのに有効である。 本実施例に よれば、 記憶素子領域におけるフィ ールド酸化膜の横 方向への延びを、 O mとすることができる。 一方、 周辺素子領域においては、 窒化シ リ コン膜 6の上記張 リ出しがあるため、 延びは約 0 . 2 πιとなり、 下面 の角度は約 5 0度であつた。
また、 選択酸化によってフィ ールド酸化膜を形成す る前に、 少な く とも記憶素子領域において、 素子分離 領域の露出された半導体基板 1 に、 窒化シ リ コ ン膜 5 等をマスク に用いて、 深さ 0 . l it m程度の溝を選択 的に形成するこ とによって、 素子分離能力を向上させ ること が出来る。 これは本発明の他の実施例において も同様である。 上記溝の深さが 0 . 2 μ πι以上になる と、 フィ ール ド酸化膜形成の際に結晶欠陥が発生し易 く なるので、 深さ を 0 . 2 μ m以上にするのは避けた 方がよい。
上記実施例 1 〜 4 に示したよう に、 フィ ールド酸化 膜の横方向への延び （バ一ズビークの角度） は、 窒化 シ リ コ ン膜 5およびその下に形成されている酸化膜 3 の膜厚、 あるいはフィ ールド酸化膜 2の膜厚およびこ のフィールド酸化膜 2 を形成する際の熱酸化の温度等 によって所望の値に制御出来る。
く実施例 5 >
本実施例は、 選択酸化の際にマスク と して用いられ る耐酸化性絶縁膜の膜厚を変えた場合を示す。
第 6図 （ a ) に示したよ う に、 不純物澳度が 1 ひ17 c m3程度の半導体基板 1 の主表面上に、 熱酸化法 によって厚さ 1 0 n m程度の酸化膜 3 を形成し、 つい で化学気相成長法によって、 厚さ l O O n m程度の窒 化シ リ コ ン膜 5 ' を形成した。 次に記憶素子領域を覆 ぅホ ト レジス トノ、。タ ーン 9 を形成し、 これをマスク と して周辺素子領域の窒化シリ コ ン膜 5 ' を除去した。 第 6図 （ b ) に示したよう に、 膜厚 l O O n m程度 の窒化シリ コン膜をさ らに形成し、 その結果、 窒化シ リコン膜 5の膜厚を、 記憶素子領域では 2 0 0 n m、 周辺素子領域では 1 0 0 n mに、 それぞれなった。 ホ トレジス卜パターン 1 0 を上記窒化シ リ コン膜 5の上 に形成し、 これをマスク と して素子分離領域の窒化シ リ コン膜 5の露出された部分をエッチングして除去し た。
上記ホトレジス 卜パターン 1 0 を除去した後、 第 6 図 （ c ) に示したよう に、 半導体基板 1 の所定部分を 選択的に熱酸化して、 素子分離領域にフィールド酸化 膜 2 を形成した。 この際、 周辺素子領域では、 選択酸 化のマスクとなる窒シ リ コン膜 5の膜厚が、 1 0 0 II mと薄いため、 フィ ールド酸化膜の横方向への延びを 抑える効果が小さ く、 片側における延びは約 0 . 3 m. 下面と基板表面との角度は約 5 0度であった。 こ れに対し、 記憶素子領域においては、 選択酸化のマス クとなる窒化シリ コン膜 5の膜厚が 2 0 0 n mと厚い ため、 フィールド酸化膜の横方向への延びは、 効果的 に抑えられ、 片側における延びはで約 0 . 1 m、 下 面と基板表面との角度は約 7 0度であって、 周辺素子 領域における延びよ も、 はるかに小さかった。 以後 の製造工程は、 実施例 1 と同様であるため説明は省略 する。
く実施例 6 >
第 7図 （ a ) に示した窒化シ リ コ ン膜 5 のパター ニングまでの工程は、 前記実施例 5 における第 6 ( b ) までの工程と同じである。 次に、 素子分離領域に形成 されている酸化膜 3露出された部分を、 希釈したフッ 酸水溶液によって除去した後、 第 7 図 （ b ) に示した よう に、 膜厚が上記酸化膜 3 の半分以上の 2 0 n mで ある、 薄い窒化シ リ コ ン膜 6 を形成し、 ついで化学気 相成長法によ り、 厚さ 1 5 0 n m程度の酸化膜 7 を形 成した。 第 7図 （ c ) に示したよう に、 上記厚い酸化 膜 7 を異方性ドライエッチングして、 窒化シ リ コ ン膜 5の側壁上のみに酸化膜 8 を残存させる。 残っ た酸化 膜 8 をマスクに用いて、 さ らに上記薄い窒化シリ コ ン 6 をエッチングした。 この工程は、 第 5 図に示した 実施例 4の場合と同じである。
この際、 記憶素子領域と周辺素子領域においては、 窒化シリ コン膜 5の膜厚が互いに異なるため、 薄い窒 化シ リ コ ン膜 6 の横方向への張出し （窒化シ リ コ ン膜 6 が半導体基板 1 と直接接する部分） は、 記憶素子領 域における方が、 周辺素子領域におけるよ り も長く な り、 薄い窒化シ リ コ ン膜 6 が半導体基板 1 と直接接す る領域の、 断面における長さは、 第 7図 （ d ) ， ( e ) に示したよう に、 周辺素子領域では L 1であるのに対 し、'記憶素子領域においては L 2であっ た。 そのため 選択熱酸化によっ てフィールド酸化膜を形成する際、 その模方向八の延ぴを L 1 ょ リ も長く、 かつ L 2よ り 短くすれば、 記憶素子領域における フィ ールド酸化膜 の横方向への延びを大きくすることなしに、 周辺素子 領域におけフィ一ルド酸化膜の横方向への延びを長く することができる。 これは、 薄い窒化シ リ コ ン膜 6 と 半導体基板 1 が、 直接接する領域を越えて酸化膜 3 と 接する こ と によって、 パーズビークの端部が延びやす くなるためである。 周辺素子領域においては、 選択酸 化のマスク と して用いられる窒化シリ コン膜 5の膜厚 が薄いため、 フィールド酸化膜の横方向への延びは、 さらに起こりやすく なつている。 フィ ールド酸化膜を 形成した以後の工程は、 実施例 1 と同じであるため説 明は省喀する。
本実施例によれば、 選択酸化のマスク と して用いら れる窒化シリ コン膜 5の膜厚のみではなく、 薄い窒化 シリ コン膜 6の張り出しの長さも変えることが出来る ので、 異なる形状を有するパーズビークを、 効果的に 形成する ことが出来る。
く実施例 7〉
まず、 第 8図 （ a ) に示したよう に、 不鈍物濃度が 1 0 1 7 / c in 3程度である半導体基板 1の主面上に熱 酸化法によって厚さ 1 0 n m程度の酸化膜 3 を形成 し、 ついで化学気相成長法によっ て厚さ 2 0 0 n m程 度の窒化シ リ コ ン膜 5 を堆積した。 次に、 ホ 卜 レジス ト膜 1 0 をマスク と して用いた ドライ エッチングによ つ て、 素子分離領域上の窒化シ リ コ ン膜 5 を除去した。 第 8 図 （ b ) に示したよ う に、 ホ ト レジス ト膜 4 に よっ て周辺素子領域を覆い、 希釈した フ ッ酸水溶液等 を用いて、 記憶素子領域において露出された酸化膜 3 を除去した。 ホ ト レジス ト膜 4 を除去し、 さ ら に希釈 したフ ッ酸水溶液等によっ て全面をエッチングして、 周辺素子領域において露出された酸化膜 3 を除去した。 この際、 記憶素子領域においては、 酸化膜 3 のエッチ ングが、 周辺素子領域に比べて窒化シ リ コ ン膜 5 の下 の奥にまで進む。 これはフ ッ酸水溶液等によ るエッチ ングが等方的で、 記憶素子領域におけるエッチング時 間が長いためである。 こ こで、 記憶素子領域のみの酸 化膜 3 のエッチングと、 酸化膜 3 の前面エッチングは 順番を逆に しても同 じ結果が得られる。
第 8 図 （ c ) に示したよ う に、 薄い窒化シ リ コ ン膜 6 を形成した後、 異方性 ドライ イエッチングを行なつ て素子分離領域の薄い窒化シ リ コ ン膜 6 を除去するが、 残存した窒化シ リ コ ン膜 6 と半導体基板 1 が直接接す る領域の長さは、 記憶素子領域では 0 . 1 mであ り 、 周辺素子領域における 0 . 0 5 mよ り も長く なる。 この長さは、 上記希釈したフ ッ酸水溶液を用いたエツ チングの条件を、 変えることによって制御出来る。
窒化シリ コン膜 5の側壁に、 薄い窒化シリ コ ン膜 6 の張出しが設けられた構造を形成するためには、 上記 実施例 6における第 7図に示した方法を用いればよい が、 この場合は、 窒化シ リ コン膜 5の膜厚が、 記憶素 子領域と周辺素子領域において互いに同じであるため、 雨領域における張出しの長さも互いに同じになる。
第 8図 （ d》 に示したに、 窒化シ リ コ ン膜 5 をマス ク と して選択酸化を行い、 素子分離領域にフィ ールド 酸化膜 2 を形成した。 薄い窒化シリ コ ン膜 6 が半導体 基板 1 と直接接している領域は、 記憶素子領域では 0 ·. l mであ 、 周辺素子領域における 0 . 0 5 mに 比べて約 0 . 0 5 m長くなつている。 そのため、 実 施例 6の場合と同様に、 フィ ールド酸化の条件を調整 し、 例えば記憶素子領域でのパーズビークの延びを 0 . 0 7 Α ΠΙとすることによって、 記憶素子領域における フィ ールド酸化膜の横方向への延びを抑えたまま、 周 辺素子領域におけるフィールド酸化膜の横方向への延 びを長くすることができる。
く実施例 8〉
上記実施例は、 すべて記憶素子領域、 周辺素子領域 ともにフィールド酸化膜を選択酸化によって形成した が、 本実施例では、 記憶素子領域と周辺素子領域にお いて素子分離の形成法を変えた場合を示す。 まず第 9 図 （ a ) に示したすよう に、 不純物濂度が 1 017Z c m3程度の半導体基板 1 の主表面上に、 熱 酸化法によって厚さ 1 5 n m程度の酸化膜 3 を形成し、 ついで化学気相成長法によって厚さ 2 0 0 n m程度の 窒化シ リ コ ン膜 5 を形成した。 ホ ト レジス 卜膜 1 0 を マスク と して用いた ドライエッチングによって、 素子 分離領域上の露出された窒化シ リ コ ン膜 5 を除去した。
第 9 図 （ b ) に示すよう に、 周辺素子領域をホ 卜 レ ジス 卜膜 4 で覆い、 このホ ト レジス ト膜 4 および記憶 素子領域に形成された窒化シ リ コ ン膜 5 をマスク と し て、 露出された記憶素子領域の酸化膜 3 を除去して、 半導体基板 1 の表面を露出させ、 さ らに露出された半 導体基板 1 をエッチングして、 素子分離領域に深さ 0 .
程度の溝 1 1 を形成した。
上記ホ ト レジス ト膜 4 を除去した後、 第 9 図 （ C ) に示すよう に、 温度 1 0 0 0 °C程度での熱酸化を行な つて、 上記溝 1 1 内に厚さ 2 0 n m程度の熱酸化膜 1 2 を形成し、 さ らに、 化学気相成長法によって、 厚さ 5 0 n m程度の窒化シ リ コ ン膜 1 3 を全面に形成した。 第 9 図 （ d ) に示すよう に、 厚さ 1 . O m程度の 熱流動性を有する リ ンガラスからなる絶縁膜 1 4 を形 成した後、 後の工程で用いる最高温度よ りも高い温度 で熱処理を行い、 先に形成した絶緣膜 1 4 をフローさ せ、 表面を平坦にする。 次に全面をエッチバッ ク して、 周辺素子領域の素子分離領域に形成された上記窒化シ リコン膜 1 3 が露出するまで、 上記絶縁膜 1 4 をエツ チングする。 なお、 エッチバックは周知な方法である ので、 その詳細については、 説明を省略する。
これによリ第 9図 （ e ) に示したよう に、 絶緣膜 1
4は、 記憶素子領域内の素子分離領域に形成された溝 の内部にのみ残る。 この後、 異方性ドライエッチング お行なって窒化シリ コン膜 1 3 をエッチングし、 周辺 素子領域内の素子分離領域に形成されてある薄い窒化 シリ コン膜 1 3 を除去して酸化膜 3 を露出させ、 窒化 シ リ コ ン膜 5 をマスク と して用いた選択酸化行なって、 フィールド酸化膜を形成した。 この際、 フィ ールド酸 化膜は、 周辺素子領域内の、 酸化膜 3 が霜出された素 子分離領域には形成されるが、 記憶素子領域は、 耐酸 化性維緣膜である窒化膜 5 と薄い窒化膜 1 3 によって gわれているため、 選択酸化による フィールド酸化膜 は形成されない。 これ以降の工程は、 上記他の実施例 と同様なため、 説明を省略する &
本実施例によれば、 フィ ールド酸化膜を周辺素子領 域のみに形成でき、 フィールド酸化膜の横方向への延 びも、 周辺素子領域にのみ存在する。 これによつて周 辺素子領域のフィ ールド酸化膜の下面の角度は上記他 の実施例と同様に約 5 0度となり、 記憶素子領域にお いては、 溝の形状によってフィ 一ルド酸化膜の下面の 角度 （傾斜） が決定される。
上記実施例は、 キ ン ク の発生する周辺素子領域のバ —ズビーク を延ばすものであった。 一方記憶素子領域 においては、 キンクは発生しないものの、 逆狭チヤネ ル効果によってしきい値電圧が低下するという問題が 生ずる。 以下に、 記憶素子領域のよ う に、 チャネル幅 の狭い素子の しきい値電圧の低下を防止する方法の実 施例を示す。
く実施例 9 >
まず第 1 4 図 （ a ) に示したよう に、 不純物濃度が 1 015ノ c m3程度の半導体基板 1 の主表面上に、 熱 酸化法によって厚さ 1 5 n m程度の酸化膜 3 を形成し、 全面に例えば 1 X 1 013Z c m2程度の硼素を、 打ち 込みエネルギ 2 0 k e V程度で注入する。 次に、 周辺 素子領域を厚さ Ι μ ιη程度のホ ト レジス 卜膜 4で覆つ た後、 2 X 1 013ノ c m2程度の硼素を、 打ち込みェ ネルギ 2 0 k e V程度で記憶素子領域に注入する。 こ れによ り、 半導体基板 1 の表面における不純物 2 5の 注入量は、 記憶素子領域の注入量が周辺素子領域の注 入量よ り 2 X 1 013/ c m2多く なる。 このイオン注 入工程は、 順序を逆に してもよい。
次に第 1 4図 （ b ) に示したよ う に、 上記ホ ト レジ ス ト膜 4 を除去し、 1 2 0 0 °C、 4時間程度の熱処理 を行なって、 不純物 2 5 を半導体基板 1 内へ拡散させ、 不鈍物層 2 6 を形成する。 そのため、 半導体基板 1 の 表面不鈍物濃度は、 記憶素子領域が周辺素子領域よ り も約 2 . 5倍程度高く なる。 さ らに、 厚さ 程度 のホ ト レジス ト膜 4 によって、 周辺素子領域を再び覆 つた後、 記憶素子領域内の酸化膜 3 を除去した。
第 1 4図 （ G ) に示したよう に、 厚さ 1 5 0 n m程 度の窒化シリ コ ン膜 5 を全面に形成した後、 周知のリ ソグラフィ と ドライエッチングによって、 素子分離領 域の前記窒化シリ コン膜 5の所定部分を除去する。
その後、 実施例 2 と同様に、 窒化シリ コ ン膜 5 をマ スク と した選択酸化を行って、 素子分離領域にフィ 一 ルド酸化膜を形成した。
本実旅例においては、 素子分離領域のフィールド酸 化膜を形成する前に、 不鈍物層 2 6 を形成したが、 こ れを逆にし、 フィ ールド酸化膜を形成した後に、 多段 のイオン注入を、 周辺素子領域と記憶素子領域とで個 別に行って、 フィ ールド酸化膜を形成するこ とも可能 である。 また、 本実施例においては、 フィールド酸化 膜の形成方法と して上記実施例 2 と同じ方法を用いた が、 他の実施例における方法を組み合わせてもよく、 同様の効果が得られる。 したがって、 以降の工程の説 明は省略する。
〈実施例 1 0〉
第 1 5図に示したよう に、 表面の不鈍物濂度が一様 ( l l 017 / c m3 ) な半導体基板 1上に、 素子分 離のためのフィ ールド酸化膜 2 を、 実施例 2 と同様な 方法によって形成した後、 素子領域の窒化シ リ コ ン膜 を除去した。 次に、 周辺素子領域の M O S トラジスタ の しきい値電庄を設定するための、 半導体基板 1 の表 面の全面に、 第 1 回目の硼素を、 l X 1 0 l z/ c m2 程度注入した後、 周辺素子領域を厚さ 1 程度のホ ト レジス 卜膜 4 で覆い、 さ らに記憶素子領域へ、 第 2 回目の硼素を S X l O UZ c m2程度注入し、 第 1 回 目の硼素イオン注入の不足分を補う。 これによ り、 記 憶素子領域の半導体基板 1表面濃度を、 周辺素子領域 よ り高くすることができる。
このイオン注入工程は、 順序を逆に してもよい。 ま た、 記憶素子領域を覆う イオン注入のマスク を別途作 成し、 まず記憶素子領域をホ ト レジス ト膜で覆って、 周辺素子領域に 1 X 1 012Z c mz程度硼素を注入し た後、 ついで逆に周辺素子領域をホ ト レジス ト膜で覆 い、 記憶素子領域に 1 . 5 X 1 012 / c m2程度硼素 を注入するといつた、 両領域にそれぞれ個別にイオン 注入を行っても良い。 またこの個別のイオン注入工程 は、 順序を逆に してもよい。 また、 フィ ール ド酸化膜 2の形成は、 実施例 1 または 3 〜 8 に記載されている いずれかの方法によって行なってもよい。
上記実施例 8 および 1 0 におけるイオン注入の条件 — 一 は、 あく まで一例であ り、 適用する製品やフィ ールド 酸化膜の形状等によって、 他の条件を用い得るこ とは レゝう までもない。
く実施例 1 1〉
本実施例は、 周辺素子領域と記憶素子領域でゲー 卜 絶緣膜の膜厚を変えた例である。
まず第 1 6図 （ a ) に示すよう に、 上記実施例 2 と 同じ方法によって、 半黧体基板 1 の表面に素子分離用 のフィールド酸化膜 2 を形成した後、 記憶素子領域に、 厚さ 1 0 n m程度のゲート酸化膜 1 7， を熱酸化法を 用いて形成した。 つぎに記憶素子領域をホ ト レジス ト 膜 9で覆った後、 希釈したフッ酸水溶液等を用いて、 露出された周辺素子領域に形成されてあるゲー ト絶緣 膜を除去した。 上記ホトレジス卜膜 9 を除去した後、 再び熟酸化を行なって、 周辺素子領域の素子領域へ厚 さ 1 0 n m程度のゲー卜絶緣膜 1 7 を形成した。 その 結果、 上記第 1 6図 （ a ) に示した工程、 で記憶素子 領域にゲー ト絶緣膜 1 7 ' を残したため、 第 1 6図 ( b ) に示すように、 記憶素子領域のゲート絶緣膜 1 7 ' は周辺素子領域のゲー ト絶縁膜 1 7 よ りも厚く、 約 1 4 n mになった。
次に、 第 1 6図 （ c ) に示すよう に、 従来の M I S 型電界効果トランジスタの製造方法に従って、 ゲート 電極 1 8、 1 8， 及び拡散層 2 7等を形成した。 この 後の配線形成等の工程は、 本発明とは直接関係ないの で、 説明は省略する。
なお、 フィ ールド酸化膜の形成は、 実施例 1 も し く は 3 〜 8のいずれかの方法によって行なってもよい。 また、 本実施例においては、 ゲー ト絶緣膜を熱酸化に よって形成したが、 他の方法、 例えば化学気相成長法 によって形成する こ とも可能である。 また、 酸化シ リ コ ン以外の絶縁物質を使用こ とも可能である。 さ らに 上記実施例 9 および 1 0 と組み合わせるこ とも可能で ある。 この場合は、 記憶素子領域の基板 1表面濂度が 髙いため、 ゲー ト絶縁膜の膜厚を記憶素子領域で約 1 2 n mにする必要があ り、 この場合は 1 回目のゲー ト 絶縁膜 1 7， の膜厚を 5 n m程度にする。
上記、 実施例 9 〜 1 1 によれば、 記憶素子領域にお ける M O S トランジスタ の しきい値電圧の低下を防止 し、 記憶保持特例の劣化を回避出来る。
上記実施例において、 半導体基板 1 の不鈍物濃度は 1 X 1 0 1 7 / c m 3程度と したが、 この濃度は適用す る半導体集積回路装置の種類や製造方法によって異な る こ とは当然であ り、 膜厚や不純物量など他の条件も 同様である。 フィ ールド酸化膜を形成する酸化温度は 高温であるほど、 パーズビーク を延ばさない記憶素子 領域での結晶欠陥の発生が抑制されるから、 1 1 0 0 °C程度の高温で酸化を行なう こ とがが好ま しい。 さ らに、 上記実施例においては、 説明を簡単にする ため、 半導体基板上に形成される M O S トランジスタ を 1導電型となるよう にしたが、 本発明は相補型の半 導体装置へも適用可能であ り、 この場合、 第 1蘀鼋型 の半導体基板の表面領域をに、 第 1導電型領域と第 2 導電型領域に区画すればよい。
上記のよう に、 本発明によれば、 チャネル幅が広い 周辺の素子領域において、 フィ ールド酸化膜の横方向 への延び （バ一ズビーク） を長くすることによ り、 素 子端部におけるフィ ールド酸化膜内と、 半導体基板内 におけるポテンシャルの分布差によって誘起されるポ テンシャル分布の歪みを小さ くすることができ、 キン クの発生を抑制することが出来る。 これによ り、 素子 端部における基板の不純物濃度を高くする必要が無く なり、 拡散層の接合特性の劣化を抑制することが出来 る。
またフィ一ルド酸化膜の横方向への延びを長くでき ないチャネル幅の短い記憶素子領域は、 キンクが発生 しゃすい形状を有しているが、 瞵接する素子分離領域 の幅が短いため、 ポテンシャルが上記フィールド酸化 膜中の深く にまで分布しないため、 上記周辺の素子領 域と同様に、 素子端部におけるポテンシャル分布の歪 みが小さ く、 キンクが発生し難い。
さ らに、 逆狭チャネル効果によってしきい値電圧が 低下する記憶素子領域で用いられる、 チャネル幅の狭 い素子では、 基板表面濃度を髙くするか、 あるいはゲ — ト絶緣膜厚を厚くする こ と によって、 しきい値電圧 の低下が防止され、 記憶素子の保持特性の劣化ゃ消费 電流の増加を防止する こ と ができる。
なお、 本発明において、 上記記憶素子と しては、 一 つの M O S ト ラ ンジスタ と一つの容量からメモ リ セル が構成されるダイナミ ッ ク · ランダム · アクセス ' メ モ リ （ D R A M) をはじめ、 S R A M , E P R O M , フラッシュメモ リ、 バイポーラ · メモ リなど多く の種 類のメモ リ を使用出来る。 また、 上記周辺素子と して は、 これら各種記憶素子を動作させるための、 各種周 辺素子を使用出来る こ とはいう までもない。

Claims

請求の範囲
1 . 半導体基板の主表面領域に形成された複数の記憶 素子を含む記憶素子領域と、 半導体基板の主表面領域 に形成された複数の周辺素子を含む周辺素子領域を有 し、 上記記憶素子領域と上記周辺素子領域には、 隣接 する上記記憶素子および周辺素子を互いに分離する分 離用絶緣膜がそれぞれ形成され、 上記周辺素子領域に 形成された上記分離用絶緣膜の端部下面と上記半導体 基板の主表面の間の角度は、 上記記憶素子領域に形成 された上記分離用絶縁膜と上記半導体基板の主表面の 間の角度よ リ小さい半導体集積回路装置。
2 . 上記周辺素子領域に形成された上記分離用絶緣膜 の端部下面と上記半導体基板の主表面の間の角度は、 6 0度以下であることを特徴とする請求項 1記載の半 導体集積回路装置。
3 . 上記記憶素子領域における半導体基板表面不鈍物 濃度は、 上記周辺素子領域における半導体基板表面不 鈍物濃度よ リ高いこと を特徴とする請求項 1も し く は 2 に半導体集積回路装置。
4 . 上記記憶素子領域内にば M O S トランジスタが形 成され、 当該 M O S トランジスタのゲート絶縁膜の膜 厚は、 上記周辺素子領域内に形成された M O S トラン ジスタのゲ一ト絶縁膜の膜の膜厚よ リ大きいこと を特 徵とする請求項 1から 3のいずれかに記載の半導体集 積回路装置。
5 . 半導体基板の主表面上に所定の形状を有する耐酸 化性絶緣膜を形成する工程と、 酸化性雰囲気中で熱処 理を行なって上記半導体基板の露出されたを酸化し、 分離用絶縁膜を形成する工程を含み、 上記酸化は、 複 数の周辺回路素子がその中に形成される周辺素子領域 に形成された上記分離用絶緣膜の端部の、 上記半導体 基板の主表面と実質的に並行な方向における延びが、 複数の記憶素子が形成される記憶素子領域に形成され た上記分離用絶縁膜の端部の、 上記半導体基板の主表 面と実質的に並行な方向の延びよ り長く なるよう に行 なわれる半導体集積回路装置の製造方法。
6 . 上記酸化は、 上記周辺素子領域に形成された上記 分離用絶縁膜の端部下面と上記半導体基板の主表面の 間の角度が、 上記記憶素子領域に形成された上記分離 用絶緣膜の端部下面と上記半導体基板の主表面の間の 角度よ リ小さ く なるよ う に行なわれるこ と を特徴とす る請求項 5記載の半導体集積回路装置の製造方法。
7 . 上記耐酸化性絶縁膜を形成する工程の前に、 上記 半導体基板上に酸化膜を形成する工程を有し、 該酸化 膜を形成する工程は、 上記周辺素子領域に形成される 該酸化膜の膜厚を、 上記記憶素子領域に形成される該 酸化膜の膜厚よ り大き くするよう に行う こと を特徴と する請求項 5又は 6記載の半導体集積回路装置の製造 方法。
8 . 上記耐酸化性絶緣膜を形成する工程の前に、 上記 周辺素子領域のみに、 上記半導体基板上に酸化膜を形 成する工程を有することを特徴とする請求項 5又は 6 記載の半導体集積回路装置の製造方法。
9 . 上記周辺素子領域に形成される上記耐酸化性絶緣 膜の膜厚を、 上記記憶素子領域に形成される上記耐酸 化性絶縁膜の膜厚よ り小さ くすることを特徴とする請 求項 5又は 6記載の半導体集積回路装置の製造方法。
1 0 . 上記耐酸化性絶縁膜は、 当該の耐酸化性絶緣膜 の中心部が、 上記半導体基板上に設けられた酸化膜の 上面に接し、 上記耐酸化性絶緣膜の周辺部が、 上記半 導体基板に接するよう にして、 上記記憶素子領域に形 成されることを特徴とする請求項 5又は 6記載の半導 体集積回路装置の製造方法。
1 1 . 上記半遒体基板上に第 1 の酸化膜を形成するェ 程と、 上記記憶素子領域に形成された上記第 1の酸化 膜を選択的に除去する工程と、 上記半導体基板上に第 2の酸化膜を形成して、 上記周辺素子領域に形成され た酸化膜の膜厚を記憶素子領域上に形成された酸化膜 の膜厚よ り大き くする工程と、 上記第 2の酸化膜上に 耐酸化性絶緣膜を形成し、 当該耐酸化性絶縁膜を素子 分離領域のみから選択的に除去する工程と、 熱処理を 行なって、 上記素子分離領域に分離用絶縁膜を形成す る工程を具備している こ と を特徴とする請求項 5記載 の半導体集積回路装置の製造方法。
1 2 . 上記半導体基板上に第 1 の酸化膜を形成するェ 程と、 上記記憶素子領域に形成された上記第 1 の酸化 膜を選択的に除去する J1程と、 上記半導体基板上に第 2の酸化膜を形成し、 上記周辺素子領域上の酸化膜を 記憶素子領域上に形成された酸化膜の膜厚よ りも大き くする工程と、 上記第 2の酸化膜上に耐酸化性絶緣膜 を形成した後、 当該耐酸化性絶縁膜を素子分離領域の みから選択的に除去する工程と、 上記半導体基板の露 出された部分を選択的に酸化して、 素子分離領域に分 離用絶縁膜を形成する工程と を具備する こ と を特徴と する請求項 6記載の半導体集積回路装置の製造方法。
1 3 . 上記半導体基板上に酸化膜を形成する工程と、 上記記憶素子領域に形成された上記酸化膜を選択的に 除去し、 上記周辺素子領域上に該酸化膜を残す工程と、 耐酸化性絶緣膜を形成した後、 当該耐酸化性絶縁膜を 上記素子分離領域のみから選択的に除去する工程と、 上記半導体基板の露出された表面を酸化して、 素子分 離領域に分離用絶縁膜を形成する工程と を具備するこ と を特徴とする請求項 5記載の半導体集積回路装置の 製造方法。
1 4 . 上記半導体基板上に酸化膜を形成する工程と、 上記記憶素子領域に形成された上記酸化膜を選択的に 除去し、 上記周辺素子領域上に該酸化膜を残す工程と、 耐酸化性絶縁膜を形成した後、 当該耐酸化性絶緣膜を 上記素子分離領域のみから選択的に除去する工程と、 上記半導体基板の露出された表面を酸化して、 素子分 離領域に分離用絶緣膜を形成する工程と を具備するこ とを特徴とする請求項 S記載の半導体集積回路装置の 製造方法。
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