KR100214469B1 - 반도체소자의 격리막 형성방법 - Google Patents

반도체소자의 격리막 형성방법 Download PDF

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Abstract

본 발명은 주변회로의 영향으로 발생하는 전류-전압곡선의 굴곡(hump)특성을 제거하여 전력 소모를 줄일 수 있도록 된 반도체소자의 격리막 형성방법에 관한 것으로, 실리콘 기판(11)상에 패드 산화막(12a)을 소정 두께만큼 증착시키고, 포토리소그래피 공정에 의해 셀(CELL)영역만 오프시켜 그 셀영역의 패드 산화막(12a)을 제거하는 단계와, 상기 실리콘 기판(11)의 셀영역상과 상기 패드 산화막(12a)상에 패드 산화막(12b)을 다시 소정 두께만큼 증착시키고, 그 위에 질화막(Si3N4)(13)을 소정 두께만큼 증착시키고, 포토리소그래피 공정에 의해 활성영역에 대응하게 상기 질화막(13)의 패턴을 형성하는 단계와, 격리영역에 대응하는 상기 셀영역과 주변영역을 포함하는 상기 실리콘기판(11)상에 필드 산화막(14)을 형성하는 단계와, 상기 질화막(13)을 식각하여 제거하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 격리막 형성방법으로 이루어진 것이다.

Description

반도체소자의 격리막 형성방법
제1a도 내지 c도는 종래 반도체소자의 격리막 형성방법을 나타낸 도면.
제2a도 내지 d도는 본 발명에 따른 격리막 형성방법을 나타낸 도면.
제3도는 반도체소자의 전류-전압특성을 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12a, 12b : 제1, 제2 산화막(제1, 제2 완충막)
13 : 질화막 14 : 필드산화막
본 발명은 반도체소자의 격리막 형성방법에 관한 것으로, 특히 반도체 기판상의 셀영역과 주변 영역에서의 완충막의 두께를 다르게 한 후 격리막(Isolation layer)을 형성한 반도체소자의 격리막 형성방법에 관한 것이다.
제1도는 종래 반도체소자의 격리막 형성방법을 나타낸 개략도로서, 이를 참조하여 그 제조공정을 설명하면 다음과 같다.
먼저, 제1a도에 도시된 바와 같이 실리콘 기판(1)상에 패드산화막(2)을 약 100Å의 두께로 증착하고, 이후 질화막(3)을 약 1900Å의 두께로 증착하고, 포토리소그래피공정을 통해 상기 질화막(3)의 소정영역을 정의(define)하여 셀영역과 주변영역에만 질화막(3)의 패턴을 형성한다.
이후 제1b도에 도시된 바와 같이, 상기 산화막(2)이 노출된 실리콘기판(1)에 필드산화(field oxidation)공정을 통해 필드산화막(4)을 형성한다.
이후 제1c도에 도시된 바와 같이 상기 셀영역 및 주변영역상의 질화막(3)을 식각하여 제거하고, 상기 필드산화막(4)을 리세스(recess)에칭시킨다.
상기 공정에서 패드산화막과 질화막은 실리콘 웨이퍼(WAFER)의 전면에 동시에 증착되므로 두께가 동일하다. 차세대소자(256MDRAM)의 경우, 셀-트랜지스터의 액티브 마진(active margin)을 확보하기 위하여, 질화막/산화막의 비를 15:1 이상으로 증가시키고, 필드산화(field oxidation)의 실시후에 필드산화막을 리세스(recess) 시키는 것이다. 참고부호 A는 리세스(recess)된 영역을 나타낸 것이다.
최근 발표된 논문(IEEE ELECTRON DEVICES LETTERS, VOL 14, p412,1993)에 의하면, 필드산화막을 리세스에칭시키면 모서리부분에 있는 기생트랜지스터(parastic-transistor)가 턴-온(turn-on)되어서 전류-전압곡선에 굴곡(hump) 특성이 발생한다고 알려져 있다. 따라서 상기 종래 반도체소자의 격리막 형성방법에 의하면, 셀-트랜지스터는 문턱전압(Vth)이 충분히 높아서 전류-전압곡선에 굴곡(hump)이 생겨도 문제가 없지만, 기생트랜지스터(parastic-transistor)의 전류-전압곡선에 굴곡(hump)이 발생하면 오프-상태(off-state)(Vg=0V)에서 누설전류(leakage current)가 발생한다. 특히 256MDRAM에서 문턱전압(Vth)이 0.5V이하로 낮아질 경우, 이러한 굴곡(hump)에 의한 누설전류로 인해 전력손실이 심각해져서 256MDRAM 등의 저전력(low-power)소자에 적용이 불가능하게 되는 문제점이 있었다.
본 발명은 상기한 바와 같은 반도체소자의 격리막 형성방법에 있어서의 문제점을 개선하기 위해 창출한 것으로, 반도체기판상의 셀영역과 주변영역상에 완충막의 두께를 다르게 하여 필드산화막을 형성함으로써 주변영역에서의 누설전류발생을 줄일 수 있도록 된 반도체소자의 격리막 형성방법을 제공함에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명의 바람직한 일 실시예에 따르면, 셀영역과 주변영역을 가진 반도체기판을 준비하는 단계와, 상기 반도체기판의 주변영역상에 제1완충막을 형성하는 단계와, 상기 반도체기판의 셀영역상과 상기 제1완충막상에 제2완충막을 형성하는 단계와, 활성영역에 대응하는 상기 제2완충막상에 산화 저항막 패턴을 형성하는 단계와, 격리영역에 대응하는 상기 셀영역과 상기 주변영역을 포함하는 반도체 기판상에 필드 산화막을 형성하는 단계를 포함하여 반도체 소자의 격리막 형성방법이 이루어진다.
상기 실시예에 의해 제조된 반도체 소자에 있어서, 주변회로에는 두꺼운 버드빅(Bird's beak)이 형성되어 필드산화막의 일부를 리세스에치하여도, 셀-트랜지스터의 영역에만 홈이 파이고, 주변회로영역에는 필드산화막이 리세스되지 않는다.
이하 본 발명에 따른 격리막 형성방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제2a도 내지 d도는 본 발명에 따른 반도체소자의 셀영역과 주변영역에서의 격리막 형성방법을 나타낸 도면이다.
먼저, 제2a도에 도시한 바와 같이 실리콘 기판(11)상에 제1완충막인 제1패드 산화막(12a)을 약 100Å 성장시키고, 포토리소그래피 공정에 의해 실리콘 기판(11)상의 셀(CELL)영역만 오프시키고, 습식에치(WET ETCH)를 통해 상기 실리콘 기판(11)의 셀영역상의 제1패드 산화막(12a)을 제거한 후 그 실리콘 기판(11)을 세정시킨다.
이후, 제2b도에 도시한 바와 같이, 상기 셀영역과 상기 제1완충막(12a)상에 제2완충막인 제2패드산화막(12b)을 다시 약 100Å 성장시킨다. 이때 상기 주변영역상에 형성된 제1, 제2완충막(12a, 12b)으로 이루어진 완충막의 두께는 150Å 정도이다. 이후 활성영역에 대응하는 상기 제2완충막(12b)상에 산화 저항막으로서의 질화막(SiS3N4)(13)을 약 1900Å의 두께만큼 증착시키고, 포토리소그래피공정에 의해 상기 질화막(13)을 정의(define)하여 상기 셀 및 주변영역상에 질화막(13)의 패턴을 형성한다.
이후 제2c도에 도시한 바와 같이, 상기 질화막(13)의 패턴이 형성된 노줄된 실리콘기판(11)을 필드산화(field oxidation)시켜 필드 산화막(14)을 형성한다. 상기에서 필드 산화막(14)의 버드빅(bird's beak)은 주변영역이 더 두껍게 형성된다.
이후 제2d도에 도시한 바와 같이, 상기 질화막(13)을 식각하여 제거한다. 이때 상기 제1, 제2패드 산화막(12a, 12b)의 두께만큼 필드 산화막(14)이 약간(lightly) 식각되며, 이때 버드빅(bird's beak)이 셀영역보다 두꺼운 주변영역의 필드 산화막의 양가장자리에는 리세스 부분이 형성되지 않고, 셀영역의 필드 산화막의 양가장자리에는 리세스 부분(A)이 형성된다. 상기에서 필드 산화막(14)은 활성영역으로 확장되는 버드빅 영역을 가지는데, 상기 부젼영역의 버드빅영역의 폭은 상기 셀영역의 버드빅 영역의 폭보다 작다.
제3도는 반도체소자의 전류-전압특성을 나타낸 그래프로서, a는 종래 반도체소자의 전류-전압특성, b는 본 발명에 따른 반도체소자의 전류-전압특성을 나타낸다. 참고부호 c는 오프상태의 누설전류를 나타낸 것이다. 이에 도시한 바와 같이 본 발명의 반도체소자의 격리막 제조방법에 따른 반도체 소자는 종래 반도체 소자에서 발생되는 오프상태에서의 누설전류가 발생되지 않음을 알 수 있다.
상기 실시예에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 격리막 형성 방법에 의하면, 패드 산화막의 두께를 셀영역과 주변영역에서 다르게 함으로써 주변 영역의 트랜지스터의 오프-상태의 누설전류를 제거할 수 있게 되고, 이러한 반도체소자는 전력소모를 줄이므로 저전력(low power)소자에 적용이 가능하게 된 효과가 있다.
또한, 셀영역의 트랜지스터의 문턱전압(Vth)이 높아서 전류-전압곡선에 굴곡(hump)이 생겨도 누설전류에는 지장이 없고, 특히 좁은 폭(narrow width)의 셀영역의 트랜지스터의 경우 구동전류를 증가시켜 주는 효과가 있다.
상기 본 발명에 따른 실시예에서 패드 산화막의 두께를 셀영역과 주변영역에 동일하게 하고, 질화막의 두께를 셀-트랜지스터에만 두껍게 형성하고 이후 공정을 수행하여도 본 발명에 따른 반도체소자의 특성을 가진다.
상기에서 본 발명은 바람직한 실시예를 중심으로 설명 및 도시하였으나 본 발명의 기술분야에 익숙한 기술자라면 본 발명의 요지를 벗어남이 없이 상기 실시예를 참고로 다양하게 변형실시가 가능할 것이다.

Claims (2)

  1. 실리콘 기판(11)상에 패드 산화막(12a)을 소정 두께만큼 증착시키고, 포토리소그래피 공정에 의해 셀(CELL)영역만 오픈시켜 그 셀영역의 패드 산화막(12a)을 제거하는 단계와, 상기 실리콘 기판(11)의 셀영역상과 상기 패드 산화막(12a)상에 패드 산화막(12b)을 다시 소정 두께만큼 증착시키고, 그 위에 질화막(Si3N4)(13)을 소정 두께만큼 증착시키고, 포토리소그래피 공정에 의해 활성영역에 대응하게 상기 질화막(13)의 패턴을 형성하는 단계와, 격리영역에 대응하는 상기 셀영역과 주변영역을 포함하는 상기 실리콘기판(11)상에 필드 산화막(14)을 형성하는 단계와, 상기 질화막(13)을 식각하여 제거하는 단계로 이루어진 것을 특징으로 하는 반도체소자의 격리막 형성방법.
  2. 제1항에 있어서, 상기 패드산화막(12b)은 패드 산화막(12a)보다 두꺼운 약 100Å의 두께로 증착되고, 상기 질화막(13)은 약 1900Å의 두께로 증착된 것을 특징으로 하는 반도체소자의 격리막 형성방법.
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