TWI641040B - 用於溶解絕緣體上矽晶圓中埋置氧化物之方法 - Google Patents

用於溶解絕緣體上矽晶圓中埋置氧化物之方法 Download PDF

Info

Publication number
TWI641040B
TWI641040B TW106133228A TW106133228A TWI641040B TW I641040 B TWI641040 B TW I641040B TW 106133228 A TW106133228 A TW 106133228A TW 106133228 A TW106133228 A TW 106133228A TW I641040 B TWI641040 B TW I641040B
Authority
TW
Taiwan
Prior art keywords
layer
oxygen
silicon
thickness
box
Prior art date
Application number
TW106133228A
Other languages
English (en)
Other versions
TW201814785A (zh
Inventor
弗雷德里克 奧利伯
Original Assignee
法商索泰克公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 法商索泰克公司 filed Critical 法商索泰克公司
Publication of TW201814785A publication Critical patent/TW201814785A/zh
Application granted granted Critical
Publication of TWI641040B publication Critical patent/TWI641040B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明涉及一種用於溶解絕緣體上矽晶圓中埋置氧化物之方法,該方法包括提供一絕緣體上矽晶圓(100, 300, 400, 500),該絕緣體上矽晶圓設有一矽層(101, 301, 401, 501),其透過一埋置氧化物層(102, 302, 402, 502)附著於一載體底材(103, 303, 403, 503),以及對該絕緣體上矽晶圓(100, 300, 400, 500)回火至該埋置氧化物層(102, 302, 402, 502)至少局部溶解。該方法更包括在所述回火步驟前,在該矽層(101, 301, 401, 501)上面或上方提供一除氧層(104, 304, 404, 504)之步驟。

Description

用於溶解絕緣體上矽晶圓中埋置氧化物之方法
本發明涉及一種埋置氧化物溶解方法,該方法是透過回火處理絕緣體上矽(SOI)晶圓之方式實施。
為了多方改善具有超薄埋置氧化物(buried oxide,BOX)層(亦即BOX層之厚度大約50奈米或更薄)之絕緣體上矽(silicon-on-insulation,SOI)晶圓,以期能夠使用比最終目標更厚的氧化物進行鍵合(以減少缺陷),並改善BOX電性可靠度,習知方法是讓SOI晶圓進行一BOX溶解回火步驟。
通常而言,已知在環境空氣中存在超過一定閥值的氧,可阻止溶解過程發生。因此,在習知BOX溶解方法中,必須使用不透氧(oxygen-tight)爐管,以確保在回火環境空氣中氧的低分壓。
此外,若SOI晶圓具有一薄矽層,例如厚度大約150奈米或更薄之一矽層,則已知其在高溫回火期間,會發生所謂的「除潤(de-wetting)」或矽球狀化 (silicon ball-up)現象,從而使晶圓變得不再可用。因此,在習知BOX溶解方法中,必須在該BOX層頂上提供具有一厚矽層之一SOI晶圓,該矽層厚度通常為大約200奈米。
再者,習知BOX溶解方法受限於氧會從BOX層擴散穿透矽層,以及受限於氧化矽從SOI晶圓表面的附近被去除,這些已知會造成最終層厚度不均勻。詳細而言,如專利文件WO 2014/155166 A1所揭示,習知BOX溶解方法中,殘餘氧含量必須低於10 ppm。此外,習知BOX溶解方法需要高溫(通常1150 °C到1200 °C)。在這方面,針對溫度均勻性或氣體流量調適等方面之特定爐管設計,已知能提供部分解決辦法,但這代表習知BOX溶解方法之動力學仰賴特定爐管設計。換言之,非不透氧的標準爐管不能用於習知BOX溶解方法。
此外,BOX溶解反應已知完全以時間控制,且其反應速度已知隨溫度而變。因此,最終溶解厚度取決於局部溫度,而這已知會造成額外的不均勻。
在互補式金屬氧化物半導體(CMOS)整合技術中,高介電常數或高K值(high-k)材料通常用於氧化物閘極介電質(oxide gate dielectric)以防止洩漏電流(leakage currents)。使用更高K值氧化物之一已知替代方案,為界面層清除(Interfacial layer scavenging),亦即直接在氧化物閘極介電質上沉積一除氧層(參見“Ultimate Scaling of High-k Gate Dielectrics: Higher-k or Interfacial Layer Scavenging ” by T. Ando;Materials , 2012, Vol. 5, p. 478 – 500)。
界面層清除之一示例,可見於美國專利 US 2010/0244206 A1號,其揭露一種用於製作高K值金屬閘極電晶體(MOSFET)之方法,該MOSFET具有界面氮化(interface nitridation)以調節臨界電壓並改善驅動電流。該專利文件揭示一高K值介電閘極結構,其包含一底材、在該底材上之一氮化界面層、在該氮化界面層上之一高K值介電層、以及在該高K值介電層上之一除氧層。在其所揭示之方法中,當所述除氧層沉積在該高K值介電層上後,會進行回火處理。
基於前述問題,本發明之一目標為提供一改良BOX溶解方法,其在SOI晶圓具有一薄矽層時(亦即SOI晶圓之矽層具有之厚度小於150奈米或甚至更薄),亦可進行BOX溶解回火步驟,且可能無需不透氧爐管或特別設計之高溫爐管。
前述目標之達成,係透過一種用於溶解SOI晶圓中埋置氧化物之方法,該方法包括:提供一SOI晶圓之步驟,該晶圓具有以一埋置氧化物層附接至一載體底材之一矽層,該方法並包括對所述SOI晶圓進行回火到至少部分溶解該埋置氧化層之後續步驟。根據本發明,該方法更包括在所述回火步驟前,在該矽層上面或上方提供一除氧層之步驟。
因此,本發明所提出方法是以在BOX溶解回火處理前,於SOI晶圓之矽層頂部沉積一除氧層為基礎。如上所述,與金屬氧化物半導體技術相關之界面層清除已知係為了防止高K值氧化物閘極介電質中產生洩漏電流。更具體而言,目前僅知可將除氧層直接沉積在氧化物層上,例如一金屬氧化物半導體電晶體之高K值氧化物閘極介電層上。換言之,僅知除氧層以鎖定閘極氧化物為目標,將其與BOX溶解方法結合使用係屬未知。出乎意料的是,申請人發現在SOI晶圓中使用一除氧層,尤其是該SOI晶圓之矽層上面或上方使用一除氧層,與已知的BOX溶解方法相比提供了幾項有利優點。
根據本發明之BOX溶解方法可應用於包含任何所需厚度矽層之SOI晶圓。詳言之,本發明可有利地應用於具薄矽層之SOI晶圓,亦即矽層厚度大約150奈米或更薄,詳言之大約50奈米或更薄,更詳言之大約25奈米或更薄,甚至為大約10奈米那麼薄,因為覆蓋的除氧層會防止除潤或球狀化現象發生。因此,本發明之BOX溶解方法甚至可用於無法製作成厚層之材料,例如應變矽。
再者,因溶解過程具擴散限制性(diffusion-limited),在相同溫度下,本發明之BOX溶解方法在矽層厚度僅10奈米之SOI晶圓上進行時,其速度比在具有標準矽層厚度200奈米之SOI晶圓上進行時快了高達20倍。
此外,本發明之BOX溶解方法也可以在低於習知BOX溶解方法所需溫度下進行,其結果相較於習知方法反而能大幅簡化其溶解過程。詳言之,本發明之BOX溶解方法可使用較簡單的爐管設計,且不需要高溫爐管。本發明BOX溶解方法之更多有利特點包括對於滑移線(slip line)之產生較不敏感,以及溫度升降時間較短。
此外,本發明之BOX溶解方法可透過控制除氧層中除氧元素的數量加以限制。舉例而言,本發明BOX溶解方法之某些實施例中,除氧層具有之厚度可被調整成適於將待溶解埋置氧化物層溶解掉至少一預定厚度。在其他較佳實施例中,除氧層可包含次化學計量(substoichiometric) HfO2 ,也就是HfOx 中x < 2,所述次化學計量HfO2 具有超過HfO2 化學計量之一Hf預定量。取決於所需應用,本發明之除氧層可選自以下至少一者:一鑭系金屬、一稀土金屬、一高含鈦氮化鈦(TiN)、II族元素以及III族元素。
在任何情況下,透過控制除氧元素之數量,本發明之BOX溶解方法會有利的轉變為具自我侷限(self-limited)性,亦即當相應量之氧化物被溶解時,反應便停止。厚度均勻性因此取決於除氧層之沉積控制,且厚度均勻性獨立於爐管之溫度、回火時間或氣體流量之細微變化。此外,本發明有利地允許對BOX厚度進行逐個晶圓的調整。換言之,雖然沉積厚度可依個別晶圓而加以調適,但數個晶圓可一起進行溶解回火處理。
在一些實施例中,根據本發明或其任一變化例之BOX溶解方法更包括在回火步驟前,在除氧層頂部及/或在除氧層與矽層之間,提供一擴散阻擋層之步驟。這些變化例彼此相容且具有以下優點。
當擴散阻擋層係在該除氧層頂部提供,即直接在除氧層頂部提供時,擴散阻擋層可為氧擴散阻擋層。該氧擴散阻擋層可為一層氮化矽,惟不以此為限。因此,此額外頂蓋層可有利地防止氧從周圍環境擴散到除氧層,從而能使用非不透氧之爐管。
當擴散阻擋層係提供在除氧層與矽層之間時,該擴散阻擋層可被選定成防止除氧元素擴散進入矽層。以鑭(La)或鉿(Hf)作為除氧元素時,此擴散阻擋層可為一層化學計量HfO2,但不以此為限。本發明有利的是,此額外層可改善溶解過程之控制,及/或防止除氧元素擴散進入SOI晶圓之矽層。此額外層亦可用於簡化沉積過程。
本發明BOX溶解方法之另一優點為,氧控制(oxygen-controlled)的環境不再是絕對必要的。事實上,一標準爐管或至少一非不透氧爐管可與非常厚的除氧層結合使用,這樣,氧仍然可從BOX層被清除,同時被周遭環境吸收。作為替代方案或額外措施,這也可與除氧層頂部之一選擇性額外層組合使用,以作為周圍環境中氧的擴散屏障,在此情況下,該反應如上所述可具自我侷限性。
最後,本發明之BOX溶解方法中,提供SOI晶圓之步驟包括使用透過離子植入之層移轉技術,將矽層移轉至載體底材上。因此,可使用Smart CutTM 技術,連同其具有之所有潛在優點,包括可從一施體矽晶圓回收材料,及/或回收施體載體底材。
以下首先說明圖6示意呈現之習知技術示例。在一標準埋置氧化物(BOX)溶解方法中,提供一絕緣體上矽(SOI)晶圓 600,如圖6所繪示。一般而言,SOI晶圓600包含一厚矽層 601,其藉由一埋置氧化物(BOX)層602附接到一載體底材603。如上所述,為了能夠使用比最終目標更厚的氧化物進行鍵合,以減少缺陷及/或改善埋置氧化物之電性可靠度,SOI晶圓600會進行一標準BOX溶解回火處理。
同樣如上所述,在標準方法中,BOX溶解回火處理同時需要一氧控制環境,亦即一不透氧爐管,以及高溫,詳言之,溫度範圍從大約900 °C到大約1200 °C或更高。再者,為了避免除潤或球狀化現象,在標準方法中,矽層601必須足夠厚。因此,在標準方法中,矽層601通常必須具有大約200奈米之厚度hSi 。反過來,BOX層602通常具有大約50奈米或更薄之厚度hBOX 。此外,標準BOX溶解方法之動力學係由溫度及接近晶圓表面之氧分壓所界定,而且取決於其爐管設計。
以下參考圖1至圖5說明本發明之示例性實施例。
以下參考圖1說明本發明之第一實施例。根據本發明,在第一步驟提供一SOI晶圓100。SOI晶圓100包含一矽層101,其以一BOX層102附接到一載體底材103。在一後續步驟中,此SOI晶圓100會進行一BOX溶解回火處理。在第一實施例中,SOI晶圓100之提供步驟可使用諸如一層移轉技術達成,但不以此為限。詳細而言,可使用藉由離子植入方式進行之層移轉技術,例如Smart CutTM技術,其具有之所有潛在優點,包括可從用於提供被移轉矽層101之施體矽晶圓回收材料,及/或可回收用於載體底材103之施體載體底材。
再者,根據本發明,在所述BOX溶解回火前,可將SOI晶圓100之頂部矽層101經由在其上沉積一除氧層104而加以覆蓋。如以下所說明,相較於習知BOX溶解方法,此額外步驟會產生不同優點。
詳細而言,透過使用除氧層104覆蓋矽層101,除潤就不會發生,從而可使用一矽層101,其厚度hSi 遠小於標準BOX溶解方法所用厚矽層601之厚度。因此,在第一實施例中,矽層101可具有之厚度hSi 大約150奈米或更薄,或甚至大約50奈米或更薄,例如大約25奈米或更薄,甚至大約10奈米薄。
此外,本發明允許在厚度受限之薄膜上進行所述BOX溶解。因此,在第一實施例之一變化例中,SOI晶圓100之矽層101甚至可以是一應變矽層。
以下參考圖2說明本發明之其他優點,圖2代表擴散限制溶解時間(以小時為單位),其作為回火溫度(攝氏)之函數而測量。
第一曲線201代表使用如參考圖6說明之一標準溶解方法,在高溫下使用不透氧爐管,溶解SOI晶圓600之BOX層602中10奈米厚氧化物所需時間,也就是SOI晶圓600具有大約200奈米標準厚度hSi 之未覆蓋厚矽層601。
相較之下,第二曲線202代表使用如參考圖1說明之本發明BOX溶解方法,溶解SOI晶圓100之BOX層102中10奈米厚氧化物所需時間,也就是SOI晶圓100設有以除氧層104覆蓋之薄矽層101。為了強調本發明之具體優點,測量係針對具有大約10奈米厚度hSi 之薄矽層101進行。
參考圖2所示,在一給定回火溫度下,本發明方法的擴散速度比標準方法的擴散速度快大約20倍,而且在一給定溶解時間下,本發明方法的溶解回火溫度比標準方法的溶解回火溫度低大約100°C。換言之,相較於標準方法,本發明方法對於滑移線之產生較不敏感。
在第一實施例之有利變化例中,如以下示例所詳細說明,除氧層104可包含數量經計算之除氧元素。換言之,除氧層104可被優化以吸附一受控制量的氧。在此情況下,本發明之BOX溶解方法會自我侷限,因溶解會在除氧層104達飽和時停止。圖2所示示例中,如第二曲線202所呈現,在溶解10奈米的氧化物後,溶解停止。
所述自我侷限性提供更多優點,SOI晶體100之最終均勻性可受用於沉積除氧層104之沉積技術所控制,且對於爐管中的溫度或氣體流量變化不敏感。
此外,透過適當選擇除氧層104以界定溶解量,可允許對BOX層102的厚度進行逐個晶圓的調整。如上所述,因為溶解會在達到預定且受控制量後停止,本發明方法之此變化例甚至可允許在同一爐管批次中混合不同產品。換言之,在一自我侷限之變化例中,可以同時加工處理分別具有不同厚度BOX層102之複數個SOI晶圓100。
以下在第一實施例之架構內並參考圖1及圖2,說明本發明方法之一第一詳細示例,但本發明不以此為限。在此詳細示例中,起始的SOI晶圓100在一標準載體底材103上設有厚度hSi 大約10奈米之一矽層101,以及厚度hBOX 大約35奈米之一BOX層102。
非計量 HfO2 之一除氧層104,換言之在HfOx 中 x< 2,此處為 HfO1.5 ,被沉積在矽層101之表面上,其厚度hscav 達大約17.5奈米。除氧層104之確切厚度hscav 可視所選擇的沉積技術而定。可以使用任何標準沉積技術,只要該技術可產生每平方公分大約 2.3 × 1016 個 Hf 原子之沉積,超出 HfO2 計量。例如,可沉積相當於每平方公分大約 2.3 × 1016 個 Hf 原子加上每平方公分大約 6.9 × 1016 個 HfO2 分子。
具有除氧層104之SOI晶圓100接著在一無氧環境(不透氧爐管)中回火處理,以1050 ℃進行3小時,或以1100 ℃進行50分鐘,或以1150 ℃進行15分鐘。接著可在相同的溫度下繼續回火另一段時間,例如30分鐘,以確保溶解完成。
在此過程中,每平方公分有大約4.6×1016 個氧原子,會從BOX層102擴散到HfOx 的除氧層104,直到除氧層104變成一層HfO2 ,從而停止溶解過程。該溶解過程會將初始BOX層102之最初厚度hBOX 大約35奈米從中消耗掉10奈米。
回火處理後獲得之頂部HfO2 層,也就是經回火修改之除氧層104,可選擇性從經過回火的SOI晶圓100移除,並接著清潔溶解回火後的矽層101之曝露表面。處理後SOI晶圓100會具有一處理後矽層101,其具有大約14奈米之處理後厚度hSi ,以及一處理後BOX層102,其具有大約25奈米之處理後厚度hBOX
上述參考圖1及2所述關於第一實施例之優點,也適用於以下參考圖3-5說明之各示例,這些示例都具有第一實施例大多數或全部特點。因此,以下說明會針對不同於上述特點之面向。本發明之變化例可提供進一步優點,例如可使用標準爐管,這些優點將於下文說明之。
以下參考圖3說明本發明之第二實施例。與第一實施例相似,在第一步驟提供一 SOI晶圓300。SOI晶圓300也包含一矽層 301,其以一BOX層302附接到一載體底材303。在一後續步驟中,此SOI晶圓300會進行一BOX溶解回火處理。
在第二實施例中,該BOX溶解回火處理前,SOI晶圓300之頂部矽層301也被沉積其上之一除氧層304所覆蓋。雖然矽層301及BOX層302分別可具有如第一實施例所述厚度範圍內之厚度,但相較於第一實施例,尤其相較於第一詳細示例,第二實施例之除氧層304比第一實施例之除氧層104厚。詳細而言,除氧層304可具有至少大約 200 奈米之厚度hscav
雖然較厚之除氧層304仍能如第一實施例所述從BOX層302清除氧,但在第二實施例中,除氧層304之厚度hscav 必須足夠厚,甚至足以能從環境中吸收氧。換言之,在第二實施例中,殘餘氧只要不與溶解反應競爭,可存在於環境中。
因此,在第二實施例中,不需要控制氧的環境,因而也就不需要不透氧爐管。結合可以本發明達成之有利的較低回火溫度(如參考圖2所說明),第二實施例因此可允許使用標準爐管。
以下參考圖4說明本發明之第三示例性實施例,其呈現另一有利的變化例,同樣可使用標準爐管。與先前實施例相似,在第一步驟提供一SOI晶圓400。SOI晶圓400也包含一矽層 401,其以一BOX層402附接到一載體底材403。在一後續步驟中,此SOI晶圓400會進行一BOX溶解回火處理。
同樣與先前實施例相似,在第三實施例中,於BOX溶解回火處理前,SOI晶圓400之頂部矽層401也被沉積其上之一除氧層404所覆蓋。然而,相同於第一實施例卻不同於第二實施例的是,除氧層404係特別按照需從BOX層402去除之確切氧數量而製作,如此,第三實施例之變化例在反應時間方面也具備自我侷限性。換言之,除氧層404具有之厚度hscav 範圍與第一實施例之除氧層104相同,但遠低於第二實施例之除氧層304之厚度範圍。
此外,如圖4所呈現,在第三實施例中,沉積除氧層404後,BOX溶解回火處理前,可在除氧層404頂部提供一選擇性氧擴散阻擋層405。如此,殘餘氧可存在周圍環境中,卻不會被除氧層404清除。
因此,第三實施例中,由於有選擇性氧擴散阻擋層405,故甚至比第二實施例更不需要氧控制環境。因此,結合可以本發明達成之有利的較低回火溫度(如參考圖2所說明),第三實施例也可有利地使用標準爐管。
以下在第三實施例之架構內並參考圖4及圖5,說明本發明方之第二詳細示例,但本發明不以此為限。在此詳細示例中,起始SOI晶圓400在一標準載體底材403上設有厚度hSi 大約10奈米之一矽層401,以及厚度hBOX 大約35奈米之一BOX層402。
與第一詳細示例相似,一HfO1.5 之除氧層404被沉積在矽層401之表面上,其厚度 hscav 達約17.5奈米。如上述說明,除氧層404之確切厚度hscav 亦可視所選擇的沉積技術而定。可以使用任何標準沉積技術,只要該技術可產生每平方公分大約 2.3 × 1016 個 Hf 原子之沉積,超出 HfO2 計量。例如,可沉積相當於每平方公分大約 2.3 × 1016 個 Hf 原子加上每平方公分大約 6.9 × 1016 個 HfO2 分子。
根據第三實施例所述之變化例,可在SOI晶圓400頂部,即除氧層404上面,沉積一選擇性Si3 N4 層,使其厚度達約50奈米。此Si3 N4 層形成第三實施例之氧擴散阻擋層405。
接著,使設有HfO1.5 除氧層404及其頂上Si3 N4 氧擴散阻擋層405之SOI晶圓400,在一標準爐管中接受回火,以1050 ℃進行3小時,或以1100 ℃進行50分鐘,或以1150 ℃進行15分鐘。接著可在相同的溫度下繼續回火另一段時間,例如15分鐘。
與第一詳細示例相似,在此過程中,每平方公分有大約4.6 × 1016 個氧原子會從BOX層402擴散到HfOx 除氧層404,直到除氧層404變成一層HfO2 ,從而停止溶解過程。因為有Si3 N4 之氧擴散阻擋層405存在,標準爐管中存在之殘餘氧不會被除氧層404清除。該溶解過程會將初始BOX層402之最初厚度hBOX 大約35奈米從中消耗掉10奈米。
回火後獲得之頂部Si3 N4 層及HfO2 層,也就是經回火修改之之氧擴散阻擋層405及除氧層404,可選擇性從經過回火的SOI晶圓400移除,並接著清潔溶解回火後的矽層401之曝露表面。處理後SOI晶圓400會具有一處理後矽層401,其具有大約14奈米之處理後厚度hSi ,以及一處理後BOX層402,其具有大約25奈米之處理後厚度hBOX
以下參考圖5說明本發明之第四示例性實施例。與先前實施例相似,在第一步驟提供中一SOI晶圓500。SOI晶圓500也包含一矽層501,其以一BOX層502附接到一載體底材503。在一後續步驟中,此SOI晶圓500會進行一BOX溶解回火處理。
同樣與先前實施例相似,根據本發明,在第四實施例中,該BOX溶解回火處理前,SOI晶圓500之頂部矽層501被沉積其上之一除氧層504所覆蓋。然而,在此沉積步驟前,且無論如何在BOX溶解回火前,第五實施例包括在矽層501頂部提供一選擇性擴散阻擋層505之另一步驟,且除氧層504將沉積在該選擇性擴散阻擋層505頂部,而不是直接沉積在矽層501上。
透過適當挑選選擇性擴散阻擋層505之材料,仍可從底下的BOX層502清除氧,同時可防止除氧元素從除氧層504擴散進入矽層501。舉例而言,當除氧層504包含一鑭系金屬時,選擇性擴散阻擋層505可以是一層鑭,而當除氧層包含HfOx 時,如上述一些實施例,選擇性擴散阻擋層505可以是一層Hf。因此,選擇性擴散阻擋層505可改善溶解過程之控制,且可用於簡化除氧層504之沉積。
在第四實施例之變化例中,取決於除氧層504之厚度hscav ,以使用不透氧爐管較佳,如同第一實施例之第一詳細示例或其變化例,或者,可使用一標準爐管,如同第二實施例或其變化例。在第四實施例之進一步變化例中,若有提供一選擇性氧擴散阻擋層,類似第三實施例或其變化例之氧擴散阻擋層405,則亦可使用一標準爐管。
上述不同實施例也可進一步組合,構成本發明之BOX溶解方法之額外實施例及/或變化例。
總結而言,透過在SOI晶圓之矽層上面或上方添加一頂蓋除氧層,本發明及其許多變化例提供一種優於習知BOX溶解方法之BOX溶解方法。詳細而言,本發明方法甚至可允許對具有薄矽層之SOI晶圓進行BOX溶解,該矽層可薄到大約10奈米。本發明方法之有利變化例甚至可在不需控制氧的環境下進行BOX溶解,亦即在一標準爐管中進行BOX溶解。本發明之有利變化例甚至提供一種具自我侷限性之溶解方法,因此可在同一爐管中為具有不同層厚度之複數個SOI晶圓同時進行BOX溶解。
100、300、400、500、600‧‧‧SOI晶圓
101、301、401、501、601‧‧‧矽層
102、302、402、502、602‧‧‧BOX層
103、303、403、503、603‧‧‧載體底材
104、304、404、504‧‧‧除氧層
405、505‧‧‧擴散阻擋層
本發明及其變化例以下更詳細說明,其主要基礎是參考隨附圖示說明之有利實施例,其中: 圖1示意呈現本發明第一實施例中具有一除氧層之一SOI晶圓; 圖2為一示例性曲線圖,其比較了使用薄SOI薄膜之本發明方法與使用厚SOI薄膜之標準方法,在該曲線圖中,擴散限制溶解時間為回火溫度之函數; 圖3示意呈現本發明第二實施例中具有一除氧層之一SOI晶圓; 圖4示意呈現本發明第三實施例中具有一除氧層及一選擇性氧擴散阻擋層之一SOI晶圓; 圖5示意呈現本發明第四實施例中具有一除氧層及防止除氧元素擴散之一選擇性氧擴散阻擋層之一SOI晶圓;及 圖6示意呈現用於習知埋置氧化物溶解方法之一典型SOI晶圓。
相同參考符號在以下所述之實施方式與示例及其隨附圖式中,可用於表示相同、類似或相等之特徵。此外,為簡潔起見,已於前面實施例中詳細描述之特徵,在後續實施例中可被省略。除有明確提及外,隨附圖式並不代表任何尺寸或比例。

Claims (14)

  1. 一種用於溶解絕緣體上矽晶圓中埋置氧化物之方法,該方法包括:提供一絕緣體上矽晶圓(100,300,400,500)之步驟,該絕緣體上矽晶圓設有一矽層(101,301,401,501),其透過一埋置氧化物層(102,302,402,502)附接至一載體底材(103,303,403,503);及對該絕緣體上矽晶圓(100,300,400,500)進行回火至該埋置氧化物層(102,302,402,502)至少局部溶解之步驟;該方法之特徵在於其更包括在所述回火步驟前,在該矽層(101,301,401,501)上面或上方提供一除氧層(104,304,404,504)之步驟。
  2. 如申請專利範圍第1項之方法,其中該矽層(101,301,401,501)具有之厚度(hSi)大約150奈米或更薄。
  3. 如申請專利範圍第1或2項之方法,其中該矽層(101,301,401,501)為一應變層。
  4. 如申請專利範圍第1項之方法,其中該除氧層(104,304,404,504)具有之厚度(hscav)適於將待溶解之該埋置氧化物層(102,302,402,502)溶解掉至少一預定厚度。
  5. 如申請專利範圍第1項之方法,其中該除氧層(104,304,404,504)包含次化學計量(substoichiometric)HfO2,即在HfOx中x<2,所述次化學計量HfO2具有超過HfO2化學計量之一預定量Hf。
  6. 如申請專利範圍第1項之方法,其中該除氧層(104,304,404,504)進一步選自以下至少一者:一鑭系金屬、一稀土金屬、一高含鈦氮化鈦(TiN)、II族元素,以及III族元素。
  7. 如申請專利範圍第1項之方法,其更包括在所述回火步驟前,在該除氧層(404)頂部及/或在該除氧層(504)與該矽層(501)之間,提供一擴散阻擋層(405,505)之步驟。
  8. 如申請專利範圍第7項之方法,其中,當該擴散阻擋層(405)係提供在該除氧層(404)頂部,詳言之當其直接提供在該除氧層(404)頂部時,該擴散阻擋層(405)為一氧擴散阻擋層,詳言之為一層氮化矽。
  9. 如申請專利範圍第8項之方法,其中,當該擴散阻擋層(505)提供在該除氧層(504)與該矽層(501)之間時,該擴散阻擋層(505)被選定成防止除氧元素擴散進入該矽層(501),且該擴散阻擋層(505)詳言之為一層化學計量(stoichiometric)HfO2
  10. 如申請專利範圍第1項之方法,其中所述回火步驟係在一標準爐管中進行,詳言之在一非不透氧爐管中進行。
  11. 如申請專利範圍第1項之方法,其中所述提供該絕緣體上矽晶圓(100,300,400,500)之步驟包括使用透過離子植入之層移轉技術,將該矽層(101,301,401,501)移轉至該載體底材(103,303,403,503)上。
  12. 如申請專利範圍第1項之方法,其中該矽層(101,301,401,501)具有之厚度(hSi)大約50奈米或更薄。
  13. 如申請專利範圍第1項之方法,其中該矽層(101,301,401,501)具有之厚度(hSi)大約25奈米或更薄。
  14. 如申請專利範圍第1項之方法,其中該矽層(101,301,401,501)具有之厚度(hSi)大約10奈米。
TW106133228A 2016-10-13 2017-09-27 用於溶解絕緣體上矽晶圓中埋置氧化物之方法 TWI641040B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1659917A FR3057705B1 (fr) 2016-10-13 2016-10-13 Procede de dissolution d'un oxyde enterre dans une plaquette de silicium sur isolant
??1659917 2016-10-13

Publications (2)

Publication Number Publication Date
TW201814785A TW201814785A (zh) 2018-04-16
TWI641040B true TWI641040B (zh) 2018-11-11

Family

ID=57583305

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106133228A TWI641040B (zh) 2016-10-13 2017-09-27 用於溶解絕緣體上矽晶圓中埋置氧化物之方法

Country Status (9)

Country Link
US (1) US10847370B2 (zh)
JP (1) JP6801154B2 (zh)
KR (1) KR102217707B1 (zh)
CN (1) CN109844911B (zh)
DE (1) DE112017005180T5 (zh)
FR (1) FR3057705B1 (zh)
SG (1) SG11201903019XA (zh)
TW (1) TWI641040B (zh)
WO (1) WO2018069067A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069560B2 (en) * 2016-11-01 2021-07-20 Shin-Etsu Chemical Co., Ltd. Method of transferring device layer to transfer substrate and highly thermal conductive substrate

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200404371A (en) * 2002-09-05 2004-03-16 Ibm Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control
TW201019396A (en) * 2008-09-23 2010-05-16 Soitec Silicon On Insulator Process for locally dissolving the oxide layer in a semiconductor-on-insulator type structure
TW201034076A (en) * 2009-01-22 2010-09-16 Soitec Silicon On Insulator Process to dissolve the oxide layer in the peripheral ring of a structure of semiconductor-on-insulator type
US20130093039A1 (en) * 2011-10-17 2013-04-18 International Business Machines Corporation High-k dielectric and silicon nitride box region
CN105051881A (zh) * 2013-03-25 2015-11-11 Soitec公司 用于分解二氧化硅层的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078116A (ja) * 2001-08-31 2003-03-14 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
US6784072B2 (en) * 2002-07-22 2004-08-31 International Business Machines Corporation Control of buried oxide in SIMOX
US20050170570A1 (en) * 2004-01-30 2005-08-04 International Business Machines Corporation High electrical quality buried oxide in simox
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
US7867906B2 (en) * 2005-06-22 2011-01-11 Nec Corporation Semiconductor device and method for manufacturing same
JP2007180416A (ja) * 2005-12-28 2007-07-12 Siltronic Ag Soiウェーハの製造方法
FR2937794A1 (fr) * 2008-10-28 2010-04-30 Soitec Silicon On Insulator Procede de traitement d'une structure de type semi-conducteur sur isolant par dissolution selective de sa couche d'oxyde
FR2938118B1 (fr) * 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de fabrication d'un empilement de couches minces semi-conductrices
US20100244206A1 (en) 2009-03-31 2010-09-30 International Business Machines Corporation Method and structure for threshold voltage control and drive current improvement for high-k metal gate transistors
EP2381470B1 (en) * 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
US8796116B2 (en) * 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
JP2012204501A (ja) * 2011-03-24 2012-10-22 Sony Corp 半導体装置、電子デバイス、及び、半導体装置の製造方法
FR2980916B1 (fr) * 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
JP2013157586A (ja) * 2012-01-27 2013-08-15 Mtec:Kk 化合物半導体
US8633118B2 (en) * 2012-02-01 2014-01-21 Tokyo Electron Limited Method of forming thin metal and semi-metal layers by thermal remote oxygen scavenging
KR102336517B1 (ko) 2015-09-24 2021-12-07 에스케이텔레콤 주식회사 심볼 입력 방법 및 그 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200404371A (en) * 2002-09-05 2004-03-16 Ibm Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control
TW201019396A (en) * 2008-09-23 2010-05-16 Soitec Silicon On Insulator Process for locally dissolving the oxide layer in a semiconductor-on-insulator type structure
TW201034076A (en) * 2009-01-22 2010-09-16 Soitec Silicon On Insulator Process to dissolve the oxide layer in the peripheral ring of a structure of semiconductor-on-insulator type
US20130093039A1 (en) * 2011-10-17 2013-04-18 International Business Machines Corporation High-k dielectric and silicon nitride box region
CN105051881A (zh) * 2013-03-25 2015-11-11 Soitec公司 用于分解二氧化硅层的方法

Also Published As

Publication number Publication date
JP2019535144A (ja) 2019-12-05
DE112017005180T5 (de) 2019-07-04
CN109844911A (zh) 2019-06-04
TW201814785A (zh) 2018-04-16
CN109844911B (zh) 2023-03-24
FR3057705B1 (fr) 2019-04-12
FR3057705A1 (fr) 2018-04-20
JP6801154B2 (ja) 2020-12-16
KR20190047083A (ko) 2019-05-07
KR102217707B1 (ko) 2021-02-19
US20190259617A1 (en) 2019-08-22
WO2018069067A1 (en) 2018-04-19
SG11201903019XA (en) 2019-05-30
US10847370B2 (en) 2020-11-24

Similar Documents

Publication Publication Date Title
US6184072B1 (en) Process for forming a high-K gate dielectric
JP2003008005A (ja) 高誘電率絶縁膜を有する半導体装置
CN101986421B (zh) 介电膜、使用该介电膜的半导体器件的制造方法和半导体制造设备
JPH11135774A (ja) 高誘電率シリケート・ゲート誘電体
JP4983025B2 (ja) 半導体装置の製造方法
TWI641040B (zh) 用於溶解絕緣體上矽晶圓中埋置氧化物之方法
US6884671B2 (en) Method for fabricating a gate electrode
JP3756456B2 (ja) 半導体装置の製造方法
US7867918B1 (en) Semiconductor topography including a thin oxide-nitride stack and method for making the same
TWI508189B (zh) 閘極堆疊形成期間於高介電閘極介電層中鈍化點缺陷
US5683946A (en) Method for manufacturing fluorinated gate oxide layer
JP2004253777A (ja) 半導体装置及び半導体装置の製造方法
JP3647785B2 (ja) 半導体装置の製造方法
Kita et al. Dramatic improvement of GeO2/Ge MIS characteristics by suppression of GeO volatilization
US20180033619A1 (en) Performing decoupled plasma fluorination to reduce interfacial defects in film stack
JP2006229044A (ja) 半導体装置
CN105575988B (zh) 一种防止高k材料氧扩散的方法
TW540111B (en) Method for making a semiconductor device
KR100705175B1 (ko) Mos 구조 형성 방법
JPH11283975A (ja) 薄くて均一な酸化物を低い温度で形成する方法
JP2009111227A (ja) 半導体装置の製造方法および不揮発性半導体メモリ
US20070232078A1 (en) In situ processing for ultra-thin gate oxide scaling
KR100549584B1 (ko) 반도체 소자의 절연막 제조 방법
JPS5988833A (ja) 化合物半導体の熱処理法
CN108597996A (zh) 半导体器件的形成方法