JP2019535144A - シリコンオンインシュレータウェハの埋め込み酸化膜を溶解するための方法 - Google Patents

シリコンオンインシュレータウェハの埋め込み酸化膜を溶解するための方法 Download PDF

Info

Publication number
JP2019535144A
JP2019535144A JP2019518498A JP2019518498A JP2019535144A JP 2019535144 A JP2019535144 A JP 2019535144A JP 2019518498 A JP2019518498 A JP 2019518498A JP 2019518498 A JP2019518498 A JP 2019518498A JP 2019535144 A JP2019535144 A JP 2019535144A
Authority
JP
Japan
Prior art keywords
layer
silicon
oxygen scavenging
box
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019518498A
Other languages
English (en)
Other versions
JP6801154B2 (ja
Inventor
フレデリック アリバート,
フレデリック アリバート,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2019535144A publication Critical patent/JP2019535144A/ja
Application granted granted Critical
Publication of JP6801154B2 publication Critical patent/JP6801154B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2254Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Formation Of Insulating Films (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本発明は、シリコンオンインシュレータウェハの埋め込み酸化膜を溶解するための方法であって、埋め込み酸化膜層(102、302、402、502)を介してキャリア基板(103、303、403、503)に張り付けられたシリコン層(101、301、401、501)を有するシリコンオンインシュレータウェハ(100、300、400、500)を用意するステップと、前記シリコンオンインシュレータウェハ(100、300、400、500)をアニールして、埋め込み酸化膜層(102、302、402、502)を少なくとも部分的に溶解するステップとを含む方法に関する。発明の方法は、アニールステップの前に、シリコン層(101、301、401、501)上に又は覆って酸素スカベンジング層(104、304、404、504)を設けるステップをさらに含む。【選択図】 図1

Description

本発明は、シリコンオンインシュレータ(SOI)ウェハをアニールすることによる埋め込み酸化膜溶解方法に関する。
約50nm以下の厚さを有するBOX層である極薄埋め込み酸化膜(BOX)層を有するシリコンオンインシュレータ(SOI)ウェハにいくつかの改善を行うために、特に、(欠陥低減のため)最終目標よりも厚い酸化膜を使用してボンディングを可能にするために及びBOXの電気的信頼性を向上させるために、BOX溶解アニールステップをSOIウェハに受けさせることが知られている。
典型的には、周囲雰囲気中のあるのしきい値よりも高い酸素の存在が、溶解プロセスが行われることを妨げることが知られている。したがって、知られているBOX溶解方法では、アニールの周囲雰囲気中の低い酸素分圧を確実にするために酸素気密な炉を使用することが必要である。
加えて、SOIウェハが薄いシリコン層、例えば、約150nm以下の厚さを持つシリコン層を有する場合、高温アニール中に、いわゆるデウェッティング又はシリコンボールアップ現象が生じることが知られており、以てウェハが最早使用可能でなくなる。結果として、知られているBOX溶解方法では、BOX層の最上部に厚いシリコン層を有する、典型的には約200nmの厚さをもったSOIウェハを用意することが必要である。
その上、知られているBOX溶解方法は、BOX層からシリコン層を通る酸素の拡散によりそしてSOIウェハの近くからのSiOの除去により制限され、これらは最終層厚さの不均一性を結果としてもたらすことが知られている。特に、国際公開2014/155166A1号に開示されているように、知られているBOX溶解方法では、残存酸素含有量は、10ppmよりも低くなければならない。さらにその上、高い温度(典型的には1150℃から1200℃)が知られているBOX溶解方法にとって必要とされる。この点で、温度均一性又はガス流の適応性に関する炉の特別な設計が部分的な解決策を与えることが知られているが、これは、知られているBOX溶解方法のカイネティックが具体的な炉設計によることを意味している。言い換えると、酸素気密でない標準的な炉は、知られているBOX溶解方法では使用できない。
さらにその上、BOX溶解反応は、単に時間で制御されることが一般に知られており、反応の速度が温度に依存することが知られている。結果として、最終的な溶解した厚さは、さらなる不均一性をもたらすことが知られている局所的な温度に依存する。
金属−酸化物−半導体(CMOS)集積技術では、高誘電率(permittivity)又は高比誘電率(dielectric constant)(high−k)材料が、リーク電流を防止するために酸化物ゲート誘電体用に典型的に使用される。界面層スカベンジング、すなわち、酸化物ゲート誘電体上に直接酸素スカベンジング層を堆積することが、さらにhigher−k酸化物を使用することに対する知られている代替形態である(T.Andoによる「Ultimate Scaling of High−k Gate Dielectrics:Higher−k or Interfacial Layer Scavenging」、Materials、2012年、第5巻、478〜500ページ)。
界面層スカベンジングの例が、米国特許出願公開第2010/0244206A1号において確認することができ、これは、しきい値電圧を変調させ、駆動電流を向上させるために界面窒化作用のあるhigh−k金属ゲートトランジスタ(MOSFET)を形成する方法を開示している。この文書は、基板、基板上の窒化した界面層、窒化した界面層上のhigh−k誘電体層、及びhigh−k誘電体層上の酸素スカベンジング層を備えるhigh−k誘電体ゲート構造を開示している。上記特許に開示された方法では、high−k誘電体層上に酸素スカベンジング層を堆積した後で、アニールが実行される。
前述の問題を考慮して、本発明の目的は、改善したBOX溶解方法を提供することであり、特に、SOIウェハが薄いシリコン層を有するとき、すなわちSOIウェハのシリコン層が150nmより薄い又はさらに一層薄い厚さを有するときで、しかも酸素気密炉又は特別に設計された高温炉をおそらく必要としないで、BOX溶解アニールステップをやはり実行することを可能にすることである。
この目的は、シリコンオンインシュレータウェハの埋め込み酸化膜を溶解する方法を用いて達成され、埋め込み酸化膜層を介してキャリア基板に張り付けられたシリコン層を有するシリコンオンインシュレータウェハを用意するステップと、前記シリコンオンインシュレータウェハをアニールして、上記埋め込み酸化膜層を少なくとも部分的に溶解する引き続くステップとを含む。本発明によれば、本方法は、上記アニールステップの前に、上記シリコン層上に又は上記シリコン層を覆って酸素スカベンジング層を設けるステップをさらに含む。
したがって、提案した発明の方法は、BOX溶解アニールの前にSOIウェハのシリコン層の最上部に酸素スカベンジング層を堆積することに基づく。上に述べたように、界面層スカベンジングは、high−k酸化物ゲート誘電体のリーク電流を防止するために金属−酸化物−半導体技術に関して知られている。より具体的に、酸素スカベンジング層は、金属−酸化物−半導体トランジスタのhigh−k酸化物ゲート誘電体層などの酸化物層上に直接堆積されることが知られているだけである。言い換えると、酸素スカベンジング層は、目的とするゲート酸化物について知られているだけであり、BOX溶解方法との組合せでは知られていない。驚くべきことに、SOIウェハで、特にSOIウェハのシリコン層上の又は覆う酸素スカベンジング層を使用することが、知られているBOX溶解方法よりもいくつかの有益な利点を提供することが見出された。
本発明によるBOX溶解方法は、任意の所望の厚さのシリコン層を含むSOIウェハに適用されてもよい。特に、本発明は、薄いシリコン層、すなわち、約150nm以下、特に50nm以下、さらに特に約25nm以下、又はさらにより特に約10nmの薄い厚さをもったシリコン層を有するSOIウェハに都合よく適用されることがあり、その理由は、キャッピング酸素スカベンジング層がデウェッティング又はボールアップ現象が起きることを防止するためである。このように、発明のBOX溶解方法は、歪みシリコンなどの厚い層では得ることができない材料に使用されることさえある。
さらにその上、溶解プロセスが拡散律速であるという理由で、発明のBOX溶解方法は、同じ温度で、標準的な200nmの厚いシリコン層を有するSOIウェハ上よりも10nmの薄いシリコン層を有するSOIウェハ上で最大20倍速く実行されることが可能である。
加えて、発明のBOX溶解方法は、知られているBOX溶解方法よりも低い温度でやはり実行されることが可能であり、これが順に、知られている方法に対して溶解プロセスの著しい単純化をもたらす。特に、発明のBOX溶解方法は、より単純な炉設計を使用することを可能にし、高温炉を必要としない。発明のBOX溶解方法のさらに有利な特徴は、スリップライン発生及び短時間のランプアップ/ダウンに敏感ではないことを含む。
さらにその上、発明のBOX溶解方法は、酸素スカベンジング層中の酸素スカベンジング元素の量を制御することによって制限されることがある。例えば、発明のBOX溶解方法のいくつかの実施形態では、上記酸素スカベンジング層は、溶解すべき上記埋め込み酸化膜層の少なくとも所定の厚さを溶解するために適合した厚さを有することができる。さらに好ましい実施形態では、上記酸素スカベンジング層は、HfOの化学量論よりも過剰な所定の量のHfをもった準化学量論的HfO、言い換えると、x<2であるHfOを含むことができる。望まれる用途に応じて、上記酸素スカベンジング層は、ランタニド金属、希土類金属、チタンリッチ(Tiリッチ)の窒化チタン(TiN)、2族元素、及び3族元素のうちの少なくとも1つから選択されることがある。
いずれにせよ、酸素スカベンジング元素の量を制御することによって、発明のBOX溶解方法は、都合よく自己制限的になる、すなわち、酸化物の対応する量が溶解されると、反応が止まる。厚さ均一性は、そのときには酸素スカベンジング層堆積コントロールに依存し、温度、アニール時間、又は炉内のガス流の小さな変動には無関係である。加えて、このことは、BOX厚さをウェハ毎に合わせることを都合よく可能にする。言い換えると、堆積厚さがウェハ毎に適合され得る一方で、いくつかのウェハが溶解アニールを一緒に都合よく受けることができる。
いくつかの実施形態では、本発明によるBOX溶解方法又はその変形形態のうちのいずれかは、アニールする上記ステップの前に、上記酸素スカベンジング層の最上部に及び/又は上記酸素スカベンジング層と上記シリコン層との間に拡散バリア層を設けるステップをさらに含むことができる。これらの変形形態は、互換的でありそして下記の利点を有する。
上記拡散バリア層が上記酸素スカベンジング層の最上部に、特に、前記酸素スカベンジング層の最上部に直接設けられるときには、上記拡散バリア層は、酸素拡散バリア層であってもよい。この酸素バリア層は、これに限定されないが特に、窒化シリコンの層であってもよい。このように、この追加のキャッピング層は、周囲環境から上記酸素スカベンジング層への酸素の拡散を都合よく防止することができ、以て、酸素気密でない炉を使用することが可能になる。
上記拡散バリア層が上記酸素スカベンジング層と上記シリコン層との間に設けられるときには、上記拡散バリア層が、上記シリコン層中への酸素スカベンジング元素の拡散を防止するように選択されることがある。この拡散バリア層は、これに限定されないが特に、La又はHfが酸素スカベンジング元素として使用されるケースでは、化学量論的HfOの層であってもよい。都合のよいことに、この追加の層は、溶解プロセスのコントロールを改善することができる、及び/又はSOIウェハのシリコン層中への酸素スカベンジング元素の拡散を防止することができる。上記は、堆積プロセスを単純化するためにやはり使用されることがある。
発明のBOX溶解方法のさらなる利点は、酸素が制御された周囲環境が最早厳密に必要ないことである。実際に、標準的な炉、又は少なくとも酸素気密でない炉が、非常に厚い酸素スカベンジング層と特に組み合わせて使用されることがあり、その結果、酸素が、BOX層から依然としてスカベンジされることがある一方で、周囲環境から吸収される。或いは、又は加えて、上記は、周囲環境中の酸素に対する拡散バリアとして作用し、酸素スカベンジング層の最上部の任意選択の追加層との組合せがやはり可能であり、このケースでは、反応は、上に説明したように、自己制限的であり得る。
最後に、発明のBOX方法では、上記シリコンオンインシュレータウェハを用意する上記ステップが、イオン注入による層移転技術を使用して上記キャリア基板上へと上記シリコンの層を移転するステップを含むことができる。このように、スマートカット(Smart Cut)(商標)技術が、ドナーシリコンウェハからの材料及び/又はドナーキャリア基板の可能なリサイクルを含め、下にある利点のすべてとともに使用されることが可能である。
本発明及びその変形形態が、添付の図を参照して説明される有利な実施形態に基づいて、下記により詳細に説明される。
本発明の第1の例示的な実施形態における、酸素スカベンジング層をともなうシリコンオンインシュレータウェハの模式図である。 厚いSOI膜を使用している標準的な方法と比較して、アニール温度の関数として薄いSOI膜について発明の方法を使用して得られる例示的な拡散律速の溶解時間を表しているプロットである。 本発明の第2の例示的な実施形態における、酸素スカベンジング層をともなうシリコンオンインシュレータウェハの模式図である。 本発明の第3の実施形態における、酸素スカベンジング層及び任意選択の酸素拡散バリア層をともなうシリコンオンインシュレータウェハの模式図である。 本発明の第4の実施形態における、酸素スカベンジング層及びスカベンジング元素の拡散を防止するための任意選択のバリア層をともなうシリコンオンインシュレータウェハの模式図である。 知られている埋め込み酸化膜溶解方法において使用される典型的なシリコンオンインシュレータウェハの模式図である。
類似の参照符号は、以降に詳細に説明されそして添付の図に図示された実施形態及び実施例の全体を通して、同じ特徴、又はこれと類似の若しくは等価な特徴を参照するために使用されることがある。さらにその上、前の実施形態で既に説明した特徴の詳細な説明が、簡潔さのために後の実施形態では省略されることがある。明示的に述べない限り、添付の図は、何らかの寸法又は比率を表していることを意味しない。
知られている先行技術の例を模式的に表している図6が、下記で先ず説明される。標準的な埋め込み酸化膜(BOX)溶解方法では、図6に図示したような、シリコンオンインシュレータ(SOI)ウェハ600が用意される。典型的には、SOIウェハ600は、埋め込み酸化膜(BOX)層602によってキャリア基板603に張り付けられた厚いシリコン(Si)層601を含む。上にコメントしたように、欠陥低減のため及び/又は埋め込み酸化膜の電気的信頼性を改善するために最終ターゲットよりも厚い酸化膜を使用するボンディングを可能にするために、SOIウェハ600は標準的なBOX溶解アニールを受ける。
やはり上にコメントしたように、標準的な方法では、BOX溶解アニールは、酸素が制御された周囲環境、すなわち、酸素気密炉、及び特に、約900℃から最大約1200℃以上までの範囲内の高い温度の両方を必要とする。さらにその上、デウェッティング又はボールアップ現象を回避するために、標準的な方法では、シリコン層601は十分に厚くなければならない。このように、標準的な方法では、シリコン層601は、典型的には約200nmの厚さhSiでなければならない。順に、BOX層602は、典型的には約50nm以下の厚さhBOXである。さらにその上、標準的なBOX溶解方法のカイネティックは、ウェハ表面近くの温度及び酸素分圧により規定され、そして炉の設計に依存する。
本発明の例示的な実施形態が、特に図1〜図5を参照してここで説明される。
本発明の第1の例示的な実施形態が、図1を参照して説明される。本発明によれば、第1のステップでは、SOIウェハ100が用意される。SOIウェハ100は、BOX層102によってキャリア基板103に張り付けられたシリコン層101を含む。引き続くステップでは、このSOIウェハ100がBOX溶解アニールを受ける。これに限定されずに、第1の実施形態では、SOIウェハ100を用意するステップが、例えば、層移転技術を使用して実現されてもよい。特に、スマートカット(商標)技術のようなイオン注入による層移転技術が、移転されるシリコン層101を提供するために使用されるドナーシリコンウェハからの材料の可能性としてのリサイクル及び/又はキャリア基板103用に使用されるドナーキャリア基板のリサイクルを含め、すべての下にある利点とともに使用されてもよい。
さらにその上、本発明によれば、BOX溶解アニールの前に、SOIウェハ100の最上部シリコン層101が、酸素スカベンジング層104をその上に堆積することによってキャップされる。以降に説明されるように、様々な利点が、知られているBOX溶解方法と比較してこの追加ステップからもたらされる。
特に、酸素スカベンジング層104によりキャップされたシリコン層101を有することにより、デウェッティングが生じることがなく、その結果、標準的なBOX溶解方法で使用される厚いシリコン層601の厚さよりもはるかに薄い厚さhSiを有するシリコン層101を使用することが可能である。このように、第1の実施形態では、シリコン層101は、約150nm以下、又はそれにとどまらず50nm以下、例えば約25nm以下、そしてそれにとどまらず約10nmの薄さの厚さhSiを有することができる。
さらにその上、本発明は、厚さを制約された膜にBOX溶解を実行することを可能にする。このように、第1の実施形態の変形形態では、SOIウェハ100のシリコン層101は、歪みシリコン層であってもよい。
本発明のさらなる利点が、アニール温度、℃で、の関数として測定した拡散律速溶解時間、時間で、を表している図2を参照してここで説明される。
第1の線201は、図6を参照して説明したような標準的な溶解方法を使用し、すなわち約200nmの標準的な厚さhSiを有するキャップしていない厚いシリコン層601を用い、そして高温で酸素気密炉を使用して、SOIウェハ600のBOX層602の10nmの酸化膜を溶解するために必要な時間を表している。
対照的に、第2の線202は、図1を参照して説明したような本発明のBOX溶解方法を使用し、すなわち、酸素スカベンジング層104によりキャップしたシリコン層101を用いて、SOIウェハ100のBOX層102の10nmの酸化膜を溶解するために必要な時間を表している。本発明に特有な長所を強調するために、測定は、約10nmの厚さhSiを有する薄いシリコン層101について実行された。
図2から得られるように、所与のアニール温度に対して、本発明の方法は、標準的な方法よりも約20倍速い拡散を可能にし、そして所与の溶解時間に対して、本発明の方法は、標準的な方法よりも約100℃低い温度で溶解アニールを実行することを可能にする。言い換えると、本発明の方法は、標準的な方法よりもスリップラインの発生に対して敏感ではない。
第1の実施形態の有利な変形形態では、そして下記の例においてさらに詳細に述べるように、酸素スカベンジング層104は、計算した量のスカベンジング元素を含有できる。言い換えると、酸素スカベンジング層104は、制御された量の酸素を吸収するように最適化されることがある。このケースでは、発明のBOX溶解方法は、酸素スカベンジング層104が飽和すると溶解が止まるので自己制限的である。図2に図示した例では、第2の線202によって表されたように、10nmの酸化膜を溶解した後で溶解が止まる。
自己制限は、SOIウェハ100の最終的な均一性が酸素スカベンジング層104を堆積するために使用される堆積技術によって制御され、そして炉内の温度又はガス流変動には敏感でないというさらなる利点を提供する。
さらにその上、酸素スカベンジング層104を適切に選択することによって溶解量を規定することが、BOX層102の厚さをウェハ毎に合わせることを可能にする。上にコメントしたように、溶解が所定の制御された量の後で止まるので、本発明の方法のこの変形形態は、同じ炉のバッチに異なる製品を混ぜることをも可能にする。言い換えると、自己制限的な変形形態では、すべてが異なる厚さのそれぞれのBOX層102を有する複数のSOIウェハ100が、同時に処理されてもよい。
これに限定されることなく、本発明の方法の第1の詳細に述べる例は、第1の実施形態の枠組み内でそして図1及び図2を参照してここで説明される。この詳細に述べる例では、開始SOIウェハ100は、約10nmの厚さhSiをもったシリコン層101、及び標準的なキャリア基板103上に約35nmの厚さhBOXのBOXをもったBOX層102を有する。
非化学量論的なHfO、言い換えると、x<2であるHfO、ここではHfO1.5の酸素スカベンジング層104が、シリコン層101の表面に最大約17.5nmの厚さhscavまで堆積される。酸素スカベンジング層104の正確な厚さhscavは、選択する堆積技術に依存することがある。任意の標準的な堆積技術が使用されてもよく、HfO化学量論よりも過剰な約2.3×1016atoms・cmのHfの堆積物をもたらすことができる。例えば、約2.3×1016atoms・cmのHfの等価量に加えて約6.9×1016molecules・cmのHfOが堆積されてもよい。
酸素スカベンジング層104をともなうSOIウェハ100は、次いで、酸素のない雰囲気(酸素気密炉)中で、1050℃で3時間、又は1100℃で50分間、又は1150℃で15分間アニールされる。アニールは、次いで、溶解が完了したことを確実にするために追加の時間、例えば30分間同じ温度で続行されてもよい。
このプロセス中に、酸素スカベンジング層104がHfOの層になり、以て溶解プロセスを停止するまで、約4.6×1016atoms・cmの酸素がBOX層102からHfOの酸素スカベンジング層104へと拡散する。溶解プロセスは、初期BOX層102の約35nmの初期厚hBOXのうちの10nmを消費する。
アニールに続いて、アニールにより改質した酸素スカベンジング層104である得られた最上部HfO層は、得られたアニール後のSOIウェハ100から任意選択で除去されてもよく、溶解アニール後のシリコン層101の露出した表面が、次いで洗浄されることがある。プロセス後のSOIウェハ100は、約14nmのプロセス後の厚さhSiをもったプロセス後のシリコン層101及び約25nmのプロセス後の厚さhBOXをもったプロセス後のBOX層102を有する。
第1の実施形態に関してそして図1及び図2を参照して上に説明した利点は、第1の実施形態のすべての特徴が必ずしもなくても大部分を共有する図3〜図5を参照して以降に説明する実施形態にもやはり適用可能である。このように、下記の説明は、上に説明したものから変わる態様に焦点を当てる。明らかになるように、本発明の変形形態は、標準的な炉の可能性のある使用などの以降に説明されるさらなる利点を提供できる。
本発明の第2の例示的な実施形態が、図3を参照して説明される。第1の実施形態と同様に、第1のステップでは、SOIウェハ300が用意される。SOIウェハ300は、BOX層202によってキャリア基板303に張り付けられたシリコン層301をやはり含む。引き続くステップでは、このSOIウェハ300がBOX溶解アニールを受ける。
第2の実施形態では、BOX溶解アニールの前に、SOIウェハ300の最上部シリコン層301が、酸素スカベンジング層304をその上に堆積することによってやはりキャップされる。しかしながら、シリコン層301及びBOX層302が第1の実施形態において説明した同じ範囲内のそれぞれの厚さを有することができる一方で、第1の実施形態そして特に第1の詳細に述べた例とは対照的に、第2の実施形態の酸素スカベンジング層304は、第1の実施形態の酸素スカベンジング層104よりも厚い。特に酸素スカベンジング層3又は4は、少なくとも200nmの厚さhscavを有することができる。
このより厚い酸素スカベンジング層304が第1の実施形態で説明したようにBOX層302からの酸素のスカベンジングを依然として可能する一方で、第2の実施形態では、厚さhscavは、酸素スカベンジング層304がさらには周囲環境から酸素を吸収するために十分に厚い。言い換えると、第2の実施形態では、残存酸素が溶解プロセスと競合しない限り、残存酸素が周囲環境中に存在してもよい。
結果として、第2の実施形態では、酸素が制御された周囲環境、したがって、酸素気密炉に対する必要性がない。図2を参照して説明したように、本発明で手に入れることができる低いアニール温度の利点と組合せて、第2の実施形態は、これゆえ標準的な炉を使用することを可能にする。
本発明の第3の例示的な実施形態が、図4を参照してここで説明される。図4は、標準的な炉を使用することをやはり可能にする別の有利な変形形態を図示する。前の実施形態のように、第1のステップでは、SOIウェハ400が用意される。SOIウェハ400は、BOX層402によってキャリア基板403に張り付けられたシリコン層401をやはり含む。引き続くステップでは、このSOIウェハ400がBOX溶解アニールを受ける。
やはり前の実施形態のように、第3の実施形態では、BOX溶解アニールの前に、SOIウェハ400の最上部シリコン層401が、酸素スカベンジング層404をその上に堆積することによってやはりキャップされる。しかしながら、第1の実施形態と同様であるが第2の実施形態とは対照的に、酸素スカベンジング層404は、BOX層402からスカベンジしようとする酸素の具体的な所望の量に好ましくは合わせられ、その結果、第3の実施形態の変形形態は、やはり時間で自己制限的であってもよい。言い換えると、酸素スカベンジング層404は、第1の実施形態の酸素スカベンジング層104と同じ範囲内であり、第2の実施形態の酸素スカベンジング層304の厚さよりはるかに薄い厚さhscavを有する。
加えて、図4に図示したように、酸素スカベンジング層404を堆積した後でしかもBOX溶解アニールの前に、第3の実施形態では、任意選択の酸素拡散バリア層405が、酸素スカベンジング層404の最上部に設けられる。結果として、残存酸素が、周囲環境中に存在することがあるが、酸素スカベンジング層404によってはスカベンジされない。
結果として、任意選択の酸素拡散バリア層405を用いて、第3の実施形態では、第2の実施形態におけるよりも、酸素が制御された周囲環境に対する必要性がさらに一層低い。このように、図2を参照して説明したように、本発明で手に入れることができる低いアニール温度の利点とやはり組合せて、第3の実施形態は、標準的な炉を使用することをやはり都合よく可能にする。
これに限定されることなく、発明の方法の第2の詳細に述べる例が、第3の実施形態の枠組み内でそして図4を参照してここで説明される。この詳細に述べる例では、開始SOIウェハ400は、約10nmの厚さhSiをもったシリコン層401、及び標準的なキャリア基板403上の約35nmの厚さhBOXのBOXをもったBOX層402を有する。
第1の詳細に述べた例と同様に、HfO1.5の酸素スカベンジング層404が、シリコン層401の表面に最大約17.5nmの厚さhscavまで堆積される。上に説明したように、酸素スカベンジング層404の正確な厚さhscavは、選択する堆積技術にやはり依存することがある。任意の標準的な堆積技術が使用されてもよく、HfOの化学量論よりも過剰な約2.3×1016atoms・cmのHfの堆積物をもたらすことができることが提供される。例えば、約2.3×1016atoms・cmのHfの等価量に加えて約6.9×1016molecules・cmのHfOが堆積されてもよい。
第3の実施形態で説明される変形形態によれば、Siの任意選択の層が、最大約50nmの厚さまでSOIウェハ400の最上部に、特に酸素スカベンジング層404上に堆積されてもよい。Siのこの層は、第3の実施形態の酸素拡散バリア層405を形成する。
HfO1.5の酸素スカベンジング層404及びその最上部にSiの酸素拡散バリア層405をともなうSOIウェハ400は、次いで、標準的な炉内で、1050℃で3時間、又は1100℃で50分間、又は1150℃で15分間アニールされる。このケースでは、アニールは、次いで、追加の時間、例えば15分間同じ温度で続行されてもよい。
第1の詳細に述べた例と同様に、このプロセス中に、酸素スカベンジング層404がHfOの層になり、以て溶解プロセスを停止するまで、約4.6×1016atoms・cmの酸素がBOX層402からHfOの酸素スカベンジング層404へと拡散する。標準的な炉内に存在する残存酸素は、Siの酸素拡散バリア層405の存在のために酸素スカベンジング層404によってはスカベンジされない。溶解プロセスは、初期BOX層402の約35nmの初期厚hBOXのうちの10nmを消費する。
アニールに続いて、酸素拡散バリア層405及びアニールより改質された酸素スカベンジング層404である得られた最上部Si及びHfO層は、得られたアニール後のSOIウェハ400から任意選択で除去されてもよく、溶解アニール後のシリコン層401の露出した表面が、次いで洗浄されることがある。プロセス後のSOIウェハ400は、約14nmのプロセス後の厚さhSiをもったプロセス後のシリコン層401及び約25nmのプロセス後の厚さhBOXをもったプロセス後のBOX層402を有する。
本発明の第4の例示的な実施形態が、図5を参照して説明される。前の実施形態のように、第1のステップでは、SOIウェハ500が用意される。SOIウェハ500は、BOX層502によってキャリア基板503に張り付けられたシリコン層501をやはり含む。引き続くステップでは、このSOIウェハ500がBOX溶解アニールを受ける。
やはり前の実施形態のように、第4の実施形態では、本発明によれば、BOX溶解アニールの前に、SOIウェハ500の最上部シリコン層501が、酸素スカベンジング層504をその上に堆積することによってキャップされる。しかしながら、このステップの前に、そしてBOX溶解アニールの前のいかなるケースにおいても、第5の実施形態は、シリコン層501の最上部に任意選択の拡散バリア層505を設けるさらなるステップを含み、拡散バリア層505の最上部には、酸素スカベンジング層504が、シリコン層501上に直接堆積されるというよりもむしろ堆積される。
任意選択の拡散バリア層505の材料を適切に選択することにより、下にあるBOX層502から酸素をスカベンジすることは、相変わらず可能であるが、酸素スカベンジング層504からシリコン層501への酸素スカベンジング元素の拡散が妨げられることがある。例えば、酸素スカベンジング層504がランタニド金属を含むときには、任意選択の拡散バリア層505がLaの層であってもよく、そして酸素スカベンジング層504が前の実施形態のうちのいくつかにおけるように、又はHfOを含むときには、任意選択の拡散バリア層505は、Hfの層であってもよい。このように、任意選択の拡散バリア層505は、溶解プロセスの制御を改善することができ、そして酸素スカベンジング層504の堆積を単純化するために使用されることがある。
第4の実施形態の変形形態では、酸素スカベンジング層504の厚さhscavに応じて、酸素気密炉が、第1の実施形態若しくはその変形形態に関係する第1の詳細に述べた例におけるように好ましいことがある、又は第2の実施形態若しくはその変形形態におけるように、標準的な炉を使用することが可能であるはずである。第4の実施形態のさらなる変形形態では、任意選択の酸素拡散バリア層が、第3の実施形態又はその変形形態の酸素拡散バリア層405のように設けられた場合には、標準的な炉を使用することが、可能であるはずである。
上に説明した様々な実施形態のさらなる組合せがやはり可能であり、本発明によるBOX溶解方法の追加の実施形態及び/又は変形形態を形成する。
まとめると、SOIウェハのシリコン層上に又は覆ってキャッピング酸素スカベンジング層を追加することにより、本発明及びその多くの変形形態は、知られているBOX溶解方法と比較して改善したBOX溶解方法を提供する。特に、発明の方法は、シリコンの薄い層、特に約10nmの薄い層を有するSOIウェハに対してさえBOX溶解を実行することを可能にする。本発明の方法の有利な変形形態は、酸素が制御された周囲環境を必要とせずに、言い換えると、標準的な炉内でBOX溶解を実行することをも可能にする。有利な変形形態は、自己制限的な溶解をも提供し、その結果、同時のBOX溶解が、異なる層厚さを有する複数のSOIウェハに対して、同じ炉内で並列に実行されることがある。

Claims (11)

  1. シリコンオンインシュレータウェハの埋め込み酸化膜を溶解するための方法であって、
    埋め込み酸化膜層(102、302、402、502)を介してキャリア基板(103、303、403、503)に張り付けられたシリコン層(101、301、401、501)を有するシリコンオンインシュレータウェハ(100、300、400、500)を用意するステップと、
    前記シリコンオンインシュレータウェハ(100、300、400、500)をアニールして、前記埋め込み酸化膜層(102、302、402、502)を少なくとも部分的に溶解するステップと、
    を含む方法において、
    前記アニールステップの前に、前記シリコン層(101、301、401、501)上に又は前記シリコン層(101、301、401、501)を覆って酸素スカベンジング層(104、304、404、504)を設けるステップをさらに含むことを特徴とする、方法。
  2. 前記シリコン層(101、301、401、501)が、約150nm以下、特に約50nm以下、さらに特に約25nm以下、さらにより特に約10nmの厚さ(hSi)を有する、請求項1に記載の方法。
  3. 前記シリコン層(101、301、401、501)が、歪み層である、請求項1又は2に記載の方法。
  4. 前記酸素スカベンジング層(104、304、404、504)が、溶解すべき前記埋め込み酸化膜層(102、302、402、502)の少なくとも所定の厚さを溶解するために適合した厚さ(hscav)を有する、請求項1〜3のいずれか一項に記載の方法。
  5. 前記酸素スカベンジング層(104、304、404、504)が、HfOの化学量論よりも過剰な所定の量のHfをもった準化学量論的HfOを含む、すなわちx<2であるHfOである、請求項1〜4のいずれか一項に記載の方法。
  6. 前記酸素スカベンジング層(104、304、404、504)が、ランタニド金属、希土類金属、チタンリッチ(Tiリッチ)の窒化チタン(TiN)、2族元素、及び3族元素のうちの少なくとも1つからさらに選択される、請求項1〜5のいずれか一項に記載の方法。
  7. アニールする前記ステップの前に、前記酸素スカベンジング層(404)の最上部に及び/又は前記酸素スカベンジング層(504)と前記シリコン層(501)との間に拡散バリア層(405、505)を設けるステップをさらに含む、請求項1〜6のいずれか一項に記載の方法。
  8. 前記拡散バリア層(405)が前記酸素スカベンジング層(404)の最上部に、特に、前記酸素スカベンジング層の最上部に直接設けられるときに、前記拡散バリア層(405)が酸素拡散バリア層、特に窒化シリコンの層である、請求項7に記載の方法。
  9. 前記拡散バリア層(505)が前記酸素スカベンジング層(504)と前記シリコン層(501)との間に設けられるときに、前記拡散バリア層(505)が、前記シリコン層(501)中への酸素スカベンジング元素の拡散を防止するように選択される、特に化学量論的HfOの層である、請求項7又は8に記載の方法。
  10. アニールする前記ステップが、標準的な炉内で、特に酸素気密でない炉内で実行される、請求項1〜9のいずれか一項に記載の方法。
  11. 前記シリコンオンインシュレータウェハ(100、300、400、500)を用意する前記ステップが、イオン注入による層移転技術を使用して前記キャリア基板(103、303、403、503)上へと前記シリコンの層(101、301、401、501)を移転するステップを含む、請求項1〜10のいずれか一項に記載の方法。
JP2019518498A 2016-10-13 2017-09-29 シリコンオンインシュレータウェハの埋め込み酸化膜を溶解するための方法 Active JP6801154B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1659917A FR3057705B1 (fr) 2016-10-13 2016-10-13 Procede de dissolution d'un oxyde enterre dans une plaquette de silicium sur isolant
FR1659917 2016-10-13
PCT/EP2017/074823 WO2018069067A1 (en) 2016-10-13 2017-09-29 Method for dissolving a buried oxide in a silicon-on-insulator wafer

Publications (2)

Publication Number Publication Date
JP2019535144A true JP2019535144A (ja) 2019-12-05
JP6801154B2 JP6801154B2 (ja) 2020-12-16

Family

ID=57583305

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019518498A Active JP6801154B2 (ja) 2016-10-13 2017-09-29 シリコンオンインシュレータウェハの埋め込み酸化膜を溶解するための方法

Country Status (9)

Country Link
US (1) US10847370B2 (ja)
JP (1) JP6801154B2 (ja)
KR (1) KR102217707B1 (ja)
CN (1) CN109844911B (ja)
DE (1) DE112017005180T5 (ja)
FR (1) FR3057705B1 (ja)
SG (1) SG11201903019XA (ja)
TW (1) TWI641040B (ja)
WO (1) WO2018069067A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069560B2 (en) * 2016-11-01 2021-07-20 Shin-Etsu Chemical Co., Ltd. Method of transferring device layer to transfer substrate and highly thermal conductive substrate

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006137237A1 (ja) * 2005-06-22 2006-12-28 Nec Corporation 半導体装置及びその製造方法
JP2007180416A (ja) * 2005-12-28 2007-07-12 Siltronic Ag Soiウェーハの製造方法
JP2012204501A (ja) * 2011-03-24 2012-10-22 Sony Corp 半導体装置、電子デバイス、及び、半導体装置の製造方法
JP2013157586A (ja) * 2012-01-27 2013-08-15 Mtec:Kk 化合物半導体
JP2016519432A (ja) * 2013-03-25 2016-06-30 ソイテック 二酸化ケイ素層を分解する方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003078116A (ja) * 2001-08-31 2003-03-14 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
US6784072B2 (en) * 2002-07-22 2004-08-31 International Business Machines Corporation Control of buried oxide in SIMOX
US6664598B1 (en) * 2002-09-05 2003-12-16 International Business Machines Corporation Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control
US20050170570A1 (en) * 2004-01-30 2005-08-04 International Business Machines Corporation High electrical quality buried oxide in simox
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
FR2936356B1 (fr) * 2008-09-23 2010-10-22 Soitec Silicon On Insulator Procede de dissolution locale de la couche d'oxyde dans une structure de type semi-conducteur sur isolant
FR2937794A1 (fr) * 2008-10-28 2010-04-30 Soitec Silicon On Insulator Procede de traitement d'une structure de type semi-conducteur sur isolant par dissolution selective de sa couche d'oxyde
FR2938118B1 (fr) * 2008-10-30 2011-04-22 Soitec Silicon On Insulator Procede de fabrication d'un empilement de couches minces semi-conductrices
FR2941324B1 (fr) * 2009-01-22 2011-04-29 Soitec Silicon On Insulator Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.
US20100244206A1 (en) 2009-03-31 2010-09-30 International Business Machines Corporation Method and structure for threshold voltage control and drive current improvement for high-k metal gate transistors
EP2381470B1 (en) * 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
US8796116B2 (en) * 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
FR2980916B1 (fr) * 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
US8637381B2 (en) * 2011-10-17 2014-01-28 International Business Machines Corporation High-k dielectric and silicon nitride box region
US8633118B2 (en) * 2012-02-01 2014-01-21 Tokyo Electron Limited Method of forming thin metal and semi-metal layers by thermal remote oxygen scavenging
KR102336517B1 (ko) 2015-09-24 2021-12-07 에스케이텔레콤 주식회사 심볼 입력 방법 및 그 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006137237A1 (ja) * 2005-06-22 2006-12-28 Nec Corporation 半導体装置及びその製造方法
JP2007180416A (ja) * 2005-12-28 2007-07-12 Siltronic Ag Soiウェーハの製造方法
JP2012204501A (ja) * 2011-03-24 2012-10-22 Sony Corp 半導体装置、電子デバイス、及び、半導体装置の製造方法
JP2013157586A (ja) * 2012-01-27 2013-08-15 Mtec:Kk 化合物半導体
JP2016519432A (ja) * 2013-03-25 2016-06-30 ソイテック 二酸化ケイ素層を分解する方法

Also Published As

Publication number Publication date
DE112017005180T5 (de) 2019-07-04
CN109844911A (zh) 2019-06-04
TW201814785A (zh) 2018-04-16
CN109844911B (zh) 2023-03-24
FR3057705B1 (fr) 2019-04-12
FR3057705A1 (fr) 2018-04-20
TWI641040B (zh) 2018-11-11
JP6801154B2 (ja) 2020-12-16
KR20190047083A (ko) 2019-05-07
KR102217707B1 (ko) 2021-02-19
US20190259617A1 (en) 2019-08-22
WO2018069067A1 (en) 2018-04-19
SG11201903019XA (en) 2019-05-30
US10847370B2 (en) 2020-11-24

Similar Documents

Publication Publication Date Title
US6184072B1 (en) Process for forming a high-K gate dielectric
US20070087583A1 (en) Method of forming a silicon oxynitride layer
US8012824B2 (en) Process to make high-K transistor dielectrics
JP2003008005A (ja) 高誘電率絶縁膜を有する半導体装置
US20080296704A1 (en) Semiconductor device and manufacturing method thereof
CN101986421B (zh) 介电膜、使用该介电膜的半导体器件的制造方法和半导体制造设备
US20060194423A1 (en) Method of making a nitrided gate dielectric
US6566205B1 (en) Method to neutralize fixed charges in high K dielectric
GB2351608A (en) Method of fabricating an integrated circuit device with composite oxide dielectric
JP2019535144A (ja) シリコンオンインシュレータウェハの埋め込み酸化膜を溶解するための方法
KR101246640B1 (ko) P-mos 디바이스 전극으로 부가물을 갖는 전도성 금속산화물
JP3647785B2 (ja) 半導体装置の製造方法
EP1851790A1 (en) Method for reducing the trap density in a semiconductor wafer
US8334220B2 (en) Method of selectively forming a silicon nitride layer
Kita et al. Dramatic improvement of GeO2/Ge MIS characteristics by suppression of GeO volatilization
JP2006108493A (ja) 半導体装置の製造方法
KR100359489B1 (ko) 반도체 장치의 게이트 절연막 제조방법
US6797645B2 (en) Method of fabricating gate dielectric for use in semiconductor device having nitridation by ion implantation
KR102532520B1 (ko) 문턱 전압이 제어된 반도체 소자 및 그 제조방법
JP2004289082A (ja) 高誘電率ゲート絶縁膜の形成方法
CN108597996A (zh) 半导体器件的形成方法
KR20040086495A (ko) 반도체 장치의 제조 방법 및 반도체 장치 및 반도체 제조장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190516

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200623

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200715

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201027

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201030

R150 Certificate of patent or registration of utility model

Ref document number: 6801154

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250