TWI541961B - 具有熱增強型共形屏蔽之半導體封裝及相關方法 - Google Patents

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葉勇誼
楊金鳳
鍾啓生
廖國憲
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Description

具有熱增強型共形屏蔽之半導體封裝及相關方法
本實施例係關於半導體封裝及相關方法，且更特定言之，係關於具有熱增強型共形屏蔽之半導體封裝及相關方法。
隨著操作速度增加及裝置尺寸減小，半導體封裝遭遇關於電磁屏蔽及散熱兩者之問題。詳言之，較高時脈速度造成在不同位準之間較頻繁的信號轉變，且增加在高頻率或短波長下之電磁發射之強度。電磁發射可自一個半導體裝置輻射至鄰近半導體裝置。若鄰近半導體裝置之電磁發射具有較高強度，則電磁干擾(electromagnetic interference,EMI)負面地影響一半導體裝置之操作。若電子系統具有高密度分佈之半導體裝置，則該等半導體裝置當中之電磁干擾(EMI)變得甚至更嚴重。
半導體裝置在正常操作期間即會產生熱，而過多的熱積聚會不利地影響半導體裝置之操作以及縮短半導體裝置之壽命。因此，需要具有增強型散熱及屏蔽有效性而不破壞性地影響裝置可靠性、安全性、耐久性及成本之半導體封裝。
本實施例中之一者包含一種半導體封裝，該半導體封裝具有一基板，該基板具有一上表面、與該上表面相對之一下表面，及一側向 表面，該側向表面鄰近於該基板之一周邊且延伸於該上表面與該下表面之間。該封裝進一步包含一接地部，該接地部鄰設(disposed adjacent)於該基板之該周邊。該封裝進一步包含一晶粒，該晶粒鄰設於該基板之該上表面。該封裝進一步包含一封裝本體，該封裝本體鄰設於該基板之該上表面且至少部分地包覆該晶粒。該封裝進一步包含一第一金屬層，該第一金屬層設置於該封裝本體及該晶粒上方。該封裝進一步包含一第二金屬層，該第二金屬層設置於該第一金屬層以及該基板之該側向表面上，且電性連接至該接地部。
本實施例中之另一者包含一種半導體封裝，該半導體封裝具有一基板，該基板具有一上表面、與該上表面相對之一下表面，及一側向表面，該側向表面鄰近於該基板之一周邊且延伸於該上表面與該下表面之間。該封裝進一步包含一晶粒，該晶粒鄰設於該基板之該上表面。該封裝進一步包含一封裝本體，該封裝本體鄰設於該基板之該上表面且至少部分地包覆該晶粒。該封裝進一步包含一第一金屬層，該第一金屬層設置於該封裝本體及該晶粒上方。該封裝進一步包含一第二金屬層，該第二金屬層具有設置於該第一金屬層上之一頂部分及設置於該基板之該側向表面上之一側部分。該第一金屬層之厚度大於該第二金屬層之該頂部分之厚度之至少五倍。
本實施例中之另一者包含一種用於製成一半導體封裝之方法。該方法包含提供一基板，該基板具有一上表面及一接地部。該方法進一步包含設置複數個晶粒鄰近於該基板之該上表面。該方法進一步包含形成一封裝本體於該基板之該上表面上以包覆該晶粒。該方法進一步包含形成一晶種層於該封裝本體上。該方法進一步包含形成一第一金屬層於該晶種層上。該方法進一步包含進行一單體化製程(Singulation Process)以形成複數個封裝單元。該方法進一步包含形成一第二金屬層於每一該等封裝單元之該第一金屬層及該基板上以覆 蓋該接地部。
Ts1‧‧‧第二金屬層之頂部分之厚度
Ts2‧‧‧第二金屬層之側部分之厚度
Tf1‧‧‧第一金屬層之厚度
To1‧‧‧外部金屬罩之頂部分之厚度
To2‧‧‧外部金屬罩之上側部分之厚度
To3‧‧‧外部金屬罩之下側部分之厚度
Tf2‧‧‧延伸部分之厚度
1‧‧‧半導體封裝
1a‧‧‧半導體封裝
1b‧‧‧半導體封裝
10‧‧‧基板
12‧‧‧晶粒
14‧‧‧被動元件
16‧‧‧封裝本體
18‧‧‧第一金屬層
20‧‧‧第二金屬層
22‧‧‧第二金屬層之頂部分
24‧‧‧第二金屬層之側部分
26‧‧‧外部金屬罩
28‧‧‧晶種層
31‧‧‧曲線
32‧‧‧曲線
101‧‧‧基板之上表面
102‧‧‧基板之下表面
103‧‧‧基板之側向表面
104‧‧‧上接墊
105‧‧‧下接墊
106‧‧‧電路層
107‧‧‧接地部
121‧‧‧晶粒之主動面
122‧‧‧晶粒之背面
123‧‧‧凸塊
161‧‧‧封裝本體之上表面
162‧‧‧封裝本體之側表面
163‧‧‧凹槽
181‧‧‧延伸部分
261‧‧‧外部金屬罩之頂部分
262‧‧‧外部金屬罩之上側部分
263‧‧‧外部金屬罩之下側部分
281‧‧‧晶種層之第一部分
282‧‧‧晶種層之第二部分
311‧‧‧點
312‧‧‧點
321‧‧‧點
322‧‧‧點
1811‧‧‧延伸部分之外表面
圖1A為根據本實施例中之一者之半導體封裝的剖面圖；圖1B為圖1A之區域A的放大圖；圖2為根據本實施例中之另一者之半導體封裝的剖面圖；圖3為根據本實施例中之另一者之半導體封裝的剖面圖；圖4為表II及表III之熱阻的圖解；圖5至圖8為製成圖1之半導體封裝之製程中之步驟的剖面側視圖；圖9至圖11為製成圖2之半導體封裝之製程中之步驟的剖面側視圖；及圖12至圖14為製成圖3之半導體封裝之製程中之步驟的剖面側視圖。
參看圖1A，說明根據本實施例中之一者之半導體封裝1的剖面圖。半導體封裝1包括一基板10、一晶粒12、至少一被動元件14、一封裝本體16、一第一金屬層18及一第二金屬層20。
基板10具有一上表面101、一下表面102、至少一側向表面103、複數個上接墊104、複數個下接墊105、複數個電路層106及至少一接地部107。下表面102係與上表面101相對，且側向表面103設置於基板10之周邊處且延伸於下表面102與上表面101之間。上接墊104設置於上表面101上，且下接墊105設置於下表面102上。基板10為多層結構，亦即，電路層106設置於基板10內部。接地部107可為延伸於上表面101與下表面102之間的一或多個導電通道(Conductive Via)。或者，接地部107為電路層106之一部分。在此實施例中，接地部107電性連接至接地電位且曝露於側向表面103處以提供接地連接。
晶粒12及被動元件14附接至基板10之上表面101上之上接墊104。在此實施例中，晶粒12具有一主動面121、一背面122及複數個凸塊123。凸塊123設置於主動面121上且連接至上接墊104。因此，晶粒12係藉由覆晶接合而附接至基板10之上表面101。然而，在其他實施例中，晶粒12可藉由例如導線接合而附接至基板10之上表面101。
封裝本體16設置於基板10之上表面101上，以包覆晶粒12及被動元件14。封裝本體16具有一上表面161及至少一側表面162。在此實施例中，晶粒12之一部分係自封裝本體16之上表面161曝露，且晶粒12之背面122係與封裝本體16之上表面161實質上共平面。另外，封裝本體16之側表面162係與基板10之側向表面103實質上共平面。
繼續參看圖1A，第二金屬層20設置於第一金屬層18以及基板10之側向表面103上。在此實施例中，第二金屬層20具有一頂部分(Top Portion)22及一側部分(Side Portion)24，頂部分22設置於第一金屬層18上，側部分24設置於封裝本體16之側表面162及基板10之側向表面103兩者上，其中第二金屬層20之側部分24接觸接地部107以用於接地連接。因為第二金屬層20完全地覆蓋半導體封裝1且經由接地部107而連接至接地電位，所以第二金屬層20可提供良好電磁屏蔽。第二金屬層20之材料可為，例如銅(Cu)、銀(Ag)、鎳(Ni)、奈米管、鈦(Ti)、鋅(Zn)、鉻(Cr)、不鏽鋼或其任何組合，且可相同於或不同於第一金屬層18之材料。鉻、鋅及鎳用來保護第一金屬層18免於生銹，且電磁干擾屏蔽得以進一步增強。第二金屬層20可為單層結構或多層結構。頂部分22之厚度Ts1較佳地為約4μm，且側部分24之厚度Ts2較佳地為約1μm至2μm，因此，頂部分22之厚度Ts1稍微大於側部分24之厚度Ts2。在此實施例中，第一金屬層18之厚度Tf1實質上大於頂部分22之厚度Ts1或側部分24之厚度Ts2之5倍。
如圖1A所說明，周邊金屬(亦即，第一金屬層18及第二金屬層20) 形成一外部金屬罩26以覆蓋封裝本體16及基板10。外部金屬罩26具有設置於封裝本體16之上表面161上之頂部分(Top Portion)261、設置於封裝本體16之側表面162上之上側部分(Upper Side Portion)262，及設置於基板10之側向表面103上之下側部分(Lower Side Portion)263。在此實施例中，外部金屬罩26之頂部分261包括第一金屬層18以及第二金屬層20之頂部分22，因此，外部金屬罩26之頂部分261之厚度To1為厚度Tf1與厚度Ts1之總和。外部金屬罩26之上側部分262及下側部分263僅包括第二金屬層20之側部分24。因此，上側部分262之厚度To2實質上等於下側部分263之厚度To3，且兩者實質上等於側部分24之厚度Ts2。因此，外部金屬罩26之頂部分261的厚度To1實質上大於外部金屬罩26之下側部分263的厚度To3的5倍。在此實施例中，厚度To1比厚度To3大30倍。外部金屬罩26覆蓋整個半導體封裝1且直接地接觸晶粒12之背面122，且因此，外部金屬罩26提供散熱功能及共形於封裝本體16之電磁波屏蔽(Conformal EMI Shielding)功能。
圖1B為半導體封裝1之區域A的放大細節圖。參看圖1B，晶種層28設置於封裝本體16之上表面161上且接觸晶粒12之背面122。第一金屬層18設置於晶種層28上。另外，封裝本體16之上表面161係為粗糙，且晶種層28設置於封裝本體16與第一金屬層18之間以加強封裝本體16與第一金屬層18之間的黏著。第一金屬層18之材料可為，例如例如銅(Cu)、銀(Ag)、鎳(Ni)、奈米管、鈦(Ti)、不鏽鋼或其任何組合，且第一金屬層18之厚度Tf1較佳地為約30μm至100μm，且更佳地為約30μm至60μm。第一金屬層18可為單層結構或多層結構。
如圖1B所說明，晶種層28至少包括一第一部分281及一第二部分282，其中第一部分281覆蓋(overlies)封裝本體16之上表面161，且第二表面282覆蓋第一部分281。為了平整地且完全地覆蓋封裝本體16以及晶粒12之背面122，第一部分281可選自由不鏽鋼及鈦所組成之群 組，且可藉由濺鍍、電鍍、噴塗或其任何組合來形成第一部分281。為了提供第一金屬層18與第一部分281之間的緊密接觸，第二部分282可為相同於第一金屬層18之材料，且可藉由濺鍍、電鍍、噴塗或其任何組合來形成第二部分282。較佳地，藉由濺鍍而將第一部分281及第二部分282分別形成達10nm至50nm及3μm至10μm之厚度。相較之下，習知散熱片(通常為金屬板或基底)可能不完全地接觸封裝本體16之上表面161。因此，本實施例之第一金屬層18可為半導體封裝1提供較好的散熱，此係因為第一金屬層18與封裝本體16之間的接觸面積經由晶種層28而增加。
參看圖2，說明根據本實施例中之另一者之半導體封裝的剖面圖。此實施例之半導體封裝1a相似於圖1之半導體封裝1，且相同元件賦予相同標號。在此實施例中，半導體封裝1a之第一金屬層18進一步具有一延伸部分181。延伸部分181設置於封裝本體16之側表面162上且接觸基板10之上表面101，從而藉由將來自晶粒12之熱向下傳導至基板10而進一步增強第一金屬層18散熱的能力。延伸部分181亦可增強第一金屬層18之電磁干擾(EMI)屏蔽能力。在此實施例中，第一金屬層18之延伸部分181具有與基板10之側向表面103共平面之外表面1811，且第二金屬層20之側部分24不接觸封裝本體16之側表面162。
如圖2所說明，外部金屬罩26之上側部分262包括第一金屬層18之延伸部分181及第二金屬層20之側部分24。因此，外部金屬罩26之上側部分262的厚度To2為厚度Tf2與厚度Ts2之總和。在此實施例中，延伸部分181之厚度Tf2較佳地為約10μm至60μm，該厚度稍微小於第一金屬層18之厚度Tf1。因此，外部金屬罩26之頂部分261的厚度To1大於外部金屬罩26之上側部分262的厚度To2，且外部金屬罩26之上側部分262的厚度To2大於外部金屬罩26之下側部分263的厚度To3。因此，外部金屬罩26具有三個不同厚度，該等厚度分別為To1、To2及To3。
參看圖3，說明根據本實施例中之另一者之半導體封裝的剖面圖。此實施例之半導體封裝1b相似於圖1A之半導體封裝1，且相同元件賦予相同標號。如圖3所示，封裝本體16覆蓋晶粒12之背面122。因此，晶粒12之背面122不與封裝本體16之上表面161共平面，且第一金屬層18不接觸晶粒12之背面122。
下文中，表I說明不同類型之半導體封裝之熱模擬的結果，其中所列出的係為晶粒12之最大接面溫度(Junction Temperature)及晶粒12至外界環境之熱阻。在表I中，類型1為相似於圖3之半導體封裝1b的半導體封裝，但不具有外部金屬罩26(亦即，第一金屬18層及第二金屬層20)。類型2為相似於類型1之另一半導體封裝，其中封裝本體僅被覆蓋有第二金屬層。類型3為相似於類型1之另一半導體封裝，其中封裝本體之上表面僅被覆蓋有第一金屬層。類型4為圖1A之半導體封裝1。類型5為圖2之半導體封裝1a。最後，類型6為圖3之半導體封裝1b。
模擬條件如下。晶粒為1×1mm且具有9個銅支柱(Copper Pillar)，每一銅支柱具有80μm之高度、80μm之直徑，且該銅支柱上之焊料的高度為30μm。功率消耗為1W。基板10為3×3mm且具有300μm之厚度。第一金屬層18之厚度為100μm，且第一金屬層18之延伸部分181(在類型5中)之厚度為60μm。第二金屬層20之頂部分之厚度為4μm，且第二金屬層20之側部分之厚度為1μm。封裝本體之厚度為0.7mm，且封裝本體16之上表面161與晶粒12之背面122之間的間隙為150μm(在類型1至類型4中)。
如表I所說明，本實施例的類型4至類型6之半導體封裝相比於類型1至類型3之半導體封裝具有較低之最大接面溫度及熱阻。詳言之，類型4及類型5之半導體封裝的最大接面溫度及熱阻顯著地降低，此係因為：在此等實施例中，第一金屬層18直接地接觸晶粒12之背面122。
下文中，表II說明圖1A之半導體封裝1的第一金屬層18之不同厚度之熱模擬的結果。在表II中，類型4為第一金屬層18之厚度為100μm的半導體封裝。類型4a為第一金屬層18之厚度為60μm的半導體封裝。類型4b為第一金屬層18之厚度為30μm的半導體封裝。類型4c為第一金屬層18之厚度為10μm的半導體封裝。最後，類型4d為不具有第一金屬層18之半導體封裝。
如表II所說明，隨著第一金屬層之厚度減小，最大接面溫度及熱阻隨之上升。但，隨著厚度增加，上升之幅度(Rate)減小。因此，在平衡效能相對於材料成本及製作時間之考慮時之最佳範圍已被發現。結果顯示，在第一金屬層18之厚度超過為60μm的情況下，幾乎不可能有進一步改良。因此，第一金屬層18之厚度較佳地為約30μm至60μm。
表III說明圖2之半導體封裝1a的第一金屬層18之不同厚度之熱模擬的結果。在表III中，類型5為第一金屬層之厚度為100μm的半導體封裝。類型5a為第一金屬層之厚度為60μm的半導體封裝。類型5b為 第一金屬層之厚度為30μm的半導體封裝。類型5c為第一金屬層之厚度為10μm的半導體封裝。
如表III所說明，隨著第一金屬層之厚度減小，最大接面溫度及熱阻隨之上升。相較於表1及表2之半導體封裝，最大接面溫度及熱阻得以進一步改良，此係歸因於延伸部分181，其藉由將來自晶粒12之熱向下傳導至基板10而增強第一金屬層18散熱的能力。
圖4說明根據表II及表III中隨厚度而變之熱阻，其中曲線31表示表II，且曲線32表示表III。如曲線31所示，圖1A之半導體封裝1中包括第一金屬層18會有效率地降低熱阻。相比於類型4d(點312)，厚度為100μm之第一金屬層18(類型4，點311)使熱阻降低約20%。如曲線32所示，類型5至類型5c之熱阻低於類型4至類型4d之熱阻。相較於類型4d(點322)，厚度為100μm之第一金屬層(類型5，點321)使熱阻降低約30%。因此，外部金屬罩26(亦即，第一金屬層18及第二金屬層20)除了提供良好電磁干擾(EMI)屏蔽以外亦改良半導體封裝之散熱。
圖5至圖8說明用於製成圖1A之半導體封裝之方法。
參看圖5，提供一基板10。基板10具有一上表面101、一下表面102、複數個上接墊104、複數個下接墊105、複數個電路層106及至少一接地部107。下表面102係與上表面101相對。上接墊104設置於上表面101上，且下接墊105設置於下表面102上。電路層106設置於基板10內部，且接地部107電性連接至接地電位。
接著，設置複數個晶粒12鄰近於基板10之上表面101。在此實施例中，晶粒12及被動元件14附接至基板10之上表面101上之上接墊 104。在此實施例中，晶粒12具有主動面121、背面122，及設置於主動面121上之複數個凸塊123。晶粒12係藉由覆晶接合而附接至基板10之上表面101。因此，凸塊123連接至上接墊104。然而，在其他實施例中，晶粒12可藉由例如導線接合而附接至基板10之上表面101。
參看圖6，形成封裝本體16於基板10之上表面101上以包覆晶粒12及被動元件14，其中封裝本體16具有上表面161。在此實施例中，藉由嚴格地控制封裝本體16之厚度，使得晶粒12自封裝本體16曝露，且晶粒12之背面122係與封裝本體16之上表面161共平面。封裝本體16係可藉由壓縮模製(Compression Molding)、射出模製(Injection Molding)、轉印模製(Transfer Molding)或任何其他製程而形成。接下來，形成包括一第一部分及一第二部分之晶種層(圖中未示)於封裝本體16之上表面161上。該晶種層係可藉由電鍍(Electroplating)、噴塗(Spray Coating)、箔片附接(Foil Attaching)、汽化(Vaporizing)、濺鍍(Sputter)、印刷(Printing)或其任何組合或任何其他製程而形成。該晶種層接觸晶粒12之背面122。
參看圖7，形成第一金屬層18於該晶種層上。在此實施例中，第一金屬層18透過該晶種層接觸晶粒12之背面122。然而，在其他實施例中，若是不形成該晶種層，亦可直接形成第一金屬層18於封裝本體16以及晶粒12之背面122上，此實施例中，第一金屬層18直接地接觸晶粒12之背面122。因此，該第一金屬層18可為晶粒12提供良好散熱。第一金屬層18之材料可為，例如例如銅(Cu)、銀(Ag)、鎳(Ni)、奈米管、鈦(Ti)、不鏽鋼或其任何組合。第一金屬層18係可藉由電鍍、噴塗、箔片附接、汽化、濺鍍、印刷或其任何組合而形成。第一金屬層18可為單層結構，或為具有藉由上述製程或任何其他製程而形成之不同材料的多層結構。為了減少形成第一金屬層18所需要之時間，可藉由電鍍而將第一金屬層18形成至多100μm之厚度。
參看圖8，進行單體化製程(Singulation Process)以形成複數個封裝單元。在各種實施例中，可藉由例如雷射或刀片來切割基板10、封裝本體16及第一金屬層18。在封裝單元中，基板10具有至少一側向表面103，封裝本體16具有至少一側表面162，且封裝本體16之側表面162係與基板10之側向表面103共平面。另外，互連金屬/接地部107係自基板10之側向表面103曝露。
隨後，形成第二金屬層20於封裝單元之第一金屬層18、封裝本體16之側表面162及基板10之側向表面103上，以獲得圖1A之半導體封裝1。另外，第二金屬層20接觸曝露之接地部107以用於接地連接，使得第二金屬層20可提供良好電磁干擾(EMI)屏蔽。第二金屬層20之材料可為，例如銅(Cu)、銀(Ag)、鎳(Ni)、奈米管、鈦(Ti)、不鏽鋼或其任何組合，且可相同於或不同於第一金屬層18之材料。第二金屬層20可為單層結構或多層結構。第二金屬層20係可藉由電鍍、噴塗、箔片附接、汽化、濺鍍、印刷或其任何組合而形成。為了有效率地覆蓋第一金屬層18、封裝本體16之側表面162及基板10之側向表面103，可藉由濺鍍而將第二金屬層20形成至多4μm之厚度。此時，周邊金屬(亦即，第一金屬層18及第二金屬層20)形成覆蓋封裝本體16及基板10之外部金屬罩26。
圖9至圖11說明用於製成圖2之半導體封裝之方法。此實施例之製程之初始步驟相同於圖5至圖6之步驟。
參看圖9，在封裝本體16上使用例如雷射或刀片之半切割製程(Half Cutting Process)以形成複數個凹槽163。基板10未被切割，使得凹槽163貫穿封裝本體16以曝露基板10之上表面101的一部分。此時，形成封裝本體16之側表面162。
參看圖10，形成第一金屬層18於封裝本體16上。在此實施例中，第一金屬層18具有延伸部分181，其中延伸部分181形成於封裝本 體16之凹槽163中且接觸基板10之上表面101。延伸部分181及第一金屬層18係藉由相同製程而形成，但延伸部分181之厚度稍微小於第一金屬層18之厚度。
參看圖11，進行單體化製程以形成複數個封裝單元。在此實施例中，僅切割基板10。在每一封裝單元中，基板10具有至少一側向表面103，至少一側向表面103與第一金屬層18之延伸部分181之外表面1811係共平面。接著，形成第二金屬層20於封裝單元之第一金屬層18、延伸部分181之外表面1811及基板10之側向表面103上，以獲得圖2之半導體封裝1a。第二金屬層20之側部分24不接觸封裝本體16之側表面162，此係歸因於延伸部分181之存在。
圖12至圖14說明用於製成圖3之半導體封裝之方法。此實施例之製程之初始步驟相同於圖5之步驟。
參看圖12，形成封裝本體16於基板10之上表面101上以完全地包覆晶粒12及被動元件14。藉由嚴格地控制封裝本體16之厚度，使得晶粒12不自封裝本體16曝露，且在封模製程(Molding process)之後，晶粒12之背面122不與封裝本體16之上表面161共平面。
參看圖13，形成第一金屬層18於封裝本體16上。在此實施例中，第一金屬層18不接觸晶粒12之背面122。
參看圖14，進行單體化製程以形成複數個封裝單元。在此實施例中，可藉由例如雷射或刀片來切割基板10、封裝本體16及第一金屬層18。因此，形成基板10之至少一側向表面103及封裝本體16之至少一側表面162，且封裝本體16之側表面162係與基板10之側向表面103共平面。另外，接地部107係自基板10之側向表面103曝露。接著，形成第二金屬層20於封裝單元之第一金屬層18、封裝本體16之側表面162及基板10之側向表面103上，以獲得圖3之半導體封裝1b。
雖然已參考本發明之特定實施例而描述及說明本發明，但此等 描述及說明並不限制本發明。熟習此項技術者應理解，在不脫離如由附加申請專利範圍界定的本發明之真實精神及範疇的情況下，可進行各種改變且可替換等效者。該等說明可未必按比例繪製。歸因於製造製程及容限，在本發明之演現與實際設備之間可存在差別。可存在未特別地說明的本發明之其他實施例。本說明書及圖式應被認為是說明性的而非限制性的。可進行修改以使特定情形、材料、物質組成、方法或製程適應於本發明之目標、精神及範疇。所有此等修改皆意欲在至此附加之申請專利範圍之範疇內。雖然已參考按特定次序執行之特定操作而描述本文所揭示之方法，但應理解，在不脫離本發明之教示的情況下，可對此等操作進行組合、再分或重新排序以形成等效方法。因此，除非本文有特定指示，否則該等操作之次序及分組並非本發明之限制。
Ts1‧‧‧第二金屬層之頂部分之厚度
Ts2‧‧‧第二金屬層之側部分之厚度
Tf1‧‧‧第一金屬層之厚度
To1‧‧‧外部金屬罩之頂部分之厚度
To2‧‧‧外部金屬罩之上側部分之厚度
To3‧‧‧外部金屬罩之下側部分之厚度
1‧‧‧半導體封裝
10‧‧‧基板
12‧‧‧晶粒
14‧‧‧被動元件
16‧‧‧封裝本體
18‧‧‧第一金屬層
20‧‧‧第二金屬層
22‧‧‧第二金屬層之頂部分
24‧‧‧第二金屬層之側部分
26‧‧‧外部金屬罩
101‧‧‧基板之上表面
102‧‧‧基板之下表面
103‧‧‧基板之側向表面
104‧‧‧上接墊
105‧‧‧下接墊
106‧‧‧電路層
107‧‧‧接地部
121‧‧‧晶粒之主動面
122‧‧‧晶粒之背面
123‧‧‧凸塊
161‧‧‧封裝本體之上表面
162‧‧‧封裝本體之側表面
261‧‧‧外部金屬罩之頂部分
262‧‧‧外部金屬罩之上側部分
263‧‧‧外部金屬罩之下側部分

Claims (22)

  1. 一種半導體封裝(Semiconductor Package)，其包含：一基板，其具有一上表面、與該上表面相對之一下表面，及一側向表面，該側向表面鄰近於該基板之一周邊且延伸於該上表面與該下表面之間；一接地部，其鄰設(disposed adjacent)於該基板之該周邊；一晶粒，其鄰設於該基板之該上表面，其中該晶粒包含一背面；一封裝本體，其鄰設於該基板之該上表面且至少部分地包覆該晶粒；一第一金屬層，其設置於該封裝本體上方且接觸該晶粒之該背面；及一第二金屬層，其設置於該第一金屬層以及該基板之該側向表面上，且電性連接至該接地部。
  2. 如請求項1之半導體封裝，其中該第一金屬層之厚度為10μm至100μm。
  3. 如請求項2之半導體封裝，其中該第一金屬層之該厚度為30μm至60μm。
  4. 如請求項1之半導體封裝，其中該封裝本體具有至少一側表面，該封裝本體之該至少一側表面係與該基板之該側向表面共平面。
  5. 如請求項4之半導體封裝，其中該第二金屬層覆蓋該封裝本體之該至少一側表面。
  6. 如請求項1之半導體封裝，其中該封裝本體具有至少一側表面，該第一金屬層具有一延伸部分，該延伸部分設置於該封裝本體 之該至少一側表面上且接觸該基板之該上表面。
  7. 如請求項6之半導體封裝，其中該第一金屬層之該延伸部分具有一外表面，該外表面與該基板之該側向表面共平面。
  8. 如請求項1之半導體封裝，其中該第一金屬層之厚度大於該第二金屬層之厚度。
  9. 一種半導體封裝，其包含：一基板，其具有一上表面、與該上表面相對之一下表面，及一側向表面，該側向表面鄰近於該基板之一周邊且延伸於該上表面與該下表面之間；一晶粒，其鄰設於該基板之該上表面，其中該晶粒包含一背面；一封裝本體，其鄰設於該基板之該上表面且至少部分地包覆該晶粒；一第一金屬層，其設置於該封裝本體上方且接觸該晶粒之該背面；及一第二金屬層，其具有設置於該第一金屬層上之一頂部分及設置於該基板之該側向表面上之一側部分；其中該第一金屬層之厚度大於該第二金屬層之該頂部分之厚度之至少五倍。
  10. 如請求項9之半導體封裝，其中該第一金屬層之厚度為30μm至60μm。
  11. 如請求項9之半導體封裝，其中該封裝本體具有至少一側表面，該第一金屬層具有一延伸部分，該延伸部分設置於該封裝本體之該至少一側表面上且接觸該基板之該上表面。
  12. 如請求項11之半導體封裝，其中該第一金屬層之該延伸部分具有一外表面，該外表面與該基板之該側向表面共平面。
  13. 如請求項9之半導體封裝，其進一步包含一晶種層，該晶種層設置於該封裝本體與該第一金屬層之間且接觸該晶粒之該背面。
  14. 如請求項13之半導體封裝，其中該晶種層具有設置於該封裝本體上之一第一部分及設置於該第一部分上之一第二部分。
  15. 如請求項14之半導體封裝，其中該第一部分係選自由不鏽鋼及鈦組成之群組。
  16. 如請求項9之半導體封裝，其中該第二金屬層具有設置於該第一金屬層上之一頂部分及設置於該基板之該側向表面上之一側部分，該頂部分之該厚度大於該側部分之厚度。
  17. 一種用於製成一半導體封裝之方法，其包含以下步驟：(a)提供一基板，該基板具有一上表面及一接地部；(b)設置複數個晶粒鄰近於該基板之該上表面；(c)形成一封裝本體於該基板之該上表面上以包覆該晶粒；(d)形成一晶種層於該封裝本體上；(e)形成一第一金屬層於該晶種層上；(f)進行一單體化製程(Singulation Process)以形成複數個封裝單元；及(g)形成一第二金屬層於每一該等封裝單元之該第一金屬層及該基板上以覆蓋該接地部。
  18. 如請求項17之方法，其中在步驟(c)中，每一該等晶粒之一局部自該封裝本體曝露；且在步驟(d)中，該晶種層接觸該等晶粒。
  19. 如請求項17之方法，其進一步包含在步驟(c)之後在該封裝本體上進行一半切割製程(Half Cutting Process)以形成複數個凹槽的一步驟，其中該等凹槽曝露該基板之該上表面；且在步驟(e)中，該第一金屬層具有一延伸部分，該延伸部分延伸至該封裝本體之該等凹槽中且接觸該基板之該上表面。
  20. 如請求項19之方法，其中在步驟(f)之該封裝單元中，該第一金屬層之該延伸部分具有一外表面，該基板具有一側向表面，且該延伸部分之該外表面係與該基板之該側向表面共平面；且在步驟(g)中，該第二金屬層接觸該第一金屬層之該延伸部分。
  21. 如請求項17之方法，其中該晶粒包含一背面且其中該晶種層接觸該晶粒之該背面。
  22. 一種半導體封裝，其包含：一基板，其具有一上表面、與該上表面相對之一下表面，及一側向表面，該側向表面鄰近於該基板之一周邊且延伸於該上表面與該下表面之間；一接地部，其鄰設於該基板之該周邊；一晶粒，其鄰設於該基板之該上表面，其中該晶粒包含一背面；一封裝本體，其鄰設於該基板之該上表面、至少部分地包覆該晶粒、且包含一上表面；一第一金屬層，其設置於該封裝本體及該晶粒上方；及一第二金屬層，其設置於該第一金屬層以及該基板之該側向表面上，且電性連接至該接地部，其中該晶粒之該背面與該封裝本體之該上表面實質上共平面。
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