CN107275241A - 具有热增强型共形屏蔽的半导体封装及相关方法 - Google Patents

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Abstract

半导体封装包括衬底、裸片、第一金属层、第二金属层及任选晶种层。封装主体位于所述衬底上且至少部分地包覆所述裸片。所述晶种层设置于所述封装主体上，且所述第一金属层设置于所述晶种层上。所述第二金属层设置于所述第一金属层以及所述衬底的侧向表面上。所述第一金属层及所述第二金属层形成外部金属罩，所述外部金属罩提供散热及电磁干扰(EMI)屏蔽。

Description

具有热增强型共形屏蔽的半导体封装及相关方法
技术领域
本发明实施例涉及半导体封装及相关方法，且更明确地说，涉及具有热增强型共形屏蔽的半导体封装及相关方法。
背景技术
随着操作速度增加及装置尺寸减小，半导体封装遭遇关于电磁屏蔽及散热两者的问题。明确地说，较高时钟速度造成在不同电平之间较频繁的信号转变，且增加在高频率或短波长下的电磁发射的强度。电磁发射可从一个半导体装置辐射到邻近半导体装置。如果邻近半导体装置的电磁发射具有较高强度，则电磁干扰(EMI)负面地影响半导体装置的操作。如果电子系统具有高密度分布的半导体装置，则所述半导体装置当中的电磁干扰(EMI)变得甚至更严重。
半导体装置在正常操作期间会固有地产生热，而过多的热积聚会不利地影响半导体装置的操作且缩短半导体装置的寿命。因此，需要具有增强型散热及屏蔽有效性而不破坏性地影响装置可靠性、安全性、耐久性及成本的半导体封装。
发明内容
本发明实施例中的一者包含一种半导体封装，所述半导体封装具有衬底，所述衬底具有上表面、与所述上表面相对的下表面、及侧向表面，所述侧向表面邻近于所述衬底的外围且延伸于所述上表面与所述下表面之间。所述封装进一步包含接地部，所述接地部邻设于所述衬底的所述外围。所述封装进一步包含裸片，所述裸片邻设于所述衬底的所述上表面。所述封装进一步包含封装主体，所述封装主体邻设于所述衬底的所述上表面且至少部分地包覆所述裸片。所述封装进一步包含第一金属层，所述第一金属层设置于所述封装主体及所述裸片上方。所述封装进一步包含第二金属层，所述第二金属层设置于所述第一金属层以及所述衬底的所述侧向表面上，且电连接到所述接地部。
本发明实施例中的另一者包含一种半导体封装，所述半导体封装具有衬底，所述衬底具有上表面、与所述上表面相对的下表面、及侧向表面，所述侧向表面邻近于所述衬底的外围且延伸于所述上表面与所述下表面之间。所述封装进一步包含裸片，所述裸片邻设于所述衬底的所述上表面。所述封装进一步包含封装主体，所述封装主体邻设于所述衬底的所述上表面且至少部分地包覆所述裸片。所述封装进一步包含第一金属层，所述第一金属层设置于所述封装主体及所述裸片上方。所述封装进一步包含第二金属层，所述第二金属层具有设置于所述第一金属层上的顶部分及设置于所述衬底的所述侧向表面上的侧部分。所述第一金属层的厚度大于所述第二金属层的所述顶部分的厚度的至少五倍。
本发明实施例中的另一者包含一种用于制成半导体封装的方法。所述方法包含提供衬底，所述衬底具有上表面及接地部。所述方法进一步包含邻近于所述衬底的所述上表面设置多个裸片。所述方法进一步包含形成封装主体于所述衬底的所述上表面上以包覆所述裸片。所述方法进一步包含形成晶种层于所述封装主体上。所述方法进一步包含形成第一金属层于所述晶种层上。所述方法进一步包含进行单体化工艺以形成多个封装单元。所述方法进一步包含形成第二金属层于所述封装单元中的每一者的所述第一金属层及所述衬底上以覆盖所述接地部。
附图说明
图1A是根据本发明实施例中的一者的半导体封装的剖面图；
图1B是图1A的区域A的放大图；
图2是根据本发明实施例中的另一者的半导体封装的剖面图；
图3是根据本发明实施例中的另一者的半导体封装的剖面图；
图4是表II及表III的热阻的图解；
图5至8为制成图1A的半导体封装的工艺中的步骤的剖面侧视图；
图9至11为制成图2的半导体封装的工艺中的步骤的剖面侧视图；以及
图12至14为制成图3的半导体封装的工艺中的步骤的剖面侧视图。
具体实施方式
参看图1A，说明根据本发明实施例中的一者的半导体封装1的剖面图。半导体封装1包括衬底10、裸片12、至少一个无源元件14、封装主体16、第一金属层18及第二金属层20。
衬底10具有上表面101、下表面102、至少一个侧向表面103、多个上接垫104、多个下接垫105、多个电路层106及至少一个接地部107。下表面102与上表面101相对，且侧向表面103设置于衬底10的外围处且延伸于下表面102与上表面101之间。上接垫104设置于上表面101上，且下接垫105设置于下表面102上。衬底10为多层结构，即，电路层106设置于衬底10内部。接地部107可为延伸于上表面101与下表面102之间的一个或一个以上导电通道(Conductive Via)。或者，接地部107为电路层106的一部分。在此实施例中，接地部107电连接到接地电位且暴露于侧向表面103处以提供接地连接。
裸片12及无源元件14附接到衬底10的上表面101上的上接垫104。在此实施例中，裸片12具有作用表面121、背侧表面122及多个凸块123。凸块123设置于作用表面121上且连接到上接垫104。因此，裸片12通过覆晶接合而附接到衬底10的上表面101。然而，在其它实施例中，裸片12可通过例如导线接合而附接到衬底10的上表面101。
封装主体16设置于衬底10的上表面101上，以包覆裸片12及无源元件14。封装主体16具有上表面161及至少一个侧表面162。在此实施例中，裸片12的一部分从封装主体16的上表面161暴露，且裸片12的背侧表面122与封装主体16的上表面161实质上共面。另外，封装主体16的侧表面162与衬底10的侧向表面103实质上共面。
继续参看图1A，第二金属层20设置于第一金属层18以及衬底10的侧向表面103上。在此实施例中，第二金属层20具有顶部分22及侧部分24，顶部分(Top Portion)22设置于第一金属层18上，侧部分(Side Portion)24设置于封装主体16的侧表面162及衬底10的侧向表面103两者上，其中第二金属层20的侧部分24接触接地部107以用于接地连接。因为第二金属层20完全覆盖半导体封装1且经由接地部107而连接到接地电位，所以第二金属层20可提供良好电磁屏蔽。第二金属层20的材料可为例如铜(Cu)、银(Ag)、镍(Ni)、纳米管、钛(Ti)、锌(Zn)、铬(Cr)、不锈钢或其任何组合，且可相同于或不同于第一金属层18的材料。铬、锌及镍用来保护第一金属层18免于生锈，且电磁干扰屏蔽得以进一步增强。第二金属层20可为单层结构或多层结构。顶部分22的厚度Ts1优选地为约4μm，且侧部分24的厚度Ts2优选地为约1μm到2μm，因此，顶部分22的厚度Ts1稍微大于侧部分24的厚度Ts2。在此实施例中，第一金属层18的厚度Tf1实质上大于顶部分22的厚度Ts1或侧部分24的厚度Ts2的5倍。
如图1A所说明，外围金属(即，第一金属层18及第二金属层20)形成外部金属罩26以覆盖封装主体16及衬底10。外部金属罩26具有设置于封装主体16的上表面161上的顶部分261、设置于封装主体16的侧表面162上的上侧部分(Upper Side Portion)262，及设置于衬底10的侧向表面103上的下侧部分(Lower Side Portion)263。在此实施例中，外部金属罩26的顶部分261包括第一金属层18以及第二金属层20的顶部分22，因此，外部金属罩26的顶部分261的厚度To1为厚度Tf1与厚度Ts1的总和。外部金属罩26的上侧部分262及下侧部分263仅包括第二金属层20的侧部分24。因此，上侧部分262的厚度To2实质上等于下侧部分263的厚度To3，且两者实质上等于侧部分24的厚度Ts2。因此，外部金属罩26的顶部分261的厚度To1实质上大于外部金属罩26的下侧部分263的厚度To3的5倍。在此实施例中，厚度To1比厚度To3大30倍。外部金属罩26覆盖整个半导体封装1且直接接触裸片12的背侧表面122，且因此，外部金属罩26提供散热功能及共形于封装主体16的电磁波屏蔽功能。
图1B为半导体封装1的区域A的放大细节图。参看图1B，晶种层28设置于封装主体16的上表面161上且接触裸片12的背侧表面122。第一金属层18设置于晶种层28上。另外，封装主体16的上表面161粗糙，且晶种层28设置于封装主体16与第一金属层18之间以加强封装主体16与第一金属层18之间的粘着。第一金属层18的材料可为例如铜(Cu)、银(Ag)、镍(Ni)、纳米管、钛(Ti)、不锈钢或其任何组合，且第一金属层18的厚度Tf1优选地为约30μm到100μm，且更佳地为约30μm到60μm。第一金属层18可为单层结构或多层结构。
如图1B所说明，晶种层28至少包括第一部分281及第二部分282，其中第一部分281覆盖封装主体16的上表面161，且第二部分282覆盖第一部分281。为了平整地且完全地覆盖封装主体16以及裸片12的背侧表面122，第一部分281可选自由不锈钢及钛所组成的群组，且可通过溅镀、电镀、喷涂或其任何组合来形成第一部分281。为了提供第一金属层18与第一部分281之间的紧密接触，第二部分282可为相同于第一金属层18的材料，且可通过溅镀、电镀、喷涂或其任何组合来形成第二部分282。优选地，通过溅镀将第一部分281及第二部分282分别形成达10nm到50nm及3μm到10μm的厚度。相比之下，常规散热片(通常为金属板或基底)可能不完全接触封装主体16的上表面161。因此，本发明实施例的第一金属层18可为半导体封装1提供较好的散热，因为第一金属层18与封装主体16之间的接触面积经由晶种层28而增加。
参看图2，说明根据本发明实施例中的另一者的半导体封装的剖面图。此实施例的半导体封装1a类似于图1A的半导体封装1，且相同元件赋予相同标号。在此实施例中，半导体封装1a的第一金属层18进一步具有延伸部分181。延伸部分181设置于封装主体16的侧表面162上且接触衬底10的上表面101，从而通过将来自裸片12的热向下传导到衬底10而进一步增强第一金属层18散热的能力。延伸部分181还可增强第一金属层18的电磁干扰(EMI)屏蔽能力。在此实施例中，第一金属层18的延伸部分181具有与衬底10的侧向表面103共面的外表面1811，且第二金属层20的侧部分24不接触封装主体16的侧表面162。
如图2所说明，外部金属罩26的上侧部分262包括第一金属层18的延伸部分181及第二金属层20的侧部分24。因此，外部金属罩26的上侧部分262的厚度To2为厚度Tf2与厚度Ts2的总和。在此实施例中，延伸部分181的厚度Tf2优选地为约10μm到60μm，所述厚度稍微小于第一金属层18的厚度Tf1。因此，外部金属罩26的顶部分261的厚度To1大于外部金属罩26的上侧部分262的厚度To2，且外部金属罩26的上侧部分262的厚度To2大于外部金属罩26的下侧部分263的厚度To3。因此，外部金属罩26具有三个不同厚度，所述厚度分别为To1、To2及To3。
参看图3，说明根据本发明实施例中的另一者的半导体封装的剖面图。此实施例的半导体封装1b类似于图1A的半导体封装1，且相同元件赋予相同标号。如图3所示，封装主体16覆盖裸片12的背侧表面122。因此，裸片12的背侧表面122不与封装主体16的上表面161共面，且第一金属层18不接触裸片12的背侧表面122。
下文中，表I说明不同类型的半导体封装的热模拟的结果，其中所列出的为裸片12的最大结温度及裸片12到外部环境的热阻。在表I中，类型1为类似于图3的半导体封装1b的半导体封装，但不具有外部金属罩26(即，第一金属18层及第二金属层20)。类型2为类似于类型1的另一半导体封装，其中封装主体仅被第二金属层覆盖。类型3为类似于类型1的另一半导体封装，其中封装主体的上表面仅被第一金属层覆盖。类型4为图1A的半导体封装1。类型5为图2的半导体封装1a。最后，类型6为图3的半导体封装1b。
模拟条件如下。裸片为1×1mm且具有9个铜支柱，每一铜支柱具有80μm的高度、80μm的直径，且所述铜支柱上的焊料的高度为30μm。功率消耗为1W。衬底10为3×3mm且具有300μm的厚度。第一金属层18的厚度为100μm，且第一金属层18的延伸部分181(在类型5中)的厚度为60μm。第二金属层20的顶部分的厚度为4μm，且第二金属层20的侧部分的厚度为1μm。封装主体的厚度为0.7mm，且封装主体16的上表面161与裸片12的背侧表面122之间的间隙为150μm(在类型1到类型4中)。
表I
如表I所说明，本发明实施例的类型4到类型6的半导体封装相比于类型1到类型3的半导体封装具有较低的最大结温度及热阻。明确地说，类型4及类型5的半导体封装的最大结温度及热阻显著地降低，这是因为：在这些实施例中，第一金属层18直接接触裸片12的背侧表面122。
下文中，表II说明图1A的半导体封装1的第一金属层18的不同厚度的热模拟的结果。在表II中，类型4为第一金属层18的厚度为100μm的半导体封装。类型4a为第一金属层18的厚度为60μm的半导体封装。类型4b为第一金属层18的厚度为30μm的半导体封装。类型4c为第一金属层18的厚度为10μm的半导体封装。最后，类型4d为不具有第一金属层18的半导体封装。
表II
最大结温度(℃) 热阻，θJA(℃/W)
类型4 119.98 94.98
类型4a 120.57 95.57
类型4b 121.84 96.84
类型4c 125.47 100.47
类型4d 146.74 121.74
如表II所说明，随着第一金属层的厚度减小，最大结温度及热阻随之上升。但，随着厚度增加，上升的幅度(Rate)减小。因此，在平衡性能相对于材料成本及制作时间的考虑时的最佳范围已被发现。结果显示，在第一金属层18的厚度超过60μm的情况下，几乎不可能有进一步改进。因此，第一金属层18的厚度优选地为约30μm到60μm。
表III说明图2的半导体封装1a的第一金属层18的不同厚度的热模拟的结果。在表III中，类型5为第一金属层的厚度为100μm的半导体封装。类型5a为第一金属层的厚度为60μm的半导体封装。类型5b为第一金属层的厚度为30μm的半导体封装。类型5c为第一金属层的厚度为10μm的半导体封装。
表III
如表III所说明，随着第一金属层的厚度减小，最大结温度及热阻随之上升。相较于表1及表2的半导体封装，最大结温度及热阻得以进一步改进，这是归因于延伸部分181，其通过将来自裸片12的热向下传导到衬底10而增强第一金属层18散热的能力。
图4说明根据表II及表III中随厚度而变的热阻，其中曲线31表示表II，且曲线32表示表III。如曲线31所示，图1A的半导体封装1中包括第一金属层18会有效率地降低热阻。相较于类型4d(点312)，厚度为100μm的第一金属层18(类型4，点311)使热阻降低约20％。如曲线32所示，类型5到类型5c的热阻低于类型4到类型4d的热阻。相较于类型4d(点322)，厚度为100μm的第一金属层(类型5，点321)使热阻降低约30％。因此，外部金属罩26(即，第一金属层18及第二金属层20)除了提供良好电磁干扰(EMI)屏蔽以外还改进半导体封装的散热。
图5到8说明用于制成图1A的半导体封装的方法。参看图5，提供衬底10。衬底10具有上表面101、下表面102、多个上接垫104、多个下接垫105、多个电路层106及至少一个接地部107。下表面102与上表面101相对。上接垫104设置于上表面101上，且下接垫105设置于下表面102上。电路层106设置于衬底10内部，且接地部107电连接到接地电位。
接着，邻近于衬底10的上表面101设置多个裸片12。在此实施例中，裸片12及无源元件14附接到衬底10的上表面101上的上接垫104。在此实施例中，裸片12具有作用表面121、背侧表面122，及设置于作用表面121上的多个凸块123。裸片12通过覆晶接合而附接到衬底10的上表面101。因此，凸块123连接到上接垫104。然而，在其它实施例中，裸片12可通过例如导线接合而附接到衬底10的上表面101。
参看图6，形成封装主体16于衬底10的上表面101上以包覆裸片12及无源元件14，其中封装主体16具有上表面161。在此实施例中，通过严格地控制封装主体16的厚度，使得裸片12从封装主体16暴露，且裸片12的背侧表面122与封装主体16的上表面161共面。封装主体16可通过压缩模制(Compression Molding)、射出模制(Injection Molding)、转印模制(Transfer Molding)或任何其它工艺而形成。接下来，形成包括第一部分及第二部分的晶种层(图中未示)于封装主体16的上表面161上。所述晶种层可通过电镀、喷涂、箔片附接、汽化、溅镀、印刷或其任何组合或任何其它工艺而形成。所述晶种层接触裸片12的背侧表面122。
参看图7，形成第一金属层18于所述晶种层上。在此实施例中，第一金属层18透过所述晶种层接触裸片12的背侧表面122。然而，在其它实施例中，如果不形成所述晶种层，还可直接形成第一金属层18于封装主体16以及裸片12的背侧表面122上，此实施例中，第一金属层18直接接触裸片12的背侧表面122。因此，第一金属层18可为裸片12提供良好散热。第一金属层18的材料可为例如铜(Cu)、银(Ag)、镍(Ni)、纳米管、钛(Ti)、不锈钢或其任何组合。第一金属层18可通过电镀、喷涂、箔片附接、汽化、溅镀、印刷或其任何组合而形成。第一金属层18可为单层结构，或为具有通过上述工艺或任何其它工艺而形成的不同材料的多层结构。为了减少形成第一金属层18所需要的时间，可通过电镀将第一金属层18形成至多100μm的厚度。
参看图8，进行单体化工艺以形成多个封装单元。在各种实施例中，可通过例如激光或刀片来切割衬底10、封装主体16及第一金属层18。在封装单元中，衬底10具有至少一个侧向表面103，封装主体16具有至少一个侧表面162，且封装主体16的侧表面162与衬底10的侧向表面103共面。另外，互连金属/接地部107从衬底10的侧向表面103暴露。
随后，形成第二金属层20于封装单元的第一金属层18、封装主体16的侧表面162及衬底10的侧向表面103上，以获得图1A的半导体封装1。另外，第二金属层20接触暴露的接地部107以用于接地连接，使得第二金属层20可提供良好电磁干扰(EMI)屏蔽。第二金属层20的材料可为例如铜(Cu)、银(Ag)、镍(Ni)、纳米管、钛(Ti)、不锈钢或其任何组合，且可相同于或不同于第一金属层18的材料。第二金属层20可为单层结构或多层结构。第二金属层20可通过电镀、喷涂、箔片附接、汽化、溅镀、印刷或其任何组合而形成。为了有效率地覆盖第一金属层18、封装主体16的侧表面162及衬底10的侧向表面103，可通过溅镀而将第二金属层20形成至多4μm的厚度。此时，外围金属(即，第一金属层18及第二金属层20)形成覆盖封装主体16及衬底10的外部金属罩26。
图9到11说明用于制成图2的半导体封装的方法。此实施例的工艺的初始步骤相同于图5到6的步骤。
参看图9，在封装主体16上使用例如激光或刀片的半切割工艺(Half CuttingProcess)以形成多个凹槽163。衬底10未被切割，使得凹槽163贯穿封装主体16以暴露衬底10的上表面101的一部分。此时，形成封装主体16的侧表面162。
参看图10，形成第一金属层18于封装主体16上。在此实施例中，第一金属层18具有延伸部分181，其中延伸部分181形成于封装主体16的凹槽163中且接触衬底10的上表面101。延伸部分181与第一金属层18是通过相同工艺而形成，但延伸部分181的厚度稍微小于第一金属层18的厚度。
参看图11，进行单体化工艺以形成多个封装单元。在此实施例中，仅切割衬底10。在每一封装单元中，衬底10具有至少一个侧向表面103，至少一个侧向表面103与第一金属层18的延伸部分181的外表面1811共面。接着，形成第二金属层20于封装单元的第一金属层18、延伸部分181的外表面1811及衬底10的侧向表面103上，以获得图2的半导体封装1a。第二金属层20的侧部分24不接触封装主体16的侧表面162，这是归因于延伸部分181的存在。
图12到14说明用于制成图3的半导体封装的方法。此实施例的工艺的初始步骤相同于图5的步骤。参看图12，形成封装主体16于衬底10的上表面101上以完全包覆裸片12及无源元件14。通过严格地控制封装主体16的厚度，使得裸片12不从封装主体16暴露，且在模制工艺之后，裸片12的背侧表面122不与封装主体16的上表面161共面。参看图13，形成第一金属层18于封装主体16上。在此实施例中，第一金属层18不接触裸片12的背侧表面122。
参看图14，进行单体化工艺以形成多个封装单元。在此实施例中，可通过例如激光或刀片来切割衬底10、封装主体16及第一金属层18。因此，形成衬底10的至少一个侧向表面103及封装主体16的至少一个侧表面162，且封装主体16的侧表面162与衬底10的侧向表面103共面。另外，接地部107从衬底10的侧向表面103暴露。接着，形成第二金属层20于封装单元的第一金属层18、封装主体16的侧表面162及衬底10的侧向表面103上，以获得图3的半导体封装1b。
虽然已参考本发明的特定实施例而描述及说明本发明，但这些描述及说明并不限制本发明。所属领域的技术人员应理解，在不脱离如由附加权利要求书界定的本发明的真实精神及范围的情况下，可进行各种改变且可替换等效者。所述说明可未必按比例绘制。归因于制造工艺及容限，在本发明的艺术演现与实际设备之间可存在差别。可存在未特别地说明的本发明的其它实施例。本说明书及图式应被认为是说明性的而非限制性的。可进行修改以使特定情形、材料、物质组成、方法或工艺适应于本发明的目标、精神及范围。所有这些修改皆意欲在附加于此的权利要求书的范围内。虽然已参考按特定次序执行的特定操作而描述本文所揭示的方法，但应理解，在不脱离本发明的教示的情况下，可对这些操作进行组合、再分或重新排序以形成等效方法。因此，除非本文有特定指示，否则所述操作的次序及分组并非本发明的限制。

Claims (25)

1.一种半导体封装，其包含：
衬底，其具有上表面与侧向表面，所述侧向表面邻近于所述衬底的外围；
接地部，其邻设于所述衬底的所述外围；
裸片，其邻设于所述衬底的所述上表面，且具有一作用表面及一背侧表面；
封装主体，其邻设于所述衬底的所述上表面且至少部分地包覆所述裸片，所述封装主体具有一上表面及至少一个侧表面，其中所述裸片的所述背侧表面从所述封装主体的所述上表面暴露；
第一金属层，其设置于所述封装主体的所述上表面及所述裸片的所述背侧表面，且具有一延伸部分设置于所述封装主体的所述至少一个侧表面上且接触所述衬底的所述上表面，其中所述延伸部分具有一外表面，所述延伸部分的所述外表面与所述衬底的所述侧向表面共面；以及
第二金属层，其设置于所述第一金属层以及所述衬底的所述侧向表面上，且电连接到所述接地部。
2.根据权利要求1所述的半导体封装，其中所述裸片的所述背侧表面与所述封装主体的所述上表面实质上共面。
3.根据权利要求1所述的半导体封装，其中所述第一金属层的厚度大于所述第二金属层的厚度。
4.根据权利要求1所述的半导体封装，其进一步包含晶种层，所述晶种层设置于所述封装主体与所述第一金属层之间，所述晶种层包括第一部分及第二部分，所述第一部分设置于所述封装主体的上表面，所述第二部分设置于第一部分上方，且第一部分的材料不同于第二部分的材料。
5.一种半导体封装，其包含：
衬底，其具有上表面与侧向表面，所述侧向表面邻近于所述衬底的外围；
裸片，其邻设于所述衬底的所述上表面；
封装主体，其邻设于所述衬底的所述上表面且至少部分地包覆所述裸片，所述封装主体具有一上表面，其中一部分的裸片从所述封装主体的所述上表面暴露；
第一金属层，其设置于所述封装主体及所述裸片上方；
晶种层，设置于所述封装主体与所述第一金属层之间，其中所述晶种层包括第一部分及第二部分，所述第一部分设置于所述封装主体的上表面，所述第二部分设置于第一部分上方，且第一部分的材料不同于第二部分的材料；以及
第二金属层，具有顶部分及侧部分，所述顶部分设置于所述第一金属层上，所述侧部分设置于所述衬底的侧向表面上。
6.根据权利要求5所述的半导体封装，其中所述裸片的所述背侧表面与所述封装主体的所述上表面实质上共面。
7.根据权利要求5所述的半导体封装，其中所述第一金属层的厚度大于所述第二金属层的厚度。
8.根据权利要求5所述的半导体封装，其中所述第一金属层的厚度大于所述第二金属层的所述顶部分的厚度的至少五倍。
9.根据权利要求5所述的半导体封装，其中所述第一金属层的所述厚度为30μm到60μm。
10.根据权利要求5所述的半导体封装，其中所述封装主体具有至少一个侧表面，所述第一金属层且具有一延伸部分设置于所述封装主体的所述至少一个侧表面上且接触所述衬底的所述上表面。
11.根据权利要求10所述的半导体封装，其中所述第一金属层的延伸部分具有与衬底的侧向表面共面的外表面。
12.一种半导体封装，其包含：
衬底，其具有上表面与侧向表面，所述侧向表面邻近于所述衬底的外围；
接地部，其邻设于所述衬底的所述外围；
裸片，其邻设于所述衬底的所述上表面，且具有一作用表面及一背侧表面；
封装主体，其邻设于所述衬底的所述上表面且至少部分地包覆所述裸片，所述封装主体具有一上表面及至少一个侧表面，其中所述裸片的背侧表面从所述封装主体的所述上表面暴露；以及
外部金属罩，具有顶部分及连接所述顶部分的侧部分，所述顶部分设置于所述封装主体的所述上表面及所述裸片的背侧表面，所述侧部分设置于所述封装主体的至少一个侧表面与所述衬底的上表面及侧向表面的一部分，且电连接到所述接地部。
13.根据权利要求12所述的半导体封装，其中所述裸片的所述背侧表面与所述封装主体的所述上表面实质上共面。
14.根据权利要求12所述的半导体封装，其中所述外部金属罩的所述顶部分的厚度大于所述侧部分的厚度。
15.根据权利要求12所述的半导体封装，其进一步包含晶种层，所述晶种层设置于所述封装主体与所述第一金属层之间，所述晶种层包括第一部分及第二部分，所述第一部分设置于所述封装主体的上表面，所述第二部分设置于第一部分上方，且第一部分的材料不同于第二部分的材料度。
16.一种半导体封装，其包含：
衬底，其具有上表面与侧向表面，所述侧向表面邻近于所述衬底的外围；
裸片，其邻设于所述衬底的所述上表面，且具有一作用表面及一背侧表面；
封装主体，其邻设于所述衬底的所述上表面且至少部分地包覆所述裸片，所述封装主体具有一上表面，其中一部分的裸片从所述封装主体的所述上表面暴露；以及
外部金属罩，具有顶部分及连接所述顶部分的侧部分，所述顶部分具有一第一金属层及一第二金属层，所述第一金属层设置于所述封装主体的所述上表面及所述裸片的背侧表面，所述第二金属层设置于所述第一金属层上，
其中所述裸片的背侧表面与所述封装主体的所述上表面实质上共面。
17.根据权利要求16所述的半导体封装，其中所述第一金属层的厚度大于所述第二金属层的厚度。
18.根据权利要求17所述的半导体封装，其中所述第一金属层的厚度大于所述第二金属层的所述顶部分的厚度的至少五倍。
19.根据权利要求17所述的半导体封装，其中所述第一金属层的所述厚度为30μm到60μm。
20.根据权利要求16所述的半导体封装，其进一步包含接地部，其邻设于所述衬底的所述外围，且电连接到所述第二金属层。
21.一种半导体封装，其包含：
衬底，其具有上表面与侧向表面，所述侧向表面邻近于所述衬底的外围；
裸片，其邻设于所述衬底的所述上表面，且具有一背侧表面；
无源元件附接到衬底的所述上表面；
封装主体，其邻设于所述衬底的所述上表面且包覆所述裸片及所述无源元件；
第一金属层，其设置于所述封装主体，所述裸片及所述无源元件上方，且接触所述裸片的所述背侧表面；以及
第二金属层，其设置于所述第一金属层上。
22.根据权利要求21所述的半导体封装，其中所述第一金属层具有一延伸部分，所述封装主体具有至少一个侧表面，所述延伸部分设置于所述封装主体的所述至少一个侧表面上且接触所述衬底的所述上表面。
23.根据权利要求22所述的半导体封装，其中所述延伸部分具有一外表面，所述延伸部分的所述外表面与所述衬底的所述侧向表面共面。
24.根据权利要求21所述的半导体封装，其中第二金属层设置于所述衬底的所述侧向表面上。
25.根据权利要求24所述的半导体封装，其进一步包含接地部，其邻设于所述衬底的所述外围，且电连接到所述第二金属层。
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