TWI667745B - 半導體封裝結構 - Google Patents

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Abstract

一種半導體封裝結構，包括線路基板、晶片、第一電磁屏蔽層、第二電磁屏蔽層以及封裝膠體。線路基板包括多個第一接墊。晶片配置於線路基板上，包括相對的主動面、非主動面及位於主動面上的多個第二接墊。第二接墊電性連接於第一接墊。第一電磁屏蔽層配置於晶片的主動面的這些多個第二接墊以外的部位，且絕緣這些第二接墊。第二電磁屏蔽層配置於晶片的非主動面。封裝膠體包覆線路基板、晶片、第一電磁屏蔽層及第二電磁屏蔽層。

Description

半導體封裝結構
本發明是有關於一種封裝結構，且特別是有關於一種半導體封裝結構。
由於電子產品不斷朝向小尺寸、多功能、高效能的趨勢發展，使得積體電路晶片亦須符合微小化、高密度、高功率、高速的需求，因此電子訊號受到電磁干擾(Electro-Magnetic Interference,EMI)的情況越來越嚴重。為了避免電磁干擾的問題影響積體電路晶片使用時的穩定性，傳統會覆蓋金屬蓋體於晶片之外，用來防止電磁波的外洩或是避免外部電磁波滲入而造成干擾。金屬導體為防制電磁干擾的良好材料，但金屬材料質重、不易塑形、價格高，並無法符合微小尺寸、低成本量產之需求，且不利於封裝體的體積輕薄化。
本發明提供一種半導體封裝結構，其具有抗電磁干擾的能力，且適於輕薄化半導體封裝的體積以及節省製作成本。
本發明的半導體封裝結構，包括線路基板、晶片、第一電磁屏蔽層、第二電磁屏蔽層以及封裝膠體。線路基板包括多個第一接墊。晶片配置於線路基板上，包括相對的主動面、非主動面及位於主動面上的多個第二接墊。這些第二接墊電性連接於這些第一接墊。第一電磁屏蔽層，配置於晶片的主動面的這些第二接墊以外的部位，且絕緣於這些第二接墊。第二電磁屏蔽層配置於晶片的非主動面。封裝膠體包覆線路基板、晶片、第一電磁屏蔽層及第二電磁屏蔽層。
在本發明的一實施例中，上述的第一電磁屏蔽層或是第二電磁屏蔽層包括黏膠層及混雜於黏膠層的多個電磁屏蔽粒子。
在本發明的一實施例中，上述的第一電磁屏蔽層或第二電磁屏蔽層為形成在晶片的主動面上或非主動面上的電磁屏蔽噴塗層或是電磁屏蔽濺鍍。
在本發明的一實施例中，上述的半導體封裝結構更包括第一載體以及第一黏膠層。第一電磁屏蔽層噴塗或濺鍍於第一載體。第一黏膠層設置於第一載體上相對於第一電磁屏蔽層的表面，且貼附於晶片的主動面。
在本發明的一實施例中，上述的半導體封裝結構更包括第二載體以及第二黏膠層。第二電磁屏蔽層噴塗或濺鍍於第二載體。第二黏膠層設置於第二載體上相對於第二電磁屏蔽層的表面，且貼附於晶片的非主動面。
在本發明的一實施例中，上述的線路基板包括相對的第 一面及第二面。晶片的非主動面朝向線路基板的第一面。這些第一接墊設置於第一面。半導體封裝結構更包括多條導線，且這些導線分別連接於這些第一接墊及這些第二接墊。
在本發明的一實施例中，上述的線路基板包括相對的第一面及第二面。晶片的非主動面朝向線路基板的第一面。這些第一接墊設置於第一面。第二電磁屏蔽層位於線路基板的第一面的這些第一接墊以外的部位，並絕緣於這些第一接墊。第二電磁屏蔽層投影至第一面的面積大於晶片投影至第一面的面積。
在本發明的一實施例中，上述的線路基板包括相對的第一面、第二面及貫穿第一面及第二面的穿槽。晶片的主動面朝向線路基板的第一面，且多個第一接墊設置於第二面。半導體封裝結構更包括多條導線，這些導線分別穿過穿槽且連接於這些第一接墊及這些第二接墊。
在本發明的一實施例中，上述的線路基板的第一面包括晶片投影區，且第一面在晶片投影區之外的部分被第一電磁屏蔽層覆蓋。
在本發明的一實施例中，上述的線路基板包括相對的第一面、第二面及多個第三接墊。這些第一接墊設置於第一面，且這些第三接墊設置於第二面。半導體封裝結構更包括多個焊球，配置於第三接墊。
基於上述，由於本發明的半導體封裝結構包括第一電磁屏蔽層以及第二電磁屏蔽層，且第一電磁屏蔽層可以配置於晶片 的主動面的這些第二接墊以外的部位。第二電磁屏蔽層可以配置於晶片的非主動面上。如此配置下，第一電磁屏蔽層以及第二電磁屏蔽層可配置於晶片上且位於封裝膠體內。相較於習知形成於封裝膠體外的金屬蓋層，本發明的第一電磁屏蔽層以及第二電磁屏蔽層的體積可縮減至小於封裝膠體的體積，進一步輕薄化半導體封裝結構的體積、節省製造成本。此外，本發明第一電磁屏蔽層以及第二電磁屏蔽層在縮減體積後仍保持抗電磁干擾的能力，以避免晶片受到外界電磁波干擾而出現誤動作或故障等狀況。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、100a、100b、100c‧‧‧半導體封裝結構
110‧‧‧線路基板
111‧‧‧第一面
112‧‧‧晶片投影區
113‧‧‧第二面
114、114a‧‧‧第一接墊
115‧‧‧第三接墊
116‧‧‧穿槽
120‧‧‧晶片
122‧‧‧主動面
124‧‧‧非主動面
126、126a‧‧‧第二接墊
130、130a‧‧‧第一電磁屏蔽層
132‧‧‧第一載體
134‧‧‧第一黏膠層
140、140a‧‧‧第二電磁屏蔽層
142‧‧‧第二載體
144‧‧‧第二黏膠層
150‧‧‧導線
160‧‧‧封裝膠體
170‧‧‧焊球
圖1繪示為本發明的一實施例的一種半導體封裝結構的側視示意圖。
圖2繪示為本發明的另一實施例的一種半導體封裝結構的側視示意圖。
圖3繪示為本發明的另一實施例的一種半導體封裝結構的側視示意圖。
圖4繪示為本發明的另一實施例的一種半導體封裝結構的側視示意圖。
圖1繪示為本發明的一實施例的一種半導體封裝結構的側視示意圖。請參考圖1，本發明的一種半導體封裝結構100包括線路基板110、晶片120、第一電磁屏蔽層130、第二電磁屏蔽層140以及封裝膠體160。在此必須說明的是，本發明的圖1為了元件清楚起見，以及清楚表示第一電磁屏蔽層130及第二電磁屏蔽層140與其他元件的位置關係，而將第一電磁屏蔽層130及第二電磁屏蔽層140以較實際上來得厚的方式繪示，比例上並不以此為限制。也就是說，實際上第一電磁屏蔽層130及第二電磁屏蔽層140的厚度不以圖1所繪示的厚度為限。此外，第一電磁屏蔽層130及第二電磁屏蔽層140的厚度與其他元件的比例也可以不與圖1所示的比例相近。
在本實施例中，線路基板110包括相對的第一面111及第二面113。舉例而言，第一面111可例如為線路基板110的上表面，第二面113可例如為線路基板110的下表面，但本發明不以此為限。線路基板110包括多個第一接墊114，這些第一接墊114設置於第一面111。晶片120配置於線路基板110上。晶片120包括相對的主動面122、非主動面124及位於主動面122上的多個第二接墊126。在本實施例中，線路基板110例如是晶圓、玻璃基板、陶瓷基板、印刷電路板或其它適合材料所製作的多層式基板。此外，線路基板110更包括多個第三接墊115，這些第三接墊115設置於第二面113上。在本實施例中，半導體封裝結構100更包括 多個焊球170，配置於這些第三接墊115上。另外，晶片120可以是積體電路晶片，例如是磁阻式隨機存取記憶體(MRAM)、繪圖晶片、記憶體晶片、半導體晶片或驅動晶片等。
在本實施例中，半導體封裝結構100更包括多條導線150。具體而言，晶片120的非主動面124朝向線路基板110的第一面111，多條導線150通過打線接合(wire bonding)技術，分別連接於這些第一接墊114及這些第二接墊126，以將晶片120電性連接至線路基板110。這些導線150可以是由金、銅、銀、鈀、鋁或其合金等導電金屬材質所構成。
在本實施例中，第一電磁屏蔽層130配置於晶片120的主動面122。舉例而言，第一電磁屏蔽層130配置於主動面122的這些第二接墊126以外的部份，而暴露出這些第二接墊126。也就是說，第一電磁屏蔽層130絕緣於這些第二接墊126。此外，第二電磁屏蔽層140配置於晶片120的非主動面124。具體而言，晶片120可通過第二電磁屏蔽層140接合於線路基板110的第一面111上，但本發明不以此為限。
更具體而言，在本實施例中，半導體封裝結構100更包括第一載體132以及第一黏膠層134。舉例而言，第一電磁屏蔽層130為形成在第一載體132遠離晶片120的表面的電磁屏蔽噴塗層或電磁屏蔽濺鍍層。第一黏膠層134設置於第一載體132上相對於第一電磁屏蔽層130的表面，且貼附於晶片120的主動面122。換句話說，第一載體132相對的兩個表面上分別形成第一電磁屏 蔽層130以及第一黏膠層134，且第一載體132通過第一黏膠層134固定於晶片120的主動面122的這些第二接墊126以外的部位。在本實施例中，第一載體132為一種承載件，例如晶粒黏合膜(Die Attach Film,DAF)、金屬片或偽晶片(dummy die)，但本發明不以此為限。
在本實施例中，第一電磁屏蔽層130是噴塗或濺鍍於第一載體132上以多層的方式設置於晶片120上，然而本發明不以此為限。在其它未繪示的實施例中，可以選擇性地省略第一載體以及第一黏膠層而將第一電磁屏蔽層直接噴塗或濺鍍於晶片的主動面。在此配置下，第一電磁屏蔽層係以單層的方式設置於晶片120的主動面122上，實施方式可採用噴塗、印刷、塗層、濺鍍或貼合等方式直接設置於晶片120上，以更進一步簡化製程、降低成本以及輕薄化封裝的體積。
在本實施例中，第二電磁屏蔽層140為形成在晶片120的非主動面124上的電磁屏蔽噴塗層或是電磁屏蔽濺鍍層。接著，晶片120的非主動面124面向線路基板110並設置於第一面111上。也就是說，第二電磁屏蔽層140設置於線路基板110與晶片120之間。在本實施例中，第二電磁屏蔽層140是以單層的方式設置於晶片120上，然而本發明不以此為限。在其他未繪示的實施例中，第二電磁屏蔽層也可以形成在一載體上，再透過一黏膠層貼附於晶片的非主動面上。也就是說，第二電磁屏蔽層可以多層的方式設置於晶片上。
然後，封裝膠體160配置於線路基板110的第一面111上，包覆線路基板110、晶片120、第一電磁屏蔽層130以及第二電磁屏蔽層140。此外，封裝膠體160更包覆連接這些第一接墊114以及這些第二接墊126的這些導線150。在本實施例中，封裝膠體160例如為環氧樹脂(epoxy resin)、線包覆膠膜(Film Over Wire,FOW)或其它高分子材料，但本發明不以此為限。封裝膠體160於完全包覆晶片120與導線150之後具有一定之支撐力，而不會塌陷造成導線150接觸到第一電磁屏蔽層130的情況，進而導致導線150損壞、偏移、誤觸而影響電性傳輸功能。至此，已完成半導體封裝結構100。
值得注意的是，在本實施例中，第一電磁屏蔽層130或是第二電磁屏蔽層140是由包括黏膠層及混雜於黏膠層的多個電磁屏蔽粒子的混合物所組成。舉例而言，黏膠層例如為環氧樹脂或兩階段式硬化環氧樹脂(b-stage epoxy)，但本發明不以此為限。而黏膠層內的電磁屏蔽粒子為導電材料，例如金屬片、金屬顆粒、金屬纖維或上述任何一者以上的混合物。更具體而言，電磁屏蔽粒子之材料係選自由銀(Ag)、鐵(Fe)、鐵氧體(Ferrite)、銅(Cu)、銅/鎳(Cu/Ni)、銅/銀(Cu/Ag)、金(Au)、鋁(Al)、鎳(Ni)、鎳/鐵(Ni/Fe)、黃銅(Brass)或不鏽鋼所組成之群組，但本發明不以此為限。
由於第一電磁屏蔽層130可以配置於晶片120的主動面122上。此外，第二電磁屏蔽層140可以配置於非主動面124上。因此，相較於習知將金屬蓋層形成於晶片封裝外的技術，本發明 的半導體封裝結構100可將第一電磁屏蔽層130以及第二電磁屏蔽層140設置於晶片120上且位於封裝膠體160內。此外，第一電磁屏蔽層130以及第二電磁屏蔽層140的體積更縮減至小於封裝膠體160的體積，進而輕薄化半導體封裝結構100的體積，更具有抗電磁干擾的能力。另外，由於第一電磁屏蔽層130及第二電磁屏蔽層140可由黏膠層及混雜於黏膠層的多個電磁屏蔽粒子所組成，不僅容易製作，且亦可節省製造成本。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，關於省略了相同技術內容的部分說明可參考前述實施例，下述實施例中不再重複贅述。
圖2繪示為本發明的另一實施例的一種半導體封裝結構的側視示意圖。請參考圖1及圖2，本實施例的半導體封裝結構100a與圖1中的半導體封裝結構100相似，二者主要差異之處在於：在本實施例中，第二電磁屏蔽層140a位於線路基板110的第一面111的這些第一接墊114以外的部位。具體而言，第二電磁屏蔽層140a透過噴塗或濺鍍設置於第一面111上且暴露出這些第一接墊114，也就是說第二電磁屏蔽層140a絕緣於這些第一接墊114。第二電磁屏蔽層140a投影至第一面111的面積大於晶片120投影至第一面111的面積。如此配置下，半導體封裝結構100a可獲致與上述實施例的相同技術功效。
圖3繪示為本發明的另一實施例的一種半導體封裝結構 的側視示意圖。請參考圖1及圖3，本實施例的半導體封裝結構100b與圖1中的半導體封裝結構100相似，二者主要差異之處在於：在本實施例中，半導體封裝結構100b更包括貫穿第一面111及第二面113的穿槽116。具體而言，晶片120的主動面122朝向線路基板110的第一面111。多個第一接墊114a設置於第二面113，且多個第二接墊126a設置於主動面122並位於穿槽116投影至主動面122的面積內。半導體封裝結構100b的這些導線150分別穿過穿槽116以連接於這些第一接墊114a及這些第二接墊126a。第一電磁屏蔽層130配置於主動面122的多個第二接墊126a以外的部位，且位於晶片120以及線路基板110之間。更具體而言，第一電磁屏蔽層130不重疊於穿槽116投影至主動面122的面積的部位，但本發明不以此為限。
在本實施例中，第二電磁屏蔽層140配置於晶片120的非主動面124。具體而言，半導體封裝結構100b更包括第二載體142以及第二黏膠層144。舉例而言，第二電磁屏蔽層140噴塗或濺鍍於第二載體142遠離晶片120的表面。第二黏膠層144設置於第二載體142上相對於第二電磁屏蔽層140的表面，且貼附於晶片120的非主動面124。換句話說，第二載體142相對的兩個表面上分別形成第二電磁屏蔽層140以及第二黏膠層144，且第二載體142通過第二黏膠層144固定於晶片120的非主動面124。在本實施例中，第二載體142為一種承載件，例如晶粒黏合膜(Die Attach Film,DAF)、金屬片或偽晶片(dummy die)，但本發明不 以此為限。在本實施例中，第二電磁屏蔽層140是噴塗或濺鍍於第二載體142上，然而本發明不以此為限。在其它未繪示的實施例中，第二電磁屏蔽層也可以直接噴塗或濺鍍於晶片的主動面，以更進一步簡化製程、降低成本以及使封裝體輕薄化。
此外，封裝膠體160包覆線路基板110、晶片120、第一電磁屏蔽層130以及第二電磁屏蔽層140。具體而言，由於封裝膠體160例如為環氧樹脂等半固態的凝膠，當配置在第一面111時，可流入晶片120與線路基板110之間的空隙，進入貫穿第一面111及第二面113的穿槽116而包覆穿過穿槽116的這些導線150。封裝膠體160穿過穿槽116後可覆蓋部分的第二面113以及這些第一接墊114a，但本發明不以此為限。另外，在本實施例中，封裝膠體160也可以選擇地覆蓋晶片120的主動面122以及這些第二接墊126a，但本發明不以此為限。如此配置下，半導體封裝結構100b可獲致與上述實施例的相同技術功效。
圖4繪示為本發明的另一實施例的一種半導體封裝結構的側視示意圖。請參考圖3及圖4，本實施例的半導體封裝結構100c與圖3中的半導體封裝結構100b相似，二者主要差異之處在於：在本實施例中，線路基板110的第一面111包括晶片投影區112，且第一面111在晶片投影區112之外的部位更被第一電磁屏蔽層130a覆蓋。具體而言，晶片投影區112為晶片120投影至線路基板110的面積。第一電磁屏蔽層130a位於線路基板110上，覆蓋晶片投影區112之外的第一面111的部位以及晶片120重疊 於第一面111的部位。更具體而言，第一電磁屏蔽層130a不重疊於穿槽116投影至主動面122的面積的部位，但本發明不以此為限。如此配置下，半導體封裝結構100c可獲致與上述實施例的相同技術功效。
綜上所述，由於第一電磁屏蔽層以可以配置於晶片的主動面或線路基板的第一面上，並暴露第一接墊或第二接墊，且第二電磁屏蔽層也可以配置於晶片的非主動面或線路基板的第一面上。如此配置下，第一電磁屏蔽層以及第二電磁屏蔽層可配置於晶片上且位於封裝膠體內，提供抗電磁干擾的能力，避免晶片受到外界電磁波干擾而出現誤動作或故障等狀況。此外，第一電磁屏蔽層及第二電磁屏蔽層的體積更縮減至小於封裝膠體的體積，進一步輕薄化半導體封裝結構的體積。另外，第一電磁屏蔽層及第二電磁屏蔽層可由黏膠層及混雜於黏膠層的多個電磁屏蔽粒子所組成，具有容易製作，更能節省製造成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (7)

  1. 一種半導體封裝結構，包括：線路基板，包括：相對的第一面、第二面及貫穿所述第一面及所述第二面的穿槽；以及多個第一接墊，所述多個第一接墊設置於所述第二面；晶片，配置於所述線路基板上，且包括相對的主動面、非主動面及位於所述主動面上的多個第二接墊，其中所述多個第二接墊電性連接於所述多個第一接墊，且所述晶片的所述主動面朝向所述線路基板的所述第一面；第一電磁屏蔽層，配置於所述晶片的所述主動面的所述多個第二接墊以外的部位，且絕緣於所述多個第二接墊；第二電磁屏蔽層，配置於所述晶片的所述非主動面；封裝膠體，包覆所述線路基板、所述晶片、所述第一電磁屏蔽層及所述第二電磁屏蔽層；以及多條導線，所述多條導線分別穿過所述穿槽且連接於所述多個第一接墊及所述多個第二接墊，其中所述第二電磁屏蔽層於所述基板上的正投影不超出所述晶片於所述基板上的正投影。
  2. 如申請專利範圍第1項所述的半導體封裝結構，其中所述第一電磁屏蔽層或是所述第二電磁屏蔽層包括黏膠層及混雜於所述黏膠層的多個電磁屏蔽粒子。
  3. 如申請專利範圍第1項所述的半導體封裝結構，其中所述第一電磁屏蔽層或所述第二電磁屏蔽層為形成在所述晶片的所述主動面上或所述非主動面上的電磁屏蔽噴塗層或是電磁屏蔽濺鍍層。
  4. 如申請專利範圍第1項所述的半導體封裝結構，更包括：第一載體，所述第一電磁屏蔽層噴塗或濺鍍於所述第一載體；以及第一黏膠層，設置於所述第一載體上相對於所述第一電磁屏蔽層的表面，且貼附於所述晶片的所述主動面。
  5. 如申請專利範圍第1項所述的半導體封裝結構，更包括：第二載體，所述第二電磁屏蔽層噴塗或濺鍍於所述第二載體；以及第二黏膠層，設置於所述第二載體上相對於所述第二電磁屏蔽層的表面，且貼附於所述晶片的所述非主動面。
  6. 如申請專利範圍第1項所述的半導體封裝結構，其中所述線路基板的所述第一面包括晶片投影區，且所述第一面在所述晶片投影區之外的部位被所述第一電磁屏蔽層覆蓋。
  7. 如申請專利範圍第1項所述的半導體封裝結構，其中所述線路基板包括多個第三接墊，所述多個第三接墊設置於所述第二面，所述半導體封裝結構更包括多個銲球，配置於所述多個第三接墊。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720851B (zh) * 2020-03-20 2021-03-01 南茂科技股份有限公司 晶片封裝結構及其製造方法
CN112234048B (zh) * 2020-12-14 2021-02-26 甬矽电子(宁波)股份有限公司 电磁屏蔽模组封装结构和电磁屏蔽模组封装方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004281A1 (en) * 2002-07-03 2004-01-08 Jin-Chuan Bai Semiconductor package with heat sink
US6865084B2 (en) * 2003-02-07 2005-03-08 Siliconware Precision Industries Co., Ltd. Thermally enhanced semiconductor package with EMI shielding
US7109140B2 (en) * 2002-04-10 2006-09-19 Virginia Tech Intellectual Properties, Inc. Mixed matrix membranes
CN102738120A (zh) * 2012-07-09 2012-10-17 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US20120273926A1 (en) * 2011-04-30 2012-11-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Shielding Layer Over Active Surface of Semiconductor Die
US8963299B2 (en) * 2012-06-04 2015-02-24 Siliconware Precision Industries Co., Ltd. Semiconductor package and fabrication method thereof
CN104701273A (zh) * 2015-03-27 2015-06-10 江阴长电先进封装有限公司 一种具有电磁屏蔽功能的芯片封装结构
US20150303149A1 (en) * 2014-04-17 2015-10-22 Apple Inc. Emi shielded wafer level fan-out pop package
US20160276307A1 (en) * 2015-03-17 2016-09-22 Stats Chippac, Ltd. Semiconductor Device and Method of Forming POP Semiconductor Device with RDL Over Top Package

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8247888B2 (en) * 2009-04-28 2012-08-21 Dai Nippon Printing Co., Ltd. Semiconductor device and method for manufacturing metallic shielding plate
CN101894813B (zh) * 2009-05-22 2012-09-19 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
CN102623482A (zh) * 2011-02-01 2012-08-01 飞思卡尔半导体公司 Mram器件及其装配方法
US9484313B2 (en) * 2013-02-27 2016-11-01 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal-enhanced conformal shielding and related methods
JP6189444B2 (ja) * 2013-09-04 2017-08-30 東芝メモリ株式会社 半導体装置及びその製造方法
TW201513275A (zh) * 2013-09-17 2015-04-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
KR102187809B1 (ko) * 2014-02-21 2020-12-07 삼성전자주식회사 자기 차폐부를 가지는 반도체 패키지 제조방법
JP6444707B2 (ja) * 2014-11-28 2018-12-26 Ｔｏｗａ株式会社 電子部品、その製造方法及び製造装置
US9824979B2 (en) * 2015-12-29 2017-11-21 Stmicroelectronics, Inc. Electronic package having electromagnetic interference shielding and associated method

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109140B2 (en) * 2002-04-10 2006-09-19 Virginia Tech Intellectual Properties, Inc. Mixed matrix membranes
US20040004281A1 (en) * 2002-07-03 2004-01-08 Jin-Chuan Bai Semiconductor package with heat sink
US6865084B2 (en) * 2003-02-07 2005-03-08 Siliconware Precision Industries Co., Ltd. Thermally enhanced semiconductor package with EMI shielding
US20120273926A1 (en) * 2011-04-30 2012-11-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Shielding Layer Over Active Surface of Semiconductor Die
US8963299B2 (en) * 2012-06-04 2015-02-24 Siliconware Precision Industries Co., Ltd. Semiconductor package and fabrication method thereof
CN102738120A (zh) * 2012-07-09 2012-10-17 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US20150303149A1 (en) * 2014-04-17 2015-10-22 Apple Inc. Emi shielded wafer level fan-out pop package
US20160276307A1 (en) * 2015-03-17 2016-09-22 Stats Chippac, Ltd. Semiconductor Device and Method of Forming POP Semiconductor Device with RDL Over Top Package
CN104701273A (zh) * 2015-03-27 2015-06-10 江阴长电先进封装有限公司 一种具有电磁屏蔽功能的芯片封装结构

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