TWI492274B - 製造半導體基板的方法 - Google Patents

製造半導體基板的方法 Download PDF

Info

Publication number
TWI492274B
TWI492274B TW099118002A TW99118002A TWI492274B TW I492274 B TWI492274 B TW I492274B TW 099118002 A TW099118002 A TW 099118002A TW 99118002 A TW99118002 A TW 99118002A TW I492274 B TWI492274 B TW I492274B
Authority
TW
Taiwan
Prior art keywords
substrate
layer
semiconductor substrate
impurity
type
Prior art date
Application number
TW099118002A
Other languages
English (en)
Other versions
TW201110199A (en
Inventor
Christophe Maleville
Original Assignee
Soitec Silicon On Insulator
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec Silicon On Insulator filed Critical Soitec Silicon On Insulator
Publication of TW201110199A publication Critical patent/TW201110199A/zh
Application granted granted Critical
Publication of TWI492274B publication Critical patent/TWI492274B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Description

製造半導體基板的方法
本發明係關於一種用於製造一半導體基板的方法，特定而言，係關於一種包括一額外摻雜層(特定而言一磊晶層)且適合用於光電子應用(諸如影像感測器)的絕緣體上覆半導體基板(SOI)。
在光電子裝置中，需要特定基板以(例如)用於影像感測器，諸如應用於攝影機或照相機中的背面照明CMOS影像感測器(BCIS)。在此等基板中，可由形成於一SOI基板之裝置層中的影像感測器收集光子。在某些裝置中，含有影像感測器的SOI裝置層係經轉移至一最終基板以曝露感測器之背面並且促進光子之有效收集。
在先前技術中，使用一n型供體基板、以習知Smart CutTM 技術形成一n型SOI層來製備此類特定SOI基板。此方法通常包括下列步驟：提供一供體基板(例如一矽晶圓)；在該供體基板上提供一絕緣層；及在該供體基板內部建立一預定分裂區域，此係藉由將原子物種或離子(諸如氦離子或氫離子)植入該供體基板內而達成。在下一個步驟中，將該供體基板黏接至一基底基板(例如一另一矽晶圓)，使得該絕緣層係夾置於處置與供體基板之間。隨後，在對該預定分裂區域進行一熱處理及/或機械處理之後，該供體基板之剩餘部分在該預定分裂區域處與經黏接的供體-基底基板分離。結果，獲得一絕緣體上覆半導體(SOI)基板。
然而，在SOI基板製造線中，使用不同於一第二類型摻雜物(例如p型)的一第一類型摻雜物(例如n型)基板可導致從具有標準SOI基板中使用的第二類型之一雜質摻雜物濃度之供體晶圓至具有第一類型之目標摻雜物類型的其他晶圓的交叉污染。更糟糕的是，若用於光電子應用的特定基板需要與標準基板(例如p型(硼))不同類型的摻雜物(例如n型摻雜物(磷))，則n型摻雜物可能污染製造線，藉此降低標準SOI基板之品質。此從而導致n型SOI晶圓及標準p型SOI晶圓兩者的摻雜物分佈難以令人滿意。
透過空氣污染之表面污染係此問題中的一關鍵點。在不具有特定化學過濾機制的一標準潔淨室環境中，取決於空氣回收再利用率，在約30分鐘至2小時內在表面上通常具有1 at/cm3 至幾個1012 at/cm3 (原子/立方厘米)之範圍內的硼或磷污染。藉由擴散，非所需之元素擴散進入一基板之主體中，導致數量級為1016 原子/立方厘米的大量污染，此在以n層或p層為目標時尤其成問題。
此外，在Smart CutTM 製程期間的隨後退火步驟期間，摻雜物從經相反摻雜層擴散出，此使基板進一步劣化。
此外，相較於具有一p型摻雜物結構的特定基板，具有n型摻雜物的特定基板呈現一相當高的缺陷密度。此係與n型起始基板(在其上將生長一額外磊晶層)具有比p型基板更低之一品質的事實有關，特定而言與COP缺陷有關。
因此本發明之目的係提出一種製造具有一額外層的一絕緣體上覆半導體基板的方法，以該方法可克服污染問題。
此目的係用根據技術方案1之用於製造一半導體基板(特定而言一絕緣體上覆半導體基板)的方法達成。相應地，該方法包括下列步驟：a)提供具有為一第一雜質類型之一第一雜質密度的一第一半導體基板；b)使該第一半導體基板經受一第一熱處理，以藉此減小鄰近該第一半導體基板之一主表面的一改質層中之該第一雜質密度；c)將具有經減小的第一雜質密度之該改質層至少部分地轉移至一第二基板上，以藉此獲得一改質第二基板；及d)特定而言藉由磊晶生長而提供具有為不同於該第一雜質類型的一第二雜質類型之一第二雜質密度的一層。
藉由提供具有與最終基板不同之一雜質類型的一起始基板，即使在最終基板與通常在相同製造線上製造之基板相比較具有一不同種類之雜質的情形下，吾人亦可使用相同的製造線以將一層從第一基板轉移至第二基板而無污染之風險。
此外，吾人可獨立於最終雜質類型來選擇具有較佳品質的基板作為一起始材料。
術語「雜質類型」係指n型或p型雜質。此處第二雜質類型的原子可在額外層生長期間直接提供或在額外層生長之後提供。
較佳而言，執行步驟d)使得所轉移之層具有為第二雜質類型的一第三雜質密度。此係藉由擴散(因此為無意地)達成或藉由自動摻雜(因此為一有意製程)達成。因此轉移層在製程期間改變其雜質類型，且可根據所期望應用之需要調適最終摻雜物分佈。
該方法有利地可進一步包括一額外步驟e)：在步驟c)之後且在步驟d)之前使改質第二半導體基板經受一第二熱處理。此將進一步減小轉移層中的第一雜質類型的摻雜物濃度。因此，即使在轉移製程期間接近第一基板之表面的層出現再污染，此等污染物亦可在提供具有第二雜質密度之層之前的該第二熱處理期間擴散出去。
步驟c)較佳可包括下列子步驟：f)在該半導體基板內部，較佳在具有經減小雜質密度之該改質層內部建立一預定分裂區域；g)較佳藉由黏接而將該第一半導體基板附接至該第二半導體基板，以使經減小第一摻雜密度層夾置於其等中間；及h)使該經黏接基板經受一熱處理及/或機械處理，使得在該預定分裂區域發生分離。因此，在具有第二雜質類型之基板必須在通常僅用於第一雜質類型的一製造線中製造之情形下，可執行一Smart CutTM 類型層轉移製程而無污染層轉移製造線之風險。
根據一較佳實施例，該方法可包括一另一步驟：在具有經減小雜質密度的該改質層上提供一介電層。此層可藉由熱生長或沈積提供。作為一替代例，該介電層可在層轉移之前提供於該第二基板上。因此，如上所述，該方法與一標準Smart CutTM 技術係相容的。
根據一較佳實施例，在步驟c)期間獲得的該第一半導體基板之剩餘部分可在包括至少步驟c)及d)的一隨後半導體基板製程中作為一新的第一半導體基板再使用。甚至更佳而言，可執行步驟b)使得可在不重複步驟b)的情況下執行步驟c)及d)至少兩次。事實上，藉由執行第一熱處理使得鄰近的改質層具有為所轉移層之厚度的至少兩倍之一厚度，可在不必執行雜質密度減小步驟b)的情況下轉移兩個層。此進一步使製程最佳化。
根據一變體，在步驟c)期間獲得的第一半導體基板之剩餘部分可在包括至少步驟c)及d)的一隨後半導體基板製程中作為一新的第二半導體基板再使用。因此，在此情形中，即使在步驟c)期間所獲得的剩餘部分無法再次作為一供體基板而再使用的情形中，亦可再使用該剩餘部分，因此不浪費任何材料。
第一及第二熱處理較佳可在中性氣氛(特定而言氦氣氛及/或氬氣氛)下執行。在此等製程條件下，可使非所需摻雜物往基板外之擴散最佳化。此外，出現一表面清潔效果。
有利而言，第一雜質類型可為一p型雜質且第二雜質類型可為一n型雜質。n型絕緣體層上覆半導體基板在光電子應用中發揮重要作用，但是n型起始基板具有比對應的p型基板更低的一品質(特定而言與COP缺陷有關)。利用根據本發明之方法，因此可獲得具有與缺陷密度有關之經改良性質的一所期望基板。
第一半導體基板較佳係矽基板、鍺基板、砷化鎵基板、SiC基板的一者。第二基板有利地可為矽、鍺、砷化鎵、石英、SiC的一者，其較佳包括在其主表面之一者上之一介電層。
有利地，第一雜質密度可在0.5*1016 原子/立方厘米至5*1016 原子/立方厘米的範圍內，且第二雜質密度及第三雜質密度具有相同數量級，特定而言在0.5*1014 原子/立方厘米至5*1014 原子/立方厘米的範圍內。因此，利用此方法(例如)以一p基板起始，可在最終基板中獲得一n型最終摻雜物濃度。
根據一變體，可在步驟d)期間所提供之層上生長具有一第四雜質密度(特定而言為第一雜質類型)的至少一個進一步層。因此，可在n層上提供具有一p++型摻雜物濃度(具有數量級為1018 之雜質濃度)的一層結構，該層結構可在一CIS影像感測器中使用。
在下文中，將參考附圖描述本發明的一有利實施例。
根據本發明方法的步驟a)(繪示於圖1a)，提供具有為一第一雜質類型的一第一雜質密度的一第一半導體基板1。此基板可為矽晶圓、鍺晶圓、砷化鎵晶圓或SiC晶圓(例如一200毫米或300毫米類型之晶圓)。根據一變體，該半導體基板亦可為在其上提供有一半導體層的任何材料的一基底基板。
在此實施例中，半導體基板1係一低度摻雜基板，其通常具有數量級為0.5*1016 原子/立方厘米至5*1016 原子/立方厘米的一摻雜物濃度或雜質密度。此處，半導體基板1係例如使用硼作為雜質原子的一p型雜質摻雜矽基板。p型基板優點在於其等具有良好的結晶性質且特定而言可不具有COP缺陷。
圖1b繪示本發明方法的步驟b)。此步驟在於對半導體基板1提供熱處理以減小鄰近於第一半導體基板1之一個主表面的一改質層3中之第一雜質密度。熱處理係在一中性氣氛下(例如在氦氣氛或氬氣氛下)執行，使得雜質原子可如圖1b中箭頭所繪示般擴散出基板。取決於熱處理步驟條件，溫度可升至高達1200℃，處理持續時間多達幾個小時，達成具有範圍在約100 nm至約300 nm之一厚度的一空乏層3。
圖2a繪示(僅為示意性)為圖1b中所繪示之結構所達成的摻雜物濃度分佈。在熱處理之前，基板1具有由虛線31繪示的一平直p型摻雜物分佈。在熱處理之後，達成由一實線繪示的摻雜物濃度33。靠近基板1之表面，可觀察到界定改質層3的一空乏區域。取決於熱預算，此層通常具有100 nm至300 nm的一厚度。
隨後，如圖1c中繪示，在半導體基板1上提供一介電層5，例如在一矽半導體基板1之情況下該介電層5為二氧化矽。可藉由熱氧化或沈積來達成此層。矽氧化物層5通常具有200 nm至400 nm之一厚度，但亦可考慮約10 nm的一超薄氧化物層或具有氮化物及氧化物的一複合介電層。
隨後，如圖1d中所繪示，在具有經減小雜質密度之改質層3內部形成一預定分裂區域7。可藉由透過介電層5植入原子物種及/或離子9(例如，使用氦離子及/或氫離子)而達成該預定分裂區域7。
此外，提供其表面13上具有或不具有一額外介電層(未顯示)的一第二基板11(參見圖1e)，例如矽晶圓、鍺晶圓、砷化鎵晶圓、SiC晶圓或一透明基板(諸如一石英或玻璃基板)。第二基板11亦可為一p型或n型摻雜基板。
如圖1f中繪示，下個步驟在於將第一半導體基板1附接(此處藉由黏接)至第二基板11使得介電層5及改質層3係夾置於基板1與基板11之間。藉由使經黏接結構13經受一熱處理及/或機械處理(例如在約500℃至約600℃之一溫度下熱退火)，在該預定分裂區域7處發生分離且藉此將改質層3的至少一部分15與介電層5一起轉移至第二基板11上。此改質第二基板17係繪示於圖1g且第一半導體基板1的剩餘部分19係繪示於圖1h中。由於預定分裂區域7係在改質層3內部，故剩餘部分19仍然包括具有經減小第一雜質密度之改質層3的一剩餘部分21。
第一半導體基板1的剩餘部分19可回收再使用(例如包括一清潔步驟及/或一拋光步驟)且可作為一新的第一基板或作為一第二基板再使用。取決於具有經減小雜質密度之改質層之剩餘部分21的厚度，回收再使用之基板19可能不再經受圖1b中所繪示的熱處理，而隨後的製造運作將直接以如圖1c中所繪示的在層19/3上提供一介電層5之步驟開始。若層19之厚度不足以用於一新的製造運作，則隨後運作將以如圖1b中所繪示的製程之熱處理步驟開始。藉此，不僅藉由將一供體基板再使用於複數次製造運作而最佳化半導體材料之使用，亦可最佳化製程步驟之數量。實際上，用於減小第一半導體基板1中之雜質密度的一個熱處理步驟可因此足以用於如圖1中所繪示的複數個製造序列。
如圖1i中所繪示，接著根據技術方案1之步驟d)在改質第二基板17的轉移層15上提供一進一步層23。此層23係異質磊晶或同質磊晶(但較佳為同質磊晶)生長於轉移層15上。該層23的厚度通常為1 μm至6μm之數量級。
在生長期間，使磊晶層23經受使用n型雜質原子(例如磷原子)的一摻雜物處理，因此與第一基板1相比較該磊晶層23具有相反類型。藉由擴散或自動摻雜，轉移層15亦將變為由第二雜質類型摻雜。根據一變體，摻雜物處理亦可在磊晶層23生長之後執行。生長及摻雜步驟較佳係在同一個工具(例如一磊晶爐)中執行。
圖2b繪示(僅為示意性)最終基板25的對應之摻雜物分佈。第二基板可具有任何摻雜物結構(例如n或p)，但較佳為未經摻雜。此外，埋入式氧化物層5亦未經摻雜。歸因於自動摻雜及/或擴散效果，在轉移層15中觀察到約1014 原子/立方厘米的一n型摻雜物濃度。因此，先前的p型摻雜層現在具有一n型摻雜性質。最終層23亦具有約1014 原子/立方厘米的一摻雜物濃度且其仍為n型。
根據本發明實施例的一變體，可在圖1g與圖1i中所繪示的步驟之間執行一額外熱處理步驟，以進一步減小轉移層15中的p型摻雜物濃度。再次，此熱處理係在一中性氣氛(例如氦氣氛或氬氣氛)下執行。
在不脫離本發明範圍的情況下，代替以一p型基板1開始以最終達成一n型摻雜最終基板25，吾人當然亦可以一n型起始材料開始以達成包括磊晶層的一最終p型基板。
根據可與單獨的或組合的任何實施例或變體組合之本發明實施例的一進一步變體，在層23上生長具有一第四雜質密度的至少一個進一步層。第四雜質密度可(例如)為一p++型，因此具有數量級為1018 原子/立方厘米的一雜質濃度。因此，可形成如同在光電子應用中(諸如在一BCIS影像感測器中)所需要的一基板。
以此方法，可防止一Smart CutTM p型製造線受n型摻雜物(磷)的污染，與此同時，當吾人以較佳品質之p型基板開始時，可達成在光電子裝置中使用的具有一磊晶層之高品質n型SOI基板(BISC基板)。
1．．．第一半導體基板
3．．．改質層
5．．．介電層
7．．．預定分裂區域
9．．．原子物種/離子
11．．．第二基板
13．．．第二基板之表面/經黏接結構
15．．．轉移層
17．．．改質第二基板
19．．．第一半導體基板的剩餘部分
21．．．改質層的剩餘部分
23．．．磊晶層/最終層
25．．．n型摻雜最終基板
圖1a至圖1i繪示根據本發明之方法的一實施例，及
圖2a及圖2b繪示一第一基板之摻雜物分佈及為根據本發明製造的具有額外層之絕緣體上覆半導體基板所達成的摻雜物分佈。
1．．．第一半導體基板
3．．．改質層
5．．．介電層
7．．．預定分裂區域
9．．．原子物種/離子
11．．．第二基板
13．．．第二基板之表面/經黏接結構
15．．．轉移層
17．．．改質第二基板
19．．．第一半導體基板的剩餘部分
21．．．改質層的剩餘部分
23．．．磊晶層/最終層
25．．．n型摻雜最終基板

Claims (14)

  1. 一種用於製造一半導體基板，特定而言一絕緣體上覆半導體基板的方法，該方法包括下列步驟：a.　提供具有為一第一雜質類型之一第一雜質密度的一第一半導體基板，b.　使該第一半導體基板經受一第一熱處理，以藉此減小鄰近該第一半導體基板的一主表面的一改質層中之該第一雜質密度，c.　將具有該經減小第一雜質密度之該改質層至少部分地轉移至一第二基板上，以藉此獲得一改質第二基板，及d.　特定而言藉由磊晶生長而在該改質第二基板之一轉移層上提供一層，該層具有為不同於該第一雜質類型的一第二雜質類型之一第二雜質密度。
  2. 如請求項1之方法，其中執行步驟d)使得該轉移層具有為該第二雜質類型的一第三雜質密度。
  3. 如請求項1或2之方法，其進一步包括一額外步驟e)：在步驟c)之後且在步驟d)之前使該改質第二基板經受一第二熱處理。
  4. 如請求項1或2之方法，其中步驟c)包括：f.　在該第一半導體基板內部建立一預定分裂區域，較佳使得該預定分裂區域係處於具有該經減小雜質密度之該改質層內部，g.　較佳藉由黏接而將該第一半導體基板附接至該第二半導體基板，以使該經減小第一雜質密度層夾置於其等中間，及h.　使該經黏接結構經受一第三熱處理及/或機械處理，使得在該預定分裂區域發生分離。
  5. 如請求項1或2之方法，其進一步包括：在具有經減小雜質密度的該改質層(3)上提供一介電層(5)。
  6. 如請求項1或2之方法，其中在步驟c)期間獲得的該第一半導體基板之剩餘部分係在包括至少步驟c)及d)的一隨後半導體基板製程中作為一新的第一半導體基板而再使用。
  7. 如請求項6之方法，其中執行步驟b)使得可在不重複步驟b)的情況下執行步驟c)及d)至少兩次。
  8. 如請求項1或2之方法，其中在步驟c)期間獲得的該第一半導體基板之該剩餘部分係在包括至少步驟c)及d)的一隨後半導體基板製程中作為一新的半導體基板而再使用。
  9. 如請求項1或2之方法，其中在一中性氣氛中，特定而言在He氣氛或Ar氣氛中執行該第一熱處理及該第二熱處理。
  10. 如請求項1或2之方法，其中該第一雜質類型係一p型雜質且該第二雜質類型係一n型雜質。
  11. 如請求項1或2之方法，其中該第一半導體基板係Si基板、Ge基板、GaAs基板、SiC基板之一者。
  12. 如請求項1或2之方法，其中該第二基板係Si、Ge、GaAs、石英、SiC的一者，特定而言該第二基板在其主表面之一者上包括一介電層。
  13. 如請求項1或2之方法，其中該第一雜質密度係在0.5*1016 原子/立方厘米至5*1016 原子/立方厘米的範圍內，且該第二雜質密度及該第三雜質密度具有相同數量級，特定而言在0.5*1014 原子/立方厘米至5*1014 原子/立方厘米的範圍內。
  14. 如請求項1或2之方法，其中在具有該第三雜質密度的該層上提供具有一第四雜質密度的至少一個額外層。
TW099118002A 2009-08-04 2010-06-03 製造半導體基板的方法 TWI492274B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP09290609A EP2282332B1 (en) 2009-08-04 2009-08-04 Method for fabricating a semiconductor substrate

Publications (2)

Publication Number Publication Date
TW201110199A TW201110199A (en) 2011-03-16
TWI492274B true TWI492274B (zh) 2015-07-11

Family

ID=41503765

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099118002A TWI492274B (zh) 2009-08-04 2010-06-03 製造半導體基板的方法

Country Status (7)

Country Link
US (1) US8058149B2 (zh)
EP (1) EP2282332B1 (zh)
JP (1) JP5666842B2 (zh)
KR (1) KR101698434B1 (zh)
CN (1) CN101989567B (zh)
SG (1) SG168461A1 (zh)
TW (1) TWI492274B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
JPWO2013031868A1 (ja) * 2011-08-30 2015-03-23 有限会社Ｍｔｅｃ 化合物半導体装置及びその製造方法
CN106489187B (zh) * 2014-07-10 2019-10-25 株式会社希克斯 半导体基板和半导体基板的制造方法
FR3057396B1 (fr) * 2016-10-10 2018-12-14 Soitec Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1667207A1 (en) * 2003-09-08 2006-06-07 SUMCO Corporation Bonded wafer and its manufacturing method
TW200822241A (en) * 2006-08-09 2008-05-16 Applied Materials Inc Methods for surface activation by plasma immersion ion implantation process utilized in silicon-on-insulator structure
TW200845291A (en) * 2007-04-03 2008-11-16 Semiconductor Energy Lab SOI substrate, method for manufacturing the same, and semiconductor device
TW200903714A (en) * 2007-04-27 2009-01-16 Semiconductor Energy Lab SOI substrate and manufacturing method of the same, and semiconductor device
EP2028685A1 (en) * 2007-08-20 2009-02-25 Siltron Inc. Manufacturing method for SSOI substrate

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5137837A (en) * 1990-08-20 1992-08-11 Hughes Aircraft Company Radiation-hard, high-voltage semiconductive device structure fabricated on SOI substrate
JP3211998B2 (ja) * 1993-05-31 2001-09-25 ソニー株式会社 半導体装置製造方法
JP3542376B2 (ja) * 1994-04-08 2004-07-14 キヤノン株式会社 半導体基板の製造方法
US6326280B1 (en) * 1995-02-02 2001-12-04 Sony Corporation Thin film semiconductor and method for making thin film semiconductor
US6107213A (en) * 1996-02-01 2000-08-22 Sony Corporation Method for making thin film semiconductor
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
JP2002110688A (ja) * 2000-09-29 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法
JP2002134722A (ja) * 2000-10-26 2002-05-10 Sumitomo Metal Ind Ltd Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP4723860B2 (ja) * 2002-12-09 2011-07-13 クォンタム セミコンダクター リミテッド ライアビリティ カンパニー Ｃｍｏｓ画像センサー
JP2006108365A (ja) * 2004-10-05 2006-04-20 Renesas Technology Corp 半導体装置およびその製造方法
US7238583B2 (en) * 2005-02-11 2007-07-03 Sarnoff Corporation Back-illuminated imaging device and method of fabricating same
JP2007059873A (ja) * 2005-07-26 2007-03-08 Sharp Corp 半導体発光素子及びその製造方法
US7446018B2 (en) * 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
JP2007059704A (ja) * 2005-08-25 2007-03-08 Sumco Corp 貼合せ基板の製造方法及び貼合せ基板
JP2009536446A (ja) * 2006-09-07 2009-10-08 Ｎｅｃエレクトロニクス株式会社 半導体基板の製造方法及び半導体デバイスの製造方法
JP5220335B2 (ja) * 2007-04-11 2013-06-26 信越化学工業株式会社 Ｓｏｉ基板の製造方法
JP5272329B2 (ja) * 2007-05-22 2013-08-28 信越半導体株式会社 Ｓｏｉウエーハの製造方法
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US8093136B2 (en) * 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
EP2105957A3 (en) * 2008-03-26 2011-01-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate and method for manufacturing semiconductor device
JPWO2009131111A1 (ja) * 2008-04-25 2011-08-18 株式会社アルバック 太陽電池の製造方法，太陽電池の製造装置，及び太陽電池
JP2010114409A (ja) * 2008-10-10 2010-05-20 Sony Corp Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置
US7955940B2 (en) * 2009-09-01 2011-06-07 International Business Machines Corporation Silicon-on-insulator substrate with built-in substrate junction

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1667207A1 (en) * 2003-09-08 2006-06-07 SUMCO Corporation Bonded wafer and its manufacturing method
TW200822241A (en) * 2006-08-09 2008-05-16 Applied Materials Inc Methods for surface activation by plasma immersion ion implantation process utilized in silicon-on-insulator structure
TW200845291A (en) * 2007-04-03 2008-11-16 Semiconductor Energy Lab SOI substrate, method for manufacturing the same, and semiconductor device
TW200903714A (en) * 2007-04-27 2009-01-16 Semiconductor Energy Lab SOI substrate and manufacturing method of the same, and semiconductor device
EP2028685A1 (en) * 2007-08-20 2009-02-25 Siltron Inc. Manufacturing method for SSOI substrate

Also Published As

Publication number Publication date
TW201110199A (en) 2011-03-16
CN101989567B (zh) 2015-03-04
US8058149B2 (en) 2011-11-15
EP2282332A1 (en) 2011-02-09
KR101698434B1 (ko) 2017-01-20
SG168461A1 (en) 2011-02-28
CN101989567A (zh) 2011-03-23
US20110034006A1 (en) 2011-02-10
EP2282332B1 (en) 2012-06-27
JP5666842B2 (ja) 2015-02-12
KR20110014083A (ko) 2011-02-10
JP2011035390A (ja) 2011-02-17

Similar Documents

Publication Publication Date Title
JP5068635B2 (ja) 半導体ヘテロ構造を作製する方法
JP5272329B2 (ja) Ｓｏｉウエーハの製造方法
US20070128840A1 (en) Method of forming thin sgoi wafers with high relaxation and low stacking fault defect density
JP2008141206A6 (ja) 半導体ヘテロ構造を作製する方法
CN102347219A (zh) 形成复合功能材料结构的方法
EP2202795A1 (en) Method for fabricating a semiconductor substrate and semiconductor substrate
JP6511516B2 (ja) ゲルマニウム・オン・インシュレータ基板の製造方法
JP2010153815A6 (ja) 半導体基板の製造方法、および半導体基板
TWI492274B (zh) 製造半導體基板的方法
JP2007318102A (ja) Ｓｏｉウエーハの製造方法
TWI699832B (zh) 製造絕緣體覆矽鍺之方法
US20210366763A1 (en) Semiconductor on insulator structure for a front side type imager
KR101595307B1 (ko) 반도체 기판 제조방법 및 이미지센서
JP2007095951A (ja) 半導体基板およびその製造方法
JP2010153637A (ja) 貼り合わせウェーハの製造方法
EP4006955A1 (fr) Procédé basse température de fabrication d'un substrat semiconducteur sur isolant
JP2007250676A (ja) 異種材料の積層基板の製造方法
JP7334698B2 (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
EP2096683B1 (en) Method for fabricating a semiconductor substrate
JP2022067962A (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
TW202040750A (zh) 形成rf絕緣體上覆矽元件之方法
KR20210021488A (ko) 전면 이미지 센서 및 이러한 이미지 센서를 제조하기 위한 프로세스
JP2005191458A (ja) 半導体部材とその製造方法、及び半導体装置