TWI449052B - 用於執行拷貝回存操作的方法以及快閃存儲設備 - Google Patents

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Description

用於執行拷貝回存操作的方法以及快閃存儲設備 相關申請的交叉引用
本申請的申請專利範圍要求2009年6月30日遞交的美國臨時申請案No. 61/221,569的優先權，且將此申請作為參考。
本發明有關於快閃記憶體，尤其有關於快閃記憶體的拷貝回存(copy back)運作。
快閃存儲設備(比如記憶體卡)為主機存儲資料。當主機想要存儲資料時，主機則將資料發送到快閃存儲設備進行存儲。當主機需要資料時，快閃存儲設備則檢索其內存儲的資料並將資料發送到主機。快閃存儲設備通常包括一控制器和一快閃記憶體，其中快閃記憶體用於資料存儲，控制器用於從主機接收存取命令並根據存取命令對快閃記憶體中存儲的資料進行存取。
若快閃存儲設備的控制器想要將存儲在快閃記憶體第一位址的資料拷貝到快閃記憶體的第二位址，控制器則通常發送一拷貝回存命令至快閃記憶體。為了避免損害資料，通常將資料以錯誤校正碼(Error Correction Code,ECC)格式存儲。參照第1圖，第1圖是執行拷貝回存命令的方法100的流程圖。控制器首先向快閃記憶體發送一個拷貝回存命令(步驟102)。當快閃記憶體接收到拷貝回存命令時，快閃記憶體則根據拷貝回存命令從第一位址檢索第一ECC資料，並將第一ECC資料發送到控制器。控制器接著從快閃記憶體接收第一ECC資料(步驟106)。於步驟108，控制器對第一ECC資料解碼並執行錯誤校正以獲得與第一ECC資料對應的已校正原始資料(source data)。然後，控制器根據已校正原始資料編碼一同位(parity)，並接著將已校正原始資料與同位結合來獲取一第二ECC資料(步驟110)。控制器隨後將第二ECC資料發送到快閃記憶體(步驟112)。快閃記憶體接收第二ECC資料後，控制器發送程式命令至快閃記憶體以指示快閃記憶體將第二ECC資料存儲到第二位址(步驟114)。
參照第2圖，第2圖是在控制器和快閃記憶體之間傳送的用於執行拷貝回存命令的信號時序架構示意圖。在時間段T21 期間，控制器經由一輸入/輸出匯流排發送一拷貝回存命令，該拷貝回存命令例如拷貝回存讀取命令(圖中所示拷貝回存讀取1和拷貝回存讀取2)，包括第一位址。在時間段T22 期間，快閃記憶體從第一位址讀取第一ECC資料，並在讀取第一ECC資料時，將在控制器和快閃記憶體間傳送的就緒/忙(ready/busy)信號(如圖中所示RY /)拉低(圖中所示tR)。在時間段T23 期間，快閃記憶體經由I/O匯流排將第一ECC資料發送到控制器(如圖所示資料輸出)。接著在時間段T24 期間，控制器根據第一ECC資料產生第二ECC資料後，控制器經由I/O匯流排將第二ECC資料和第二位址發送到第一快閃記憶體。操作202用於將第二ECC資料從控制器發送到快閃記憶體，第二ECC資料可以為連續輸入，也可為跳躍輸入，例如圖中所示隨機資料輸入。隨後在時間段T25 期間，控制器經由I/O匯流排將程式命令發送到快閃記憶體，拷貝回存程式1和拷貝回存程式2構成完整的拷貝回存命令。在時間段T26 期間，快閃記憶體將第二ECC資料存儲到第二位址，並在存儲第二ECC資料時，拉低就緒/忙信號(圖中所示tPROG)。
然而，在操作202將第二ECC資料從控制器發送到快閃記憶體需要很長一個時間段，並造成對拷貝回存命令的延遲執行。此外，若快閃記憶體輸出的第一ECC資料不包括錯誤位元，則第一ECC資料與控制器發送快閃記憶體的第二ECC資料相同，傳送第二ECC資料就成為多餘。因此需要一種執行拷貝回存命令的方法來提升快閃存儲設備的性能。
有鑑於此，本發明提供一種用於執行拷貝回存操作的方法以及快閃存儲設備。
本發明一個實施例提供一種用於執行拷貝回存操作的方法，包括：發送拷貝回存命令至快閃記憶體，以從第一位址讀取第一ECC資料；從快閃記憶體接收第一ECC資料；解碼第一ECC資料，而不執行錯誤校正，以計算第一ECC資料的失敗計數；比較失敗計數與第一門檻值；以及若失敗計數小於第一門檻值，則發送第一程式命令至快閃記憶體以將第一ECC資料存儲至快閃記憶體的第二位址，其中若失敗計數小於第一門檻值，第一ECC資料則不發送回快閃記憶體。
本發明另一個實施例提供一種快閃存儲設備，包括：快閃記憶體，用於在第一位址存儲第一ECC資料；以及控制器，用於將拷貝回存命令發送至快閃記憶體以讀取第一ECC資料、從快閃記憶體接收第一ECC資料、解碼第一ECC資料而不執行錯誤校正以計算第一ECC資料的失敗計數、比較失敗計數與第一門檻值，以及若失敗計數小於第一門檻值則發送第一程式命令至快閃記憶體以將第一ECC資料存儲至第二位址，其中若失敗計數小於第一門檻值，控制器則不將第一ECC資料發送回快閃記憶體。
本發明另一個實施例提供一種用於執行拷貝回存操作的方法，包括：發送2-平面拷貝回存命令至第一快閃記憶體和第二快閃記憶體，以讀取第一ECC資料和第二ECC資料；從第一快閃記憶體接收第一ECC資料；從第二快閃記憶體接收第二ECC資料；解碼第一ECC資料，以計算第一ECC資料的第一失敗計數；若第一失敗計數小於一第一門檻值，則發送第一程式命令至第一快閃記憶體以將第一ECC資料存儲至第一快閃記憶體；解碼第二ECC資料，以計算第二ECC資料的第二失敗計數；以及若第二失敗計數小於第一門檻值，則發送第二程式命令至第二快閃記憶體以將第二ECC資料存儲至第二快閃記憶體；其中若第一失敗計數小於第一門檻值，第一ECC資料則不發送回第一快閃記憶體，若第二失敗計數小於第二門檻值，第二ECC資料則不發送回第二快閃記憶體。
通過利用本發明，能夠更有效的執行拷貝回存操作，提升了快閃存儲設備的性能。
如下詳述其他實施例和優勢。本部分內容並非對發明作限定，本發明範圍由申請專利範圍所限定。
如下詳述其他實施例和優勢。本部分內容並非對發明作限定，本發明範圍由申請專利範圍所限定。
參照第3圖，第3圖是根據本發明的快閃存儲設備304的方塊示意圖。快閃存儲設備304耦接於主機302並為主機302存儲資料。在一個實施例中，快閃存儲設備304包括控制器312和快閃記憶體314。快閃記憶體314用於資料存儲。控制器312從主機302接收存取命令或根據存取命令對快閃記憶體314中存儲的資料進行存取，其中快閃記憶體中的資料以ECC格式存儲。舉例來說，ECC格式為BCH(Bose and Ray-Chaudhuri)碼格式或李德所羅門(Reed-Solomon,RS)碼格式或低密度同位元檢查碼(Low Density Parity Check,LDOC)格式。在一個實施例中，控制器312包括ECC單元322和記憶體(即控制器緩衝器324)。ECC單元322負責對錯誤校正碼編碼和解碼。當主機302發送寫原始資料至控制器312時，ECC單元322則根據寫原始資料對ECC資料編碼。接著將ECC資料發送到快閃記憶體，且快閃記憶體314存儲ECC資料。當快閃記憶體314讀取其內存儲的ECC資料且將ECC資料發送到控制器312時，ECC單元322則對ECC資料解碼來獲取讀原始資料，且控制器312發送讀原始資料至主機302。
有時控制器312必須將第一位址中存儲的ECC資料拷貝到快閃記憶體314的第二位址中。控制器312發送拷貝回存命令至快閃記憶體314以指示快閃存儲設備304執行前述操作。注意，控制器緩衝器324可作為用來將從快閃記憶體314拷貝的資料進行存儲的控制器緩衝器。控制器緩衝器324不同於快閃記憶體314中實施的緩衝器(圖中未示)，控制器緩衝器324可在控制器312外部或內部實現。
參照第4圖，第4圖是根據本發明執行拷貝回存操作的方法400的流程圖。其中從步驟402至410再到414的處理可看作「沒有緩衝過程」，步驟410至422的處理可看作「錯誤處理過程」。首先，控制器312發送拷貝回存命令至快閃記憶體314(步驟402)。當快閃記憶體314接收拷貝回存命令時，快閃記憶體314根據拷貝回存命令從第一位址檢索第一ECC資料，並將第一ECC資料發送至控制器312。控制器312從快閃記憶體314接收第一ECC資料(步驟406)。
控制器312的ECC單元322接著解碼第一ECC資料(步驟408)。不同於第1圖所示的步驟108，ECC單元322不執行錯誤校正來校正第一ECC資料的原始資料錯誤。而是ECC單元322根據第一ECC資料的解碼結果計算第一ECC資料的失敗計數(步驟408)。控制器312接著將失敗計數與門檻值比較(步驟410)。當失敗計數小於門檻值時，第一ECC資料則包括很少錯誤或者沒有錯誤。因此，控制器312判定第一ECC資料不需要錯誤校正。然後，控制器312直接發送程式命令至快閃記憶體314(步驟414)。由於快閃記憶體314將第一ECC資料存儲在快閃記憶體314的內部快閃緩衝器中(圖中未示)，因此當快閃記憶體314從控制器312接收程式命令時，快閃記憶體314根據該程式命令直接將快閃緩衝器中存儲的第一ECC資料寫入第二位址。
當失敗計數大於門檻值時(步驟410)，控制器312則需要再次從快閃記憶體314中接收第一ECC資料(步驟406’)，然後ECC單元322解碼第一ECC資料並執行錯誤校正(步驟408’)。ECC單元322接著獲取與第一ECC資料對應的已校正原始資料(步驟418)。ECC單元322隨後根據已校正原始資料編碼一同位，並將已校正原始資料與同位結合來獲取一第二ECC資料(步驟420)。控制器312隨後將第二ECC資料發送到快閃記憶體314(步驟422)。快閃記憶體314接收第二ECC資料後，控制器312發送程式命令至快閃記憶體314，以指示快閃記憶體314將第二ECC資料存儲到第二位址(步驟414)。需注意，若在步驟406控制器312接收的第一ECC資料已存儲在了控制器緩衝器324中，則控制器312不需再次接收第一ECC資料，因此可忽略步驟406’。而且，若於步驟408解碼第一ECC資料的結果已存儲在了控制器緩衝器324中，則控制器312不需在步驟408’對第一ECC資料解碼，因此步驟408’僅執行錯誤校正。
於是，相較於第1圖所示的傳統方法100，若失敗計數小於門檻值，控制器312則不對第一ECC資料執行錯誤校正，也不根據與第一ECC資料對應的已校正原始資料對第二ECC資料編碼，並且也不將第二ECC資料發送到快閃記憶體314。因此通過控制器312完成拷貝回存操作的時間減少了。同時，相較於傳統方法，能夠更有效的執行拷貝回存操作，提升了快閃存儲設備304的性能。
參照第5圖，第5圖是控制器312和快閃記憶體314之間傳送的信號的時序示意圖，其中該信號係根據第4圖所示的方法400執行拷貝回存操作。在時間段T51 期間，控制器312經由一I/O匯流排發送一拷貝回存命令至快閃記憶體314，該拷貝回存命令包括第一位址。在時間段T52 期間，快閃記憶體314從第一位址讀取第一ECC資料，並在讀取第一ECC資料時，將在控制器312和快閃記憶體314間傳送的就緒/忙信號拉低。在時間段T53 期間，快閃記憶體314接著經由I/O匯流排將第一ECC資料發送到控制器312。控制器312計算第一ECC資料的失敗計數。若第一ECC資料的失敗計數小於門檻值，控制器312則在時間段T54 期間直接經由I/O匯流排將程式命令發送至快閃記憶體314，其中程式命令包括第二位址。在時間段T55 期間，快閃記憶體314將第一ECC資料存儲到第二位址，並在存儲第一ECC資料時，拉低就緒/忙信號。相較於第2圖所示的信號時序，忽略了用於將第二ECC資料從控制器發送到快閃記憶體的操作202。因此，第5圖所示的拷貝回存操作相較於傳統方法能夠更有效的執行。
參照第6圖，第6圖是根據本發明執行拷貝回存操作的方法600的另一實施例流程圖，分第6A圖和第6B圖。其中從步驟602至610再到614的處理可看作「沒有緩衝過程」，步驟610至624或630的處理可看作「錯誤處理過程」。首先，控制器312發送拷貝回存命令至快閃記憶體314(步驟602)。當快閃記憶體314接收拷貝回存命令時，快閃記憶體314根據拷貝回存命令從第一位址檢索第一ECC資料，並發送第一ECC資料至控制器312。控制器312接著從快閃記憶體314接收第一ECC資料(步驟606)。控制器312的ECC單元322解碼第一ECC資料，且ECC單元322根據第一ECC資料的解碼結果計算第一ECC資料的失敗計數(步驟608)。控制器312接著將失敗計數與門檻值比較(步驟610)。當失敗計數小於第一門檻值時，第一ECC資料則包括很少錯誤或者沒有錯誤，控制器312判定第一ECC資料不需要錯誤校正。因此，控制器312直接將程式命令發送至快閃記憶體314(步驟614)。由於快閃記憶體314將第一ECC資料存儲在緩衝器中，因此當快閃記憶體314從控制器312接收程式命令時，快閃記憶體314根據該程式命令直接將緩衝器中存儲的第一ECC資料寫入第二位址。
當失敗計數大於門檻值時(步驟610)，第一ECC資料包括一些錯誤或很多錯誤。因此，控制器312將錯誤計數與第二門檻值比較(步驟618)，其中第二門檻值大於第一門檻值。若失敗計數小於第二門檻值(步驟618)，控制器312則判定第一ECC資料包括一些需要校正的錯誤區段(error segment)。首先，控制器312再次接收快閃記憶體314輸出的第一ECC資料(步驟606’)，然後ECC單元322對第一ECC資料解碼並執行部分錯誤校正以從第一ECC資料判定至少一個包括錯誤位元的錯誤區段(步驟608’)。ECC單元322接著校正至少一個錯誤區段的錯誤位元，以獲取至少一個已校正資料區段(步驟620)。ECC單元322隨後根據已校正資料區段編碼一部分同位(步驟622)。控制器312將已校正資料區段與部分同位發送至快閃記憶體314(步驟624)，並接著發送程式命令至快閃記憶體314(步驟614)。若快閃記憶體314接收程式命令，快閃記憶體314根據已校正資料區段對緩衝器中存儲的第一ECC資料作修正，以及根據程式命令對部分同位作修正，並將已修正的第一ECC資料存儲到第二位址。由於ECC單元322僅需要校正第一ECC資料的一些錯誤區段，並僅編碼與已校正資料區段對應的部分同位，因此ECC單元322的工作量降低了。此外，由於控制器312僅需要將已校正資料區段和部分同位傳送到快閃記憶體314，因此，用於執行拷貝回存操作的整個時間段也降低了。
若失敗計數增加，則意味著第一ECC資料大於第二門檻值(步驟618)，控制器312判定第一ECC資料包括很多錯誤，並再次接收快閃記憶體314輸出的第一ECC資料(步驟606”)。ECC單元322隨後解碼第一ECC資料並執行全部錯誤校正(步驟608”)，以及獲取與第一ECC資料對應的已校正原始資料(步驟626)。ECC單元322接著相應於已校正原始資料編碼一同位並將已校正原始資料與同位結合獲得第二ECC資料(步驟628)。控制器312接著將第二ECC資料發送到快閃記憶體314(步驟630)。快閃記憶體314接收第二ECC資料後，控制器312發送程式命令至快閃記憶體314以指示快閃記憶體314將第二ECC資料存儲到第二位址(步驟614)。
從上述描述可知，若失敗計數增加，則方法600中「錯誤處理過程」的錯誤校正從部分錯誤校正轉變為全部錯誤校正。需注意，步驟610至624的「錯誤處理過程」與步驟610至630的「錯誤處理過程」處理相同資料(即第一ECC資料)，因此，在兩個錯誤處理過程分別處理部分錯誤校正或全部錯誤校正後，步驟624中的已校正資料區段、部分同位與步驟630中的第二ECC資料相同。
於是，相較於第1圖所示的傳統方法100，若失敗計數小於第一門檻值，控制器312則不對第一ECC資料執行錯誤校正，也不根據與第一ECC資料對應的已校正原始資料對第二ECC資料編碼，而且也不將第二ECC資料發送到快閃記憶體314。因此，通過控制器312完成拷貝回存操作的時間段減少了。同時，相較於傳統方法，能夠更有效的執行拷貝回存操作，提升了快閃存儲設備304的性能。需注意，若在步驟606控制器312接收的第一ECC資料已存儲在了控制器緩衝器324中，則控制器312不需再次接收第一ECC資料，因此可忽略步驟606’和606”。而且，若於步驟608解碼第一ECC資料的結果已存儲在了控制器緩衝器324中，則控制器312不需在步驟608’和608”對第一ECC資料解碼，因此步驟608’僅執行部分錯誤校正，步驟608”僅執行全部錯誤校正。比較第6圖所示的方法600和第4圖所示的方法400，方法600比方法400利用更多門檻值，因此方法600能夠更精確地控制處理且更有效。
根據第6圖所示的方法600，控制器312計算第一ECC資料的失敗計數並將失敗計數與第一門檻值和第二門檻值比較，以決定第一ECC資料的後續處理方式。若失敗計數小於第一門檻值，則沒有資料發送回快閃記憶體314執行拷貝回存命令，且用於執行拷貝回存命令的信號時序如第5圖所示。若失敗計數大於第二門檻值，則執行全部錯誤校正以產生第二ECC資料並發送回快閃記憶體314，且用於執行拷貝回存命令的信號時序如第2圖所示。若失敗計數大於第一門檻值且小於第二門檻值，則執行部分錯誤校正以產生錯誤資料區段並發送回快閃記憶體314，且用於執行拷貝回存命令的信號時序如第7圖所示。
參照第7圖，第7圖是控制器312和快閃記憶體314之間傳送的信號的時序示意圖，其中該信號係根據第6圖所示的方法600執行拷貝回存操作。在時間段T71 期間，控制器312經由一I/O匯流排發送一拷貝回存命令至快閃記憶體314，該拷貝回存命令包括第一位址。在時間段T72 期間，快閃記憶體314從第一位址讀取第一ECC資料，並在讀取第一ECC資料時，將在控制器312和快閃記憶體314間傳送的就緒/忙信號拉低。在時間段T73 期間，快閃記憶體314經由I/O匯流排將第一ECC資料發送到控制器312。控制器312接著計算第一ECC資料的失敗計數。若第一ECC資料的失敗計數大於第一門檻值並小於第二門檻值，ECC單元322則產生第一ECC資料的已校正資料區段和部分同位。在時間段T74 期間，控制器312發送已校正資料區段和部分同位至快閃記憶體314。在時間段T75 期間，控制器312經由I/O匯流排發送程式命令至快閃記憶體314。在時間段T76 期間，快閃記憶體314根據已校正資料區段和部分同位對第一ECC資料作修正，以及將已修正的第一ECC資料存儲到第二位址，並在存儲第一ECC資料時拉低就緒/忙信號。相較於第2圖所示的信號時序，以操作702取代了操作202，其中操作702用於僅傳送已校正資料區段和部分同位，操作202用於將全部第二ECC資料從控制器發送到快閃記憶體。因此，操作702比操作202需要更短的時間段，且第7圖所示的拷貝回存操作相較於第2圖所示的拷貝回存操作更加有效。
在一個實施例中，快閃存儲設備包括控制器806和兩個快閃記憶體，控制器806對2-平面模式(two-plane mode)的快閃記憶體中存儲的資料進行存取。參照第8圖，第8圖是以2-平面模式運作的快閃記憶體802和804的架構示意圖。平面-0快閃記憶體802和平面-1快閃記憶體804具有相同的容量。假設控制器806想要在兩個快閃記憶體802和804上執行拷貝回存操作，控制器806則首先發送2-平面(2-plane)拷貝回存命令至快閃記憶體802和804。快閃記憶體802和804接著分別從原始頁(source page)812和822中讀取資料並將讀出的資料存儲在緩衝器816和826(步驟S1)。平面-0快閃記憶體802的緩衝器816接著輸出其內儲存的讀出資料至控制器806(步驟S2)。控制器806隨後對平面-0快閃記憶體802的讀出資料的錯誤進行校正，以獲取已校正資料並將已校正資料發送回平面-0快閃記憶體802的緩衝器816(步驟S3)。平面-1快閃記憶體804的緩衝器826輸出其內儲存的讀出資料至控制器806(步驟S4)。控制器806接著對平面-1快閃記憶體804的讀出資料的錯誤進行校正，以獲取已校正資料並接著將已校正資料發送回平面-1快閃記憶體804的緩衝器826(步驟S5)。最終，控制器806發送2-平面程式命令至快閃記憶體802和804，且快閃記憶體802和804將存儲在緩衝器816和826中的已校正資料存儲至目標頁814和824(步驟S6)。
需注意，若緩衝器816和826是控制器實現的控制器緩衝器，則上述步驟順序可以是「步驟S2、步驟S3、步驟S4和步驟S5」。若緩衝器816和826是位於快閃記憶體內部的快閃緩衝器，則上述步驟順序可以是「步驟S2、步驟S4、步驟S3和步驟S5」。
以2-平面模式操作的快閃記憶體根據本發明(第4圖和第6圖所示)也可執行拷貝回存操作。參照第9圖，第9圖是在控制器和運作於雙機模式下的兩個快閃記憶體802與804之間傳送的信號時序的實施例示意圖，分第9A圖和第9B圖，其中信號係根據本發明的一實施例執行拷貝回存操作。在時間段T1 期間，控制器經由一I/O匯流排發送一拷貝回存命令至快閃記憶體802和804，圖中所示的2-平面拷貝回存讀取1-1、2-平面拷貝回存讀取1-2和2-平面拷貝回存讀取2構成第一ECC資料和第二ECC資料的拷貝回存讀取命令，列位址1和列位址2分別為第一ECC資料和第二ECC資料的列位。在時間段T2 期間，快閃記憶體802和804分別從原始頁812和822讀取第一ECC資料和第二ECC資料，並在讀取第一ECC資料時，將傳送至控制器的就緒/忙信號拉低。在時間段T3 和T4 期間，快閃記憶體802經由I/O匯流排將第一ECC資料發送到控制器，圖中所示的2-平面隨機資料輸出1-1、2-平面隨機資料輸出1-2和2-平面隨機資料輸出2構成第一ECC資料的輸出。在時間段T5 和T6 期間，快閃記憶體804還經由I/O匯流排將第二ECC資料發送到控制器，圖中所示的2-平面隨機資料輸出1-1、2-平面隨機資料輸出1-2和2-平面隨機資料輸出2構成第二ECC資料的輸出。
控制器接著計算第一ECC資料的失敗計數。若第一ECC資料的失敗計數小於第一門檻值，控制器則在時間段T7 和T9 期間經由I/O匯流排直接發送程式命令至快閃記憶體802，跳過在時間段T8 期間的資料傳送操作。快閃記憶體802接著將第一ECC資料存儲至平面-0的目標頁814，圖中所示的2-平面拷貝回存程式1-1和2-平面拷貝回存程式1-2構成第一ECC資料的拷貝回存命令。在時間段T10 期間，快閃記憶體將操作平面從平面-0轉換為平面-1，並拉低就緒/忙信號。若第一ECC資料的第一失敗計數大於第一門檻值而小於第二門檻值，則在時間段T8 期間，控制器也發送已校正資料區段和部分同位至快閃記憶體802，並在時間段T9 期間，發送程式命令至快閃記憶體802。快閃記憶體802根據已校正資料區段和部分同位校正第一ECC資料後，快閃記憶體802則將已校正第一ECC資料存儲至目標頁814，並在時間段T10 期間存儲已校正的第一ECC資料時拉低就緒/忙信號。
控制器接著計算第二ECC資料的第二失敗計數。若第二ECC資料的第二失敗計數小於第一門檻值，則在時間段T11 和T13 期間，控制器經由I/O匯流排直接發送程式命令至快閃記憶體804，跳過在時間段T12 期間的資料傳送操作，圖中所示的2-平面拷貝回存程式2-1和2-平面拷貝回存程式2-2構成第二ECC資料的拷貝回存命令。在時間段T14 期間，快閃記憶體804將第二ECC資料存儲至目標頁824，並在存儲第二ECC資料時拉低就緒/忙信號。若第二ECC資料的第二失敗計數大於第一門檻值而小於第二門檻值，則在時間段T12 期間，控制器也發送已校正資料區段和部分同位至快閃記憶體804，並接著在時間段T13 期間，發送程式命令至快閃記憶體804。快閃記憶體804根據已校正資料區段和部分同位校正第二ECC資料後，快閃記憶體804則將已校正第二ECC資料存儲至目標頁824。在時間段T14 期間拉低就緒/忙信號，並將操作平面轉換回平面-0。圖中所示操作902和904為略過或部分校正。
上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之範疇。在不脫離本發明的範圍內習知技藝者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利範圍應以申請專利範圍為準。
100、400、600．．．執行拷貝回存命令的方法
202、702、902、904．．．操作
302．．．主機
304．．．快閃存儲設備
312、806．．．控制器
314、802、804．．．快閃記憶體
322．．．ECC單元
324．．．控制器緩衝器
812、822．．．原始頁
814、824．．．目標頁
816、826．．．緩衝器
102~114、402~422、602~630．．．步驟
第1圖是執行拷貝回存命令的方法的流程圖。
第2圖是在控制器和快閃記憶體之間傳送的用於執行拷貝回存命令的信號時序架構示意圖。
第3圖是根據本發明的快閃存儲設備的方塊示意圖。
第4圖是根據本發明執行拷貝回存操作的方法的流程圖。
第5圖是控制器和快閃記憶體之間傳送的信號的時序示意圖，其中該信號係根據第4圖所示的方法執行拷貝回存操作。
第6圖是根據本發明執行拷貝回存操作的方法的另一實施例流程圖，分第6A圖和第6B圖。
第7圖是控制器和快閃記憶體之間傳送的信號的時序示意圖，其中該信號係根據第6圖所示的方法執行拷貝回存操作。
第8圖是以2-平面模式運作的兩個快閃記憶體的架構示意圖。
第9圖是在控制器和運作於雙機模式下的兩個快閃記憶體之間傳送的信號時序的實施例示意圖，分第9A圖和第9B圖，其中信號係根據本發明的一實施例執行拷貝回存操作。
400．．．執行拷貝回存命令的方法
402~422．．．步驟

Claims (15)

  1. 一種用於執行拷貝回存操作的方法，包括：發送一拷貝回存命令至一快閃記憶體，以從一第一位址讀取一第一錯誤校正碼資料；從所述快閃記憶體接收所述第一錯誤校正碼資料；解碼所述第一錯誤校正碼資料，而不執行錯誤校正，以計算所述第一錯誤校正碼資料的一失敗計數；比較所述失敗計數與一第一門檻值；以及若所述失敗計數小於所述第一門檻值，則發送一第一程式命令至所述快閃記憶體以將所述第一錯誤校正碼資料存儲至所述快閃記憶體的一第二位址，其中若所述失敗計數小於所述第一門檻值，所述第一錯誤校正碼資料則不發送回所述快閃記憶體；若所述失敗計數大於所述第一門檻值，比較所述失敗計數與一第二門檻值，其中所述第二門檻值大於所述第一門檻值；若所述失敗計數小於所述第二門檻值，則執行部分錯誤校正，並將一第二錯誤校正碼資料存儲至所述快閃記憶體的所述第二位址。
  2. 如申請專利範圍第1項所述用於執行拷貝回存操作的方法，其中所述方法更包括：若所述失敗計數大於所述第一門檻值，則執行錯誤校正；對所述第一錯誤校正碼資料的原始資料的錯誤進行 校正，以獲取已校正原始資料；根據所述已校正原始資料編碼一同位，並將所述已校正原始資料與所述同位結合來獲取一第二錯誤校正碼資料；以及發送一第二程式命令至所述快閃記憶體以將所述第二錯誤校正碼資料存儲至所述快閃記憶體的所述第二位址。
  3. 如申請專利範圍第1項所述用於執行拷貝回存操作的方法，其中所述方法更包括：對所述第一錯誤校正碼資料的至少一個錯誤區段進行校正，以獲取至少一個已校正資料區段；根據所述已校正資料區段編碼一部分同位；將所述已校正資料區段和所述部分同位發送至所述快閃記憶體；以及在所述快閃記憶體根據所述已校正資料區段和所述部分同位對所述第一錯誤校正碼資料進行修正以獲取一第二錯誤校正碼資料之後，發送一第二程式命令至所述快閃記憶體以將所述第二錯誤校正碼資料存儲至所述快閃記憶體的所述第二位址。
  4. 如申請專利範圍第3項所述用於執行拷貝回存操作的方法，其中所述方法更包括：若所述失敗計數大於所述第二門檻值，則執行全部錯誤校正；對所述第一錯誤校正碼資料的原始資料的錯誤進行校正，以獲取已校正原始資料； 根據所述已校正原始資料編碼一同位，並將所述已校正原始資料和所述同位結合來獲取所述第二錯誤校正碼資料；將所述第二錯誤校正碼資料發送至所述快閃記憶體；以及將所述第二程式命令發送至所述快閃記憶體以將所述第二錯誤校正碼資料存儲至所述快閃記憶體的所述第二位址。
  5. 如申請專利範圍第1項所述用於執行拷貝回存操作的方法，其中將所述拷貝回存命令發送至所述快閃記憶體的步驟更包括將所述第一位址發送至所述快閃記憶體，以從所述第一位址讀取所述第一錯誤校正碼資料。
  6. 如申請專利範圍第1項所述用於執行拷貝回存操作的方法，其中將所述第一程式命令發送至所述快閃記憶體的步驟更包括將所述第二位址發送至所述快閃記憶體，以將所述第一錯誤校正碼資料存儲至所述第二位址。
  7. 如申請專利範圍第2項所述用於執行拷貝回存操作的方法，其中所述第一錯誤校正碼資料和所述第二錯誤校正碼資料是BCH碼或李德所羅門碼或低密度同位元檢查碼。
  8. 一種快閃存儲設備，包括：一快閃記憶體，用於在一第一位址存儲一第一錯誤校正碼資料；以及一控制器，用於將一拷貝回存命令發送至所述快閃記憶體以讀取所述第一錯誤校正碼資料、從所述快閃記憶體 接收所述第一錯誤校正碼資料、解碼所述第一錯誤校正碼資料而不執行錯誤校正以計算所述第一錯誤校正碼資料的一失敗計數、比較所述失敗計數與一第一門檻值，以及若所述失敗計數小於所述第一門檻值則發送一第一程式命令至所述快閃記憶體以將所述第一錯誤校正碼資料存儲至一第二位址，其中若所述失敗計數小於所述第一門檻值，所述控制器則不將所述第一錯誤校正碼資料發送回所述快閃記憶體；以及若所述失敗計數大於所述第一門檻值，所述控制器比較所述失敗計數與一第二門檻值，其中所述第二門檻值大於所述第一門檻值；若所述失敗計數小於所述第二門檻值，則所述控制器執行部分錯誤校正，並將一第二錯誤校正碼資料存儲至所述快閃記憶體的所述第二位址。
  9. 如申請專利範圍第8項所述快閃存儲設備，其中若所述失敗計數大於所述第一門檻值，所述控制器則執行錯誤校正，對所述第一錯誤校正碼資料的原始資料的錯誤進行校正以獲取已校正原始資料、根據所述已校正原始資料編碼一同位、將所述已校正原始資料與所述同位結合來獲取一第二錯誤校正碼資料、發送所述第二錯誤校正碼資料至所述快閃記憶體以及發送一第二程式命令至所述快閃記憶體以將所述第二錯誤校正碼資料存儲至所述快閃記憶體的所述第二位址。
  10. 如申請專利範圍第8項所述快閃存儲設備，其中若所述失敗計數大於所述第一門檻值，所述控制器對所述第一錯誤校正碼資料的至少一個錯誤區段進行校正以獲取至 少一個已校正資料區段、根據所述已校正資料區段編碼部分同位、將所述已校正資料區段和所述部分同位發送至所述快閃記憶體，以及在所述快閃記憶體根據所述已校正資料區段和所述部分同位對所述第一錯誤校正碼資料進行修正以獲取一第二錯誤校正碼資料之後，發送一第二程式命令至所述快閃記憶體以將所述第二錯誤校正碼資料存儲至所述快閃記憶體的所述第二位址。
  11. 如申請專利範圍第10項所述快閃存儲設備，其中若所述失敗計數大於所述第二門檻值，所述控制器則執行全部錯誤校正，對所述第一錯誤校正碼資料的原始資料的錯誤進行校正以獲取已校正原始資料、根據所述已校正原始資料編碼一同位並將所述已校正原始資料和所述同位結合來獲取所述第二錯誤校正碼資料、將所述第二錯誤校正碼資料發送至所述快閃記憶體，以及將所述第二程式命令發送至所述快閃記憶體以將所述第二錯誤校正碼資料存儲至所述快閃記憶體的所述第二位址。
  12. 如申請專利範圍第8項所述快閃存儲設備，其中當所述控制器將所述拷貝回存命令發送至所述快閃記憶體時，所述控制器還將所述第一位址發送至所述快閃記憶體，以從所述第一位址讀取所述第一錯誤校正碼資料。
  13. 如申請專利範圍第8項所述快閃存儲設備，其中當所述控制器將所述第一程式命令發送至所述快閃記憶體時，所述控制器還將所述第二位址發送至所述快閃記憶體，以將所述第一錯誤校正碼資料存儲至所述第二位址。
  14. 如申請專利範圍第9項所述快閃存儲設備，其中所 述第一錯誤校正碼資料和所述第二錯誤校正碼資料是BCH碼或李德所羅門碼或低密度同位元檢查碼。
  15. 一種用於執行拷貝回存操作的方法，包括：發送一2-平面拷貝回存命令至一第一快閃記憶體和一第二快閃記憶體，以讀取一第一錯誤校正碼資料和一第二錯誤校正碼資料；從所述第一快閃記憶體接收所述第一錯誤校正碼資料；從所述第二快閃記憶體接收所述第二錯誤校正碼資料；解碼所述第一錯誤校正碼資料，以計算所述第一錯誤校正碼資料的一第一失敗計數；若所述第一失敗計數小於一第一門檻值，則發送一第一程式命令至所述第一快閃記憶體以將所述第一錯誤校正碼資料存儲至所述第一快閃記憶體；解碼所述第二錯誤校正碼資料，以計算所述第二錯誤校正碼資料的一第二失敗計數；以及若所述第二失敗計數小於所述第一門檻值，則發送一第二程式命令至所述第二快閃記憶體以將所述第二錯誤校正碼資料存儲至所述第二快閃記憶體；其中若所述第一失敗計數小於所述第一門檻值，所述第一錯誤校正碼資料則不發送回所述第一快閃記憶體，若所述第二失敗計數小於所述第二門檻值，所述第二錯誤校正碼資料則不發送回所述第二快閃記憶體；若所述失敗計數大於所述第一門檻值，比較所述第一 失敗計數與一第二門檻值，其中所述第二門檻值大於所述第一門檻值；若所述第一失敗計數小於所述第二門檻值，則執行部分錯誤校正，並將一第三錯誤校正碼資料存儲至所述第一快閃記憶體。
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