TWI443787B - 防止彎曲的電路基板以及使用該基板的封裝 - Google Patents

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Description

防止彎曲的電路基板以及使用該基板的封裝
本揭露案是關於電路基板以及包括此種電路基板之封裝。更明確地說，本揭露案是關於具有改良之彎曲防止性質的電路基板以及製造彎曲防止電路基板以及具有彎曲防止電路基板的封裝的方法。
現代電子裝置為了其應用(諸如行動應用)而要求小尺寸、大記憶容量以及高效能。因此，納入於現代電子裝置(諸如行動電子裝置)中之半導體晶片封裝亦必須具有小尺寸、大記憶容量以及高效能。通常，半導體晶片封裝為引線框架型(lead frame type)或球狀柵格陣列(Ball Grid Array，BGA)/平臺柵格陣列(Land Grid Array，LGA)型。印刷電路板(printed circuit board，PCB)或薄膜基板通常與BGA/LGA型封裝結合使用，以獲得具有高可靠性且大小與重量減少之半導體晶片封裝。
PCB包括通常由聚醯亞胺材料製成之絕緣基板以及通常由銅(Cu)製成之導電圖案。導電圖案可安置於基板之層之間或其可安置於基板表面之一者上。在晶片封裝用於電子系統(諸如行動電子裝置中之主板)中時，為達成接合之目的封裝可能會經受加熱步驟。作為加熱步驟之結果，歸因於晶片封裝中各種組件之間的熱膨脹係數(coefficient of thermal expansion，CTE)失配，可能會發生封裝彎曲。此等組件包括半導體晶片、基板以及模製化合物。
圖1展示習知半導體晶片封裝設計。半導體晶片20安置於電路基板10上。晶片20經由導線16耦接至導電圖案22。導線之一端連接至晶片焊墊18，且導線之另一端連接至接合指(bond finger)14。如揭露於美國專利第6,864,434號中的，虛設圖案12安置於基板10上以增加基板10之強度。虛設圖案12可連接至半導體晶片封裝之電源或接地引線。導電圖案22可包括焊球焊墊，焊球可形成於焊球焊墊上。焊球可藉由將焊錫膏塗覆於焊球焊墊上且使用加熱步驟以由焊錫膏來形成焊球來形成焊球。
圖2為安裝於電路板40上之半導體晶片封裝之橫截面圖，其展示在晶片封裝之邊緣處的彎曲。用於製造具有半導體晶片之電子裝置的習知製程，包括將半導體晶片20附著至電路基板10。因此藉由導線16將半導體晶片電連接至電路基板10。此步驟可藉由此項技術中所知之，標準引線接合(wire－bonding)製程來完成。接下來，藉由環氧樹脂模製化合物(epoxy molding compound，EMC)50囊封半導體晶片20以及導線16。接著將焊球或焊料凸塊30附著至電路基板10。接下來，執行分離步驟(singulation step)以使個別半導體晶片封裝彼此分離。此步驟可藉由晶圓切割製程完成。最後，使用焊球或焊料凸塊30將晶片封裝附著至電路板40。此步驟可包括熱處理以熔化焊球或熔化其他導電材料(諸如焊錫膏)以將晶片封裝附著至電路板。
習知半導體晶片封裝設計的一個問題為用於形成焊球或將晶片封裝結合至電路板的加熱步驟可引起晶片封裝之彎曲，如圖2中“a”處所示。此彎曲可歸因於半導體晶片20、電路基板10與EMC 50之間的CTE失配。如圖2之電路板之中央區域所說明的，此彎曲可導致晶片封裝與電路板之間的斷開連接故障。另外，由在基板之厚度方向上的材料(亦即，基板材料、導電圖案以及虛設圖案)之CTE的差異引起的應力亦可在引起晶片封裝之彎曲中起主要作用。
圖3a以及圖3b為在用以將晶片封裝安裝至電路板之熱處理製程期間電路基板10的等應力線圖。圖3a以及圖3b之較暗區域指示較高應力之區域。如圖所示，電路基板之轉角以及中央區域比電路基板10之其他區域具有相對較高之應力集中。然而，因為半導體晶片20是在電路基板10之中央區域中且因此可抵抗在中央區域中之應力集中，故在電路基板10之中央區域中的應力相對較小。然而，電路基板10之轉角處不存在足夠的抵抗力以抵消的應力。因此，電路基板10之轉角處的應力導致彎曲。另外，由銅製成的導電圖案以及虛設圖案具有高CTE或高收縮率，從而引起在轉角處之應力額外集中。
換言之，應力集中於電路基板10之四個轉角處，如“b”處所指示的。因為晶片20之熱膨脹或收縮率相對地低，所以晶片20可對抗產生於電路基板10與EMC 50之間的應力。因此，電路基板10的附著有晶片20之區域的彎曲相對較小。相反，在區“b”中，不存在足夠的應力抵抗材料(諸如晶片20)以對抗應力。因此，應力在不受到足夠抵抗的情況下施加。詳言之，具有較高收縮率之導電圖案使熱應力導向電路基板10之轉角。此外，虛設圖案12使電路基板10之收縮增加得更高，藉此增加在區“b”中之彎曲。此彎曲在安裝期間使焊球30相對於板40具有不均一高度，藉此引起如上所述之如圖2中所說明的接觸故障。
防止晶片封裝彎曲的一種方法揭露於JP 2000－151035(`035)中。`035教示安置於PCB上之彎曲防止圖案。如上所述，防止彎曲之另一種方法揭露於美國專利第6,864,434號中。
此等習知方法未考量可集中於基板之不同轉角處的應力線之不同方向。因此，不能有效地減少在基板之轉角處之應力。本發明解決習知技術之此等以及其他缺點。
本揭露案之目標為提供具有改良之彎曲防止特性的電路基板。亦提供一種製造彎曲防止電路基板的方法。
在一實施例中，電路基板包含基板；以及安置於基板上的彎曲防止圖案。彎曲防止圖案包含在基板之第一轉角處的第一圖案以及在基板之第二轉角處的第二圖案。第一轉角與第二轉角彼此相鄰地安置。第一圖案相對於基板之總定向不同於第二圖案相對於基板之總定向。可藉由切斷電路基板之轉角中的應力線來顯著地減少半導體封裝之彎曲。
在下文中參看附圖更充分地描述本發明，本發明之各種實施例展示於附圖中。然而，本發明可以許多不同形式來實施且不應被理解為限於本文所陳述之特定實施例。相反，提供此等實施例，使得本揭露案將為詳盡且完整的以及將本發明之範疇傳達給熟習此項技術者。在圖式中，為清楚起見，可誇示層以及區之大小以及相對大小。
除非另有定義，否則本文所用之所有術語(包括科技術語)具有與熟習本發明所屬技術者所一般理解之涵義相同的涵義。進一步應理解，術語(諸如常用辭典中所定義之術語)應被解釋為具有與其在相關技術之背景中的涵義一致的涵義且除非本文中明確地定義否則不以理想化或過度正式的意義來解釋。
圖4為根據本發明之實施例的半導體晶片封裝的平面圖。使用在下文中參看圖5以及圖6描述的發明性概念中之一些概念
參看圖4，半導體晶片封裝包括電路基板100以及半導體晶片120。電路基板100包括各自界定於電路基板100中的導電圖案區102以及彎曲防止區104。彎曲防止區104可藉由導電圖案區102界定於電路基板100之轉角或周邊中，且導電圖案區102可界定於(例如)鄰近於彎曲防止區104的電路基板100之內部區中。電路基板100可包括絕緣核心基板，例如，一或多個PCB，或其可為薄膜型封裝基板。電路基板100可為適於用於各種電子裝置中的基板類型，諸如用於行動應用或個人電腦的記憶裝置、顯示裝置或顯示驅動器IC(display driver IC，DDI)裝置。導電圖案區102包括導電圖案112，其可包括接合指106以及焊球焊墊(未標示)。導電圖案區102亦可包括虛設圖案(未圖示)。當導電圖案區102包括虛設圖案時，虛設圖案不安置於形成導電圖案112以及接合指106之區中。虛設圖案可形成為(例如)平面狀、網狀或島狀。半導體晶片120可包括接合焊墊110以及將接合焊墊110連接至接合指106的導線108。熟習此項技術者應瞭解可使用其他已知方法(諸如覆晶接合)來將接合焊墊110連接至接合指106。
彎曲防止區104可具有適於位於封裝基板100之轉角上的任何形狀例如具有三角形形狀。彎曲防止區104之形狀亦可視電路基板100之轉角的位置而改變。另外，為了更好地消除應力，導電圖案區102與彎曲防止區104會合的界面區域可為圓形或弧形的，雖然未說明。必要時可改變彎曲防止區104的大小以容納導電圖案區102。
彎曲防止圖案P可安置於電路基板100之一些轉角或所有轉角處。舉例而言，若電路基板100具有矩形形狀，則彎曲防止圖案P可形成於三個或四個轉角上。
彎曲防止圖案P可包括在電路基板100之第一轉角處的第一彎曲防止圖案P1以及在電路基板100之第二轉角處的第二彎曲防止圖案P2。電路基板100之第一轉角以及第二轉角可為電路基板100的任何兩個相鄰轉角。如將另外解釋的，第一圖案P1以及第二圖案P2可包括一或多個彎曲防止部件L0、L1。第一圖案P1與第二圖案P2可彼此斷開。
根據本發明之一態樣，第一圖案P1相對於電路基板100之總定向可不同於第二圖案P2相對於電路基板100之總定向。此處，在判定第一圖案P1以及第二圖案P2相對於電路基板100之定向時，基板100之邊緣、轉角或整體可為參考點。舉例而言，第一圖案P1之彎曲防止部件的總定向不同於第二圖案P2之彎曲防止部件的總定向。在此態樣中，第一圖案P1之彎曲防止部件共同地界定在基板100之第一轉角處的第一定向，且第二圖案P2之彎曲防止部件共同地界定在基板100之第二轉角處的第二定向。在圖4中，第一圖案P1可大體上相對於基板100自左下側至右上側地定向或反過來；且第二圖案P2可大體上自右下側至左上側地定向或反過來。
在一些實施例中，實質上所有在第一轉角中的彎曲防止部件都可以相對於基板100之實質上相同的定向來配置，且實質上所有在第二轉角中的彎曲防止部件都以相對於基板100之實質上相同的定向來配置。舉例而言，第一轉角中之實質上所有彎曲防止部件都以第一定向配置，例如，自左下側至右上側或反過來，且第二轉角中之實質上所有彎曲防止部件都以第二定向配置，例如，自右下側至左上側或反過來。
在一些情況下，熟習此項技術者應瞭解彎曲防止部件中之一些可與其餘的彎曲防止部件不同地定向。
在一態樣中，第一圖案P1之至少一些部分的縱軸可經安置而與第二圖案P2之至少一些部分的縱軸成角度。
在圖4中，如將另外解釋的，彎曲防止圖案P被展示為直線型的。然而，若如(例如)圖15所示彎曲防止圖案P包括一或多個弧，則彎曲防止圖案P之總定向可藉由弦(亦即，連接弧之曲線上的兩點的直線)之定向來判定。具有除了直線或弧以外之形狀的彎曲防止圖案P之總定向可使用上述判定弧之定向的方法來判定。
在又一態樣中，第一圖案P1之至少一些部分可沿著實質上正交於平分第一轉角之軸的方向延伸。又，第二圖案P2可沿著實質上正交於平分第二轉角之軸的方向延伸。
半導體晶片封裝之一些元件可安置於電路基板100之一側上，且其他元件可安置於電路基板100之另一側上。作為實例，接合指106可安置於電路基板100之第一側上，且焊球焊墊可安置於電路基板100之第二相反側上。另外，虛設圖案及/或彎曲防止圖案P可安置於電路基板100之一側或另一側上，或其可安置於兩側上。在電路基板100包含一個以上之層時，彎曲防止圖案P可安置於一個以上之層上，雖然未說明。詳言之，在電路基板100包括多層PCB時，彎曲防止圖案P可形成於多層PCB之最下層、最上層或中間層中之任一者中。因此，第一圖案P1可形成於多層PCB中不同於第二圖案P2的一層中。彎曲防止圖案P可藉由絲網印刷、電鍍、光微影或其他合適製程來形成。
如圖4所示，在電路基板100之一些轉角或所有轉角中的彎曲防止圖案P中之至少一些可包括一或多個彎曲防止部件，例如，L1、L2。所有或一些彎曲防止部件(例如，L1、L2)可彼此實質上平行地延伸。又，如(例如)圖6或圖10所說明，一些彎曲防止部件可與在同一轉角中之其他彎曲防止部件形成銳角或鈍角。彎曲防止部件可由與導電圖案112相同之材料製成且可為(例如)約100微米寬。彎曲防止部件之寬度可視應用而定可大於或小於100微米。另外，彎曲防止部件L1、L2可按等級地配置於單個彎曲防止圖案(例如，P1、P2)中。例如，最接近轉角之彎曲防止部件L1可被稱為第一級彎曲防止部件，次接近轉角之彎曲防止部件L2可被稱為第二級彎曲防止部件，以及等等。每一轉角之彎曲防止圖案P1或P2可包括按等級對應於其他彎曲防止圖案之其他彎曲防止部件的彎曲防止部件。彎曲防止部件(例如，L1、L2)之長度可自電路基板100之轉角增量式地增加。換言之，安置於距基板100之轉角較近處的彎曲防止部件L1可小於安置於距基板100之轉角較遠處之彎曲防止部件L2。
在本發明之一些實施例中，如在下文中參看圖6解釋的，至少一彎曲防止部件可與自基板100之中央區域延伸至第一轉角的軸成約90度角。
彎曲防止部件可延伸直至電路基板100之邊緣，或彎曲防止部件可僅延伸而接近(未接觸)電路基板100之邊緣。在使用光微影形成彎曲防止部件時，彎曲防止部件並非一直延伸至電路基板100之邊緣。因此，第一圖案或第二圖案之一端或兩端與形成轉角之邊緣隔開。
在一些實施例中，彎曲防止部件可為實質上直線、曲摺線、成角線、圓弧線、部分圓弧線或其組合。詳言之，彎曲防止部件可為部分直線及/或部分圓弧線(rounded line)。彎曲防止部件可具有均一寬度，或寬度可沿著彎曲防止圖案P之長軸改變。彎曲防止部件之間的間隔可與彎曲防止部件之寬度大致相同，但此並非必需的。可視導電圖案區102中應力的量值而定而改變彎曲防止部件的間距。可視半導體晶片封裝之類型或大小而定而改變在彎曲防止圖案P中彎曲防止部件的數目。若應力在導電圖案區102中較高，則可使用更多彎曲防止部件。
根據圖4所示之實施例，彎曲防止部件(例如，L1、L2)為直線形狀。在此實施例中，直線形彎曲防止部件之末端終止於電路基板100之邊緣處。換言之，根據本發明之一態樣，圖案(例如，P2、P2)之至少一些部分的縱軸經定向以與形成電路基板100之轉角的兩側或邊緣相交。
參看圖4描述之本發明之上述態樣中之所有或一些，可應用於在下文中參看圖6至圖22描述的本發明之其他實施例。
圖5為展示應力線以進一步說明本發明之概念的電路基板之示意圖。
參看圖5，導電圖案區102以及彎曲防止區104可具有不同熱膨脹係數(CTE)。另外，電路基板100與半導體晶片120可具有不同CTE。在諸如用於將晶片封裝表面安裝至電路板的焊料回流製程之加熱製程期間，CTE之此差異在晶片封裝中引起應力。在晶片封裝之轉角處所經歷的總應力S為長邊緣應力S1、中央應力S2以及短邊緣應力S3的組合。在圖6中，S2指示由中央區域(鄰近於電路基板100之點O的區域)產生的應力，且S1以及S3指示由鄰近於電路基板100之轉角的區產生的應力。此等不同應力組合而形成應力場。彎曲防止圖案P之功能為藉由橫切自導電圖案區102朝著每一轉角延伸的應力線或與自導電圖案區102朝著每一轉角延伸的應力線相交來顯著地減少在電路基板100之轉角處的應力集中。彎曲防止圖案P可以一些角度來橫過應力線。較佳地，彎曲防止圖案P以約90度角(直角)來橫過應力線，但只要彎曲防止圖案P至少在其一些部分處不平行於應力線而延伸，則此特定組態並非必需的。換言之，彎曲防止圖案P之長軸(或縱軸)或弧之方向橫切應力線。以此方式，當應力線與彎曲防止圖案P會合時，應力之方向改變或應力被消除，因此最小化或顯著地減少電路基板100之彎曲。藉由與應力線相交，彎曲防止圖案P對抗自(例如)基板100之內部區導向基板100之轉角的應力場。此導致在加熱製程或焊料回流製程期間晶片封裝之較少彎曲。又，在一些實施例中，當如(例如)圖4所示形成彎曲防止圖案P之彎曲防止部件彼此隔開或斷開時，可甚至更有效地阻斷引起基板100之彎曲的應力。舉例而言，(雖然申請者並不希望限定於特定操作理論)申請者認為若彎曲防止部件是連接的，則應力場可通過連接起來之彎曲防止部件一直移動至轉角。換言之，若彎曲防止部件是連接的，則其可將應力場導引到基板之轉角而非阻斷應力場。在此種情況下，彎曲防止部件將不會非常有效地減少基板之轉角中的應力。然而，根據本發明之一些實施例，每當應力線或應力場與和其相交之彎曲防止部件會合時，可阻斷應力線或應力場。在彎曲防止部件包含不同於電路基板之材料時，當應力線或應力場通過不同材料而朝向基板之轉角時，可更有效地阻斷應力線或應力場。特別地，當應力線或應力場通過並未互連的連續材料界面時，可減少或消除應力線或應力場。以此方式，本發明之多個斷開的彎曲防止部件可有效地阻斷應力線或應力場，藉此防止其集中於基板之轉角處。
圖6為電路基板之一實例轉角的分解圖合併本發明之一些實施例以更詳細地解釋本發明之基本概念。參看圖6，本發明之彎曲防止圖案可形成於電路基板100之轉角區，且可在實質上正交於平分電路基板100之轉角的軸的方向上延伸。彎曲防止圖案亦可在正交於自電路基板100之中央區域延伸至轉角之軸的方向上延伸。藉由在電路基板100上具有在此等以及其他方向上延伸之彎曲防止圖案，可有效地阻斷自電路基板之內部延伸至轉角的應力線。然而，只要可有效地阻斷應力線以減少電路基板100之彎曲，則彎曲防止圖案不必正交於應力線。因此，應力線可僅需要與彎曲防止部件之縱軸形成銳角或鈍角。
圖7為說明根據本發明之實施例的終止於導電圖案區102處的彎曲防止圖案之彎曲防止部件(例如，L2)的電路基板之平面圖。
參看圖7，彎曲防止圖案之彎曲防止部件L2中之一者可接觸導電圖案區102。特定地，彎曲防止部件L2之一端可接觸導電圖案區102而非接觸電路基板100之邊緣。在此實例實施例中，彎曲防止部件L2相對於電路基板100之側具有與在上文中參看圖4描述的彎曲防止圖案P之彎曲防止部件不同的角度。
圖8為根據本發明之另一實施例的電路基板100之平面圖說明在電路基板之長邊緣上會合的來自不同轉角之彎曲防止圖案P之例。。
參看圖8，來自相鄰轉角的彎曲防止區104(或彎曲防止圖案P1、P2，雖然未說明)可沿著電路基板100之長邊緣會合。交點在圖8中展示為大致在長邊緣之中央，但交點可在沿著長邊緣之不同點處。如圖8所示的三角形彎曲防止區104具有長於先前所論述的圖4以及圖7之斜邊的斜邊。彎曲防止部件L3可實質上平行於彎曲防止區104之較長斜邊而延伸，或其可與較長斜邊相交。
圖9為根據本發明之又一實施例的電路基板100之平面圖說明在電路基板之短邊緣上會合的來自不同轉角之彎曲防止區104(或彎曲防止圖案P1、P2，雖然未說明)。
參看圖9，來自相鄰轉角的彎曲防止圖案P1、P2可沿著電路基板100之短邊緣會合。兩個相鄰彎曲防止圖案P1、P2亦可在沿著電路基板100之短邊緣的一點處與導電圖案區102會合，雖然未展示。交點在圖9中展示為大致在短邊緣之中央，但交點可在沿著短邊緣之不同點處。如圖9所示，三角形彎曲防止區104具有長於先前所論述的圖4以及圖7之斜邊的斜邊。彎曲防止部件L4可實質上平行於彎曲防止區104之較長斜邊而延伸，或者其可與較長斜邊相交。
圖10為根據本發明之又一實施例的電路基板100之平面圖，在同一轉角中之一彎曲防止部件的斜率與另一彎曲防止部件的斜率不同。
參看圖10，一彎曲防止部件L2可具有不同於在同一轉角中單個彎曲防止圖案P2內的另一彎曲防止部件L1的斜率。特別地，彎曲防止部件L2可與彎曲防止部件L1成角度。換言之，至少一等級之彎曲防止部件可經安置而與至少一其他等級之彎曲防止部件成角度。在單個彎曲防止圖案P2內具有成不同角度之彎曲防止部件可有助於分散來自電路基板100之長側以及短側的應力。特定言之，可藉由彼此成角度之彎曲防止部件L1以及L2來有效地阻斷自各個方向進入轉角中的應力。
圖11為說明根據本發明之一實施例的穿透入彎曲防止圖案之導電圖案的電路基板之平面圖。
參看圖11，導電圖案112可穿透入彎曲防止圖案P中。導電圖案112可將一或多個彎曲防止部件分為彎曲防止子部件L7。單個彎曲防止部件可分割為兩個彎曲防止子部件。此組態可有助於將電路基板100之表面區域保留用於導電圖案112，藉此允許較小的總體半導體晶片封裝。換言之，使導電圖案112穿透入彎曲防止圖案P中可允許較大的設計靈活性。
圖12為說明根據本發明之又一實施例的侵入彎曲防止圖案之焊球焊墊的電路基板之平面圖。
參看圖12，焊球焊墊142可侵入彎曲防止部件中。焊球焊墊142可將一或多個彎曲防止部件分為彎曲防止子部件L9。單個彎曲防止部件L可分為兩個彎曲防止子部件。
圖13以及圖14為說明根據本發明之一些實施例的具有形成角度的彎曲防止部件的彎曲防止圖案P的電路基板100之平面圖。
參看圖13以及圖14，彎曲防止部件L8、L9可為形成角度的形狀。如圖13所示，成角度形狀的彎曲防止部件L8之尖端可指向基板100之導電圖案區102或中央區域(L8)，或如圖14所示，成角的彎曲防止部件L9之尖端可指向電路基板100之轉角(L9)。成角度形狀的彎曲防止部件L8、L9可有效地消除或阻斷自不同方向接近轉角的應力線。
圖15以及圖16為說明根據本發明之一些實施例的具有弧形彎曲防止部件的彎曲防止圖案P的電路基板之平面圖。
參看圖15以及圖16，彎曲防止部件可為弧形的。如圖15所示，弧形彎曲防止部件之凹入部分可對向電路基板之轉角(C1)，或如圖16所示，弧形彎曲防止部件之凹入部分可對向電路基板100之導電圖案區或中央區域(C2)。弧形彎曲防止部件C1、C2可有效地消除或阻斷自許多不同方向接近轉角的應力線。
圖17為說明根據本發明之實施例的由沿著電路基板100之長邊緣的附屬圖案A1，連接的來自不同轉角的彎曲防止圖案P的電路基板100之平面圖。
參看圖17，相鄰彎曲防止圖案P可由沿著電路基板100之長邊緣的附屬圖案A1連接。沿著電路基板100之長邊緣的附屬圖案A1可包括類似於在上文中參看圖4論述的第一圖案P1以及第二圖案P2，而配置成等級的彎曲防止部件CL3、CL4。在此種情況下，第一圖案P1以及第二圖案P2之彎曲防止部件L0、L1可連接至附屬圖案C1之彎曲防止部件CL3，使得相應等級連接在一起。在半導體晶片120為矩形且沿著電路基板100之長邊緣伸長時，此配置可尤為有用。
圖18為說明根據本發明之另一實施例的由沿著電路基板100之短邊緣的附屬圖案A1連接的來自不同轉角的彎曲防止圖案P的電路基板100之平面圖。
參看圖18，相鄰彎曲防止圖案P1、P2可由沿著電路基板100之短邊緣的附屬圖案A1連接。沿著電路基板100之短邊緣的附屬圖案A1可包括類似於在上文中參看圖4論述的第一圖案P1以及第二圖案P2而配置成等級的彎曲防止部件CL3、CL4。在此種情況下，第一圖案P1以及第二圖案P2之彎曲防止部件L0、L1可連接至附屬圖案A1之彎曲防止部件CL3，使得相應等級連接在一起。在半導體晶片120為矩形且沿著電路基板100之短邊緣伸長時，此配置可尤為有用。
圖19為說明根據本發明之又一實施例的相同等級的彎曲防止部件連接在一起的電路基板100之平面圖。
參看圖19，可藉由附屬圖案A1將所有彎曲防止圖案連接在一起。舉例而言，可將特定等級之所有彎曲防止部件連接在一起。此配置對於LCD驅動器IC(LCD Driver IC，LDI)而言可尤為有用，因為半導體晶片120之尺寸較小且具有自其長側延伸之大量互連圖案。
圖20為說明根據本發明之實施例的插入於兩個轉角彎曲防止圖案之間的另一彎曲防止圖案的電路基板之平面圖。
參看圖20，額外(輔助)彎曲防止圖案A2可插入於兩個轉角彎曲防止圖案之間以減少轉角之間的交叉應力。額外彎曲防止圖案A2可包括一或多個輔助彎曲防止部件CL5，其可與轉角彎曲防止圖案P1、P2之彎曲防止部件L0、L1成角度。此配置可尤其可用於阻斷沿著電路基板100之邊緣(亦即，垂直於額外彎曲防止圖案A2)傳播的應力。額外彎曲防止圖案C2可具有在上文中關於彎曲防止圖案P論述之任何形狀，例如，弧、直線、成角線、曲摺線以及等等。亦可沿著電路基板100之邊緣在各個方向上配置額外彎曲防止圖案C2之彎曲防止部件CL5，以阻斷在各個方向上傳播之應力。
圖21為說明根據本發明之一些實施例的虛設區的電路基板之平面圖。
參看圖21，虛設圖案160可安置於導電圖案區102中。虛設圖案160可與彎曲防止圖案P協作以減少或最小化在電路基板100之轉角處的應力集中。虛設圖案160可為(例如)網型、平面型或島型圖案中之任一者。在上述之習知技術中，在無彎曲防止圖案之情況下形成虛設圖案，從而使上述之彎曲問題加劇。然而，若虛設圖案160與本發明之彎曲防止圖案P一起形成，則虛設圖案160可有助於減少彎曲問題。
圖22a－22c為各類電路基板之說明。
參看圖22a至圖22c，電路基板100可由具有至少三個轉角或頂點的各類多邊形形成，例如，三角形型(圖22a)、五邊形型(圖22b)或多邊形型(圖22c)。換言之，對彎曲防止圖案P之使用可獨立於電路基板之形狀。彎曲防止圖案P可形成於各種形狀之電路基板之所有轉角處，或其可僅形成於一些轉角處。另外，三角形型以及五邊形型之電路基板之彎曲防止圖案P可包括在上文中關於矩形電路基板100描述之各種實施例的形狀。
圖23為展示在加熱製程(諸如焊料回流製程)期間晶片封裝之彎曲的圖表。
參看圖23，將彎曲防止圖案P包括於晶片封裝中減少了在電路基板之轉角處的應力集中以及在加熱製程期間晶片封裝所經歷的所得彎曲。如圖23所示，在回焊製程期間之高溫範圍處，習知晶片封裝具有大於50 μm之彎曲，導致封裝之轉角的彎曲。然而，在該高溫範圍處，包括根據本發明之一些實施例之彎曲防止部件的晶片封裝之彎曲被限制於在50 μm以下。因此，大大減少了晶片封裝在轉角部分處之彎曲。藉由減少晶片封裝之彎曲，可改良晶片封裝之可靠性，且可減少斷開連接之發生率。
再次參看圖4以及圖19，半導體晶片封裝可包括矩形電路基板100，矩形電路基板100具有兩個長邊緣以及兩個短邊緣。半導體晶片封裝亦可包括安置於電路基板100上的導電圖案區102以及彎曲防止圖案P。彎曲防止圖案P可包括各自分別安置於電路基板100之第一轉角、第二轉角、第三轉角以及第四轉角處的第一圖案、第二圖案、第三圖案以及第四圖案。第一圖案之總定向可不同於第二圖案之總定向，且第一轉角與第二轉角可彼此相鄰。第一轉角與第三轉角可彼此相對，且第一圖案與第三圖案可沿著實質上相同方向定向。第一圖案、第二圖案、第三圖案以及第四圖案可各自包含多個彎曲防止部件。如圖19所示，第一圖案可藉由第一附屬圖案而連接至第二圖案，第二圖案可藉由第二附屬圖案而連接至第三圖案，第三圖案可藉由第三附屬圖案而連接至第四圖案，且第四圖案可藉由第四附屬圖案而連接至第一圖案。
在下文中，在無特定處理步驟之情況下，簡單描述形成電路基板之方法。此處，為了不以不必要之細節使本發明之描述模糊，省略熟知製程。
根據一實施例，製造具有彎曲防止圖案P之電路基板(諸如圖4所示者)的方法可包括：製備電絕緣基板100，在基板100之導電圖案區102中形成導電圖案112，在基板100之第一轉角處形成第一彎曲防止圖案，以及在基板100之第二轉角處形成第二彎曲防止圖案。第一轉角與第二轉角彼此相鄰。第一彎曲防止圖案以及第二彎曲防止圖案可經定向以對抗自基板之內部區導向基板100之第一區以及第二區的應力場。第一彎曲防止圖案相對於基板之總定向可不同於第二彎曲防止圖案相對於基板之總定向。
圖24說明使用添加製程形成彎曲防止圖案的方法。圖25說明使用蝕刻製程形成彎曲防止圖案的方法。
可藉由添加型製程或蝕刻型製程來實現由諸如銅之導電材料形成彎曲防止圖案P。如圖24所示，在添加製程中，首先在具有(例如)諸如銅箔層174之導電材料箔層的核心基板172上，形成諸如光阻圖案之乾膜圖案170。核心基板172可包含介電材料，例如，由以編織玻璃纖維氈(woven glass mat)增強之聚合物(例如環氧樹脂、聚醯亞胺、鐵氟龍或聚酯)或以短切玻璃纖維增強之聚合物組成的層壓物。核心基板172之楊氏模數(Young's modulus)可在約23100至約23300 MPa之範圍內。又，導電材料之楊氏模數可大於核心基板之楊氏模數，例如在銅之情況下為120000 MPa。接著使用(例如)鍍銅來在銅箔層174上形成銅圖案。銅箔層174之由乾膜170覆蓋之區域上將不電鍍有銅。最後，移除乾膜圖案170以及銅箔層174之由乾膜圖案170覆蓋之部分，留下所要的彎曲防止圖案P。
在蝕刻型製程中，如圖25所示，首先將合適之導電材料(諸如銅)電鍍於具有諸如銅箔層174之導電材料箔層的核心基板172上。
接著，在鍍銅層174'上形成諸如光阻圖案之乾膜圖案170。接下來，蝕刻鍍銅層174'以移除層174'之由乾膜圖案170暴露之部分。最後，自鍍銅層174'剝去乾膜圖案170，留下所要的彎曲防止圖案P。
圖26a至圖26c說明根據本發明之一些實施例在核心基板172上形成阻焊層(未說明於圖4中)。
一旦彎曲防止圖案P形成於核心基板172上，就可形成阻焊層180以覆蓋彎曲防止圖案P之至少一部分以及核心基板172，如圖26a所示。阻焊層180可不形成於彎曲防止圖案P上方，如圖26b所示。換言之，阻焊層180暴露彎曲防止圖案P之至少一部分。
應理解，用於形成彎曲防止圖案P的上述製程可與用於在基板100上形成導電圖案的製程實質上同時地執行。另外，彎曲防止圖案P可由銅以外之材料形成。作為實例，可藉由形成阻焊層180以及對其進行圖案化來形成彎曲防止圖案P，如圖26c所示。
又，當基板100包含一個以上之層時，可對一個以上層重複用於形成彎曲防止圖案P之上述製程。例如，可在基板100之第一轉角處於第一層上形成彎曲防止圖案P之一部分，且可在基板100之第二轉角處於第二層上形成彎曲防止圖案P之另一部分。接著可將所述層組合到基板100中，其曲防止圖案P可設在一個以上的表面上或在一個以上的轉角處彎。
根據本發明之其他實施例(雖然未特定地說明)，製造具有彎曲防止圖案P之電路基板(諸如圖4所示者)的方法，可包括製備矩形電絕緣基板100，在基板100之導電圖案區102中形成導電圖案，在基板100上形成彎曲防止區104使得導電圖案區102與彎曲防止區104不重疊，以及分別在彎曲防止區104之第一轉角區、第二轉角區、第三轉角區以及第四轉角區上形成第一彎曲防止圖案、第二彎曲防止圖案、第三彎曲防止圖案以及第四彎曲防止圖案。彎曲防止區104可包含基板100之四個轉角。第一彎曲防止圖案以及第二彎曲防止圖案可經不同地定向以對抗自基板100之內部區分別導向基板100之第一轉角區及第二轉角區的應力場。
根據另一實施例，形成第一彎曲防止圖案可包括在第一轉角區上形成多個彎曲防止部件，且形成第二彎曲防止圖案可包括在第二轉角區上形成多個彎曲防止部件。在此種情況下，在第一轉角區上之彎曲防止部件可與在第二轉角區上之彎曲防止部件成角度。
彎曲防止部件可由與導電圖案相同之材料形成。或者，彎曲防止部件可由與導電圖案不同之材料形成。在此種情況下，彎曲防止部件可由阻焊材料形成。
雖然在本文中未提供形成上述電路基板之所有方法，但熟習此項技術者應瞭解使用參看圖4以及圖24至圖26c描述之方法，以及其他已知裝配技術形成本申請案之此種電路基板的方法。
在此說明書中提及“一實施例”時意謂結合實施例描述之特定特徵、結構或特性包括於本發明之至少一實施例中。因此，在此說明書中之各個地方出現的短語“在一實施例中”未必皆指代同一實施例。此外，特定特徵、結構或特性可以任何合適方式而組合於一或多個實施例中。
將各個操作描述為以最有助於理解本發明之方式來執行的多個離散步驟。然而，描述步驟之順序並不暗示所述操作為從屬順序的或執行步驟之順序必須為描述步驟之順序。
上文僅在本發明之較寬態樣中說明了本發明，且不意欲被理解為對本發明之限制。雖然已描述了本發明之少數幾個示範性實施例，任何熟習此項技術者可容易瞭解，在不脫離本發明之新穎教示及優點的情況下當可對所述示範性實施例作大量更動。相應地，所有此種更動應包括於如申請專利範圍所界定的本發明之範疇內。因此，應瞭解上文僅說明本發明且本發明不應被理解為限制於所揭露之特定實施例，且對所揭露實施例之更動以及其它實施例應包括於申請專利範圍之範疇內。本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．基板
12．．．虛設圖案
14．．．接合指
16．．．導線
18．．．晶片焊墊
20．．．晶片
22．．．導電圖案
30．．．焊球/焊料凸塊
40．．．電路板
50．．．環氧樹脂模製化合物
100．．．電路基板
102．．．導電圖案區
104．．．彎曲防止區
106．．．接合指
108．．．導線
110．．．接合焊墊
112．．．導電圖案
120．．．半導體晶片
142．．．焊球焊墊
160．．．虛設圖案
170．．．乾膜圖案
172．．．核心基板
174．．．銅箔層
174'．．．鍍銅層
180．．．阻焊層
A1．．．附屬圖案
A2．．．額外彎曲防止圖案
C1．．．附屬圖案
C2．．．額外彎曲防止圖案
CL3．．．彎曲防止部件
CL4．．．彎曲防止部件
CL5．．．輔助彎曲防止部件
L．．．彎曲防止部件
L0．．．彎曲防止部件
L1．．．彎曲防止部件
L2．．．彎曲防止部件
L3．．．彎曲防止部件
L4．．．彎曲防止部件
L7．．．彎曲防止部件
L8．．．彎曲防止部件
L9．．．彎曲防止部件
O．．．點
P．．．彎曲防止圖案
P1．．．第一彎曲防止圖案
P2．．．第二彎曲防止圖案
S．．．總應力
S1．．．長邊緣應力
S2．．．中央應力
S3．．．短邊緣應力
藉由參看附圖詳細地描述本發明之示範性實施例，本發明之上述以及其他特徵以及優點將變為更顯而易見的。
圖1為包括半導體晶片之習知半導體晶片封裝的平面圖。
圖2為包括圖1所示之晶片封裝之習知電子裝置的橫截面圖。
圖3a以及圖3b為電路基板之應力等值線圖。
圖4為根據本發明之實施例的半導體晶片封裝的平面圖。
圖5為展示應力線之電路基板的示意圖。
圖6為本發明之一些實施例的電路基板之轉角的分解圖。
圖7為說明根據本發明之實施例的終止於導電圖案區處之彎曲防止圖案的電路基板之平面圖。
圖8為說明根據本發明之實施例的在電路基板之長邊緣上會合的來自不同轉角之彎曲防止圖案的電路基板之平面圖。
圖9為說明根據本發明之實施例的在電路基板之短邊緣上會合的來自不同轉角之彎曲防止圖案的電路基板之平面圖。
圖10為說明根據本發明之實施例的具有與另一彎曲防止圖案不同的斜率的一彎曲防止圖案的電路基板之平面圖。
圖11為說明根據本發明之實施例的侵入彎曲防止圖案之導電圖案的電路基板之平面圖。
圖12為說明根據本發明之實施例的侵入彎曲防止圖案之焊球焊墊的電路基板之平面圖。
圖13以及圖14為說明根據本發明之一些實施例的具有形成角度的彎曲防止部件的彎曲防止圖案的電路基板之平面圖。
圖15以及圖16為說明根據本發明之一些實施例的具有弧形彎曲防止部件的彎曲防止圖案的電路基板之平面圖。
圖17為說明根據本發明之實施例的藉由沿著電路基板之長邊緣的附屬圖案連接的來自不同轉角的彎曲防止圖案的電路基板之平面圖。
圖18為說明根據本發明之實施例的藉由沿著電路基板之短邊緣的附屬圖案連接的來自不同轉角的彎曲防止圖案的電路基板之平面圖。
圖19為說明根據本發明之實施例的相同等級的彎曲防止部件連接在一起的電路基板之平面圖。
圖20為說明根據本發明之實施例的插入於兩個轉角彎曲防止圖案之間的另一彎曲防止圖案的電路基板之平面圖。
圖21為說明根據本發明之一些實施例的虛設區的電路基板之平面圖。
圖22a至圖22c為根據本發明之一些實施例的各類電路基板的說明。
圖23為展示在加熱製程期間晶片封裝之彎曲的圖表。
圖24說明使用添加製程形成彎曲防止圖案的方法。
圖25說明使用蝕刻製程形成彎曲防止圖案的方法。
圖26a至圖26c說明根據本發明之一些實施例在核心基板上形成阻焊層。
100．．．電路基板
102．．．導電圖案區
104．．．彎曲防止區
L2．．．彎曲防止部件

Claims (35)

  1. 一種電路基板，其包含：基板，具有：第一邊緣，所述第一邊緣鄰近於第二邊緣，且所述第一邊緣也鄰近第三邊緣，所述第一邊緣與所述第二邊緣是在第一轉角會合、由此形成第一轉角區域，且所述第一邊緣與所述第三邊緣是在第二轉角會合、由此形成第二轉角區域；以及安置於所述基板上之彎曲防止圖案，所述彎曲防止圖案包含：在所述基板之第一轉角區域的第一圖案，所述第一圖案具有多個第一部件；以及在所述基板之第二轉角區域的第二圖案，所述第二圖案具有多個第二部件，其中，所述多個第一部件的每一部件是：安置在所述基板的所述第一圖案的一部分、且從所述第一邊緣對角地延伸到所述第二邊緣，其中，所述多個第二部件的每一部件是：安置在所述基板的所述第二圖案的一部分、且從所述第一邊緣對角地延伸到所述第三邊緣，且其中，所述第一圖案是與所述第二圖案斷開。
  2. 如申請專利範圍第1項所述之電路基板，其中所述第一圖案之至少一部分的縱軸經定向以與所述第二圖案之至少一部分的縱軸成角度。
  3. 如申請專利範圍第1項所述之電路基板，其中所述 第一圖案及所述第二圖案的所述部件，是經定向以與自所述基板之內部區導向所述基板之所述第一轉角及所述第二轉角的應力線相交。
  4. 如申請專利範圍第1項所述之電路基板，其中所述多個第一部件和所述第二部件的每一部件包括：實質上直線、曲摺線、成角度線、圓弧線、部分圓弧線或其組合。
  5. 如申請專利範圍第1項所述之電路基板，其更包含安置於所述基板之內部區中的導電圖案區，其中所述多個第一部件和所述第二部件中之至少一部件接觸所述導電圖案區。
  6. 如申請專利範圍第1項所述之電路基板，其更包含安置於所述基板上之多個焊球焊墊，其中所述焊球焊墊中之至少一者侵入所述第一圖案，使得將所述第一圖案的至少一部件分為多個子部件。
  7. 如申請專利範圍第1項所述之電路基板，其中所述多個第一部件或所述第二部件的至少一者的所述部件為成角度的，所述部件之尖端指向所述電路基板之中央區域。
  8. 如申請專利範圍第1項所述之電路基板，其中所述多個第一部件或所述第二部件的至少一者的所述部件為成角度的，所述部件之尖端背向所述電路基板之中央區域。
  9. 如申請專利範圍第1項所述之電路基板，其中自所述基板之中央區域延伸至所述第一轉角的軸，以約90度角與所述多個第一部件或所述第二部件的至少一部件相交。
  10. 如申請專利範圍第1項所述之電路基板，其中在所 述第一圖案中之所述多個第一部件的所述部件，使長度自所述第一轉角向遠處增量式地增加。
  11. 如申請專利範圍第1項所述之電路基板，其中所述第一圖案以及所述第二圖案中之至少一者的所述部件中之至少一者，實質上平行於所述第一圖案以及所述第二圖案中之所述至少一者的另一部件。
  12. 如申請專利範圍第1項所述之電路基板，其更包含安置於所述第一圖案與所述第二圖案之間的輔助圖案，所述輔助圖案包含一或多個輔助彎曲防止部件。
  13. 如申請專利範圍第1項所述之電路基板，其更包含安置於鄰近於所述第一圖案以及所述第二圖案的所述基板之內部區中的虛設圖案。
  14. 如申請專利範圍第1項所述之電路基板，其中所述基板為具有至少三個轉角之多邊形。
  15. 如申請專利範圍第1項所述之電路基板，其中所述第一圖案或所述第二圖案的所述部件，沿著正交於平分相應轉角之軸的方向延伸。
  16. 如申請專利範圍第1項所述之電路基板，其中所述多個第一部件或所述第二部件的至少一者包含導電材料。
  17. 如申請專利範圍第1項所述之電路基板，其中所述多個第一部件或所述第二部件的至少一者包含非導電材料。
  18. 如申請專利範圍第5項所述之電路基板，其中所述導電圖案區包含導電圖案，且所述導電圖案侵入所述部件 中之至少一者，使得將所述至少一部件分為多個子部件。
  19. 如申請專利範圍第12項所述之電路基板，其中所述一或多個輔助彎曲防止部件經安置而與所述第一圖案或所述第二圖案之所述部件成角度。
  20. 如申請專利範圍第13項所述之電路基板，其中所述虛設圖案為網型圖案、平面型圖案以及島型圖案中之一者。
  21. 如申請專利範圍第14項所述之電路基板，其中所述多邊形為矩形型、三角形型以及五邊形型中之一者。
  22. 一種電路基板，其包含：基板，其具備導電圖案區以及彎曲防止區，所述基板具有：第一邊緣，所述第一邊緣鄰近於第二邊緣，且所述第一邊緣也鄰近第三邊緣，所述第一邊緣與所述第二邊緣是在第一轉角會合、由此形成第一轉角區域，且所述第一邊緣與所述第三邊緣是在第二轉角會合、由此形成第二轉角區域；以及安置於所述彎曲防止區上之彎曲防止圖案，所述彎曲防止圖案包含：第一圖案，其包括，第一組部件、位在所述基板之所述第一轉角區域；以及第二圖案，其包括，第二組部件、位在所述基板之所述第二轉角區域，其中，所述第一組部件的每一部件是：安置在所述基板的所述第一圖案的一部分、且在所述第一邊緣與所述第二邊緣之間對角地延伸，其中，所述第二組部件的每一部件是：安置在所述基 板的所述第二圖案的一部分、且在所述第一邊緣與所述第三邊緣之間對角地延伸，且其中所述第一圖案以及所述第二圖案是彼此不連接。
  23. 如申請專利範圍第22項所述之電路基板，其中所述基板為矩形基板，所述矩形基板具有兩個長邊緣以及兩個短邊緣，所述電路基板更包含：安置於所述導電圖案區上之導電圖案，其中所述彎曲防止圖案更包含：在所述矩形基板之第三轉角處的第三圖案，其中所述第一轉角與所述第三轉角彼此相對，且所述第一圖案與所述第三圖案沿著實質上相同之方向定向。
  24. 如申請專利範圍第22項所述之電路基板，其中所述第一圖案或所述第二圖案中之任一者的所述部件中，安置於距所述基板之相應一個轉角較近處的部件，小於安置於所述相應一個轉角較遠處的另一部件。
  25. 如申請專利範圍第22項所述之電路基板，其中所述彎曲防止圖案包含導電材料。
  26. 如申請專利範圍第22項所述之電路基板，其中所述彎曲防止圖案包含非導電材料。
  27. 如申請專利範圍第22項所述之電路基板，其中所述彎曲防止圖案包含阻焊材料。
  28. 如申請專利範圍第22項所述之電路基板，其中所述第一組部件或所述第二組部件中的至少一部件的至少一端是延伸到所述基板的邊緣。
  29. 一種半導體封裝，其包含：基板，具有：第一邊緣，所述第一邊緣鄰近於第二邊緣，且所述第一邊緣也鄰近第三邊緣，所述第一邊緣與所述第二邊緣是在第一轉角會合、由此形成第一轉角區域，且所述第一邊緣與所述第三邊緣是在第二轉角會合、由此形成第二轉角區域；界定於所述基板之內部區中的導電圖案區；界定於所述導電圖案區外部的所述基板之所述第一轉角區域與第二轉角區域中的彎曲防止區；安置於所述導電圖案區上之導電圖案；安置於所述導電圖案區上的多個接合指；安置於所述導電圖案區上的多個焊球焊墊；安置於所述基板上的半導體晶片，所述半導體晶片上安置有多個接合焊墊，至少一接合焊墊電連接至至少一接合指；以及安置於所述彎曲防止區上之彎曲防止圖案，所述彎曲防止圖案包含：在所述基板之所述第一轉角區域的第一圖案，所述第一圖案具有多個第一部件；以及在所述基板之所述第二轉角區域的第二圖案，所述第二圖案具有多個第二部件，其中，所述多個第一部件的每一部件是：安置在所述基板的所述第一圖案的一部分、且在所述第一邊緣與所述第二邊緣之間對角地延伸， 其中，所述多個第二部件的每一部件是：安置在所述基板的所述第二圖案的一部分、且在所述第一邊緣與所述第三邊緣之間對角地延伸，且其中，所述第一圖案是與所述第二圖案斷開。
  30. 如申請專利範圍第29項所述之半導體封裝，其中所述多個第一部件或所述第二部件的至少一者包含導電材料。
  31. 如申請專利範圍第29項所述之半導體封裝，其中所述多個第一部件或所述第二部件的至少一者包含非導電材料。
  32. 如申請專利範圍第29項所述之半導體封裝，其中所述多個第一部件和所述第二部件的每一部件包括：實質上直線、曲摺線、成角度線、圓弧線、部分圓弧線或其組合。
  33. 如申請專利範圍第29項所述之半導體封裝，其中在所述第一圖案中之所述多個第一部件的所述部件，使長度自所述第一轉角向遠處增量式地增加。
  34. 如申請專利範圍第29項所述之半導體封裝，其中所述多個第一部件或所述第二部件中的至少一部件的至少一端是延伸到所述基板的邊緣。
  35. 如申請專利範圍第32項所述之半導體封裝，其中所述第一圖案以及所述第二圖案中之至少一者的所述部件中之至少一者，平行於所述第一圖案以及所述第二圖案中之所述至少一者的另一部件。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010135418A (ja) 2008-12-02 2010-06-17 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
US8187983B2 (en) 2009-04-16 2012-05-29 Micron Technology, Inc. Methods for fabricating semiconductor components using thinning and back side laser processing
JP2011029451A (ja) * 2009-07-27 2011-02-10 Fujitsu Ltd プリント配線基板、電子機器、およびプリント配線基板の製造方法
TWI393230B (zh) * 2009-08-13 2013-04-11 Unimicron Technology Corp 嵌埋有半導體元件之封裝結構及其製法
CN101877938B (zh) * 2009-11-26 2012-05-16 深南电路有限公司 薄板印制电路板加工方法及薄板印制电路板
KR20120018894A (ko) * 2010-08-24 2012-03-06 삼성전자주식회사 패키지 기판 및 이를 갖는 플립 칩 패키지
US8779553B2 (en) * 2011-06-16 2014-07-15 Xilinx, Inc. Stress-aware design for integrated circuits comprising a stress inducing structure and keep out zone
US8723337B2 (en) 2011-07-14 2014-05-13 Texas Instruments Incorporated Structure for high-speed signal integrity in semiconductor package with single-metal-layer substrate
US20130087925A1 (en) * 2011-10-05 2013-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Structures of Integrated Circuits
US8703535B2 (en) 2012-06-07 2014-04-22 Stats Chippac Ltd. Integrated circuit packaging system with warpage preventing mechanism and method of manufacture thereof
US9105535B2 (en) 2012-06-19 2015-08-11 International Business Machines Corporation Copper feature design for warpage control of substrates
US9257412B2 (en) 2012-09-12 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Stress reduction apparatus
CN102983414B (zh) * 2012-11-09 2014-04-16 深圳光启创新技术有限公司 反射阵列天线的反射面
CN102983412B (zh) * 2012-11-09 2014-04-30 深圳光启创新技术有限公司 反射阵列天线的反射面
WO2014071866A1 (zh) 2012-11-09 2014-05-15 深圳光启创新技术有限公司 反射阵面及反射阵列天线
CA2915409A1 (en) * 2013-06-24 2014-12-31 President And Fellows Of Harvard College Printed three-dimensional (3d) functional part and method of making
US9355967B2 (en) 2013-06-24 2016-05-31 Qualcomm Incorporated Stress compensation patterning
KR102116962B1 (ko) 2013-06-25 2020-05-29 삼성전자주식회사 반도체 패키지
TWI467757B (zh) * 2013-08-02 2015-01-01 Chipbond Technology Corp 半導體結構
US9867282B2 (en) * 2013-08-16 2018-01-09 Ati Technologies Ulc Circuit board with corner hollows
TWI467711B (zh) * 2013-09-10 2015-01-01 Chipbond Technology Corp 半導體結構
CN103496213B (zh) * 2013-09-27 2015-08-19 东莞美维电路有限公司 薄型防折芯板设计
CN103496212B (zh) * 2013-09-27 2015-08-19 东莞美维电路有限公司 薄型防折芯板设计
KR102351257B1 (ko) * 2014-07-07 2022-01-17 삼성전자주식회사 잔류응력을 갖는 반도체 패키지 및 그 제조방법
KR101540070B1 (ko) 2014-10-27 2015-07-29 삼성전자주식회사 패키지 기판 및 반도체 패키지의 제조방법
US9818682B2 (en) * 2014-12-03 2017-11-14 International Business Machines Corporation Laminate substrates having radial cut metallic planes
KR101733442B1 (ko) * 2014-12-29 2017-05-10 주식회사 케이씨씨 기판의 휨 방지 구조체
KR102611982B1 (ko) 2016-05-25 2023-12-08 삼성전자주식회사 반도체 장치
US10615092B2 (en) 2017-02-20 2020-04-07 Shindengen Electric Manufacturing Co., Ltd. Electronic device
KR102437245B1 (ko) 2017-10-24 2022-08-30 삼성전자주식회사 인쇄회로기판 및 그를 포함하는 반도체 패키지
EP3483930B1 (de) * 2017-11-10 2023-08-09 Valeo Thermal Commercial Vehicles Germany GmbH Elektronikbaueinheit
TW201926608A (zh) * 2017-12-07 2019-07-01 晨星半導體股份有限公司 晶片封裝結構
KR102450575B1 (ko) * 2018-07-10 2022-10-07 삼성전자주식회사 뒤틀림의 제어를 위한 채널을 포함하는 반도체 칩 모듈 및 이의 제조 방법
KR20200098783A (ko) 2019-02-12 2020-08-21 삼성전자주식회사 인쇄 회로 기판 및 이를 포함하는 반도체 패키지
US11217539B2 (en) 2019-07-12 2022-01-04 Samsung Electronics Co., Ltd. Package substrate and semiconductor package including the same
TWI726427B (zh) * 2019-09-27 2021-05-01 友達光電股份有限公司 元件基板
CN111354647B (zh) * 2020-03-10 2021-12-28 芯创(天门)电子科技有限公司 一种多芯片堆叠封装结构及其制造方法
CN111465169A (zh) * 2020-03-25 2020-07-28 万安裕维电子有限公司 一种防翘曲pcb板
US11212912B1 (en) 2020-06-30 2021-12-28 Microsoft Technology Licensing, Llc Printed circuit board mesh routing to reduce solder ball joint failure during reflow
TWI784661B (zh) * 2021-08-09 2022-11-21 頎邦科技股份有限公司 軟性電路板之佈線結構

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH069315B2 (ja) * 1987-03-30 1994-02-02 株式会社日立製作所 多層プリント板及びその製造方法
KR0145768B1 (ko) * 1994-08-16 1998-08-01 김광호 리드 프레임과 그를 이용한 반도체 패키지 제조방법
JP2000151035A (ja) 1998-11-18 2000-05-30 Toshiba Corp 配線基板とその製造方法
US6258629B1 (en) * 1999-08-09 2001-07-10 Amkor Technology, Inc. Electronic device package and leadframe and method for making the package
JP3691993B2 (ja) * 1999-10-01 2005-09-07 新光電気工業株式会社 半導体装置及びその製造方法並びにキャリア基板及びその製造方法
JP2002280676A (ja) 2001-03-19 2002-09-27 Matsushita Electric Ind Co Ltd 液晶セルの駆動回路基板用のプリント配線板
TWI229574B (en) 2002-11-05 2005-03-11 Siliconware Precision Industries Co Ltd Warpage-preventing circuit board and method for fabricating the same
JP2004288660A (ja) * 2003-01-29 2004-10-14 Kyocera Corp 配線基板
KR20060064315A (ko) 2004-12-08 2006-06-13 삼성전기주식회사 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판

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