KR20060064315A - 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판 - Google Patents

구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판 Download PDF

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KR20060064315A
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Abstract

본 발명은 더미 영역(dummy area)에 다양한 모양의 구리 패턴을 형성함으로써, 전체 반도체 패키지 기판의 휨을 개선하는 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판에 관한 것이다.
본 발명에 따른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판은 반도체 소자가 실장되고, 외층 회로패턴이 형성된 패키지 영역; 및 상기 패키지 영역을 둘러싸도록 형성되어 있으며, 소정 모양의 구리 패턴이 형성되어 있는 더미 영역을 포함하는 것을 특징으로 한다.
따라서, 본 발명에 따른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판은 더미 영역에 다양한 모양의 구리 패턴을 형성하므로, 전체 반도체 패키지 기판의 휨을 방지하는 효과가 있다.
반도체 패키지 기판, 더미 영역, 솔더 레지스트, 솔더 볼

Description

구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판{Semiconductor package board having dummy area formed copper pattern}
도 1은 종래의 반도체 패키지 기판의 사시도이다.
도 2는 본 발명의 제 1 실시예에 따른 사각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.
도 3a 내지 도 3j는 도 2의 A-A'선을 따라 취해진 것으로, 본 발명의 제 1 실시예에 따른 사각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 제조방법의 흐름을 나타내는 단면도이다.
도 4는 본 발명의 제 2 실시예에 따른 삼각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.
도 5는 본 발명의 제 3 실시예에 따른 육각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.
도 6은 본 발명의 제 4 실시예에 따른 도트 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.
도 7은 본 발명의 제 5 실시예에 따른 블록 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.
*도면의 주요 부분에 대한 부호의 설명*
100, 200, 300, 400, 500 : 반도체 패키지 기판
110, 210, 310, 410, 510 : 패키지 영역
111, 211, 311, 411, 511 : 반도체 소자 실장부
112, 112', 212, 312, 412, 512 : 외층 회로패턴
120, 220, 320, 420, 520 : 더미 영역
121, 121', 221, 321, 421, 521 : 구리 패턴
본 발명은 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판에 관한 것으로, 보다 상세하게는 더미 영역(dummy area)에 다양한 모양의 구리 패턴을 형성함으로써, 전체 반도체 패키지 기판의 휨을 개선하는 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판에 관한 것이다.
최근 경박 단소화되는 반도체 패키지 기판의 추세에 맞추어 기판 조립 및 제조 업체에서는 초정밀 실장 기술에 많은 관심을 기울이고 있는 실정이다.
특히, 반도체 패키지 기판과 메인 보드사이에 전기적인 접합을 연결하는 솔더링(soldering) 공정에서 기판이 점점 얇아짐에 따라, 반도체 패키지 기판의 휨 개선의 중요성이 갈수록 증대되고 있다.
이러한 솔더링 구현에서 반도체 패키지 기판의 휨은 공정율 및 생산성에 많은 영향을 주고 있다.
게다가, 반도체 패키지 기판의 휨은 정도에 따라 솔더링 공정에서 솔더 볼(solder ball)이 반도체 패키지 기판의 솔더 볼 패드(solder ball pad)에 형성되지 않는 문제, 또는 반도체 소자 실장시에 반도체 소자와 반도체 패키지 기판에 형성된 솔더 볼이 접합되지 않는 문제 등이 발생하여 반도체 소자와 반도체 패키지 기판이 전기적으로 도통되지 않는 불량까지도 초래할 수 있는 중요한 인자이다.
도 1은 종래의 반도체 패키지 기판의 사시도이다.
도 1에 나타낸 바와 같이, 종래의 반도체 패키지 기판(10)은 통상적으로 반도체 소자 실장부(11a) 및 외층 회로패턴(11b)을 포함하는 패키지 영역(11) 및 패키지 영역(11)을 둘러싸고 있는 더미 영역(12)으로 이루어져 있다.
이러한 종래의 반도체 패키지 기판(10)은 패키지 영역(11)의 외층 회로패턴(11b)의 두께 또는 패키지 영역(11)과 더미 영역(12)의 솔더 레지스트층(solder resist layer)의 두께를 조절함으로써, 반도체 패키지 기판(10) 전체의 균형을 유지하여 휨을 개선하려 하였다.
그러나, 종래의 반도체 패키지 기판(10)은 솔더 레지스트의 스크린 프린팅(screen printing) 공정의 편차가 크기 때문에, 반도체 패키지 기판(10)이 고밀도화, 고집적화 및 소형화되어 감에 따라 휨의 발생 정도도 커지는 문제점이 있었다.
이로 인하여, 종래의 반도체 패키지 기판(10)은 휨이 발생한 상태에서 솔더 레지스트 등이 경화되는 경우, 그 상태를 계속 유지하려는 성향이 더욱더 강하게 되어서, 평평한 상태의 반도체 패키지 기판(10)으로 재활용하기도 어려웠었다.
더욱이, 내층의 코어로 사용되는 동박적층판의 두께가 60㎛ 이하로 얇아짐에 따라, 종래의 반도체 패키지 기판(10)은 휨 발생 정도가 높아지기 때문에, 패키지 영역(11)의 외층 회로패턴(11b)의 두께 또는 패키지 영역(11)과 더미 영역(12)의 솔더 레지스트층의 두께를 조절하여 반도체 패키지 기판(10)의 휨을 개선하기가 더욱 어려운 문제점도 있었다.
상기 문제점을 해결하기 위한 본 발명의 기술적 과제는 더미 영역(dummy area)에 다양한 모양의 구리 패턴을 형성함으로써, 전체 반도체 패키지 기판의 휨을 개선하는 반도체 패키지 기판을 제공하는 것이다.
상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판은 반도체 소자가 실장되고, 외층 회로패턴이 형성된 패키지 영역; 및 상기 패키지 영역을 둘러싸도록 형성되어 있으며, 소정 모양의 구리 패턴이 형성되어 있는 더미 영역을 포함하는 것을 특징으로 한다.
바람직하게는, 본 발명에 따른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 상기 구리 패턴의 소정 모양은 삼각형, 사각형, 육각형, 도트 및 블록 모양으로 이루어진 군으로부터 적어도 하나가 선택되는 것이 바람직하다.
바람직하게는, 본 발명에 따른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 상기 소정 모양의 구리 패턴의 면적은 상기 더미 영역의 면적의 약 60% 내지 약 75%인 것이 바람직하다.
이하, 도면을 참조하여 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키 지 기판을 상세히 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 사각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.
도 2에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 사각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판(100)은 반도체 소자 실장부(111)와 외층 회로패턴(112)을 포함하는 패키지 영역(110), 및 패키지 영역(110)을 둘러싸고 사각형 모양의 구리 패턴(121)이 형성된 더미 영역(120)을 포함하여 이루어진다.
패키지 영역(110)은 반도체 소자가 반도체 소자 실장부(111)에 실장되어 패키징된 후, 더미 영역(120)이 제거된 상태에서 마더 보드(mother board) 등에 실장되는 영역이다.
또한, 패키징 영역은 외층 회로패턴(112)외에 내층 회로패턴(도시되지 않음)이 형성되어 있어서, 반도체 소자와 전기적 신호를 송수신한다.
반도체 소자 실장부(111)는 반도체 소자가 실장되는 영역으로, 통상적으로 패키지 영역(110)의 중앙부분에 형성된다.
여기서 반도체 소자 실장부(111)에 실장되는 반도체 소자는 외층 회로패턴(112)에 형성된 와이어 본딩 패드(wire bonding pad) 또는 솔더 볼 패드(solder ball pad)와 전기적으로 연결된다.
또한, 반도체 소자 실장부(111)에 실장되는 반도체 소자의 방열을 위하여, 반도체 소자 실장부(111)는 전도성 물질(예를 들면, 구리 또는 금)로 형성되는 것 이 바람직하다.
외층 회로패턴(112)은 반도체 소자 실장부(111) 주위에 형성되며, 반도체 소자 실장부(111)에 실장되는 반도체 소자와 전기적으로 연결하기 위한 와이어 본딩 패드 또는 솔더 볼 패드가 솔더 레지스트 패턴(도시되지 않음)에서 노출되어 있다.
더미 영역(120)은 반도체 소자 실장부(111)에 반도체 소자가 실장된 후, 마더 보드 등에 패키지 영역(110)이 실장되기 전에 제거되는 부분으로, 패키지 영역(110)을 둘러싸도록 형성되어 있으며, 사각형 모양의 구리 패턴(121)이 형성되어 있다.
본 발명에 따른 반도체 패키지 기판(100)의 더미 영역(120)은 사각형 모양의 구리 패턴(121)이 형성되어 있어서, 전체 반도체 패키지 기판(100)에 걸쳐 적절한 인장 강도를 가지기 때문에, 외부에서 압력을 가해도 전체 반도체 패키지 기판(100)이 잘 휘지 않고, 평평한 본래의 형태를 유지한다.
따라서, 이후 수행되는 솔더 레지스트의 스크린 프린팅 공정에서, 공정 편차에 따른 휨에 대하여 저항성을 가지므로, 솔더 레지스트가 경화된 후에도 반도체 패키지 기판(100)의 휨을 발생을 억제한다.
또한, 이후 수행되는 솔더링 공정에서, 반도체 패키지 기판(100)의 솔더 볼 패드에 솔더 볼이 높은 신뢰성을 가지고 형성될 수 있다.
뿐만 아니라, 이후 수행되는 반도체 소자 실장 공정에서, 반도체 패키지 기판(100)의 솔더 볼 패드에 형성된 솔더 볼이 균일한 높이로 형성되므로, 반도체 소자와 솔더 볼간 접합의 신뢰성이 향상한다.
바람직한 실시예에서, 더미 영역(120)의 사각형 모양의 구리 패턴(121)은 패키지 영역(110)의 외층 회로패턴(112) 형성과 함께 형성되는 것이 바람직하다.
이때, 사각형 모양의 구리 패턴(121)의 면적은 전체 더미 영역(120)의 약 60%∼75%인 것이 바람직하다.
만약, 구리 패턴(121)의 면적이 60%보다 작은 경우, 반도체 패키지 기판(100)의 휨 발생에 대한 저항성의 효과가 감소하는 문제가 발생한다.
한편, 구리 패턴(121)의 면적이 75%보다 큰 경우, 더미영역의 경도가 강하여 외부에서 압력을 가할 때, 반도체 패키지 기판(100)의 더미영역이 부러지기 쉬운 문제가 발생한다.
도 3a 내지 도 3j는 도 2의 A-A'선을 따라 취해진 것으로, 본 발명의 제 1 실시예에 따른 사각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 제조방법의 흐름을 나타내는 단면도이다.
도 3a에서와 같이, 절연수지층(102) 및 회로패턴이 형성된 동박층(103)을 포함하는 동박적층판(copper clad laminate)의 양면에 절연층(104, 104')(예를 들면, 프리프레그(prepreg))을 각각 적층한 원판(101)을 준비한다.
여기서 원판(101)의 내층(즉, 원판(101)의 내부에 회로패턴이 형성된 동박층(103))이 2층인 구조가 도시되어 있으나, 사용 목적이나 용도에 따라 내층이 4층 및 6층 등의 다층의 구조인 원판(101)을 사용할 수 있다.
또한, 내층이 없는 원판(101)(예를 들면, 동박 적층판을 직접 원판(101)으로 사용하는 경우)을 사용할 수도 있다.
도 3b에서와 같이, 각층간의 회로연결을 위하여 도통홀(through hole; a) 및 블라인드 비아홀(blind via hole; b)을 형성한다.
여기서 도통홀(a)은 CNC 드릴(Computer Numerical Control Drill)을 사용하여 사전에 설정된 위치에 따라 형성하는 방식을 사용하는 것이 바람직하다. 이러한 CNC 드릴을 이용하여 도통홀(a)을 가공한 후에, 드릴링 시 발생하는 도통홀(a) 측벽의 먼지, 절연층(104, 104') 표면의 먼지 등을 제거하는 디버링(deburring) 공정을 더 수행하는 것이 보다 바람직하다.
또한, 블라인드 비아홀(b)은 YAG 레이저(Yttrium Aluminum Garnet laser) 또는 이산화탄소 레이저(CO2 laser)를 사용하여 사전에 설정된 위치에 따라 형성하는 방식을 사용하는 것이 바람직하다. 이러한 레이저를 이용하여 블라인드 비아홀(b)을 형성한 후에, 형성 시 발생하는 열로 인하여 절연수지층(102) 및 절연층(104, 104') 등이 녹아서 블라인드 비아홀(b)의 측벽에 발생하는 스미어(smear)를 제거하는 디스미어(desmear) 공정을 더 수행하는 것이 보다 바람직하다.
도 3c에서와 같이, 각층간의 전기적 연결을 하고 절연층(104, 104') 표면에 회로패턴을 형성하기 위하여, 절연층(104, 104'), 도통홀(a) 및 블라인드 비아홀(b)에 무전해 동도금층(105, 105')을 형성한다.
일실시예로, 무전해 동도금층(105, 105') 형성 공정은 탈지(cleanet) 과정, 소프트 부식(soft etching) 과정, 예비 촉매처리(pre-catalyst) 과정, 촉매처리 과정, 활성화(accelerator) 과정, 무전해 동도금 과정 및 산화방지 처리 과정을 포함 하는 촉매 석출 방식을 이용할 수 있다.
다른 실시예로, 무전해 동도금층(105, 105') 형성 공정은 플라즈마 등에 의하여 발생되는 기체의 이온 입자(예를 들면, Ar+)를 구리 타겟(copper target)에 충돌시킴으로써, 절연층(104, 104'), 도통홀(a) 및 블라인드 비아홀(b)에 무전해 동도금층(105, 105')을 형성하는 스퍼터링(sputtering) 방식를 이용할 수 있다.
도 3d에서와 같이, 원판(101)의 상하 무전해 동도금층(105, 105')에 드라이 필름(106, 106')을 각각 도포한 후, 노광 및 현상 공정을 수행함으로써, 드라이 필름(106, 106')에 소정의 패턴을 형성한다.
여기서 소정의 패턴은 일반적인 외층 회로패턴, 도통홀(a)의 랜드, 블라인드 비아홀(b)의 랜드, 반도체 소자 실장부, 와이어 본딩 패드 패턴, 솔더 볼 패드 패턴 및 더미 영역에 형성될 사각형 모양의 패턴 등을 포함한다.
일실시예로, 드라이 필름(106, 106')에 소정의 패턴을 형성하는 공정은 소정의 패턴이 인쇄된 아트 워크 필름(art work film; 도시되지 않음)을 드라이 필름(106, 106') 위에 밀착시킨 후 자외선을 조사한다. 이때, 아트 워크 필름의 패턴이 인쇄된 검은 부분은 자외선이 투과하지 못하고, 인쇄되지 않은 부분은 자외선이 투과하여 아트 워크 필름 아래의 드라이 필름(106, 106')을 경화시키게 된다. 이렇게 드라이 필름(106, 106')이 경화된 원판(101)을 현상액에 담그면 경화되지 않은 드라이 필름(106, 106') 부분이 현상액에 의해 제거되고, 경화된 드라이 필름(106, 106') 부분만 남아서 소정의 도금 레지스트 패턴을 형성한다.
도 3e에서와 같이, 소정의 패턴이 형성된 드라이 필름(106, 106')을 도금 레지스트로 사용하여, 무전해 동도금층(105, 105'), 도통홀(a) 및 블라인드 비아홀(b) 영역에 전해 동도금층(107, 107')을 형성한다.
여기서 전해 동도금층(107, 107')을 형성하는 방법은 원판(101)을 동도금 작업통에 침식시킨 후 직류 정류기를 이용하여 전해 동도금을 수행한다. 이러한 전해 동도금은 도금될 면적을 계산하여 직류 정류기에 적당한 전류를 동을 석출하는 방식을 사용하는 것이 바람직하다. 전해 동도금 공정은 동도금층의 물리적 특성이 무전해 동도금층보다 우수하고, 두꺼운 동도금층을 형성하기 용이한 장점이 있다.
도 3f에서와 같이, 상하 양면에 도포된 드라이 필름(106, 106')을 박리하여 제거한다.
도 3g에서와 같이, 애칭액을 분무시키는 플레쉬 에칭(flash etching) 공정을 수행함으로써, 전해 동도금층(107, 107')이 형성되지 않은 부분의 무전해 동도금층(105, 105')을 제거한다.
이 공정에서, 본 발명에 따른 패키지 영역의 반도체 소자 실장부(111)와 외층 회로패턴(112, 112'), 및 더미 영역의 구리 패턴(121, 121')의 형성이 완료된다.
도 3h에서와 같이, 기판의 양면에 솔더 레지스트(108, 108')를 도포한 후, 가건조시킨다.
도 3i에서와 같이, 상하 솔더 레지스트(108, 108')에 노광, 현상 및 에칭 공정을 수행함으로써, 상부 솔더 레지스트(108, 108')에 반도체 소자가 실장되는 반 도체 소자 실장부(111), 및 반도체 소자와 연결되는 와이어 본딩 패드에 대응하는 개구부(c)를 형성하고, 하부 솔더 레지스트(108, 108')에 이후 마더보드 등과 연결되는 솔더 볼 패드에 대응하는 개구부(d)를 형성한다. 다음으로, 상하 솔더 레지스트(108, 108')를 완전 경화시킨다.
도 3j에서와 같이, 상하 솔더 레지스트(108, 108') 개구부(c, d)인 반도체 소자 실장부(111), 와이어 본딩 패드 및 솔더 볼 패드에 각각 금도금층(109, 109')을 형성한다.
실시예에서, 금과 접착성을 높이기 위하여, 니켈을 얇게 도금한 후, 금도금층(109, 109')을 형성하는 것이 바람직하다.
이후, 라우터(router) 또는 파워 프레스(power press) 등을 이용하여 외곽 형성을 수행하면, 본 발명에 따른 사각형 모양의 구리 패턴(121)이 형성된 더미 영역(120)을 구비한 반도체 패키지 기판(100)이 제조된다.
도 4는 본 발명의 제 2 실시예에 따른 삼각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이고, 도 5는 본 발명의 제 3 실시예에 따른 육각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이며, 도 6은 본 발명의 제 4 실시예에 따른 도트 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이고, 도 7은 본 발명의 제 5 실시예에 따른 블록 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.
도 4 내지 도 7에 도시된 바와 같이, 본 발명의 제 2 내지 제 5 실시예에 따 른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판(200, 300, 400, 500)은 반도체 소자 실장부(211, 311, 411, 511)와 외층 회로패턴(212, 312, 412, 512)을 포함하는 패키지 영역(210, 310, 410, 510), 및 패키지 영역(210, 310, 410, 510)을 둘러싸고 삼각형, 육각형, 도트 및 블록 모양의 구리 패턴(221, 321, 421, 521)이 각각 형성된 더미 영역(220, 320, 420, 520)을 포함하여 이루어진다.
제 1 실시예와 마찬가지로, 본 발명의 제 2 내지 제 5 실시에에 따른 구리 패턴(221, 321, 421, 521)이 형성된 더미 영역(220, 320, 420, 520)을 구비한 반도체 패키지 기판(200, 300, 400, 500)도 더미 영역(220, 320, 420, 520)의 구리 패턴(221, 321, 421, 521)이 패키지 영역(210, 310, 410, 510)의 외층 회로패턴(212, 312, 412, 512)과 함께 형성되는 것이 바람직하다.
또한, 더미 영역(220, 320, 420, 520)의 구리 패턴(221, 321, 421, 521)의 면적은 전체 더미 영역(220, 320, 420, 520)의 약 60%∼75%인 것이 바람직하다.
상술한 본 발명에 따른 반도체 패키지 기판(100, 200, 300, 400, 500)에서, 더미 영역(120, 220, 320, 420, 520)의 구리 패턴(121, 221, 321, 421, 521)의 모양은 삼각형, 사각형, 육각형, 도트 및 블록 모양에 대하여 설명하였으나, 본 발명에 따른 더미 영역(120, 220, 320, 420, 520)의 구리 패턴(121, 221, 321, 421, 521)의 모양은 이에 한정되지 않고, 다른 다양한 모양의 구리 패턴이 형성될 수 있음은 본 기술분야에서 통상적으로 숙련된 당업자에게 분명할 것이다.
이상에서 본 발명에 대하여 설명하였으나, 이는 일실시예에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 얼마든지 다양한 변화 및 변형이 가 능함은 본 기술분야에서 통상적으로 숙련된 당업자에게 분명할 것이다. 하지만, 이러한 변화 및 변형이 본 발명의 범위 내에 속한다는 것은 이하 특허청구범위를 통하여 확인될 것이다.
상술한 바와 같이, 본 발명에 따른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판은 더미 영역에 다양한 모양의 구리 패턴을 형성하므로, 전체 반도체 패키지 기판의 휨을 방지하는 효과가 있다.
또한, 본 발명에 따른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판은 휨이 방지되므로, 조립 정밀도 및 솔더링 신뢰성이 개선되어 반도체 소자 실장시에 생산성이 향상되는 효과도 있다.
또한, 본 발명에 따른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판은 휨이 발생하지 않아 실장시에 반도체 소자와 전기적 접속이 우수하므로, 반도체 패키지 제품의 생산 수율이 향상되는 효과도 있다.

Claims (3)

  1. 반도체 소자가 실장되고, 외층 회로패턴이 형성된 패키지 영역; 및
    상기 패키지 영역을 둘러싸도록 형성되어 있으며, 소정 모양의 구리 패턴이 형성되어 있는 더미 영역을 포함하는 것을 특징으로 하는 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판.
  2. 제 1 항에 있어서,
    상기 구리 패턴의 소정 모양은 삼각형, 사각형, 육각형, 도트 및 블록 모양으로 이루어진 군으로부터 적어도 하나가 선택되는 것을 특징으로 하는 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판.
  3. 제 1 항에 있어서,
    상기 소정 모양의 구리 패턴의 면적은 상기 더미 영역의 면적의 약 60% 내지 약 75%인 것을 특징으로 하는 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판.
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* Cited by examiner, † Cited by third party
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US8014154B2 (en) 2006-09-27 2011-09-06 Samsung Electronics Co., Ltd. Circuit substrate for preventing warpage and package using the same
CN106531714A (zh) * 2017-01-24 2017-03-22 日月光封装测试(上海)有限公司 用于半导体封装的引线框架条及其制造方法

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