TWI395302B - 半導體元件及半導體元件之製造方法 - Google Patents

半導體元件及半導體元件之製造方法 Download PDF

Info

Publication number
TWI395302B
TWI395302B TW094141878A TW94141878A TWI395302B TW I395302 B TWI395302 B TW I395302B TW 094141878 A TW094141878 A TW 094141878A TW 94141878 A TW94141878 A TW 94141878A TW I395302 B TWI395302 B TW I395302B
Authority
TW
Taiwan
Prior art keywords
substrate
semiconductor wafer
mounting terminal
mounting
resin
Prior art date
Application number
TW094141878A
Other languages
English (en)
Other versions
TW200625561A (en
Inventor
Sadakazu Akaike
Akinobu Inoue
Atsunori Kajiki
Hiroyuki Takatsu
Takashi Tsubota
Norio Yamanishi
Original Assignee
Shinko Electric Ind Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Ind Co filed Critical Shinko Electric Ind Co
Publication of TW200625561A publication Critical patent/TW200625561A/zh
Application granted granted Critical
Publication of TWI395302B publication Critical patent/TWI395302B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01067Holmium [Ho]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19106Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

半導體元件及半導體元件之製造方法 發明領域
本發明有關於一種半導體元件,其包括一個配置於一個半導體晶片安裝基板上的測試端子。
發明背景
被稱為單一晶片封裝體的半導體元件除了用於把該半導體元件連接至像主機板般之另一個基板上的安裝端之外,可以包括用於測試該半導體元件之電氣訊號的測試端。第1圖是為一個包括如此之測試端之半導體元件的橫截面圖。
在第1圖中所示的半導體元件10包括一個基板11、一個半導體晶片25、安裝端子41、和測試端子42。該半導體晶片25與導線28是由模鑄樹脂29密封。
該基板11包括一個基底材料12、貫穿該基底材料12的介層孔13、上導線14、上樹脂層15、介層孔16和33、導線17、防焊層21和38、下導線31、下樹脂層32、和連接焊墊35和37。在第1圖中注意的是,一個在該於其上安裝有半導體晶片25之上樹脂層15上的區域是被稱為一個晶片安裝區域A。
該上導線14是配置於該基底材料12的上表面12A上而且是電氣連接到該等介層孔13。該上樹脂層15是被配置俾覆蓋該上導線14和該基底材料12的上表面12A。該等介層孔16是被配置貫穿該上樹脂層15,在一側之介層孔16的末端部份是連接到該上導線14,而在另一側之介層孔16的末端部份是連接到該導線17。該導線17是配置於該上樹脂層15上而且包括連接有該等導線28的連接部份19。該防焊層21是配置於該上樹脂層15上,而且在覆蓋除了該等連接部份19之外之導線17的覆蓋部份時曝露該晶片安裝區域A和該等連接部份19。
該下導線31是配置於該基底材料12的下表面12B上,而且是電氣連接至該等介層孔13。該下樹脂層32是被配置來覆蓋該下導線31和該基底材料12的下表面12B。該等介層孔33是被配置貫穿該下樹脂層32,在一側之介層孔33的末端部份是連接至該等連接焊墊35或者該等連接焊墊37,而在另一側之介層孔33的末端部份是連接到該下導線31。該等連接焊墊35和37是被配置於該下樹脂層32的表面32A上而且是連接至該等介層孔33。該等連接焊墊37是用於安裝該等安裝端子41,而該等連接焊墊35是用於安裝該等測試端子42。
該半導體晶片包括電極焊墊26,其是經由該等導線28來電氣連接至該等連接部份19。該半導體晶片25是安裝於在該上樹脂層15上的晶片安裝區域A上。
該等測試端子42對應於用於測試該半導體元件10之電氣訊號的外部端子。該等測試端子42是安裝於該等被配置在該基底材料12之下表面12B側上(即,該下樹脂層32的下表面32A)的連接焊墊35上。
近年來且持續地,是有半導體元件之微型化與稠密化的持續增加需求,例如,而因此,一種用於堆疊數個半導體元件且把經堆疊之半導體元件安裝於另一個像主機板般之基板上的技術已被發展。要注意的是,如此的一種技術是在日本早期公開專利第2001-339011號案中揭露,例如。第2圖是為兩個堆疊在一起之半導體元件的橫截面圖。要注意的是,於第2圖中所示之經堆疊之半導體元件50和70之與在第1圖中所示之半導體元件10之組件相同的組件是由相同的標號標示。
在第2圖中,該半導體元件70是被堆疊在該半導體元件50上且該半導體元件50是被構築來連接至像主機板般的另一個基板(圖中未示)上。該半導體元件50包括一個基板51、一個半導體晶片55、和安裝端子62。
該基板51包括一個基底材料12、介層孔13、上導線14、上樹脂層15、介層孔16和33、防焊層21和38、下導線31、下樹脂層32、連接部份53、和連接焊墊54和61。該等連接部份53和該等連接焊墊54是被配置於該上樹脂層15上而且是電氣連接到該等介層孔16。該等連接部份53是電氣連接至該半導體晶片55的電極焊墊56。該等連接焊墊54是連接到被配置於該半導體元件70上的安裝端子72。該等連接焊墊61是被配置於該下樹脂層32的下表面32A上,而且是電氣連接至該等介層孔33。
該半導體晶片55包括該等電氣連接至凸塊57的電極焊墊56。該等凸塊57是由焊錫58來電氣連接到該等連接部份53。而且,填底樹脂59是被配置在該半導體晶片55與該基板51之間。該等安裝端子62是配置於該等連接焊墊61上而且是被構築來連接到像主機板般的另一個基板(圖中未示)上。
該半導體元件70是安裝於該半導體元件50的連接焊墊54上,而且包括一個基板71、一個半導體晶片25、和安裝端子72。該半導體晶片25以及導線28是由模鑄樹脂29來密封。
該基板71包括一個基底材料12、介層孔13、上導線14、上樹脂層15、介層孔16和33、導線17、防焊層21和38、下導線31、下樹脂層32、及連接焊墊37。該等安裝端子72是電氣連接到該半導體元件50的連接焊墊54。藉由把該等安裝端子72連接到該等連接焊墊54,在該半導體元件50與該半導體元件70之間的電氣連接可以被實現。
藉由如上所述堆疊該兩個半導體50和70,及把經堆疊的半導體元件結構安裝於像主機板般的另一個基板上,在另一個基板上之安裝該等半導體50和70所需之一個區域的外部尺寸可以被縮減,且該等半導體50和70能夠在較高密度下被安裝。
在第1圖的例子中,由於該半導體元件10具有兩種類型的端子(即,安裝端子41和測試端子42)配置在該基板11的一側(即,該下樹脂層32的下表面32A側),該基板11的外部尺寸會是相當大,且該半導體元件10無法被適當地微型化。
於第2圖之兩個半導體50和70實現堆疊式半導體元件結構的例子中,該等半導體元件50和70的稠密化能夠被實現。然而,在這例子中,即使與該半導體元件10之那些相似的測試端子是被設置,該等測試端子最終面向該半導體元件50以致於在該半導體元件50與該半導體元件70之間之電氣訊號的測試不會被執行。
發明概要
本發明是針對以上所述之其中一個或者多個問題來被構想,而且它提供一種能夠被微型化的半導體元件而且是適於致使被配置成堆疊式半導體元件結構之本半導體元件與另一個半導體元件之電氣訊號的測試。
根據本發明之實施例,一種半導體元件是被設置,其包括:一個半導體晶片;一個基板,該半導體晶片是被安裝於該基板上;一個安裝端子,其是被配置於該基板的第一側上;及一個測試端子,其是被配置於該基板的第二側上,該第二側是與該基板的第一側相對。
在本實施例的一個特徵中,藉由配置該測試端子在該基板之與該基板之於其上配置有安裝端子之第一側相對的第二側上,該基板的外部尺寸會被縮減而且該半導體元件的微型化能夠被實現,例如。在本實施例的另一個特徵中,即使當另一個半導體元件被安裝於本實施例的半導體元件上時,該等半導體元件之電氣訊號的測試能夠被執行,例如。
根據本發明的較佳實施例,該半導體晶片被安裝於該基板的第二側上,而該測試端子比該半導體晶片自該基板的第二側更突出。
在本實施例的一個特徵中,藉由配置該測試端子比該半導體晶片更突出,該半導體晶片能夠被防止妨礙一個把測試裝置之探針連接到該測試端子的處理以致於該探針與該測試端子可以輕易連接,例如。
根據本發明的另一較佳實施例,該半導體晶片是由樹脂所覆蓋,而且該測試端子的一個部份是經由該樹脂來被曝露。
在本實施例的一個特徵中,該樹脂可以控制該測試端子相對於該基板的定位,例如。
圖式簡單說明
第1圖是為包括測試端子之半導體元件的橫截面圖;第2圖是為兩個堆疊在一起之半導體元件的橫截面圖;第3圖是為本發明之實施例之半導體元件的平面圖;第4圖是為在第3圖中所示之半導體元件之沿著線B-B的橫截面圖;第5圖是為藉由安裝本實施例之半導體元件於另一個半導體元件上來被實現之結構的橫截面圖;第6圖是為一個描繪用於製造本實施例之半導體元件之第一處理步驟的圖示;第7圖是為一個描繪用於製造本實施例之半導體元件之第二處理步驟的圖示;第8圖是為一個描繪用於製造本實施例之半導體元件之第三處理步驟的圖示;第9圖是為一個描繪用於製造本實施例之半導體元件之第四處理步驟的圖示;第10圖是為一個描繪用於製造本實施例之半導體元件之第五處理步驟的圖示;第11圖是為本發明之另一實施例之包括測試端子在其之基板之兩側之半導體元件的橫截面圖;第12圖是為藉由安裝另一個半導體元件於在第11圖中所示之半導體元件上來被實現之結構的橫截面圖;第13圖是為藉由安裝在第4圖中所示之半導體元件於在第11圖中所示之半導體元件上來被實現之結構的橫截面圖;第14圖是為本發明之另一實施例之包括電子組件和測試端子之半導體元件的橫截面圖;及第15圖是為藉由把在第14圖中所示之半導體元件連接至一個主機板來被實現之結構的橫截面圖。
較佳實施例之詳細說明
在後面,本發明的較佳實施例是配合該等附圖來作描述。
首先,本發明之實施例的半導體元件80是配合第3和4圖來作描述。第3圖是為本實施例之半導體元件80的平面圖,而第4圖是為該半導體元件80沿著在第3圖中所示之線B-B的橫截面圖。要注意的是,在第3圖中,R1表示經由模鑄樹脂109來被曝露之測試端子103之平表面103A的直徑(於此後稱為’直徑R1’)。也要注意的是,在第4圖中,C表示一個在一個上樹脂層96上之安裝有一個半導體晶片105的區域(於此後稱為’晶片安裝區域C’),H1表示導線107相對於電極焊墊106的高度(於此後稱為”高度H1’),T1表示包括該電極焊墊106之半導體晶片105的厚度(於此後稱為’厚度T1’),T2表示該模鑄樹脂109相對於該上樹脂層96之上表面的厚度(於此後稱為’厚度T2’),R2表示該等測試端子103之實質上球形結構的直徑(於此後稱為’直徑R2’),而R3表示安裝端子92之實質上球形結構的直徑(於此後稱為’直徑R3’)。
根據本實施例,該半導體元件80包括一個基板81、該半導體晶片105、安裝端子92、和測試端子103。該基板81包括一個基底材料82、介層孔83、下導線85、下樹脂層87、介層孔88和97、連接焊墊89和101、防焊層91和102、上導線95、上樹脂層96、及導線連接部份99。
該基底材料82是為一個板元件,其可以由樹脂基底材料或者陶瓷基底材料製成,例如。該等介層孔83是被配置俾貫穿該基底材料82。該等介層孔83是被設置用於實現在該上導線95與該下導線85之間的電氣連接。該下導線85是被配置於該基底材料82的下表面82B上而且是電氣連接到該等介層孔83。該下樹脂層87是被配置俾可覆蓋該下導線85和該基底材料82的下表面82B。該等介層孔88是被配置貫穿該下樹脂層87,在一側之介層孔88的末端部份是連接到該下導線85,而在另一側之介層孔88的末端部份是連接到該等連接焊墊89。
該等連接焊墊89是被配置於該下樹脂層87的表面87A上,而且是電氣連接至該等介層孔88。該等連接焊墊89是用來安裝該等安裝端子92。該防焊層91是被配置俾可在曝露該等連接焊墊89時覆蓋該下樹脂層87的表面87A。
該上導線95是被配置於該基底材料82的上表面82A上,而且是電氣連接至該等介層孔83。該上樹脂層96是被配置俾可覆蓋該上導線95和該基底材料82的上表面82A。要注意的是,該於其上安裝有該半導體晶片105的晶片安裝區域C是被產生在該上樹脂層96上。該等介層孔97是被配置貫穿該上樹脂層96,在一側之介層孔97的末端部份是連接至該上導線95,而在另一側之介層孔97的末端部份是連接到該等導線連接部份99或者該等連接焊墊101。
該等導線連接部份99是被配置於該上樹脂層96上,而且是電氣連接到該等介層孔97。該等導線連接部份99是用於安裝該等連接到該半導體晶片105的導線107。該等連接焊墊101是被配置於該上樹脂層96上,而且是電氣連接到該等介層孔97。該等測試端子103是被配置於該等連接焊墊101上。該防焊層102是被配置俾可在曝露該等連接焊墊101和該晶片安裝區域C時覆蓋該上樹脂層96的上表面。
該半導體晶片105是藉著黏著劑來被安裝於在該上樹脂層96上的晶片安裝區域C上。該半導體晶片105包括經由導線107來電氣連接至該等導線連接部份99的電極焊墊106。該半導體晶片105的厚度T1可以是0.15 mm,例如。而且,該等導線107的高度H1可以是0.1 mm,例如。
根據一個實施例,該等安裝端子92會相當於電氣連接至像半導體元件50般之另一個半導體元件的外部端子(見第5圖)。該等安裝端子92是被配置於該下樹脂層87的下表面87A上,而且是電氣連接到該等連接焊墊89。要注意的是,錫球或者金屬柱可以被使用作為該等安裝端子92,例如。在錫球是被使用作為該等安裝端子92的情況中,該等安裝端子92的直徑R3可以是0.4 mm,例如。
該等測試端子103是被用於測試電氣訊號。在一個實施例中,電氣訊號測試可以藉由把測試裝置的探針連接到該等測試端子103來被執行。該等測試端子103是被配置於該上樹脂層96的上表面上,即,在該基板81之相對於在其上被配置有該等安裝端子92之側(即,該下樹脂層87的表面87A)的相對側上,且該等測試端子103是電氣連接到該等連接焊墊101。
藉由把該等測試端子103配置於該基板81之相對於該基板81之在其上配置有安裝端子92之側(例如,該下樹脂層87的下表面87A)的相對側(例如,上樹脂層96的上表面)上,用於安裝該等測試端子103的連接焊墊不必被配置於該基板81之在其上配置有安裝端子92的側上以致於該基板81的外部尺寸能夠被縮減而該半導體元件80能夠被微型化。
第5圖是為藉由把本實施例之半導體元件80安裝於在第2圖中所示之半導體元件50上來被實現之結構的橫截面圖。當本實施例的半導體元件80是如在第5圖中所示被安裝於該半導體元件50上時,例如,測試裝置(圖中未示)的探針可以連接到該等被配置於該上樹脂層96之上表面,即,非面向該半導體元件50之側,上的測試端子103,以致於該半導體元件50和該半導體元件80之電氣訊號的測試可以被執行。
在所描繪的實施例中,該等測試端子103具有實質上球形結構,平表面103A是被配置於該等球形結構的上部。要注意的是,該等測試端子103最好是被配置比該等導線107更突出。
藉由把該等測試端子103配置比該等導線107更突出,該等導線107會被防止妨礙一個連接測試裝置之探針到該等測試端子103之平表面103A的處理。因此,測試裝置之探針到該等測試端子103的連接會是容易。而且,在半導體晶片105是以覆晶方式連接到該基板81的情況中,該等測試端子103最好是被配置比該半導體晶片105更突出。
在所描繪的實施例中,用於保護導線107的模鑄樹脂109是被配置曝露該等測試端子103的平表面103A,同時覆蓋該等測試端子103的其他部份。該等測試端子103的平表面103A和該模鑄樹脂109的表面109A是被配置成實質上共面的。藉由配置該模鑄樹脂109曝露該等測試端子103的平表面103A,同時覆蓋該等測試端子103的其他部份,該等測試端子103的周緣可以由該模鑄樹脂109所支撐,而該等測試端子103之相對於該基板81的定位可以被控制。
要注意的是,錫球或者圓柱形/稜柱形金屬柱可以被使用作為該等測試端子103,例如。在金屬柱是被使用作為該等測試端子103的情況中,由銅製成的金屬柱可以由錫來連接到該等連接焊墊101,或者該等金屬柱可以藉由引起電鍍在該等連接焊墊101上的沉澱成長來被產生,例如。在錫球是被使用作為測試端子103的情況中,該等測試端子103的直徑R2可以是0.4 mm,例如,而且在如此的情況中,經由該模鑄樹脂109來被曝露之平表面103A的直徑R1可以是0.25 mm,例如。而且,該模鑄樹脂109的厚度T2可以是0.3 mm,例如。
在後面,一種製造本實施例之半導體元件80的方法是配合第6至10圖來作描述。第6至10圖是為描繪用於製造該半導體元件80之處理步驟的圖示。要注意的是,在第6至10圖中,與在第4圖中所示之那些相同的組件是由相同的標號標示。而且,要注意的是,在第8圖中,T3表示該模鑄樹脂109在被研磨之前相對於該上樹脂層96之上表面的厚度(於此後稱為’厚度T3’)。
根據所描繪的實施例,首先,如在第6圖中所示,如配合第4圖所描述的該基板81是透過一種用於製造基板之習知方法來被製成,例如。在這情況中,該等連接焊墊101是被產生於該上樹脂層96的上表面上(即,相對於該在其上形成有用於安裝安裝端子92之連接焊墊89之側的相對側)。
然後,如在第7圖中所示,該半導體晶片105是經由黏著劑來被安裝於在該上樹脂層96上的晶片安裝區域C上,而該等電極106和該等導線連接部份99是經由導線107來被連接。然後,該等測試端子103是連接至該等連接焊墊101。在一個例子中,該半導體晶片105的厚度T1可以是0.15 mm,而該等導線107的高度H1可以是0.1 mm。而且,在錫球是被使用作為該等測試端子103的情況中,該等測試端子103的直徑R2可以是0.4 mm,例如。
然後,如在第8圖中所示,該模鑄樹脂109是被配置俾覆蓋該等導線107、該半導體晶片105、和該等測試端子103。要注意的是,該模鑄樹脂109的厚度T3最好是被配置成用於覆蓋該等導線107的適當厚度。
然後,如在第9圖中所示,該模鑄樹脂109的研磨表面是被研磨以致於該研磨表面會被配置成與該基底材料82的平面方向平行,而結果,該等測試端子103的上部是經由該模鑄樹脂109來被曝露。在這情況中,該等測試端子103是隨同該模鑄樹脂109一起被研磨以致於該等測試端子109的上部是被配置成經由該模鑄樹脂109來被曝露的平表面103A。要注意的是,該模鑄樹脂109在被研磨之後的厚度T2會是0.3 mm,例如。該等測試端子103之平表面103A的直徑R1會是0.25 mm,例如。
然後,如在第10圖中所示,該等安裝端子92是連接到該等連接焊墊89,而該半導體元件80是因此被製成。要注意的是,在錫球被使用作為安裝端子92的情況中,該等安裝端子92的直徑R3會是0.4 mm,例如。
在後面,該半導體元件80的變化例子是配合第11和12圖來作描述。在這變化例子的半導體元件110中,,用於實現與另一個半導體元件之連接的安裝端子是被配置於該上樹脂層的上表面取代該等測試端子103。換句話說,該半導體元件110具有被配置於其之基板兩側的安裝端子。
第11圖是為該半導體元件110的橫截面圖,而第12圖是為藉由把在第2圖中所示之半導體元件70安裝於該半導體元件110上來被實現之結構的橫截面圖。要注意的是,在第11圖中,T4表示包括電極焊墊106之半導體晶片123的厚度(於此後稱為’厚度T4’)。而且,要注意的是,在第11和12圖中,與在第4圖中所示之半導體元件80之那些相同的組件是由相同的標號標示。
根據所描繪的實施例,該半導體元件110包括一個基板115、該半導體晶片123、和安裝端子118和125。該半導體晶片123是藉著黏著劑來被黏貼到在上樹脂層96上的晶片安裝區域C。
該基板包括一個基底材料82、介層孔83、下導線85、下樹脂層87、介層孔88和97、防焊層91和102、上導線95、上樹脂層96、導線連接部份99、及連接焊墊117和121。該等連接焊墊117是用於安裝該等安裝端子118,而且是被配置於該下樹脂層87的表面87A上。該等連接焊墊121是用於安裝該等安裝端子125,而且是被安裝於該上樹脂層96的上表面上。
該半導體晶片123包括經由導線107來電氣連接至該等導線連接部份99的電極焊墊106。在一個例子中,該半導體元件的厚度T4會是0.15 mm。而且,該等導線107的高度H1可以是0.1 mm,例如。
該等安裝端子118相當於用於實現與像主機板般之另一個基板之連接的外部連接端子。該等安裝端子118具有實質上球形結構而且是被配置於該等連接焊墊117上。要注意的是,錫球或者金屬柱可以被使用作為該等安裝端子118,例如。在錫球被使用作為安裝端子118的情況中,該等安裝端子118的直徑R4可以是0.4 mm,例如。
該等安裝端子125具有實質上球形結構,平表面125A是被配置於該等球形結構的上部。要注意的是,該等安裝端子125最好是被配置比該等導線107更突出。
如在第12圖中所示,藉由把比該等導線107更突出的安裝端子125配置於該等連接焊墊121上,該等安裝端子125和該等安裝端子41在安裝該半導體元件70於該半導體元件110上時可以在一個遠離該等導線107之位置的位置被連接。這樣,在該半導體晶片123與該等導線107之間之相對於高度方向的位置關係不必加入考量以致於該半導體元件70至該半導體元件110上的安裝會是容易的。要注意的是,在半導體元件123是以覆晶方式連接到該基板115的情況中,該等安裝端子125最好是被配置成比該半導體晶片123更突出。
在所描繪的實施例中,該等安裝端子125是被配置於該等連接焊墊121上,而該模鑄樹脂109是被配置成曝露該等安裝端子125的表面125A,同時覆蓋該等安裝端子125的其他部份。而且,該等安裝端子125的表面125A是被配置成實質上與該模鑄樹脂109的表面109A共面。
藉由把該模鑄樹脂109配置成曝露該等表面125A,同時覆蓋該等安裝端子125的其他部份,該等安裝端子125相對於該基板115的定位可以被控制。要注意的是,錫球或者圓柱形/稜柱形金屬柱可以被使用作為安裝端子125,例如。在金屬柱是被使用作為安裝端子125的情況中,由銅製成的金屬柱可以由錫來連接到該等連接焊墊121,或者該等金屬柱可以藉由引起電鍍在連接焊墊121上的沉澱成長來被產生,例如。在一個例子中,該等安裝端子125的直徑R5可以是0.4 mm,而在這情況中,由模鑄樹脂109所曝露之安裝端子125之表面125A的直徑R6可以是0.25 mm,例如。
第13圖是為藉由把在第4圖中所示之半導體元件80安裝於該半導體元件110上來被實現之結構的橫截面圖。如在第13圖中所示,具有測試端子103配置於該基底材料82之上表面82A側的半導體元件80可以被安裝於該半導體元件110上以致於在該半導體元件80與該半導體元件110之間之電氣訊號的測試可以被執行。
在後面,該半導體元件80之另一個變化例子是配合第14和15圖來作描述。本變化例子的半導體元件130包括被配置於該基底材料82之上表面82A側上之用於實現與像主機板般之另一個基板之連接的安裝端子134及配置於該基底材料82之下表面82B側上的電子組件。第14圖是為該半導體元件130的橫截面圖,而第15圖是為藉由把該半導體元件130連接至一個主機板150來被實現之結構的橫截面圖。要注意的是,在第14和15圖中,與在第4圖中所示之半導體元件80之那些相同的組件是由相同的標號標示。
在所描繪的實施例中,該半導體元件130包括一個基板131、一個半導體晶片105、安裝端子134、個別組件141、及一個於其內容納有半導體晶片(圖中未示)的封裝體145。
該基板131包括一個基底材料82、介層孔83、下導線85、下樹脂層87、介層孔88和97、上導線95、上樹脂層96、導線連接部份99、防焊層102和138、連接焊墊132、第一連接部份136、及第二連接部份137。該等連接焊墊132是被配置於該上樹脂層96上而且是電氣連接至該等介層孔97。該等連接焊墊是被使用於安裝該等安裝端子134。
該等第一連接部份136是被配置於該下樹脂層87的表面87A上,而且是電氣連接至該等介層孔88。該等第一連接部份136是被構築來實現與該等個別組件141的電氣連接。該等第二連接部份137是被配置於該下樹脂層87的表面87A上,而且是電氣連接至該等介層孔88。該等第二連接部份137是被構築來實現與該封裝體145的電氣連接。該防焊層138是被配置於該下樹脂層87的表面87A上在一個於該等第一連接部份136與該等第二連接部份137之間的區域。
該等安裝端子134具有實質上球形結構,平表面134A是被配置於該等球形結構的上部。該等安裝端子134是安裝於該等連接焊墊132上,而且是被配置成比該等導線107更突出。要注意的是,錫球或金屬柱可以被使用作為該等安裝端子134,例如。
如在第15圖中所示,藉由把該等比導線107更突出的安裝端子134配置於該等連接焊墊132上,該主機板150的連接焊墊151和該等安裝端子134在安裝該半導體元件130於該主機板150上時可以在一個遠離該等導線107的位置被電氣連接。這樣,在不必把該半導體晶片105與該等導線107的位置列入考量下,該半導體元件130可以被輕易地安裝於該主機板150上。在該半導體晶片105是以覆晶方式連接到該基板131的情況;中,該等安裝端子最好是被配置成比該半導體晶片105更突出。
在所描繪的實施例中,該模鑄樹脂109是被配置成曝露該等安裝端子134的表面134A,同時覆蓋該等安裝端子134的其他部份。該等安裝端子134的表面134A是被配置成實質上與該模鑄樹脂109的表面109A共面。
藉由配置該模鑄樹脂109成曝露該等表面134A,同時覆蓋該安裝端子134的其他部份,該等安裝端子134的周緣可以由該模鑄樹脂109所支撐以致於該等安裝端子134相對於該基板131的定位可以被控制。要注意的是,錫球或圓柱形/稜柱形金屬柱可以被使用作為安裝端子134。在金屬柱被使用作為安裝端子134的情況中,由銅製成的金屬柱可以由錫來連接到該等連接焊墊132,或者該等金屬柱可以藉由引起電鍍在該等連接焊墊32上的沉澱成長來被產生,例如。在錫球被使用作為測試端子134的情況中,該等測試端子134的直徑R7可以是0.4 mm,例如,而在如此的情況中,該等安裝端子134之平表面134A的直徑R8可以是0.25 mm,例如。
該等個別組件141是為包括電極142的電子組件。該等電極142是由錫膏143來電氣連接至該等第一連接部份136。在一個實施例中,該等個別組件141中之每一者可以相當於一個像電晶體、二極體、電阻器、或者電容器般的基本電氣元件,例如;即,該等組件141中之每一者可以實現其中一種功能(該等組件141亦被稱為’分立組件’)。
相當於另一個電子組件的封裝體145包括一個封裝體本體146、一個導線架147、和一個被容納於該封裝體本體146之內的半導體晶片(圖中未示)。該導線架147是電氣連接至該被容納於該封裝體本體146內的半導體晶片。該導線架147是由錫來電氣連接至該等第二連接部份137。
藉由把安裝端子134配置於該基板131之該在其上安裝有半導體晶片105的側上,數個電子組件(例如,個別組件141和封裝體145)可以被配置於該基板131的另一側上,即,在相對於該在其上安裝有半導體晶片105之側的相對側上。這樣,該半導體元件130可以在高密度下被安裝。要注意的是,被配置於該基板131上之電子組件的種類不受限於所描繪之例子的那些。
雖然本發明是配合若干較佳實施例來被顯示與描述,顯而易見的是,在閱讀和了解該說明書時對於熟知此項技術之人仕來說等效物與變化物會出現。本發明包括所有如此的等效物與變化物,而且是僅由該等申請專利範圍的範圍所限制。
本發明是以於2004年12月10日提出申請之日本專利申請案第2004-358543號案為基礎並且主張該案之較早申請日的利益,該案的整個內容是被併入於此中作為參考。
10...半導體元件
11...基板
12...基底材料
12A...上表面
12B...下表面
13...介層孔
14...上導線
15...上樹脂層
16...介層孔
17...導線
19...連接部份
21...防焊層
25...半導體晶片
26...電極焊墊
28...導線
29...模鑄樹脂
31...下導線
32...下樹脂層
32A...表面
33...介層孔
35...連接焊墊
37...連接焊墊
38...防焊層
41...安裝端子
42...測試端子
50...半導體元件
51...基板
53...連接部份
54...連接焊墊
55...半導體晶片
56...電極焊墊
57...凸塊
58...錫
59...填底樹脂
61...連接焊墊
62...安裝端子
70...半導體元件
71...基板
72...安裝端子
80...半導體元件
81...基板
82...基底材料
82A...上表面
82B...下表面
83...介層孔
85...下導線
87...下樹脂層
87A...表面
88...介層孔
89...連接焊墊
91...防焊層
92...安裝端子
95...上導線
96...上樹脂層
97...介層孔
99...連接部份
101...連接焊墊
102...防焊層
103...測試端子
103A...平表面
105...半導體晶片
106...電極焊墊
107...導線
109...模鑄樹脂
109A...表面
110...半導體元件
115...基板
117...連接焊墊
118...安裝端子
121...連接焊墊
123...半導體晶片
125...安裝端子
125A...平表面
130...半導體元件
131...基板
132...連接焊墊
134...安裝端子
134A...平表面
136...第一連接部份
137...第二連接部份
138...防焊層
141...個別組件
142...電極
143...錫膏
145...封裝體
146...封裝體本體
147...導線架
150...主機板
A...晶片安裝區域
C...區域
H1...高度
R1...直徑
R2...直徑
R3...直徑
R5...直徑
R6...直徑
T1...厚度
T2...厚度
T3...厚度
T4...厚度
第1圖是為包括測試端子之半導體元件的橫截面圖;第2圖是為兩個堆疊在一起之半導體元件的橫截面圖;第3圖是為本發明之實施例之半導體元件的平面圖;第4圖是為在第3圖中所示之半導體元件之沿著線B-B的橫截面圖;第5圖是為藉由安裝本實施例之半導體元件於另一個半導體元件上來被實現之結構的橫截面圖;第6圖是為一個描繪用於製造本實施例之半導體元件之第一處理步驟的圖示;第7圖是為一個描繪用於製造本實施例之半導體元件之第二處理步驟的圖示;第8圖是為一個描繪用於製造本實施例之半導體元件之第三處理步驟的圖示;第9圖是為一個描繪用於製造本實施例之半導體元件之第四處理步驟的圖示;第10圖是為一個描繪用於製造本實施例之半導體元件之第五處理步驟的圖示;第11圖是為本發明之另一實施例之包括測試端子在其之基板之兩側之半導體元件的橫截面圖;第12圖是為藉由安裝另一個半導體元件於在第11圖中所示之半導體元件上來被實現之結構的橫截面圖;第13圖是為藉由安裝在第4圖中所示之半導體元件於在第11圖中所示之半導體元件上來被實現之結構的橫截面圖;第14圖是為本發明之另一實施例之包括電子組件和測試端子之半導體元件的橫截面圖;及第15圖是為藉由把在第14圖中所示之半導體元件連接至一個主機板來被實現之結構的橫截面圖。
80...半導體元件
101...連接焊墊
81...基板
103...測試端子
82...基底材料
105...半導體晶片
83...介層孔
106...電極焊墊
82A...上表面
107...導線
82B...下表面
103A...平表面
85...下導線
109...模鑄樹脂
87...下樹脂層
109A...表面
88...介層孔
102...防焊層
89...連接焊墊
R1...直徑
87A...表面
R2...直徑
91...防焊層
R3...直徑
92...安裝端子
H1...高度
95...上導線
T1...厚度
96...上樹脂層
T2...厚度
97...介層孔
99...連接部份

Claims (16)

  1. 一種半導體元件,包含:一個半導體晶片;一個基板,其上安裝有該半導體晶片;一個測試端子,設於該基板且與該半導體晶片電性連接;及一個安裝端子,其與該半導體晶片及該測試端子電性連接,其中,該基板包含:晶片安裝區域,係設置於該基板之第1面,安裝有該半導體晶片者;第1連接墊,係設置於該基板之第1面,安裝有該測試端子者;第2連接墊,係設置於該基板之第2面,該第2面是與該基板之該第1面為相反側,且安裝有該安裝端子者;該基板之該第1面設有覆蓋該半導體晶片之樹脂,該測試端子形成略球形狀,且包含一平坦面於該測試端子之上部,該測試端子之該平坦面係從與該基板相接觸側相反之側的該樹脂之面露出,且該平坦面與該樹脂面大致同平面。
  2. 如申請專利範圍第1項所述之半導體元件,其中該測試端子比該半導體晶片更突出。
  3. 如申請專利範圍第2項所述之半導體元件,其中 該半導體晶片是藉著該樹脂所覆蓋之導線來連接到該基板;且該測試端子比該導線更突出。
  4. 如申請專利範圍第1至3項中任一項所述之半導體元件,其中該測試端子之基材是焊料球。
  5. 一種半導體元件,包含:一基板;一半導體晶片,設於該基板之第1主面;一第1安裝端子,設於該基板;及一第2安裝端子,係由略球形狀且包含一平坦面於上部的焊料球所形成;其中該第1安裝端子設置於該基板之第2主面,該第2主面是與該基板之該第1主面為相反側,且該第2安裝端子係配置於該基板之該第1主面,該第1主面設有樹脂覆蓋該半導體晶片全體且覆蓋該第2安裝端子之該平坦面以外的部分,該樹脂之表面與該第2安裝端子之該平坦面係研磨面,該平坦面係從該樹脂露出,該平坦面與該樹脂之該表面大致同平面,且該平坦面係供外部連接之連接面。
  6. 如申請專利範圍第5項所述之半導體元件,其中該半導體晶片係覆晶(flip chip)連接至該基板,且該第2安裝端子之該平坦面比該半導體晶片更突出。
  7. 如申請專利範圍第5項所述之半導體元件,其中該半導體晶片係由導線來連接到該基板,且該第2安裝端子之該 平坦面比該導線更突出。
  8. 一種半導體元件,包含:一基板;一半導體晶片,設於該基板之第1主面;一安裝端子,係設於該基板之該第1主面,由略球形狀且包含一平坦面於上部的焊料球所形成;其中與該第1主面為相反側之該基板的第2主面安裝有電子零件,該第1主面設有樹脂覆蓋該半導體晶片全體,且覆蓋該安裝端子之該平坦面以外的部分,該樹脂之表面與該安裝端子之該平坦面係研磨面,該平坦面係從該樹脂露出,該平坦面與該樹脂之該表面大致同平面,且該平坦面係供外部連接之連接面。
  9. 如申請專利範圍第8項所述之半導體元件,其中該半導體晶片係覆晶連接至該基板,且該安裝端子之該平坦面比該半導體晶片更突出。
  10. 如申請專利範圍第8項所述之半導體元件,其中該半導體晶片係由導線來連接到該基板,且該安裝端子之該平坦面比該導線更突出。
  11. 一種半導體元件之製造方法,包含以下步驟:將半導體晶片安裝至基板之第1主面;於該第1主面配置略球形狀的焊料球所形成之第2安裝端子;設置樹脂於該第1主面覆蓋該半導體晶片全體且覆蓋 該第2安裝端子;研磨該樹脂與該第2安裝端子,直至該第2安裝端子之上部露出該樹脂之表面,並於該上部形成平坦面為止,且維持著該半導體晶片之全體為該樹脂所覆蓋之狀態;及在與該第1主面為相反側之該基板之第2主面配置第1安裝端子;其中將形成於該第2安裝端子之該上部之該平坦面與該樹脂之該表面配置成大致同平面,且該平坦面係供外部連接之連接面。
  12. 如申請專利範圍第11項所述之半導體元件之製造方法,其中該半導體晶片係覆晶連接至該基板,且該第2安裝端子之該平坦面比該半導體晶片更突出。
  13. 如申請專利範圍第11項所述之半導體元件之製造方法,其中該半導體晶片係由導線來連接到該基板,且該第2安裝端子之該平坦面比該導線更突出。
  14. 一種半導體元件之製造方法,包含以下步驟:將半導體晶片安裝至基板之第1主面;於該第1主面配置略球形狀的焊料球所形成之安裝端子;設置樹脂於該第1主面覆蓋該半導體晶片全體且覆蓋該安裝端子;研磨該樹脂與該安裝端子,直至該安裝端子之上部露出該樹脂之表面,並於該上部形成一平坦面為止,且維 持著該半導體晶片之全體為該樹脂所覆蓋之狀態;及安裝電子零件於與該第1主面為相反側之該基板的第2主面;其中將形成於該安裝端子之該上部之該平坦面與該樹脂之該表面配置成大致同平面,且該平坦面係供外部連接之連接面。
  15. 如申請專利範圍第14項所述之半導體元件之製造方法,其中該半導體晶片係覆晶連接至該基板,且該安裝端子之該平坦面比該半導體晶片更突出。
  16. 如申請專利範圍第14項所述之半導體元件之製造方法,其中該半導體晶片係由導線來連接到該基板,且該安裝端子之該平坦面比該導線更突出。
TW094141878A 2004-12-10 2005-11-29 半導體元件及半導體元件之製造方法 TWI395302B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004358543A JP4444088B2 (ja) 2004-12-10 2004-12-10 半導体装置

Publications (2)

Publication Number Publication Date
TW200625561A TW200625561A (en) 2006-07-16
TWI395302B true TWI395302B (zh) 2013-05-01

Family

ID=36582851

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094141878A TWI395302B (zh) 2004-12-10 2005-11-29 半導體元件及半導體元件之製造方法

Country Status (5)

Country Link
US (1) US20060125077A1 (zh)
JP (1) JP4444088B2 (zh)
KR (1) KR20060065561A (zh)
CN (1) CN1812082A (zh)
TW (1) TWI395302B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989707B2 (en) 2005-12-14 2011-08-02 Shinko Electric Industries Co., Ltd. Chip embedded substrate and method of producing the same
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
JP5135828B2 (ja) * 2007-02-28 2013-02-06 ソニー株式会社 基板およびその製造方法、半導体パッケージおよびその製造方法、並びに半導体装置およびその製造方法
JP4802155B2 (ja) * 2007-08-07 2011-10-26 京セラSlcテクノロジー株式会社 配線基板
JP5557439B2 (ja) 2008-10-24 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US8406004B2 (en) * 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
CN103681359A (zh) * 2012-09-19 2014-03-26 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
JP6320681B2 (ja) * 2013-03-29 2018-05-09 ローム株式会社 半導体装置
CN103346137A (zh) * 2013-06-24 2013-10-09 曙光信息产业(北京)有限公司 集成电路封装件及其工艺方法
KR102237870B1 (ko) * 2013-10-25 2021-04-09 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법과 이를 이용하는 반도체 패키지
KR102192569B1 (ko) * 2015-11-06 2020-12-17 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
US10204889B2 (en) * 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
US10804115B2 (en) 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291259B1 (en) * 1998-05-30 2001-09-18 Hyundai Electronics Industries Co., Ltd. Stackable ball grid array semiconductor package and fabrication method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
US6326700B1 (en) * 2000-08-15 2001-12-04 United Test Center, Inc. Low profile semiconductor package and process for making the same
US6798057B2 (en) * 2002-11-05 2004-09-28 Micron Technology, Inc. Thin stacked ball-grid array package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291259B1 (en) * 1998-05-30 2001-09-18 Hyundai Electronics Industries Co., Ltd. Stackable ball grid array semiconductor package and fabrication method thereof

Also Published As

Publication number Publication date
US20060125077A1 (en) 2006-06-15
TW200625561A (en) 2006-07-16
KR20060065561A (ko) 2006-06-14
CN1812082A (zh) 2006-08-02
JP2006165466A (ja) 2006-06-22
JP4444088B2 (ja) 2010-03-31

Similar Documents

Publication Publication Date Title
TWI395302B (zh) 半導體元件及半導體元件之製造方法
TWI528522B (zh) 具有中央接觸及改良式接地或功率分佈之增強型堆疊式微電子總成以及系統
US8344492B2 (en) Semiconductor device and method of manufacturing the same, and electronic apparatus
US8319338B1 (en) Thin stacked interposer package
JP3874062B2 (ja) 半導体装置
US6787923B2 (en) Solder masks for use on carrier substrates, carrier substrates and semiconductor device assemblies including such solder masks
US8329507B2 (en) Semiconductor package, integrated circuit cards incorporating the semiconductor package, and method of manufacturing the same
US8294253B2 (en) Semiconductor device, electronic device and method of manufacturing semiconductor device, having electronic component, sealing resin and multilayer wiring structure
JP2006190767A (ja) 半導体装置
JP2006060128A (ja) 半導体装置
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US8399993B2 (en) Embedded package and method for manufacturing the same
US8110921B2 (en) Semiconductor package and method of manufacturing the same
US7368391B2 (en) Methods for designing carrier substrates with raised terminals
US20100213605A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20080251944A1 (en) Semiconductor device
JP2003243605A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US7180185B2 (en) Semiconductor device with connections for bump electrodes
JP4704404B2 (ja) 半導体装置とその製造方法
JP4000638B2 (ja) バーンインソケット
JPH11121641A (ja) 半導体装置及びその製造方法
JP2002110839A (ja) 半導体装置、半導体装置の製造方法及び半導体実装装置
JP2005268707A (ja) 半導体装置およびその製造方法
JP2005268717A (ja) 半導体装置およびその製造方法
TW201015645A (en) Package substrate and fabrication method thereof