JP2005268717A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】製造が容易で、小型化薄型化の可能な半導体装置を提供する。
【解決手段】半導体装置は、表面にキャビティ２を有する基板１と、前記キャビティ２内に収納された半導体チップと、前記半導体チップに接続された外部接続端子５，６とを備え、前記半導体チップの電極形成面が前記キャビティの形成されたキャビティ形成面側に位置し、前記外部接続端子５，６が、前記キャビティ形成面側に配置されたものである。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に係り、特に、実装構造に関するものである。
近年、携帯電話、ノートパソコンなどの電子機器の小型化、多機能化に伴い、これらに必要とされる半導体デバイスの小型化、および高機能化も進む一方である。このような状況の中で、半導体装置自体は、狭ピッチ化、１チップ化などによる実装面積の削減に加え、部品実装面積の確保は大きな課題となっている。
その一つに、半導体ベアチップをパッケージ化せずに、そのまま半導体チップ搭載領域にキャビティを形成したセラミック基板やプリント回路基板に実装するフリップフロップ実装が広く用いられるようになってきている。
このフリップフロップ実装は、バンプと呼ばれる接続用の突起を形成した半導体ベアチップを、この突起が基板の電極パッド上に位置するように、フェースダウン状態で搭載し、導電性接着剤による接着、半田付け、熱圧着などによって接続するものである。
例えば、半導体ベアチップに設けられているバンプと１対１対応で電気的接続を行なうための電極パッドが配列されたキャビティを有する基体に、半導体ベアチップのバンプとキャビティ内の電極パッドとを接続する技術が提案されている（特許文献１）。
この構造では、図１６、図１７（ａ）および（ｂ）に一例を示すように、基体底部に向かって凹形状を有し、半導体ベアチップである集積回路チップ１０１１に設けられている複数の第１の半田ボール１１１の各々と一対一の対応関係で電気的コンタクトを行うための電極パッド１１３が配列され、集積回路チップ１０１１を所定のチップ搭載位置に載置する際に集積回路チップ１０１１をチップ搭載位置に誘導するための少なくとも１つ以上の搭載位置誘導用誘導突起部１０１が凹形状の側壁部分に形成されている収納部１０１３と、基体底面に所定のピッチで配列されている複数の第２の半田ボール１０１２と、第１の半田ボール１１１の各々と第２の半田ボール１０１２の各々とを所定の対応関係で電気的に接続する配線手段１１２とを有する。ここで図１６はこの半導体装置の斜視図、図１７（ａ）および（ｂ）は同断面図および上面図である。
このような実装形態においては、集積回路チップを基体１０１０の収納部１０１３に形成された導体パターンからなる配線手段１１２に接続するように位置決めする必要がある。実際には、集積回路チップの電極パッドに接続された第１の半田ボール１１１を基体に形成された導体パターンからなる配線手段１１２に１対１接続する必要がある。
この場合、第１の半田ボール１１１は凹部である収納部１０１３に形成された導体パターンと接続しなければならないため、接続マージンを考慮するとファインピッチ化は極めて困難であり、これが小型化を阻む原因となる。
また、収納部１０１３に集積回路チップを搭載する際、第１の半田ボール１１１は集積回路チップ１０１１の影になってみえないため、位置決めが困難であり、画像処理技術を用いた高価な位置決め装置を用いて、位置合わせを行なうなど、多額の設備投資が必要であるという問題があった。
また、ここで用いられる基体１０１０は凹部である収納部１０１３に端子部が位置するように多層配線を形成することを必要とし、薄型化を阻む原因となる。
さらには、基体の凹部に露呈するように多層配線を形成しなければならないため、基体自体の製造上の問題も多々あり、基体材料の選択自由度が少なくなるという問題もある。
このように、上記実装形態では、取り扱い性は向上し、凹部を構成する収納部に集積回路チップが収納されているため、半導体装置としての強度は向上するものの、製造作業性が悪い上、小型化薄型化には限界があった。
特開平１１−２３３６６８号公報
本発明は、前記実情に鑑みてなされたもので、製造が容易で、小型化薄型化の可能な半導体装置を提供することを目的とする。
また、半導体チップのファインピッチ化に対応可能な実装形態をもつ半導体装置を提供することを目的とする。
そこで本発明の半導体装置は、表面にキャビティを有する基板と、前記キャビティ内に収納された半導体チップと、前記半導体チップに接続された外部接続端子とを備え、前記半導体チップの電極形成面が前記キャビティの形成されたキャビティ形成面側に位置し、前記外部接続端子が、前記キャビティ形成面側に位置する半導体チップ表面に配置されたものである。
この構成により、電極形成面はキャビティの開口面側（キャビティ形成面側）に形成されているため、外部接続端子の形成が容易であり、ファインピッチでの形成が可能となるため、小型化が可能となる。また、基板自体は多層配線構造をもたなくてもよいため、構造が簡単であり、薄型化が容易である。
また、深さ方向の配線距離が短くてすむため、配線長の総和が低減され、寄生抵抗の低減を図ることができる。
さらにまた、外部接続端子がキャビティ形成面側に形成されるため、配線の自由度が高い。また、電極形成面はキャビティの開口面側に形成されているため、キャビティへの収納時に電気的接続のための位置決めは不要であり、高度の画像処理装置を要することなく実装が可能である。また半導体チップは基板に形成されたキャビティ内に収納され、機械的強度が高められるため、薄型化に際しても破損したりするおそれがない。
なお、外部接続端子は、半導体チップのキャビティ形成面側表面あるいは基板のキャビティ形成面側に形成される。
また本発明の半導体装置は、前記基板の前記キャビティ形成面と、前記半導体チップの表面とは同一面上にあるものを含む。
この構成により、外部接続端子形成面が平坦であるため、外部接続端子の形成が容易でよりファインピッチ化が可能となる。
また本発明の半導体装置は、前記外部接続端子が、前記基板の前記キャビティ形成面と、前記半導体チップの表面とに形成された突出部であるものを含む。
この構成により、外部接続端子形成面が増大するため、端子間距離の増大を図ることが可能となる。
また本発明の半導体装置は、前記外部接続端子が、前記半導体チップから前記基板の前記キャビティ形成面に伸長する導体パターンを介して前記基板上に導出されたものを含む。
この構成により、積層した場合の相互接続がこの導体パターンを介して実現可能となる。
また本発明の半導体装置は、前記外部接続端子が、前記半導体チップから前記基板の前記キャビティ形成面に伸長する導体パターンを含む再配列配線部を介して導出されるものを含む。
この構成により、外部接続端子形成面が増大するため、端子間距離の増大を図ることが可能となる。
また本発明の半導体装置は、前記半導体チップが前記キャビティ内に絶縁性樹脂を介して固着されるものを含む。
この構成により、半導体チップはより強固にキャビティ内に固着される。
また本発明の半導体装置は、前記半導体チップが前記キャビティとの間に空隙を有するものを含む。
この構成により、基板と半導体チップとの線膨張率が異なる場合にはこの空隙がバッファとなり、基板クラックが生じるのを防止することができる。また、基板が導電性基板である場合には、この空隙の存在により浮遊容量の増大を防ぐことができる。
また本発明の半導体装置は、前記基板が絶縁性基板であるものを含む。
この構成により、外部接続端子や導体部の形成に際し自由度が高いものとなる。
また本発明の半導体装置は、前記基板がセラミック基板であるものを含む。
この構成により、機械的強度の向上をはかることができる。
また本発明の半導体装置は、前記基板が樹脂基板であるものを含む。
この構成により、キャビティの成型が容易となる。
また本発明の半導体装置は、前記基板が配線部を含む。
この構成により、配線の自由度が増大する。
また本発明の半導体装置は、前記配線部が、前記半導体チップの側周部に配置されており、前記半導体チップの側面で電気的に接続されたものを含む。
この構成により、配線部を形成するために基板の厚さを増大することなく形成することができ、半導体装置全体としての小型化が可能となる。
また本発明の半導体装置は、前記基板が、半導体基板であるものを含む。
この構成により、線膨張率を半導体チップに近いものとすることができる。また半導体基板内に不純物拡散層を形成することにより貫通孔を形成することなく基板のキャビティ形成面側と対向面側を貫通する導体部を形成することが容易となる。さらにまたキャビティの形成が通常のエッチング工程により容易に制御可能である。また、信号処理回路などの能動素子の集積された半導体基板を用いるようにすれば、チップ部品の搭載が不要でかつ小型化薄型化が可能となり、しかも実装後ダイシングすることにより個々の部品に分割するいわゆるＣＳＰ（チップサイズパッケージ化）工程での形成が容易となる。この場合はダイシング後にバンプや半田ボールなどの端子を形成するようにしてもよい。
また本発明の半導体装置は、前記半導体チップは絶縁部を介して前記キャビティに収納されたものを含む。
この構成により、短絡を防止し、信頼性の向上をはかることができる。
また本発明の半導体装置は、前記基板が、導電性基板であるものを含む。
この構成によれば、基板全体を接地端子として用いることができる。
また本発明の半導体装置の製造方法は、基板表面に形成されたキャビティ内に、前記基板のキャビティ形成面側に電極形成面がくるように、半導体チップを搭載する工程と、前記電極形成面に外部接続端子を接続する工程とを含む。
この構成により、半導体チップを樹脂封止のための熱工程を経ることなく実装することができ、熱による半導体チップの劣化を防止することができる。
また本発明の半導体装置の製造方法は、前記半導体チップを搭載する工程の後、前記半導体チップの前記電極形成面と前記基板のキャビティ形成面に、再配列配線を形成する工程を含む。
この構成により、外部接続端子形成面が平坦であるため、容易に再配列配線を形成することができる。
また本発明の半導体装置の製造方法は、前記再配列配線を形成する工程が、前記電極形成面の一部に開口部を有する絶縁性パターンを形成する第１の印刷工程と、前記絶縁性パターンの上層に前記開口部を介して前記半導体チップの電極と接続するように導体パターンを形成する第２の印刷工程とを含むものを含む。
この構成により、ウェットプロセスを経ることなく形成することができるため、大規模な設備なしに実装することができ、組立てメーカーでの自由実装が可能となる。
また本発明の半導体装置の製造方法は、前記電極形成面の一部に開口部を有する絶縁性層を形成する工程と、前記絶縁性層の上層に前記開口部を介して前記半導体チップの電極と接続するように導電性微粒子を吹き付ける工程とを含む。
この方法によれば、インクジェット法により高精度の導電性部が作業性よく形成可能である。
また本発明の半導体装置の製造方法は、前記再配列配線を形成する工程が、前記再配列配線層の形成されたテープ状体を前記基板のキャビティ形成面および前記半導体チップの電極形成面に貼り付ける工程を含む。
この方法によれば、半導体チップが実装時に受ける熱を最小限に抑えることができ、高効率で信頼性の高い実装が可能となる。またテープ状体の構造を選択することにより、再配列配線も自在に形成可能となる。
本発明によれば、薄型で信頼性の高い半導体装置を形成することができる。
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置の断面図を図１に示す。図２は図１の半導体装置の下視図である。
この半導体装置は、０．９ｃｍ×０．９ｃｍ×０．２ｍｍ（深さｄ）のキャビティ２を形成した、１ｃｍ×１ｃｍ×０．４ｍｍ（厚さｔ）のガラスエポキシ樹脂からなる樹脂基板１に、ポリビニルブチラールなどのエポキシ系樹脂からなる熱硬化性樹脂層３を介して半導体チップ４を搭載したもので、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、フェースアップで搭載したことを特徴とするものである。ここで、外部接続端子５、６は、前記キャビティ形成面１ｃ側に位置する半導体チップ４の表面および前記基板のキャビティ形成面に配設されている。
この半導体チップ４は、図示しない再配列配線を介してチップ表面全体に接続用パッド５ａを形成してなり、この接続用パッド５ａとこの接続用パッド５ａ上に形成された金製のバンプ５ｂとで外部接続用端子５を構成している。また、キャビティ形成面１ｃに形成された外部接続用端子６も接続用パッド６ａとこの接続用パッド６ａ上に形成された金製のバンプ６ｂとで構成されている。
次にこの半導体装置の製造方法について説明する。
まず図３（ａ）に示すように、キャビティ２を持つようにガラスエポキシ樹脂を成型した樹脂基板１を用意する。
次いで図３（ｂ）に示すように、この樹脂基板１のキャビティ形成面１ｃに銀ペーストを用いたスクリーン印刷法により接続用パッド６ａを形成しこの上に金バンプ６ｂを形成する。この例では、この接続用パッド６ａおよび金バンプ６ｂからなる外部接続端子は、電気的には接続されておらず、支持体として作用するだけである。またパッドを枠に沿って帯状に形成して帯状導電体層とし、これをグランド電位に接続しておくようにしても良い。これにより、不要輻射に起因するノイズの低減をはかることが可能となる。
そして図３（ｃ）に示すように、接続用パッド５ａおよび金バンプ５ｂを形成した半導体チップ４を、樹脂基板１のキャビティ２に搭載する。
ここでは熱硬化性樹脂層３を介して、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、半導体チップ４をフェースアップで配置し、１５０℃程度に加熱することにより、図３（ｄ）に示すように、図１および図２に示した半導体装置が形成される。
この半導体装置は、電極形成面４ｅがキャビティ２の開口面側に形成されているため、外部接続端子５，６の形成が容易である。
また、この方法では半導体チップ上の外部接続端子はウェハレベルで形成することができるため、ファインピッチでの形成が可能となる。
また、基板自体は多層配線構造をもたなくてもよく、樹脂成型品を用いることができるため構造が簡単で、薄型化が容易である。
また、外部接続端子は半導体チップの電極形成面側に形成されるため、深さ方向の配線距離が短くてすむことになり、フリップチップ実装の場合に比べ、配線長の総和が低減され、寄生抵抗の低減を図ることができる。従って、特に高周波回路素子などにおいて有効である。
さらにまた、半導体チップ４表面側に、外部接続端子５，６が形成されるため、配線の自由度は高いものとなる。また、電極形成面はキャビティの開口面側に形成されているため、図３（ｃ）に示したように、キャビティ２への半導体チップ４を収納する際にも電気的接続のための位置決めは不要であり、キャビティ内壁に熱硬化性接着剤３を介して固着すればよい。また半導体チップ４は基板に形成されたキャビティ２内に収納されて、機械的強度が高められるため、薄型化に際しても破損したりするおそれがない。
加えて、この半導体装置構造は、半導体チップを樹脂封止のための熱工程を経ることなく形成することができ、熱による半導体チップの劣化を防止することができる。
なおここで接続用パッドとしては、膜厚２０μｍ程度の銅パターンからなる配線パターンを形成する。なおこの銅パターンの表面に形成されるバンプは金に限定されることなく、熱圧着法に適したＮｉめっき等でもよい。この半田ボールは鉛フリー半田であることが望ましい。
また、本実施の形態では、外部接続端子はキャビティへの装着前に形成されているため、装着後の半導体チップ４の表面と、キャビティ形成面とは必ずしも同一高さとなっていなくてもよい。
（実施の形態２）
前記実施の形態１では、樹脂基板１に形成された接続用パッド６ａおよび金バンプ６ｂからなる外部接続端子は半導体チップとは電気的に接続せず、支持体として用いられるようにしたが、本実施の形態では、図４及び図５に示すように、半導体チップ４表面から樹脂基板１表面に伸長する導体パターン２６Ｓによって半導体チップと電気的に接続されていることを特徴とする。また、この導体パターン２６Ｓおよび接続用パッドは、キャビティに半導体チップを搭載した後、同一工程で半導体チップ上及び基板上に形成されることを特徴とする。例えば、この導体パターン２６Ｓおよび接続用パッドは、キャビティに半導体チップを搭載した後、スパッタリング法によって形成される。そして金バンプは表面をレジスト（図示せず）被覆した状態で無電解めっきを行なうことによって形成される。なお図５に示すように、半導体チップ上の外部接続端子２５は導体パターン２６Ｓを介して基板上の外部接続端子２６と電気的に接続されており、配線長が長くなるのを防止している。
次にこの半導体装置の製造方法について説明する。
まず図６（ａ）に示すように、キャビティ２を持つように成型したガラスエポキシ基板１を用意する。
次いで図６（ｂ）に示すように、キャビティ２に、半導体チップ４を搭載する。ここでは熱硬化性樹脂層３を介して、電極形成面４ｅがキャビティ２の形成されたキャビティ形成面１ｃ側に位置するように、半導体チップ４をフェースアップで固定する。
この後図６（ｃ）に示すように、銀ペーストを用いたスクリーン印刷法により接続用パッド２５ａおよび２６ａを形成する。なお、相互接続用の導体パターン２６Ｓを含むように形成され、外部接続端子の形成される領域以外はポリイミド樹脂等の絶縁性樹脂で被覆する。
そして図６（ｄ）に示すように、更にこの接続用パッド上に金バンプ２５ｂ、２６ｂを形成し、図４及び５に示したような半導体装置が形成される。
この方法によれば、平坦面上に半導体チップ表面から樹脂基板表面に伸長するように、導体パターンを形成すると共に、この上にバンプを形成しているため半導体チップ上と基板上とに対し同時に外部接続端子を形成することができる。また、配線の自由度が高い。
また、平坦面上に成膜することによって形成されるため、ファインピッチでの形成が容易に可能となる。
この場合も、深さ方向の配線距離が短くてすむため、配線長の総和が低減され、寄生抵抗の低減を図ることができる。
また前記外部接続端子が、基板上にも形成されるため、外部接続端子形成面が増大し、端子間距離の増大を図ることが可能となる。
なお、基板として樹脂基板を用いる場合には、多層配線の形成が容易であり、配線部を、半導体チップの側周部に配置しておくことにより、基板の厚さを増大することなく、配線を持つ基板を形成することができ、半導体装置全体としての小型化が可能となる。
またこの場合、半導体チップの側面で基板との電気的接続をもつようにしてもよい。
（実施の形態３）
前記実施の形態１および２では、外部接続端子は接続用パッドと金バンプとで構成したが、本実施の形態では図７に示すようにこの金バンプ５ｂ上に半田ボール７を実装するようにしてもよい。
これにより、半田リフロー工程で２５０度程度に加熱するのみでマザーボードの配線パターン上に容易に実装可能となる。
（実施の形態４）
前記実施の形態３では、金バンプ上に半田ボールを形成したが、本実施の形態では図８に示すように、半田ボール１７を有する多層配線構造基板１０を接続部品としてマザーボード（図示せず）との間に介在させるようにしてもよい。この多層配線構造基板１０との間はスルーホール２２に導電材２３が充填された樹脂フィルム２０からなる異方性導電フィルム２０を介して接続されている。
この半導体装置は前記実施の形態２で用いたものと同様に形成されている。多層配線構造基板は、３層の配線層１１が樹脂フィルム１４に形成されたスルーホール１３に形成された導電材１２を介して接続されており、マザーボード側には接続用パッド１５ａを帰して半田ボール１７が形成されており、半導体チップ４側には接続用パッド１５Ｓが形成されている。
またこの接続用パッド１５Ｓは異方性導電フィルム（ＡＣＦ）２０を介して半導体装置の外部接続端子５，６に接続される。この接続用パッドの接続はＡＣＦを挟んで加圧しつつ２７０℃程度で１０秒間加熱することにより容易に達成される。
この構成によれば、半導体装置には半田ボールを形成することなく、容易にマザーボードへの半田リフローによる接続が可能となる。
（実施の形態５）
前記実施の形態１乃至３では、外部接続端子は基板上のキャビティ形成面にも形成したが、本実施の形態では図９に示すように、半導体チップ４上にのみ外部接続端子５を形成したものである。他部については実施の形態１と同様に形成される。
この場合は、外部接続端子のピッチ自体は大きくすることはできないが、外部接続端子の形成が容易であり、かつフェースダウンの場合のように位置決めが不要であるため結果として、ファインピッチのパターン形成が可能となり、図１６に示した従来のフェースダウン実装の半導体装置に比べて小型化が可能となる。
（実施の形態６）
前記実施の形態２では、図１０（ａ）乃至（ｄ）に示すように、外部接続端子はスパッタリング法および無電解めっき法で形成したが、本実施の形態では、スクリーン印刷法によって、ウェットプロセスを経ることなく形成するものである。
即ち図１０（ａ）及び（ｂ）の工程は前記実施の形態２と同様であり、キャビティ２を有するセラミック基板１Ｓに、熱硬化性接着材３を介して半導体チップ４を固定する。
この後、図１０（ｃ）に示すように、絶縁性ペーストを用いて絶縁性パターン８をスクリーン印刷により印刷形成する。このとき半導体チップ４表面のパッド（図示せず）が露呈するようにする。
さらに、図１０（ｄ）に示すように、導電性ペーストを用いて絶縁性パターン９をスクリーン印刷により印刷形成する。このとき半導体チップ４表面のパッドが露呈するようにする。
このようにしてウェットプロセスを経ることなく極めて容易に形成することが可能となる。
この場合、スクリーン印刷法では、半導体チップ表面と基板のキャビティ形成面とは同一表面であるのが望ましいが、段差がある場合はインクジェット法などを用いるようにすれば、高精度の導電性パターンが形成でき、電極パッドあるいはバンプの形勢も可能となる。
（実施の形態７）
前記実施の形態６では、スクリーン印刷法により外部接続端子を形成したが、インクジェットによって形成してもよい。本実施の形態では、前記実施の形態１で形成した接続用パッド５ａ，６ａ上に図１１に示すように、ディスペンサＤのノズルから導電性微粒子を溶媒に分散した分散液滴を吐出することにより接続用パッド上に導電性微粒子を配置し、突出部７ｄを形成している。
このようにして制御性よく導電性の突出部７ｄが形成される。
（実施の形態８）
前記実施の形態１乃至７では、１枚の基板に１枚の半導体チップを搭載する例について説明したが、本実施の形態では、図１２に示すように、樹脂基板３１に２つのキャビティ３２ａ、３２ｂを形成し、第１及び第２の半導体チップ３４ａ、３４ｂをフェースアップで形成し、同様に導体パターン及び外部接続端子３５を形成したものである。
製造に際しては前記実施の形態１及び２と同様に形成されるが、導体パターンを第１の半導体チップ上から第２の半導体チップ上に至るように一体的に形成するとともに保護膜を兼ねた絶縁膜を一体形成することにより、２つの半導体チップの電気的接続が同時に可能となる。またマザーボード上で配線に要する面積も少なくかつ確実な接続が可能となる。
この構造では、2つの半導体チップの搭載位置がキャビティによって規定されているため、位置ずれも少なく信頼性の高い実装が可能となる。
（実施の形態９）
前記実施の形態８では、図１３に示すように、第１及び第２の半導体チップを並置したが、本実施の形態では背中合わせに第１及び第２の半導体チップ４４ａ、４４ｂを搭載している。
この場合は、基板の側壁をとおるように、インクジェットなどにより導体パターンを形成し両者を電気的に接続することも可能である。
また、この一方の面側には半導体チップを搭載し、他方の面側にはコンデンサや抵抗などのチップ部品、制御ＭＣＭ等を搭載するようにしてもよい。
（実施の形態１０）
前記実施の形態において、基板として、シリコン基板などの半導体基板を用いてもよい。例えば多結晶シリコンを基板として用いた場合について説明する。
この半導体装置は、図１４に示すように、厚さ０．２ｍｍ程度のシリコン基板５１を基板として用い、０．２ｍｍ深さ程度のキャビティ５２を形成し、キャビティ内壁を熱酸化により薄く酸化し酸化シリコン膜５３を形成し、直接接合により厚さ０．２ｍｍ程度のシリコン基板５４を接合し、キャビティ形成面および半導体チップ表面に配線パターンおよびパッド、外部接続端子としての半田ボール５７とを形成したものである。
次にこの半導体装置の製造方法について説明する。
まず、図１５（ａ）に示すように、厚さ０．２ｍｍ程度のシリコン基板５１を基板として用い、フォトリソグラフィを用いてエッチングを行なうことにより０．２ｍｍ深さ程度のキャビティ５２を形成する。
そして、図１５（ｂ）に示すように、キャビティ内壁を熱酸化により薄く酸化し酸化シリコン膜５３を形成する。
この後、図１５（ｃ）に示すように、キャビティ内壁に、外壁を鏡面研磨した厚さ０．２ｍｍ程度のシリコン基板５４を直接接合により接合する。
そして、図１５（ｄ）に示すように、このキャビティ形成面および半導体チップ表面にＣＶＤ酸化膜５８を形成し、スルーホールを形成する。
さらにこの上層に、スパッタリング法により配線パターン５５を形成する。そしてこの上層にポリイミド膜などの表面保護膜５９を形成した後、配線パターンにコンタクトするように、図１５（ｅ）に示すように、コンタクトパッド５６を形成する。
そして最後に、このコンタクトパッド５６を覆うように半田ボール５７を形成し、図１４に示した半導体装置が形成される。
この構成により、線膨張率を半導体チップに近いものとすることができ、熱膨張率の差により、温度変化時にクラックが発生したりすることなく、温度変化に対しても信頼性の高いものとなる。
また、ＣＶＤ酸化膜および配線パターンなどで構成される再配列配線の形成を含めて薄膜プロセスで一体的に形成できるため、製造が容易である。
さらにまた、この場合、半導体基板内に不純物拡散層を形成することにより、貫通孔を形成することなく基板のキャビティ形成面側と対向面側あるいは他の面を貫通する導体部を形成することが容易となる。さらにまたキャビティの形成が通常のエッチング工程により容易に制御可能である。
またフォトリソグラフィを用いて容易に微細かつ高精度のキャビティ寸法制御が可能である上、再配列配線を含めた配線構造及び外部接続端子が極めて高精度に形成可能であるため微細化が容易となる。
そしてまた、信号処理回路などの能動素子の集積された半導体基板を用いるようにすれば、チップ部品の搭載が不要でかつ小型化薄型化が可能となる。しかも実装後ダイシングすることにより個々の部品に分割するいわゆるＣＳＰ（チップサイズパッケージ化）工程での形成が容易となる。この場合はダイシング後にバンプや半田ボールなどの端子を形成するようにしてもよい。
なお、本発明の半導体装置は、ガラスエポキシ基板の他、アラミド樹脂、ＢＴレジン等の樹脂系基板を用いてもよい。
さらにまたアルミナセラミック、ガラスセラミックなどのセラミック系基板を用いてもよい。
さらにまた、基板をニッケル基板、ステンレス基板、銅基板などの導電性基板で構成してもよい。この場合、基板全体を接地端子として用いることができる。
ここで用いられる半導体チップとしては、バイポーラトランジスタ、ＦＥＴ、ダイオード、ＩＣなど、シリコン基板やガリウム砒素などの化合半導体基板を用いたデバイスに適用可能である。
また、リチウムニオベート、リチウムタンタレートなどの単結晶圧電基板を用いてもよい。
また導電性基板や半導体基板を用いる場合には、前述したように、キャビティ内壁に酸化膜を形成するなど、表面を絶縁化しておくのが望ましい。
また、半導体チップ表面は通常酸化シリコン膜、窒化シリコン膜などで被覆されているが、ベアで用いられるため、保護のためにこの上層を封止樹脂で全面コーティングしておくようにするのが望ましい。
また、パッド材料としてはＣｕ，Ａｕ，Ａｇ，Ａｌ，Ｃｕ／Ｎｉ／Ａｕ等が適用可能である。更にバンプ材料としては半田層、Ａｕめっき、Ａｕスタッドバンプ、Ｎｉ、Ｃｕボールなどが適用可能である。
本発明の半導体装置は、小型でかつ機械的強度が高く、高精度のパターン形成が可能であることから、携帯電話やノートパソコンのみならず、種々の電子機器への適用が可能である。
本発明の実施の形態１における半導体装置を示す断面図である。 本発明の実施の形態１の半導体装置の下視図である。 本発明の実施の形態１の半導体装置の製造方法を示す工程断面図である。 本発明の実施の形態２における半導体装置を示す断面図である。 本発明の実施の形態２の半導体装置の下視図である。 本発明の実施の形態２の半導体装置の製造方法を示す工程断面図である。 本発明の実施の形態３における半導体装置を示す断面図である。 本発明の実施の形態４における半導体装置を示す断面図である。 本発明の実施の形態５の半導体装置示す断面図である。 本発明の実施の形態６の半導体装置の製造工程を示す断面図である。 本発明の実施の形態７の半導体装置を示す断面図である。 本発明の実施の形態８の半導体装置を示す断面図である。 本発明の実施の形態９の半導体装置を示す断面図である。 本発明の実施の形態１０の半導体装置示す断面図である。 本発明の実施の形態１０の半導体装置の製造工程を示す断面図である。 従来例の半導体装置を示す要部説明図である。 従来例の半導体装置を示す要部説明図である。
符号の説明
１ 樹脂基板
２ キャビティ
３ 熱硬化性樹脂層
４ 半導体チップ
５ 外部接続端子
６ 外部接続端子
１ｃ キャビティ形成面
４ｅ 電極形成面

Claims (20)

  1. 表面にキャビティを有する基板と、
    前記キャビティ内に収納された半導体チップと、
    前記半導体チップに接続された外部接続端子とを備え、
    前記半導体チップの電極形成面が前記キャビティの形成されたキャビティ形成面側に位置し、
    前記外部接続端子が、前記キャビティ形成面側に配置された半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記基板の前記キャビティ形成面と、前記半導体チップの表面とは同一面上にある半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記外部接続端子は、前記基板の前記キャビティ形成面と、前記半導体チップの表面とに形成された突出部である半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記外部接続端子は、前記半導体チップから前記基板の前記キャビティ形成面に伸長する導体パターンを介して前記基板上に導出されたものを含む半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記外部接続端子は、前記半導体チップから前記基板の前記キャビティ形成面に伸長する導体パターンを含む再配列配線部を介して導出される半導体装置。
  6. 請求項１乃至５に記載の半導体装置において、
    前記半導体チップは前記キャビティ内に絶縁性樹脂を介して固着される半導体装置。
  7. 請求項１乃至５に記載の半導体装置において、
    前記半導体チップは前記キャビティとの間に空隙を有するように配置された半導体装置。
  8. 請求項１乃至７に記載の半導体装置において、
    前記基板は絶縁性基板である半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記基板はセラミック基板である半導体装置。
  10. 請求項８に記載の半導体装置において、
    前記基板は樹脂基板である半導体装置。
  11. 請求項８に記載の半導体装置において、
    前記基板が配線部を含む半導体装置。
  12. 請求項８に記載の半導体装置において、
    前記配線部は、前記半導体チップの側周部に配置されており、前記半導体チップの側面で電気的に接続された半導体装置。
  13. 請求項１乃至７に記載の半導体装置において、
    前記基板は、半導体基板である半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記半導体チップは絶縁部を介して前記キャビティに収納された半導体装置。
  15. 請求項１乃至７に記載の半導体装置において、
    前記基板は、導電性基板である半導体装置。
  16. 基板表面に形成されたキャビティ内に、
    前記基板のキャビティ形成面側に電極形成面がくるように、半導体チップを搭載する工程と、
    前記電極形成面に外部接続端子を接続する工程とを含む半導体装置の製造方法。
  17. 請求項１６に記載の半導体装置の製造方法において、
    前記半導体チップを搭載する工程の後、前記半導体チップの前記電極形成面と前記基板のキャビティ形成面に、再配列配線を形成する工程を含む半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法において、
    前記再配列配線を形成する工程は、
    前記電極形成面の一部に開口部を有する絶縁性パターンを形成する第１の印刷工程と、
    前記絶縁性パターンの上層に前記開口部を介して前記半導体チップの電極と接続するように導体パターンを形成する第２の印刷工程とを含む半導体装置の製造方法。
  19. 請求項１７に記載の半導体装置の製造方法において、
    前記電極形成面の一部に開口部を有する絶縁性層を形成する工程と、
    前記絶縁性層の上層に前記開口部を介して前記半導体チップの電極と接続するように導電性微粒子を吹き付ける工程とを含む半導体装置の製造方法。
  20. 請求項１７に記載の半導体装置の製造方法において、
    前記再配列配線を形成する工程は、
    前記再配列配線層の形成されたテープ状体を前記基板のキャビティ形成面および前記半導体チップの電極形成面に貼り付ける工程を含む半導体装置の製造方法。
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