TWI374541B - Strained transistor with optimized drive current and method of forming - Google Patents

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TWI374541B
TWI374541B TW096147203A TW96147203A TWI374541B TW I374541 B TWI374541 B TW I374541B TW 096147203 A TW096147203 A TW 096147203A TW 96147203 A TW96147203 A TW 96147203A TW I374541 B TWI374541 B TW I374541B
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Chuang Harry
Kong Beng Thei
Wen Huei Guo
Mong Song Liang
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Taiwan Semiconductor Mfg
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Description

1374541 九、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體元件，特別是應變金氧半電 晶體（MOS transistors)，其在源極/没極區及閘極區上具有 應變層，以增加通道區之載子移動率。 【先前技術】 隨著半導體積體電路元件尺寸持續地下降，在較小 的電壓及閘極尺寸下，維持高驅動電流（drive current)變 得更為重要。元件驅動電流與閘極長度、閘極電容、及 載子移動率（carrier mobility)關係密切。業界已針對此議 題提出不同的革新技術。例如，使用應變矽技術在不縮 短通道長度下提高MOS電晶體之載子移動率。採用 High-K(高介電常數）閘極介電材料以增加閘極電容。使用 金屬閘極電極以增加閘極電容，因而增加元件驅動電 流。發展非平面元件結構，例如鰭式場效電晶體（FinFET) 以使通道長度急遽地縮小化。在這些努力中，應變石夕技 術可有效地增加載子移動率而不需增加太複雜的製程。 關於應變矽技術，係使MOS電晶體中之矽原子偏離 其原本的晶格位置。晶格位置的偏離顯著地影響矽之能 帶結構而加快電子與電洞之流動。一種在MOS電晶體中 形成應變的方法是在傳統的MOS電晶體之源極/汲極區 選擇性地形成SiGe(silicon germanium)之蠢晶層。由於 SiGe之晶格常數大於石夕，因此在兩SiGe源極/没極之間 0503-A33324TWF/JYchen 5 1374541 = 壓應力狀態。此元件結構可提高通道區 私動率，因此增加PMOS元件之驅動電冷 ，，層上可形成錢應力的SiGe層。接著形目 電晶體㈣層上。由㈣與⑽間晶格常數不匹配^ 層處於平面雙|^(biaxiaI，in_pI_)拉伸應變。此 具有增進陶〇Sit件之電子移動率的優點。牛、··。構
作應變之施知亦可藉著形成應變層於MOS電晶體上。 應*層通系亦稱作應變誘發（strain-induced)層、應力層、 接觸窗钱刻停止（contact etching stop，CES)層、或CES處 理層。在形成CES層時，沉積氮化矽膜於完成的MOS 電晶體上以覆蓋源極/汲極區、閘極電極、及間隙壁。由 於CES層與下方材料層間之晶格間距不匹配，誘發了平
面應力（in-plane stress)以匹配晶格間距。藉著控制CES 層中N-H、Si-H、及Si-N之鍵結比例及最佳化沉積條件’ 例如反應室中之功率、溫度、及壓力，如此所形成的CES
層可呈現範圍廣大的不同薄膜應力（由拉應力至壓應 力）。通道區中之平面拉應力已顯示可增進電子移動率’ 因而可增加NMOS元件中之驅動電流，而平行於通道長 度方向之壓應力可增進電洞移動率，因而可增進PM〇S 元件之效能。
第1圖顯示先前技藝中形成在基底1上的相鄰應變 NMOS及應變PMOS元件。基底1中形成有淺溝槽絕緣 10(shallow trench isolations，STI)以將 NMOS 元件及 PMOS元件彼此隔離。NMOS元件上所形成之拉伸CES 0503-A33324TWF/JYchen 6 1374541 . 層16於通道區11中引進平面拉應變，因而增加NMOS 元件之驅動電流。PMOS元件上所形成之壓縮CES層14 於通道區13中引進平面壓應變，因而增加PMOS元件之 驅動電流。雖然可觀察到驅動電流之增加受CES層之參 ' 數影響（例如應力之程度、CES層之厚度、CES層之範 圍），但先前技術對於這些參數如何影響及用何種方式來 影響個別形式之Μ Ο S電晶體中之驅動電流卻揭露的很 少。此情況使現今的CES應變矽技術僅維持在嘗試錯誤 φ 的經驗法則階段.，其中對於元件及製程參數所能作的處 理很少而無法最佳化地增加元件之驅動電流。此外，先 前技藝之CES應變MOS電晶體，驅動電流增加的一致性 很低，且難以達到預期之驅動電流增加程度。驅動電流 增加不一致可能會對於積體電路造成不利的影響，例如 (switching threshold)扭曲、雜訊容限（noise margin)惡化、 元件延遲時間增加、及甚至邏輯崩潰（collapse of logic)。 有鑒於這些及其他先前CES應變在增進載子移動率 • 及元件效能上之困難，業界亟需一種藉著精確地調整先 進MOS電晶體中CES層之參數，使驅動電流的增加具有 一致性。 【發明内容】 本發明提供一種半導體元件，包括基底上之主動 區，位於該主動區上且具有閘極電極於其頂部之閘極 區，形成在閘極區之相對邊之源極/没極區，且大抵分別 0503-A33324TV/F/JYchen 7 1374541 與閘，區之邊緣及主動區之邊緣對齊，以及具有第一邊 緣及第二邊緣之應變誘發層，大抵順應性地覆蓋在閘極 .區及主動區上’其中閘極區之邊緣與第—邊緣間之間距 •大於約0.4微求，以及其中主動區與第二邊緣之間距在約 60奈米至約4〇〇奈米之間。 树明另提供-種半導體元件，包括形成於P型主 動々區中之第一 PM〇S電晶體，p型主動區具有第一邊緣 及第二邊緣，而第一 PM〇S電晶體具有第一多晶矽閘極 •電極覆蓋於·Ρ型主動區上，且平行於1>型主動區之第一 邊緣，形成於Ν型主動區中之第一 NM〇s電晶體，第一 二MOS電晶體具有第二多晶矽閘極電極覆蓋於n型主動 區上二以及具有第一邊緣及第二邊緣之第一壓縮應力 層第壓縮應力層大抵順應性地覆蓋於第一閘極電極 及P型主動區上，其中第一閘極電極之邊緣與第一壓縮 應力層之第一邊緣間之間距大於約0 4微米，以及p型主 動區之邊緣與第一壓縮應力層之第二邊緣間之間距在約 # 60奈米至約400奈米之間。 本發明更提供一種半導體元件，包括覆蓋於ρ型主 動區上且具有複數個多晶矽閘極電極於閘極區上之閘極 區，形成於閘極區之相對邊之源極/汲極區，大抵分別與 閘，區之邊緣及Ρ型主動區之邊緣對齊，大抵順應性地 覆蓋於多晶矽閘極電極及Ρ型主動區上之壓縮應力層， 且壓縮應力層具有第一邊緣及第二邊緣，以及包括包圍ρ 型主動區之Ν井區，其中多晶矽閘極電極之邊緣與壓縮 〇503-A33324TWF/JYchen 8 1374541 一邊緣間？間距是約1倍至約2倍的距離P 中之較大距離，而距離P是多曰 =中與P型主動區之邊緣間之最小設;:：極: 離…型主動區中之多晶亀電極間之最 則距離’以及P型主動區㈣縮應力層之第二邊緣之門
Si分之一倍至約三分之二倍的該距離L與該距： Η之總合’而距離L是p型主動區之邊緣至n井區 緣的最短距離，距離Η是N型主動區夕、喜終也、 邊緣的最短距離。& &主動£之邊緣與Ν井區之 本發明較佳實施例之—優點是於ce §應變簡$元 ❹提供最佳化的驅動電流增加，而不需增加複雜的製 私步驟。此外，所增加的驅動電流具有一致性。 本發明較佳實施例之另一優點是所增加的製程步驟 可輕易地整合至習知的CMOS製程中。此外，用來定義 拉伸與I縮應變誘發層之光罩不f對已存在的設計資料 庫作料的料。對於設計及佈局X㈣*言沒有額外 • 的設計法則需考量。 為讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂，下文特舉出較佳實施例，並配合所附圖式， 作詳細說明如下： 【實施方式】 本發明將以具有最佳化驅動電流之CES應變NMOS 及PMOS το件及其形成方法之特定較佳實施例來作描 〇503-A33324TWF/JYch, 9 1374541 - 述。亦改善所形成MOS元件驅動電流上之一致性。以下 將針對本發明較佳實施例之製程步驟作描述。並討論較 • 佳實施例之可能的變化。遍及實施例之各種圖式中，相 似的標號降用以代表相似的元件。 第2圖顯示較佳實施例中CES應變PMOS電晶體p 1 之形成。電晶體P1形成在N井2中，n井2則形成在基 底1上。在其他實施例中，電晶體？丨形成在N型石夕基底 塊材上。在另一實施例中，基底材質是應變半導體、化 • 合物半導體、多層半導體、絕緣層上覆矽、應變絕緣層 上覆矽、應變絕緣層上覆矽鍺、絕緣層上覆矽鍺、絕緣 層上覆鍺、前述之組合、或前述之相似物者，可用以形 成電晶體P1於其中。形成淺溝槽絕緣1 〇於基底1中以 將電晶體P1與相鄰的元件隔絕。淺溝槽絕緣1 〇較佳藉 著於基底1中蝕刻淺溝槽，並接著以絕緣材料（例如氧化 石夕）填充淺漠槽而形成。 /接著沉積閘極介電層4於基底1之表面。閘極介電 籲層4可較佳為氧化矽’可以任何所知的方法來形成，例 如熱氧化、區域矽氧化（LOCOS)、化學氣相沉積等。亦 可使用氮化矽，因為氮化石夕是對於雜質擴散的有效阻 障。較佳藉著矽之熱氮化（thermal nitridation)來形成氮化 矽。亦可使用氮氣-氫氣藉著電漿陽極氮化（plasma an〇dic nitndation)來準備。氮化矽層亦可藉著對氧化矽熱氮化來 形成。閘極介電層4亦可為氧.氮介電層、含氧介電層、 含氮介電層、高介電常數材料層、或前述之組合。 0503-A33324TWF/JYchen 1374541
接者’形成間極電極6於閘極介電層4上。間極 ，6較佳為多晶外。喊_，或蝴，絲亦可為金 屬、包含金屬之複合結構、半導體、金屬氧化物、石夕化 物、及/或前述之組合。較佳的形成方法是使用化學氣相 沉積。其他實施例可使用非晶矽、可導電之元素金屬、 可導電之元素金屬合金、或前述之組合。通常，閑極電 極6及酿介電層會先被以層狀形式沉積，並接著將之 圖案化以形成閘極。沿著閘極介電層4及閘極電極 侧壁形成有—組_壁8。如此技藝人切知，間隙壁8 較佳先藉著毯覆式沉積介電層於整個區域，接著 向性钱刻移除水平表面之介電層而留下間_ 8。、 如侧料，源極7祕區藉著植人P型雜質（例 如硼)於N井2中而形成，並以間隙壁8作為遮罩，因此 ，極Λ及極區12之邊緣大抵與間隙壁8對齊。較佳亦對閑 2極6佈植以減小片電阻。在其他實施例中，源極/汲
t 之形成是藉著先於源極級極區12形成凹陷，.接 者磊晶成長具有所需摻雜物（d〇pant)之矽、矽鍺、 矽於凹陷中。此種結構提供壓應力於pM〇s元件之二首 t . 〇 ^ 區12疋藉著磊晶成長具有所需摻雜物的矽、矽 ^石夕於基底1之頂表面而形成。較佳形成氧化㈣= =源極成姉形成之區I接下來沉積於氧切膜上之 蟲晶層便可除去。在源極/汲極區中（即所其 面），便可成長蟲晶層。 出之基底表 〇5〇3-A33324TWF/JYchei 1374541 擇性=汲極區12之電阻，可選 形成魏糾顯之頂部 化鈦、或1相似物。^ 為夕化錄、石夕化銘、石夕 声於元件H , 為了形成矽化層，首先濺鍍金屬薄 、_、鈦、或其相似物。接著對元 ::理:於所沉積之金屬層與其下露出之㈣域形成 夕化層:未反應之金屬可藉著钱刻製程而移除。 f者，如第3Α圖所示之剖面圖，形成應變誘發層 文二較佳同時是接觸窗_停正層（ces)並。 或甚Γ;=:_14,但此層仍可為任何的應變層 /甚至不八有㈣停止功能之材料層。如上所述 曾進元件之效能是可誘發應變的。應變(亦有時心 之形式及強度是由沉積製程與所使用之材料來決 疋。一般而言，假使應變材料具有較其 、 3常數時，在平衡之後應變材料會具有 =’而其下㈣會具有时陳伸應變。相反地，假使 應，材料具有較其下材料為大之晶格常數時，在平衡後 應變材料會具有内在的拉伸應變，而其下材料會具有内 在的愿縮應變β 在第从圖中，壓縮CEM14較佳之材質例如是氮 石夕、II乳化物、氧化物、石夕錯、或前述之組合，以對 PMOS元件之通道區產生壓縮應變。在其他實施例中，應 變層之材質可例如是氮切、氮氧化物、氧化物、Sic;; SKN、CoSi2(姑石夕化物）、NiSi2(鎳石夕化物）、或前述之詛 0503-A33324TWF/JY〇hen 人士新^ NMC>S 70件之通道區產生拉伸應變。如此技藝 料門之Γ’應變之形式與大小錢縮ces層14與其下材 科間之相對性質影響。 與湲ΪΪΓΓ1級缩CES層14下方材料之雜質的形式 12中又凋正，包括形成磊晶層（未顯示）於源極/汲極區 。在-較佳實施例t ’形成矽鍺磊晶層於源極/汲極 ^子丰_，、—般會增加材料的晶格常數（因為鍺具有較大之 增進電=動種=壓應:於_5元件之通道而 層於nM〇s 1 例中’形成碳化石夕蠢晶 常數（因A * 源崎極區，—般會減小材料之晶袼 (口為奴具有較小之原子半徑 於觀0S元件之通道而增進電子之移動率枝（、拉應力 在較佳實施财，_ CES们 二之’且：。壓’%啦層14亦可為單層或複合層。這種材 ，之一優點（如以下所解釋）是這些材料在沉積時= 在的應力，而會誘發其下之材在 /、％咖層14具有厚度約5奈米至約_夺米。 弟3B圖顯示如第3A圖所示應變p 之上視圖。塵縮⑽層】4形成在主動區電;體:1 源極/汲極區12及通道區】1。主動區定義了 = 之尺寸，隨後將稱之為“0D，，區。屡縮 = 如第-圖所示)。雖然壓⑽二::； 為早層，亦可形成為具有不同材料叙多層結構。= 〇503-A33324TWF/JYchei 1374541 -佳實施例中，使用稱為PILD之光罩來將壓縮CES層14 圖案化。為了闡明欽述’多晶碎閘極電極6邊緣與壓縮 . CES層14邊緣之間的水平距離隨後將稱之為ΕΝχ。〇D 區邊緣與應變層14(或壓縮CES層14)邊緣之間的垂直距 離隨後將稱之為ENy。由較佳實施例顯示每個技術世代 中’壓、ijg CES層14具有特定範圍之水平距離ΕΝχ及垂 直距離ENy時’可導致PMOS元件之驅動電流增加最佳 化並改善驅動電流之一致性。相較於沒有對水平距離 φ ENx及垂直距離ENy作限制的CES應變MOS電晶體， 不具有對於CES層尺寸作限制之CES應變PMOS元件將 隨後稱之為基線（baseline)PMOS元件。 在較佳實施例中，水平距離ENx及垂直距離ENy之 最佳化範圍且對應至技術世代之數值係透過對數個CES 應變核心（core)電晶體（例如顯示於第3B圖之電晶體）進 行晶圓允收測試（WAT)而獲得。核心電晶體具有一般的 MOS電晶體結構，為單一多晶石夕閘極形成在區上。 •此處所稱之核心電晶體是為了與其他具有複雜結構的 MOS電晶體作區別，例如具有多重多晶矽閘極結構，及 於0D區具有單一多晶矽閘極與多重虛設多晶矽指狀結 構之閘極結構。 為了獲得某個技術世代之水平距離ΕΝχ及垂直距離 ENy之隶佳化範圍，形成複數個應變pMOS核心電 晶體於矽晶圓之切割線上。這些電晶體具有特定技術世 代所允許之最短通道長度（有時稱作電晶體具有“〇n rule，， 〇503*A33324TWF/JYchen 14 1374541 _ 通道長度）及數種數值之通道寬度。在一實施例中，提供 了複數個CES應變PMOS核心電晶體，具有通道長度65 奈米及通道寬度（W)l微米、0.6微米、及0.14微米。這 些電晶體還具有約70奈米的固定垂直距離ENy及不同尺 寸的水平距離ENx。量測每個電晶體之驅動電流（Idsat) 以期獲得對應至最大Idsat增加之水平距離ENy。第4A 圖顯示晶圓允收（WAT)測試的結果。曲線圖具有水平距離 ENx之數值於水平座標軸，及Idsat增加率之數值（相對 φ 於前述之基線.PMOS元件之Idsat增加率）於垂直座標 軸，兩座標軸之尺度都是線性的。曲線20、22、及24顯 示於基線PMOS元件相對於水平距離ENx之驅動電流增 加率。曲線20、22、及24分別對應至具有通道寬度1微 米、0.6微米、及0.14微米之電晶體。曲線圖顯示當水平 距離ENx到達0.4微米時，通道區中之Idsat獲得顯著的 增加。當水平距離ENx增加時，通道區中之Idsat持續增 加。當水平距離ENx到達1.8微米時，具有不同通道寬 φ 度之PMOS電晶體獲得最大的Idsat增加。當水平距離繼 續增加時，Idsat大抵維持不變。 接著執行相似的測試以獲得垂直距離ENy之最佳化 範圍。在一實施例中，用以獲得垂直距離ENy最佳範圍 之PMOS電晶體具有約0.5微米的固定水平距離ENx及 不同尺寸之垂直距離ENy。第4B圖顯示量測具有不同垂 直距離ENy數值之驅動電流的結果。曲線圖具有垂直距 離ENy之數值於指數尺度之水平座標軸，及驅動電流 0503-A33324TWF/JYchen 15 1374541 . (Idsat)增加率之數值（相對於前述之基線PMOS元件之 Idsat增加率）於線性尺度之垂直座標軸。曲線26、28、及 30分別對應至第4A圖中形成曲線20、22、及24之電晶 體。曲線圖顯示當垂直距離ENy到達60奈米時，通道區 中之Idsat獲得顯著的增加。當垂直距離ENy增加時，通 道區中之Idsat持續增加。當垂直距離ENy到達約200 奈米時，驅動電流Idsat達最大值。然而，當垂直距離ENy 超過400奈米時，Idsat顯著地下降。 φ 第5A-5B圖顯示所形成具有最佳化水平距離ENx及 垂直距離ENy之CES應變PMOS元件，且增加的驅動電 流還呈現較佳的一致性。在第5A圖中，單一多晶矽閘極 電極6之PMOS電晶體P1形成在OD區上。電晶體P1 閘極長度0.14微米及閘極寬度0.4微米。多晶矽至OD 區之距離是0.5微米。提供具有上述之尺寸的第一複數個 PMOS元件樣本。形成具有所需水平長度ENx(約0.7微 米）及所需垂直長度ENy(約70奈米）之壓縮CES層14於 φ 每個PMOS元件樣本上而覆蓋OD區。量測每個樣本之 Idsat並將之標作第5B圖中之正方形空心點。第5B圖之 垂直軸代表累積比例（cumulative percentage)，用以顯示 所量測驅動電流Idsat之分佈。第5B圖中之菱形實心點 是量測自第二複數個先前技藝CES應變PMOS元件對照 組之Idsat數值，對照組之PMOS元件沒有水平距離ENx 及垂直距離ENy在尺寸上的限制。可從第5B圖發現本 發明之CES應變PMOS元件實施例之Idsat具有從約 0503-A33324TWF/JYchen 16 1374541 . 480μΑ/μιη至約550μΑ/μιη之Idsat分佈，而先前技藝之 CES應變元件具有從約450μΑ/μιη至約580μΑ/μιη之Idsat 分佈。Idsat之一致性（超過平均值之標準差商數）增進到 約7%至約4%。透過與不同結構之PMOS元件（例如具有 • 多重多晶矽指狀結構之PMOS、具有形成在0D區上多重 虛設多晶矽指狀結構之PMOS、或具有許多種多晶矽間距 之上述PMOS結構）作相似的比較，亦發現相同的趨勢。
第6A-6B圖顯示最佳化水平距離ENx及垂直距離 φ ENy、最小設計法則之尺寸、與一些製程技術之間距 (spacings)之間數量上的關係。這些限制透過相似於前述 之晶圓允收測試（WAT)而獲得，並以如下所述之方式套用 至實際製程中。第6 A圖顯示對應至最佳化驅動電流增加 及最佳化驅動電流一致性之最佳化水平距離ENx之範圍 是在距離P或距離G(視距離P或距離G哪個較大）之1 倍至2倍，其中距離P是多晶矽閘極電極6至P型0D 區P-OD邊界之最短距離，而距離G是P型0D區P-OD • 上多晶矽閘極電極-多晶矽閘極電極之最短間距。第6B 圖顯示導致最佳化驅動電流增加及最佳化驅動電流一致 性之垂直距離ENy之範圍落於距離L與距離Η之總合的 約三分之一至約三分之二倍内，其中距離L是Ρ型0D 區P-OD至Ν井2邊界之最短距離，而距離Η是Ν型0D 區N-OD與Ν井2間之隶短間距。 CES應變NMOS核心電晶體已使用相似的晶圓允收 測試（WAT)作測試。在多種結構之複數個NMOS電晶體 0503-A33324TWF/JYchen 17 1374541 . 上形成CES層以於通道區中形成平面拉伸應變。雖然可 發現相似的趨勢，即水平距離ENx與垂直距離ENy在如 上述之一範圍内可導致增進的驅動電流增加與改善的驅 動電流一致性，但所增進的效應較CES應變PMOS電晶 ' 體不顯著。 第7圖顯示較佳實施例中於CMOS製程中形成CES 層之製程流程圖。第8A-8F圖顯示在第7圖中所述之製 程步驟完成後之結構的剖面圖。為了簡化敘述，每個剖 φ 面圖中僅顯示鄰接至一 NMOS電晶體N1之PMOS電晶 體P1。應了解的是施加至電晶體P1之製程步驟亦施加至 基底1上之所有PMOS電晶體，而施加至電晶體N1之製 程步驟亦施加至基底1上之所有NMOS電晶體。 第8A圖顯示部分的起始基底，其中PMOS電晶體 P1與NMOS電晶體N1已透過習知的CMOS製程形成在 半導體基底1中。電晶體P1與電晶體N1分別具有源極/ 没極區12ρ與12n，以及閘極區6p與6n。並使用淺溝槽 • 絕緣10來隔離電晶體P1與電晶體N1。 根據第7圖之步驟STEP11，形成拉伸CES層16於 基底上，以期於電晶體N1之通道區13形成拉伸應變。 拉伸CES層16之材質例如是氮化矽、氮氧化物、氧化物、 SiC、SiCN、CoSi2(鈷矽化物）、NiSi2(鎳矽化物）、或前述 之組合。在一較佳實施例中，拉伸CES層16具有厚度約 5奈米至約500奈米。基底在經歷步驟S11後之結構顯示 於第8B圖中。 0503-A33324TWF/JYchen 18 1374541 • 在第7圖之步驟S12,形成光罩NILD並執行微影製 程以將NMOS電晶體N1上之拉伸CES層16圖案化為具 . 有所需水平距離ENx及垂直距離ENy。在形成NILD光 罩時，提供NMOS元件所需之水平距離ENx及垂直距離 ENy(如前述透過對NMOS核心電晶體進行晶圓允收測試 而獲得）至自動光罩產生製程中（此技藝人士亦稱作邏輯 運异製程）。亦輸入所述邏輯運算製程（logical 0perati〇n process)的是基底上之N型0D區]Sf-OD、P井區、及多 φ 晶矽區的佈局（lay〇ut)資訊，如此技藝人士所知，佈局資 訊通4包括在由積體電路產品之佈局設計者所提供之完 成ML什資料庫中。邏輯運异製程會首先確認基底上N型 0D區N-OD之位置，即形成NMOS元件之位置。邏輯運 算製程會接著確認前述N型0D區N_0I)上多晶石夕閘極 區6η之位置。接著，邏輯運算製程會形成微影圖案，而 使其水平邊緣與Ν型0D區N-OD邊緣間之距離是垂直 距離ENy’而其垂直邊緣至多晶矽閘極區6η邊緣之距離 •是水平距離ΕΝχ。其他由邏輯運算製程執行之運作包括 合併兩具有重疊邊緣之相同應力CES層的圖案，及合併 兩相同應力形式之相鄰CES層的圖案，當他們邊緣間之 間距小於預設的距離時。如此技藝人士所知，在製作光 罩時’可使用光學微距校正法（optical pr心mity correction，OPC)來考量由微影系統導入之錯誤。可使用 所知的微影及蝕刻製程來將電晶體N1上之拉伸CES層 16圖案化。所得結果之剖面圖及上視圖皆顯示於第 0503-A33324TWF/JYchen 19 1374541 . 圖中。 接著，如第7圖所述之步驟S13，形成壓縮CES層 14於基底上以期於PMOS電晶體P1之通道區11形成壓 縮應變。壓縮CES層14之材質例如是氮化矽、氮氧化物、 氧化物、砍鍺、或前述之組合。在一較佳實施例中，壓 縮CES層14之厚度約與拉伸CES層16相同。在其他實 施例中，為了平衡電晶體P1及電晶體N1間之驅動電流， 壓縮CES層14之厚度可大抵與拉伸CES層16不同。基 φ 底在經歷步驟S13後之結.構顯示於第8D圖中。 在第7圖之步驟S14中，形成光罩PILD並執行微影 製程以將PMOS元件上之壓縮CES層14圖案化為具有 所需的水平距離ENx’及垂直距離ENy’。此時，首先提供 對應至能最佳化PMOS效能之所需水平距離ENx’及垂直 距離ENy’至邏輯運算製程，並一起提供基底上P型0D 區P-OD、N井區、及多晶矽區之佈局資訊。邏輯運算製 程首先會確認基底上P型0D區P-OD之位置，即形成 • PMOS元件之位置。邏輯運算製程接著會確認前述P型 OD區P-OD上之多晶矽閘極區6p之位置。接著，邏輯 運算製程會形成微影圖案，而使其水平邊緣與P型0D 區P-OD邊緣間之距離是垂直距離ENy’，而其垂直邊緣 至多晶矽閘極邊緣之距離是水平距離ENx’。在形成光罩 PILD後，可使用所知的微影及蝕刻製程將電晶體P1上 之壓縮CES層14圖案化。其結果之剖面圖及上視圖皆顯 示於第8E圖中。 0503-A33324TWF/JYchen 20 1374541 • 在於PMOS元件上形成圖案化壓縮CES層14及於 NMOS元件上形成圖案化拉伸CES層16後，透過CVD 毯覆式沉積氧化矽以形成第一層間介電層ILD，雖然亦 不排除使用其他已知之形成層間/介電層ILD的材料及方 法。接著可實施平坦化製程（例如化學機械研磨）來形成平 坦的基底表面（如第8F圖所示）。從此之後，可繼續習知 的CMOS製程，例如切出穿過屬介電展_ ILD之接觸窗 ~ ______— 開口於源極/沒極區12p與12n及閘極區6p與6n等需要 • 形成接點處。 可了解的是在目前的製程之後，形成在基底1表面 之CES層可具有以下的橫向結構。在相同導電形式的 MOS電晶體之間，相鄰的CES層可處於拉伸CES層-層 間介電層-拉伸CES層之橫向結構或壓縮CES層-層間介 電層-壓縮CES層之橫向結構。而在相反導電形式的MOS 電晶體之間，相鄰的CES層具有壓縮CES層-層間介電 層-拉伸CES層之橫向結構。 • 在其他實施例中，在於PMOS元件上形成圖案化壓 縮CES層14及於NMOS元件上形成圖案化拉伸CES層 16後，可形成拉伸層14’或壓縮層16’來填充基底1表面 上相鄰CES層之間的橫向空間以平衡壓縮CES層14及 拉伸CES層16中之應力，而達到相鄰NMOS元件與 PMOS元件間之所需的驅動電流平衡。 在又一實施例中，透過上述之製程於半導體基底上 形成複數個PMOS電晶體及複數個NMOS電晶體。每個 0503-A33324TWF/JYchen 21 1374541 . 此技藝人士當可了解本發明較佳實施例增進了元件 的效能，且不需增加複雜的製程步驟。而且，所增加的 製程步驟可輕易地整合至習知的CMOS製程中。此外， NILD光罩及PILD光罩之形成不需要對已存在的設計資 • 料庫作額外的加工或改變。對應至某個技術世代之最佳 化水平距離ENx及垂直距離ENy可使用相同技術而應用 至所有的設計。對於設計及佈局工程師而言沒有額外的 設計法則需考量。 φ 雖然本發明實施例及其優點已詳細敘述.，應了解的 是可在不脫離本發明之精神（如權利範圍所定義）下作多 種的改變、替代、及修改。例如第9圖所示，CES應變 PMOS電晶體P1可旋轉偏離先前實施例之方位，而使多 晶矽閘極電極6、P型0D區P-OD、及壓縮CES層14之 相對邊緣不與水平方向及垂直方向對齊。在此狀況中， 水平距離ENx是P型0D區P-OD邊緣與壓縮CES層14 間之最短距離。再者，此技藝人士可輕易了解形成最佳 φ 實施例之材料、製程步驟、或製程參數可在不脫離本發 明精神下作改變。 雖然本發明已以數個較佳實施例揭露如上，然其並 非用以限定本發明，任何所屬技術領域中具有通常知識 者，在不脫離本發明之精神和範圍内，當可作任意之更 動與潤飾。因此本發明之保護範圍當視後附之申請專利 範圍所界定者為準。 0503-A33324TWF/JYchen 23 1374541 【圖式簡單說明】 第1圖顯示先前技藝中形成在矽基底上之應變 NMOS及PMOS元件的剖面圖。 第2圖顯示較佳實施例中CES應變PMOS電晶體P1 ' 之形成。 第3A顯示較佳實施例中具有CES應變層形成於其 上之PMOS電晶體P1的剖面圖。 第3B圖顯示第3A圖中CES應變PMOS電晶體P1 的上視圖。 第4A-4B圖顯示用以獲得水平距離ENx及垂直距離 ENy之最佳化範圍之晶圓允收測試（WAT)的結果。 第5A-5B圖顯示所形成具有最佳化水平距離ENx及 垂直距離ENy之CES應變PMOS元件，且還呈現改善的 驅動電流一致性。 第6A-6B圖顯示最佳化水平距離ENx與垂直距離 ENy、最小設計法則之尺寸、與一些製程技術之間距 φ (spacings)之間數量上的關係。 第7圖顯示較佳實施例中於CMOS製程中形成CES 層之製程流程圖。 第8A-8H圖顯示對應至如第7圖所述之製程步驟之 結構剖面圖。 第9圖顯示較佳實施例中具有旋轉方位的CES應變 PMOS電晶體。 0503-A33324TWF/JYchen 24

Claims (1)

1374541 十、申請專利範圍： 1· 一種半導體元件，包括： 一基底； 一閘極區，位於該主動區上，且該閘極區之頂部具 有一閘極電極； 一源極/汲極區，形成在該閘極區之相對邊，大抵分 別與該閘極區之邊緣及該主動區之邊緣對齊；以及 一應變誘發層，具有一第—邊緣及一第二邊緣，大 抵順應性地覆盍在該閘極區及該主動區上； 其中該閘極區之邊緣與該第一邊緣間之間距大於約 0.4微米；以及 其中該主動區與該第二邊緣之間距在約6 〇奈米至約 400奈米之間。 2·如申明專利範圍第〗項所述之半導體元件，苴中 ，半導體元件是- PM0S電晶體，而該應變誘發層：一 麗縮應力屉。 疋 3.如申請專利範圍第 該壓縮應力層包括氮化矽 或前述之組合。 2項所述之半導體元件，其中 、氦氧化物、氧化物、發鍺、 4.如巾請專利範圍第丨項所述之半導體元件， 包括形成於1基底之N井、料材基底、應變 土 &、化合物半導體、多層半導體、絕緣層上覆石夕、 或前述之相似物。 日上设石夕 0503-A33324TWF/JYchen 26 1374541 5.如申請專利範圍第丨項所述之半導體 該應變誘發層具有一多層結構。 〃 6.如申請專利範圍帛i項戶斤述之半導體元 該應變誘發層之厚度約5奈米至約5〇〇奈米。 八 體元件，其中 格常數與周圍 .如申靖專利範圍第1項所述之半導 該源極/汲極區更包括一材料，該材料之晶 的該基底之材質不同。 8.—種半導體元件，包括：
一第- PMOS電晶體，：形成於一 p型主動區中，該 主動區具有—第—邊緣及—第二邊緣，該第-PMOS 電晶體具有—第—多晶㈣極電極覆蓋於該p型主動區 上且平行於該p型主動區之該第一邊緣； 卜 第一 NM0S電晶體，形成於一 N型主動區中，該 第NMOS宅晶體具有一第二多晶石夕閑極電極覆蓋於該 N型主動區上；以及 一，一壓縮應力層，具有.，一第一邊緣及一第二邊 緣，該第一壓縮應力層大抵順應性地覆蓋於該第一閘極 電極及該P型主動區上； …卜其中《第-閘極電極之邊緣與該第一壓縮應力層之 該第一邊緣間之間距大於约0 4微米；以及 其中該P㉟主動區之邊緣與該第一Μ縮應力層之該 第二邊緣間之間距在約60奈米至約400奈米之間。 9·如申請專利範圍第8項所述形成半導體元件，其 中該第-壓縮應力層包括氮化矽、氮氧化物、氧化物、 05〇j-A33324TWF/JYchen 27 1374541 矽鍺、或前述之組合。 =10.如申請專利範圍第8項所述形成半導體元件，盆 I該第-NM〇S電晶體更包括—第—拉伸應力層，該第 -拉伸應力層大抵順應性地覆蓋在該第二閘極電極及該 N型主動區上。 苴如申請專利範圍第1〇項所述形成半導體元件， ’、中該第一拉伸應力層包括氮化矽、氮氧化物、氧化物、 SiC、SiCN、C〇Si2、NiSi2、或前述之組合。
如申請專利範圍第1〇項所述形成半導體元件， 其中該第-拉伸應力層與該第—壓縮應力層間之橫向空 間填充了-層間介電層，該層間介電層是具有拉伸應力 之介電層或具有壓縮應力之介電層。 別被一第二壓縮應力層及一第 14.如申請專利範圍第13 其中該第一拉伸應力層大抵順 底上，但不覆蓋在該第一壓縮 伸應力層與該第二拉伸應力層 縮應力層與該第二壓縮應力層 電層所填充’該層間介電層是 具有塵縮應力之介電層。 ^請專利範圍第1G項所述形成半導體元件， 第—PMOS電晶體及_第二NM〇s電晶體，分 二拉伸應力層所覆蓋。 項所述形成半導體元件， 應性地覆蓋在部分的該遵 應力層上’其中該第一拍 間之橫向空間及該第一屢 間之橫向空間被一層間介 具有拉伸應力之介電層或 其二力 〇503-A33324TWF/JYchei 28 1374541 ，. 層。 16.如申請專利範圍第ι〇項所述形成半導體元件， 其中該第一 PMOS電晶體及該第一 NMOS電晶體分別更 包括一源極區及一汲極區，其中該源極區及該汲極區包 括一磊晶層，該磊晶層之晶格常數不同於周圍的該半導 體基底之材質。 17· —種半導體元件，包括： 一閘極區，覆蓋於該P型主動區上且具有複數個多 φ 晶石夕閘極電極於該.閘極區上； 一源極/汲極區，形成於該閘極區之相對邊，大抵分 別與該閘極區之邊緣及該p型主動區之邊緣對齊； 一壓縮應力層，大抵順應性地覆蓋於該些多晶矽閘 極電極及該P型主動區上，且該壓縮應力層具有一第一 邊緣及一第二邊緣； 一 N井區，包圍該p型主動區； 一距離P，該距離P是該些多晶矽閘極電極之邊緣中 • 與該P型主動區之邊緣間之最小設計法則距離； 一距離G，該距離G是該P型主動區中之該些多晶 矽閘極電極間之最小設計法則距離； 一距離L，該距離L是該p型主動區之邊緣至該n 井區之邊緣的最短距離；以及 一距離Η，該距離Η是該N型主動區之邊緣與該N 井區之邊緣的最短距離； 其中該多晶矽閘極電極之邊緣與該壓縮應力層之該 0503-A33324TWF/JYchen 29 1374541 第一邊緣間之間距是約ί倍至約2倍的該距離p與兮距 離G中之較大距離；以及 其中該P型主動區與該壓縮應力層之該第二邊緣之 間距是約三分之一倍至約三分之二倍的該距離L與該 離Η之總合。 ϋ如申請專利範圍第17 β所遮之半導體元件，其 中該壓縮應力層包括氮化矽、氮氧化物、氧化物 ’: 或前述之组合。
19. 如中請專利範圍第17項所述之半導體元件，立 中該源極/汲極區更#括一妊把 认“ #枓，該材料之晶格常數不同 於周圍的该半導體基底之材質。 20. 如申請專利範圍第17項所述 電晶體具有—旋轉的 閘極電極之姆邊緣衫㈣齊夕
0503-A33324TWF/JYchen 30
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7834399B2 (en) * 2007-06-05 2010-11-16 International Business Machines Corporation Dual stress memorization technique for CMOS application
US7910994B2 (en) * 2007-10-15 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for source/drain contact processing
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US8122394B2 (en) * 2008-09-17 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Performance-aware logic operations for generating masks
US8357617B2 (en) * 2008-08-22 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a metal gate of semiconductor device
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
DE102008059498B4 (de) * 2008-11-28 2012-12-06 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Beschränkung von Verspannungsschichten, die in der Kontaktebene eines Halbleiterbauelements gebildet sind
JP5499641B2 (ja) * 2009-11-04 2014-05-21 富士通セミコンダクター株式会社 半導体装置及びその設計方法並びに半導体装置の製造方法
KR102094131B1 (ko) * 2010-02-05 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 구동하는 방법
US8937353B2 (en) 2010-03-01 2015-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Dual epitaxial process for a finFET device
CN102339860B (zh) * 2010-07-27 2013-03-27 中国科学院微电子研究所 半导体器件及其制造方法
CN102339852B (zh) * 2010-07-27 2013-03-27 中国科学院微电子研究所 半导体器件及其制造方法
US8629426B2 (en) * 2010-12-03 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stressor having enhanced carrier mobility manufacturing same
US9123558B2 (en) 2011-06-20 2015-09-01 Mediatek Inc. Bipolar junction transistor
US8558290B2 (en) * 2011-08-25 2013-10-15 Globalfoundries Inc. Semiconductor device with dual metal silicide regions and methods of making same
US8648388B2 (en) 2012-02-15 2014-02-11 International Business Machines Corporation High performance multi-finger strained silicon germanium channel PFET and method of fabrication
CN103824775B (zh) * 2012-11-16 2018-04-24 中国科学院微电子研究所 FinFET及其制造方法
CN103247649A (zh) * 2013-05-07 2013-08-14 上海华力微电子有限公司 减小图像传感器电学互扰的方法
CN104218082B (zh) * 2013-06-04 2017-08-25 中芯国际集成电路制造(上海)有限公司 高迁移率鳍型场效应晶体管及其制造方法
KR102089682B1 (ko) * 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9245887B2 (en) * 2013-07-31 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and layout of an integrated circuit
US9224734B2 (en) * 2013-09-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with reduced leakage and methods of forming the same
US9437738B2 (en) * 2014-02-07 2016-09-06 Taiwan Semiconductor Manufacturing Company Ltd. Field effect transistor with heterostructure channel
CN105097806A (zh) * 2014-04-24 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件和电子装置
US9496257B2 (en) 2014-06-30 2016-11-15 International Business Machines Corporation Removal of semiconductor growth defects
US10043903B2 (en) 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
US20180069035A1 (en) * 2016-09-02 2018-03-08 Newport Fab, LLC dba Jazz Semiconductor, Inc. Tensile Contact Etch Stop Layer (CESL) For Radio Frequency (RF) Silicon-On-Insulator (SOI) Switch Technology
CN108461493A (zh) 2018-01-05 2018-08-28 上海和辉光电有限公司 一种共栅晶体管、像素电路、像素结构及显示面板

Family Cites Families (175)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4069094A (en) * 1976-12-30 1978-01-17 Rca Corporation Method of manufacturing apertured aluminum oxide substrates
JPS551103A (en) * 1978-06-06 1980-01-07 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor resistor
US4497683A (en) * 1982-05-03 1985-02-05 At&T Bell Laboratories Process for producing dielectrically isolated silicon devices
US4631803A (en) 1985-02-14 1986-12-30 Texas Instruments Incorporated Method of fabricating defect free trench isolation devices
US4892614A (en) * 1986-07-07 1990-01-09 Texas Instruments Incorporated Integrated circuit isolation process
JPH0640583B2 (ja) 1987-07-16 1994-05-25 株式会社東芝 半導体装置の製造方法
US4946799A (en) 1988-07-08 1990-08-07 Texas Instruments, Incorporated Process for making high performance silicon-on-insulator transistor with body node to source node connection
JPH0394479A (ja) * 1989-06-30 1991-04-19 Hitachi Ltd 感光性を有する半導体装置
US5155571A (en) 1990-08-06 1992-10-13 The Regents Of The University Of California Complementary field effect transistors having strained superlattice structure
JP3019430B2 (ja) * 1991-01-21 2000-03-13 ソニー株式会社 半導体集積回路装置
US5525828A (en) * 1991-10-31 1996-06-11 International Business Machines Corporation High speed silicon-based lateral junction photodetectors having recessed electrodes and thick oxide to reduce fringing fields
US5338960A (en) 1992-08-05 1994-08-16 Harris Corporation Formation of dual polarity source/drain extensions in lateral complementary channel MOS architectures
US5461250A (en) 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
US5273915A (en) 1992-10-05 1993-12-28 Motorola, Inc. Method for fabricating bipolar junction and MOS transistors on SOI
KR0147452B1 (ko) 1993-11-30 1998-08-01 사토 후미오 불휘발성 반도체기억장치
KR950034754A (ko) 1994-05-06 1995-12-28 윌리엄 이. 힐러 폴리실리콘 저항을 형성하는 방법 및 이 방법으로부터 제조된 저항
US5534713A (en) 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
US5479033A (en) 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
US5447884A (en) 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US6433382B1 (en) 1995-04-06 2002-08-13 Motorola, Inc. Split-gate vertically oriented EEPROM device and process
US5596524A (en) * 1995-04-21 1997-01-21 Advanced Micro Devices, Inc. CMOS memory cell with gate oxide of both NMOS and PMOS transistors as tunneling window for program and erase
US5629544A (en) * 1995-04-25 1997-05-13 International Business Machines Corporation Semiconductor diode with silicide films and trench isolation
US5783850A (en) * 1995-04-27 1998-07-21 Taiwan Semiconductor Manufacturing Company Undoped polysilicon gate process for NMOS ESD protection circuits
US5955766A (en) 1995-06-12 1999-09-21 Kabushiki Kaisha Toshiba Diode with controlled breakdown
US5708288A (en) * 1995-11-02 1998-01-13 Motorola, Inc. Thin film silicon on insulator semiconductor integrated circuit with electrostatic damage protection and method
JP3840266B2 (ja) * 1996-03-15 2006-11-01 株式会社 日立製作所 表示装置およびその操作方法
EP0820103B1 (en) 1996-07-18 2002-10-02 STMicroelectronics S.r.l. Single polysilicon level flash EEPROM cell and manufacturing process therefor
TW335558B (en) 1996-09-03 1998-07-01 Ibm High temperature superconductivity in strained SiSiGe
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US5789807A (en) 1996-10-15 1998-08-04 International Business Machines Corporation On-chip power distribution for improved decoupling
US5811857A (en) 1996-10-22 1998-09-22 International Business Machines Corporation Silicon-on-insulator body-coupled gated diode for electrostatic discharge (ESD) and analog applications
US5753948A (en) * 1996-11-19 1998-05-19 International Business Machines Corporation Advanced damascene planar stack capacitor fabrication method
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5714777A (en) * 1997-02-19 1998-02-03 International Business Machines Corporation Si/SiGe vertical junction field effect transistor
US5906951A (en) * 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
DE19720008A1 (de) 1997-05-13 1998-11-19 Siemens Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US6027988A (en) 1997-05-28 2000-02-22 The Regents Of The University Of California Method of separating films from bulk substrates by plasma immersion ion implantation
US5894152A (en) 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
EP1016129B2 (en) 1997-06-24 2009-06-10 Massachusetts Institute Of Technology Controlling threading dislocation densities using graded layers and planarization
US6221709B1 (en) 1997-06-30 2001-04-24 Stmicroelectronics, Inc. Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor
US6096591A (en) 1997-06-30 2000-08-01 Advanced Micro Devices, Inc. Method of making an IGFET and a protected resistor with reduced processing steps
US6103599A (en) 1997-07-25 2000-08-15 Silicon Genesis Corporation Planarizing technique for multilayered substrates
US6495900B1 (en) * 1997-11-12 2002-12-17 Micron Technology, Inc. Insulator for electrical structure
EP0923116A1 (en) 1997-12-12 1999-06-16 STMicroelectronics S.r.l. Process for manufacturing integrated multi-crystal silicon resistors in MOS technology and integrated MOS device comprising multi-crystal silicon resistors
US6100153A (en) 1998-01-20 2000-08-08 International Business Machines Corporation Reliable diffusion resistor and diffusion capacitor
US5972722A (en) 1998-04-14 1999-10-26 Texas Instruments Incorporated Adhesion promoting sacrificial etch stop layer in advanced capacitor structures
JP3265569B2 (ja) * 1998-04-15 2002-03-11 日本電気株式会社 半導体装置及びその製造方法
US6558998B2 (en) * 1998-06-15 2003-05-06 Marc Belleville SOI type integrated circuit with a decoupling capacity and process for embodiment of such a circuit
JP3403076B2 (ja) * 1998-06-30 2003-05-06 株式会社東芝 半導体装置及びその製造方法
US6100204A (en) 1998-07-28 2000-08-08 Advanced Micro Devices, Inc. Method of making ultra thin gate oxide using aluminum oxide
US6008095A (en) 1998-08-07 1999-12-28 Advanced Micro Devices, Inc. Process for formation of isolation trenches with high-K gate dielectrics
US6387739B1 (en) * 1998-08-07 2002-05-14 International Business Machines Corporation Method and improved SOI body contact structure for transistors
US6015993A (en) * 1998-08-31 2000-01-18 International Business Machines Corporation Semiconductor diode with depleted polysilicon gate structure and method
JP2000132990A (ja) * 1998-10-27 2000-05-12 Fujitsu Ltd 冗長判定回路、半導体記憶装置及び冗長判定方法
US5965917A (en) 1999-01-04 1999-10-12 Advanced Micro Devices, Inc. Structure and method of formation of body contacts in SOI MOSFETS to elimate floating body effects
US6258664B1 (en) * 1999-02-16 2001-07-10 Micron Technology, Inc. Methods of forming silicon-comprising materials having roughened outer surfaces, and methods of forming capacitor constructions
TW403969B (en) * 1999-04-09 2000-09-01 United Microelectronics Corp Method for manufacturing metal oxide semiconductor
US6358791B1 (en) * 1999-06-04 2002-03-19 International Business Machines Corporation Method for increasing a very-large-scale-integrated (VLSI) capacitor size on bulk silicon and silicon-on-insulator (SOI) wafers and structure formed thereby
US6362082B1 (en) * 1999-06-28 2002-03-26 Intel Corporation Methodology for control of short channel effects in MOS transistors
US6737710B2 (en) * 1999-06-30 2004-05-18 Intel Corporation Transistor structure having silicide source/drain extensions
US6339232B1 (en) * 1999-09-20 2002-01-15 Kabushika Kaisha Toshiba Semiconductor device
US6303479B1 (en) 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US6541343B1 (en) * 1999-12-30 2003-04-01 Intel Corporation Methods of making field effect transistor structure with partially isolated source/drain junctions
US7391087B2 (en) 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6255175B1 (en) 2000-01-07 2001-07-03 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with minimized parasitic Miller capacitance
TW503439B (en) 2000-01-21 2002-09-21 United Microelectronics Corp Combination structure of passive element and logic circuit on silicon on insulator wafer
US6475838B1 (en) 2000-03-14 2002-11-05 International Business Machines Corporation Methods for forming decoupling capacitors
US6396137B1 (en) * 2000-03-15 2002-05-28 Kevin Mark Klughart Integrated voltage/current/power regulator/switch system and method
JP3504212B2 (ja) 2000-04-04 2004-03-08 シャープ株式会社 Ｓｏｉ構造の半導体装置
US6420264B1 (en) * 2000-04-12 2002-07-16 Ultratech Stepper, Inc. Method of forming a silicide region in a Si substrate and a device having same
US6420218B1 (en) * 2000-04-24 2002-07-16 Advanced Micro Devices, Inc. Ultra-thin-body SOI MOS transistors having recessed source and drain regions
US6281059B1 (en) 2000-05-11 2001-08-28 Worldwide Semiconductor Manufacturing Corp. Method of doing ESD protective device ion implant without additional photo mask
DE10025264A1 (de) 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
JP2001338988A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
WO2001093338A1 (en) * 2000-05-26 2001-12-06 Amberwave Systems Corporation Buried channel strained silicon fet using an ion implanted doped layer
KR100393205B1 (ko) 2000-05-30 2003-07-31 삼성전자주식회사 자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법
JP3843708B2 (ja) * 2000-07-14 2006-11-08 日本電気株式会社 半導体装置およびその製造方法ならびに薄膜コンデンサ
JP2002043576A (ja) * 2000-07-24 2002-02-08 Univ Tohoku 半導体装置
US6429061B1 (en) 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
FR2812764B1 (fr) * 2000-08-02 2003-01-24 St Microelectronics Sa Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu
JP2002076287A (ja) * 2000-08-28 2002-03-15 Nec Kansai Ltd 半導体装置およびその製造方法
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP4597479B2 (ja) * 2000-11-22 2010-12-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2002047168A2 (en) 2000-12-04 2002-06-13 Amberwave Systems Corporation Cmos inverter circuits utilizing strained silicon surface channel mosfets
US6414355B1 (en) 2001-01-26 2002-07-02 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI) chip having an active layer of non-uniform thickness
US6894324B2 (en) * 2001-02-15 2005-05-17 United Microelectronics Corp. Silicon-on-insulator diodes and ESD protection circuits
US6518610B2 (en) * 2001-02-20 2003-02-11 Micron Technology, Inc. Rhodium-rich oxygen barriers
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6646322B2 (en) 2001-03-02 2003-11-11 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6603156B2 (en) 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
US6867101B1 (en) * 2001-04-04 2005-03-15 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having a nitride/high-k/nitride gate dielectric stack by atomic layer deposition (ALD) and a device thereby formed
US6645861B2 (en) * 2001-04-18 2003-11-11 International Business Machines Corporation Self-aligned silicide process for silicon sidewall source and drain contacts
US6593181B2 (en) 2001-04-20 2003-07-15 International Business Machines Corporation Tailored insulator properties for devices
US6586311B2 (en) 2001-04-25 2003-07-01 Advanced Micro Devices, Inc. Salicide block for silicon-on-insulator (SOI) applications
JP2002329861A (ja) 2001-05-01 2002-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6489684B1 (en) 2001-05-14 2002-12-03 Taiwan Semiconductor Manufacturing Company Reduction of electromigration in dual damascene connector
US6952040B2 (en) * 2001-06-29 2005-10-04 Intel Corporation Transistor structure and method of fabrication
US6576526B2 (en) * 2001-07-09 2003-06-10 Chartered Semiconductor Manufacturing Ltd. Darc layer for MIM process integration
US7138649B2 (en) 2001-08-09 2006-11-21 Amberwave Systems Corporation Dual-channel CMOS transistors with differentially strained channels
US6891209B2 (en) * 2001-08-13 2005-05-10 Amberwave Systems Corporation Dynamic random access memory trench capacitors
US6690082B2 (en) * 2001-09-28 2004-02-10 Agere Systems Inc. High dopant concentration diffused resistor and method of manufacture therefor
US6521952B1 (en) * 2001-10-22 2003-02-18 United Microelectronics Corp. Method of forming a silicon controlled rectifier devices in SOI CMOS process for on-chip ESD protection
US6555883B1 (en) * 2001-10-29 2003-04-29 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6703271B2 (en) 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6657276B1 (en) 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
JP2003179157A (ja) * 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
US6600170B1 (en) 2001-12-17 2003-07-29 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
FI119215B (fi) 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2003282726A (ja) 2002-03-27 2003-10-03 Nec Electronics Corp 半導体装置及びその製造方法
US6784101B1 (en) 2002-05-16 2004-08-31 Advanced Micro Devices Inc Formation of high-k gate dielectric layers for MOS devices fabricated on strained lattice semiconductor substrates with minimized stress relaxation
JP4136452B2 (ja) 2002-05-23 2008-08-20 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7138310B2 (en) * 2002-06-07 2006-11-21 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US6900521B2 (en) * 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
US6812103B2 (en) 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
US6680240B1 (en) * 2002-06-25 2004-01-20 Advanced Micro Devices, Inc. Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide
US6617643B1 (en) 2002-06-28 2003-09-09 Mcnc Low power tunneling metal-oxide-semiconductor (MOS) device
US6740535B2 (en) * 2002-07-29 2004-05-25 International Business Machines Corporation Enhanced T-gate structure for modulation doped field effect transistors
US6686247B1 (en) * 2002-08-22 2004-02-03 Intel Corporation Self-aligned contacts to gates
US6969618B2 (en) 2002-08-23 2005-11-29 Micron Technology, Inc. SOI device having increased reliability and reduced free floating body effects
JP4030383B2 (ja) 2002-08-26 2008-01-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
DE10240423B4 (de) 2002-09-02 2007-02-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche und Verfahren zu dessen Herstellung
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US6828211B2 (en) * 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US6730573B1 (en) * 2002-11-01 2004-05-04 Chartered Semiconductor Manufacturing Ltd. MIM and metal resistor formation at CU beol using only one extra mask
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
US6734527B1 (en) * 2002-12-12 2004-05-11 Advanced Micro Devices, Inc. CMOS devices with balanced drive currents based on SiGe
US6720619B1 (en) * 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
US6919233B2 (en) 2002-12-31 2005-07-19 Texas Instruments Incorporated MIM capacitors and methods for fabricating same
US6924181B2 (en) 2003-02-13 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Strained silicon layer semiconductor product employing strained insulator layer
US6921913B2 (en) 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
US6794764B1 (en) 2003-03-05 2004-09-21 Advanced Micro Devices, Inc. Charge-trapping memory arrays resistant to damage from contact hole information
US6845034B2 (en) 2003-03-11 2005-01-18 Micron Technology, Inc. Electronic systems, constructions for detecting properties of objects, and assemblies for identifying persons
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US6762448B1 (en) 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US6867433B2 (en) 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US7045849B2 (en) * 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
US6936506B1 (en) 2003-05-22 2005-08-30 Advanced Micro Devices, Inc. Strained-silicon devices with different silicon thicknesses
US7081395B2 (en) 2003-05-23 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon strain engineering accomplished via use of specific shallow trench isolation fill materials
US6982433B2 (en) * 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement
US20040266116A1 (en) 2003-06-26 2004-12-30 Rj Mears, Llc Methods of fabricating semiconductor structures having improved conductivity effective mass
US20040262683A1 (en) 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US20050012087A1 (en) * 2003-07-15 2005-01-20 Yi-Ming Sheu Self-aligned MOSFET having an oxide region below the channel
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US6936881B2 (en) 2003-07-25 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor that includes high permittivity capacitor dielectric
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US6891192B2 (en) * 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US6830962B1 (en) 2003-08-05 2004-12-14 International Business Machines Corporation Self-aligned SOI with different crystal orientation using wafer bonding and SIMOX processes
US7101742B2 (en) 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US20050035410A1 (en) * 2003-08-15 2005-02-17 Yee-Chia Yeo Semiconductor diode with reduced leakage
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US20050035369A1 (en) * 2003-08-15 2005-02-17 Chun-Chieh Lin Structure and method of forming integrated circuits utilizing strained channel transistors
US7071052B2 (en) 2003-08-18 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Resistor with reduced leakage
US6939814B2 (en) * 2003-10-30 2005-09-06 International Business Machines Corporation Increasing carrier mobility in NFET and PFET transistors on a common wafer
US6872610B1 (en) * 2003-11-18 2005-03-29 Texas Instruments Incorporated Method for preventing polysilicon mushrooming during selective epitaxial processing
US7662689B2 (en) * 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
US20050186722A1 (en) 2004-02-25 2005-08-25 Kuan-Lun Cheng Method and structure for CMOS device with stress relaxed by ion implantation of carbon or oxygen containing ions
US7224068B2 (en) 2004-04-06 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stable metal structure with tungsten plug
US7115974B2 (en) 2004-04-27 2006-10-03 Taiwan Semiconductor Manfacturing Company, Ltd. Silicon oxycarbide and silicon carbonitride based materials for MOS devices
US7220630B2 (en) * 2004-05-21 2007-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selectively forming strained etch stop layers to improve FET charge carrier mobility
US20050266632A1 (en) 2004-05-26 2005-12-01 Yun-Hsiu Chen Integrated circuit with strained and non-strained transistors, and method of forming thereof
JP4700295B2 (ja) * 2004-06-08 2011-06-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7064066B1 (en) * 2004-12-07 2006-06-20 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric and a titanium carbide gate electrode
KR100585180B1 (ko) * 2005-02-21 2006-05-30 삼성전자주식회사 동작 전류가 개선된 반도체 메모리 소자 및 그 제조방법
US7164163B2 (en) * 2005-02-22 2007-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with hybrid-strain inducing layer
US7528028B2 (en) * 2005-06-17 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Super anneal for process induced strain modulation
US7470943B2 (en) * 2005-08-22 2008-12-30 International Business Machines Corporation High performance MOSFET comprising a stressed gate metal silicide layer and method of fabricating the same
JP2007311491A (ja) 2006-05-17 2007-11-29 Toshiba Corp 半導体集積回路
US7800150B2 (en) 2007-05-29 2010-09-21 United Microelectronics Corp. Semiconductor device
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US7808051B2 (en) * 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction

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