TWI327881B - Method for forming a printed circuit board - Google Patents

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TWI327881B
TWI327881B TW095146926A TW95146926A TWI327881B TW I327881 B TWI327881 B TW I327881B TW 095146926 A TW095146926 A TW 095146926A TW 95146926 A TW95146926 A TW 95146926A TW I327881 B TWI327881 B TW I327881B
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Islam A Salama
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Description

1327881 Π) 九、發明說明 【發明所屬之技術領域】 本案實施例關係於微電子結構,更明確地說,關係於 使用雷射輔助活化與圖案化作成之微電子結構。 【先前技術】 現今技術已經提供了各種技術用以製造一印刷電路板 。開始材料爲微電子基材,典型爲介電板,例如一 abf( 味之素的增層(build-up )膜)板,其然後可以依據前述 各種技術之一加以處理,以提供印刷電路。 一種技術涉及提供介電層,然後雷射鑽入導孔開口進 入該介電層。此後,介電層被粗糙化,受到化學鍍銅,例 如無電電鍍,以提供一薄層之銅於包含導孔開口側壁的整 個介電層上。一乾膜阻層(DFR)然後被疊層於薄銅層上 ,DFR隨後受到曝光顯影處理,以依據電路規格要求,形 成電路設計圖案。在使DFR受到顯影溶液,以沖洗掉已 曝光部份後,介電層薄銅層圖案化DFR的組合受到電解 銅電鍍,以提供一銅層(以下稱“厚銅層”),其係遠厚於 前述之薄銅層,兩者均在薄銅層之未被圖案化DFR所覆 蓋之區域上(以在介電層上,提供導電軌跡),另外,也 在導孔開口內。因此,在進一步電鍍厚銅層後以免其受到 鈾刻,圖案化DFR係由該組合剝離,以曝露出未爲厚銅 層所覆蓋之薄銅層。因此,此裸薄銅層完全地被蝕刻下至 介電層,留下印刷電路板。 (2) (2)1327881 另一用以提供印刷電路之傳統技術涉及提供一介電層 ,例如ABF層;其後,一雷射鑽孔處理,用以在ABF層 中提供導孔開口。隨後,一 DFR疊層在該介電層上;及 DFR隨後受到曝光與顯影製程,以形成依據電路規格要求 之電路設計圖案。在使DFR受到顯影溶液以沖洗掉其曝 露部份後,介電層薄銅層圖案化DFR的組合受到一餓刻 處理,以熔散未爲該圖案化DFR所覆蓋之預定厚度介電 層,因此,在介電層中之對應於導電軌跡的位置提供凹陷 ,該等軌跡係予以設在介電層上。有圖案化DFR然後由 介電層剝離。隨後,介電層到無電銅電鍍,以提供一薄層 銅於整個介電層上,包含導孔開口壁面與設在軌跡位置的 凹陷內。一厚銅層然後藉由電解電鍍設在薄銅層上,及如 此形成之組合受到回鈾、硏磨或CMP,以形成一印刷電路 板。 另一種用以依據先前技術,提供內連線的已知技術通 常稱爲“雷射內藏技術”,或LET。在LET中,雷射熔散被 用以在例如ABF層之介電層中提供導孔開口。隨後,用 於軌跡的位置也使用雷射照射加以熔散,以在介電層上提 供凹陷軌跡位置。隨後,無電電鍍,及隨後,以銅作無電 電銨係被設在整個之熔散介電層上。如上所述之銅電鍍造 成銅層被形成在介電層作用面上,銅層塡入凹陷軌跡位置 與並延伸於其上。隨後,例如化學機械硏磨之製程係被使 用以移除延伸超出凹陷軌跡位置外之銅層之過量銅,以此 方式’在介電層作用表面上形成內連線。 -5- (3) 1327881 然而,例如上述之先前技術由於所增加 有低產量,另外,也因爲它們需要多次產生 製程,而造成可能的對準誤差,使得它們不 算。 【發明內容及實施方式】 於此所討論之實施例大致關係於一種使 屬化與圖案化之方法、印刷電路板及系統。 示實施例將加以說明。例示實施例係被提供 並不應被視爲限定實施例之範圍。 各種操作將以最有利於了解本發明之方 爲多個分開之操作,然而,說明的順序並不 這些操作有必要之順序關係。更明確地說, 需要以所示之順序加以執行。 參考第1圖例,本發明之實施例包含提 材或面板,例如基材100,設在一導電層1( 圖)。基材可以包含非導電材料,例如塑膠 例如ABF,或任何其他適用以作爲印刷電路 質。導電層101可以例如包含銅及呈現爲在 示出)上之導電軌跡。 如第2圖所示,例如,本發明實施例包 例如基材1 〇 〇中設置導孔開口,例如開口 1 孔定義基材,例如基材120。依據一較佳實 口 110之導孔開口可以使用雷射鑽孔或雷射 之製程時間而 導孔與軌跡的 符現行對準預 用雷射輔助金 參考附圖,例 以顯示實施例 式依序被說明 應被認爲表不' 這些操作並不 供一微電子基 U上(見第2 或玻璃纖維, 板基材之介電 下層基材(未 含在基材中, 1 〇,以提供導 施例,例如開 投影加工加以 i -6 - (4) (4)1327881 設置,例如高強度雷射鑽孔係爲本技藝者所知。然而,例 如開口 1 1 0的導孔開口可以依據任一已知方法加以設置, 該等方法爲熟習於本技藝者所知。 隨後,參考第3圖,本發明之實施例包含提供一雷射 活化膜,例如膜1 3 0,其包含雷射活化材料在該導孔定義 基材上。依據一實施例,雷射活化膜可以具有次微米到約 3至5微米範圍之厚度。“雷射活化材料”,在本文中之意 義爲一種材料,其在當曝露至雷射輻射時能被活化,以提 供用於導電材料,例如銅之增層(build-up layer )。“增 層”在本文中的意義爲一晶種層,其係爲一層,其適用以 允許導電材料選擇地依據其圖案設在其上。依據一實施例 ’雷射活化材料可以包含醋酸鈀或(CH3C02 ) 2Pd。依據 —實施例’例如第3圖所示之膜1 3 0之雷射活化膜的設置 可以藉由浸漬塗覆導孔定義基材1 20於雷射活化材料晶種 溶液中加以作用,該溶液係例如一醋酸鈀晶種溶液。依據 實施例之提供雷射活化膜的其他方法包含例如濺射及化學 或物理氣相沈積。如第3圖所示,例如膜1 3 0之雷射活化 膜覆蓋例如基材120之導孔定義基材的活化表面,並包含 導孔部份,例如部份1 3 5及1 3 6,其分別覆蓋例如導孔開 口 110之導孔開口的壁面與底部。“活化表面,’在本文中的 意義表示適用以依據內連線圖案設有內連線之基材的表面 ’內連線例如導孔及軌跡。在導孔定義基材的活化表面上 設置雷射活化膜得到一膜基材組合,例如第3圖之膜基材 組合140。 (5) 1327881 再者,例如參考第4a-8圖,本發明 孔定義基材上,使用雷射協助金屬化,設 線圖案之內連線。雷射協助金屬化將參考 實施例加以詳細解釋。 參考第4a_4b圖,依據實施例之雷射 使雷射活化膜的雷射活化材料曝露至雷射 定內連線圖案,或預定之繫桿圖案,選擇 活化部份,以得到選擇活化膜基材組合, ,例如第4a及4b圖之組合1 50。“預定丨 文中的意義表示一對應於予以設在基材的 定內連線軌跡及/或導孔的圖案。“預定繫I 的意義表示對應予以設在基材的活化表面 圖案。因此,如第4a及4b圖之實施例所 150可以包含一由第1圖之基材100所形 及另外之覆蓋基材部份102與定義一圖案 可以由第4b圖看出。對應於膜152的圖 1 5 2的雷射活化部份1 3 0 ’、1 3 5 ’及1 3 6 ’ ; 部份130及雷射活化繫桿區144所定義, 雷射活化部份可以包含一適用以提供用於 上之導電材料的增層。例如’雷射活化部 石墨活化晶種材料。依據—實施例’當雷 酸鈀時,膜的雷射活化部份包含一鈀晶種 鈀修改有機材料增層面。更明確地說’醋 活化選擇地熔散在材料中之醋酸’留下如 實施例包含在導 置依據預定內連 第4a至8圖之 協助金屬化包含 輻射,以依據預 地活化雷射膜的 或SATFP組合 内連線圖案”在本 活化表面上之預 旱圖案”在本文中 上之預定繫桿的 示,SATFP組合 :成之基材部102 1 54 之膜 1 52, 案154係藉由膜 膜152的非活化 並將詳述如下。 選擇地設置於其 份可以包含一富 射活化膜包含醋 增層,其包含富 酸鈀材料的雷射 前所注意到之富 -8- 1327881
⑹ 細修改有機材料。 導?L開口之雷射鑽孔及雷射活化材料的活化 可以是任一適當來源,其產生雷射束者。雷射源 包含:Nd: yag雷射工具或脈衝紫外線(UV) 射’後者依據實施例係爲較佳的。波長可以爲適 之適當波長,例如摻銨之釔鋁藍寶石(Nd 1 064NM )、氟化氙(XeF,351nm )、氯化氙 3 08nm )、溴化氙(XeBr,282nm )、氟化憲 248nm )、氟化氬(ArF,193nm )及氟化物雙 l57nm) ’在UV或深UV範圍中之波長範圍較 實施例。例如,依據一實施例使用雷射照射以活 化膜’一雷射脈衝持續時間可以首先對於波長 193nm、2 48nm或3 0 8nm之雷射源選擇,例如約 5 Ons。一旦脈衝持續時間被設定,予以輸送之脈 可以被決定爲雷射活化膜厚度的函數。決定予以 衝數量的大略估計係根據予以每脈衝活化之厚度 有關於例如醋酸鈀,活化厚度對脈衝比爲約1微 193nm、248nm或3 08nm雷射源。是否“活化”已 經由一測試處理加以完成,該測試方法涉及量測 射照射劑量所得之個別雷射活化部份的導電率。 率之雷射活化部份相較於金屬或金屬狀導體者之 部份將依據實施例被認爲是“活化”,並將設定予 給定雷射活化膜厚度與雷射活化材料的雷射照射 者,或配合上述測試方法,每一個別雷射活化部 ,之雷射源 例子可以 準分子雷 用於應用 :YAG > (XeCl > (KrF -體(F2, 佳係依據 化雷射活 包含例如 2 0ns至約 衝之數量 輸送之脈 。例如, 米,對於 經例如以 在對應雷 具有導電 雷射活化 以輸送至 劑量。或 份的組成 -9 - 1327881 Ο) 應於增層圖案之晶種層,因此,提供一無電電鍍基材,例 如第6a及6b圖之無電電鏟基材164。應注意的是,只要 是增層162作爲用於無電電鍍導電層的晶種,增層就作爲 無電電鍍導電層之原子成核地點,因此,不再有“層,,的特 性’其原子已經在無電電鍍後被分散。結果,增層並未示 於第6a-8圖中。然而,應注意的是,只要是增層作爲原 子成核地點’來自增層之原子仍保持至少在無電電鍍銅層 中。可以由第6a及6b圖中看出,無電電鍍基材164包含 具有曝露區104之基材部份102;增層162;及包含保角 導電晶種層168被選擇地設在增層162上之無電電鍍第一 導電層。在所示之實施例中,晶種層1 6 8包含晶種層部份 1 65及1 66,其分別佔用對應於導孔開口 1 1 〇之壁面與底 面的區域;晶種層部份160,其分別佔用對應於軌跡之區 域;及繫桿晶種層部份174。 再來參考例示第7a及7b圖,依據實施例之雷射協助 金屬化包含:經由電解電鍍,提供一第二導電層在無電電 鍍基材的第一導電層上,使得第二導電層定義一對應於第 一導電層及增層圖案之圖案,因而提供電解電鍍基材,例 如第6a及6b圖之電解電鍍基材164。可以由第6a及6b 圖看出,電解電鍍基材180包含具有曝露區104的基材部 份102;增層162;包含保角導電晶種層168選擇地設在 增層162上之無電電鍍第一導電層;及電解電鍍第二導電 層182。在所示實施例中,第二導電層包含定義導孔187 之第二導電層部份185,及定義軌跡189的第二導電層部 -12- (10) (10)1327881 份188;及定義繫桿184的繫桿部份183° 接著,參考例示第8圖’本發明之實施例更包含移除 繫桿,以提供例如印刷電路板1 8 0的印刷電路板。因此’ 可以由第8圖看出,印刷電路板包含依據預定內連線圖案 之軌跡189及導孔187。依據較佳實施例,移除繫桿可以 包含雷射熔散繫桿。“移除”在本文中的意義表示實質上完 全地移除與修,並爲熟習於本技藝者所知。如同於示於第 1至8圖之實施例之例示實施例所述,本發明之實施例提 出一雷射協助金屬化與圖案化(LAMP )之新穎雷射爲主 之基材製程。如上所述之LAMP技術可以使用雷射照射以 例如藉由鑽孔而提供導孔開口,並可以選擇地金屬化增層 之有機材料,以形成一所需設計電路圖案,或預定內連線 圖案,而不必任何微影處理。雷射可以使用雷射投影加工 、雷射協助金屬及雷射直接寫入。雷射投影加工可以用已 知方式經由使用雷射熔散提供導孔開口。雷射協助金屬化 可以依據實施例加以使用,以依據預定內連線圖案,活化 在基材表面上之雷射活化材料。雷射活化材料的活化與未 活化部份之雷射活化材料的移除造成在包含導電材料晶種 元素的基材上之圖案化增層的形成,晶種元素例如富鈀修 改有機材料,例如銅晶種層。當想要電解電鍍時,雷射直 接寫入可以選用地建立電解電鍍所需的繫桿結構。依據方 法實施例所取得之印刷電路板包含一導孔定義基材,其包 含其中定義導孔開口的微電子基材;及內連線,依據一預 定內連線圖案,設在導孔定義基材上,該內連線包含具有 -13- (11) (11)1327881 一圖案對應於預定內連線圖案之導電層,該導電層進一步 由第一材料作成,導電層進一步包含與第一材料不同的第 二導電材料,該第二材料包含金屬晶種材料並只在對應於 內連線的區域出現在導孔定義基材上。 較佳地,本發明之實施例提供一印刷電路板,其具有 一電路穩固地附著至介電面及導孔,其係被電氣連接並適 用以將被安裝於其上之電子元件。本發明之實施例提供優 於記錄上之製程(POR )基材製程的優點,例如高解度、 免除多步驟微影製程、改良對準能力、及免除去模糊。更 明確地說,依據LAMP的本發明實施例使用雷射照射,用 以建立導孔,另外,用以提供具有對應於想要(預定)內 連線圖案之圖案的有圖案增層,因而,免除了有關設置內 連線所需之微影術。依據實施例之LAMP的使用較佳地: (1 )免除了微影製程,因此,不必使用乾膜阻層(DFR )及其相關製程:(2)免除了去模糊;(3)藉由允許在 奈米範圍之特性大小的圖案化與金屬化,而提供高解析圖 案化及金屬化,這係由例如UV波長範圍的所用雷射源的 波長範圍所管理;(4)因爲(a)免除必須使用雷射照射 以產生導孔開口及微影術以產生內連線圖案的複合作用; (b)提供較相關於微影用之接觸遮罩製程爲高之成像對 準;(c ) UV雷射被使用作爲雷射源,相較於先前技術製 程使用IR co2雷射爲雷射導孔鑽孔時,提供更佳之對準 ,所以,對導孔與內連線圖案化與金屬化提供改良之對準 能力。 -14- (12) (12)1327881 相對於先前技術中所述之LET製程,本發明之實施例 較佳地在所述兩場合下熔散基材,先提供導孔開口,再來 如上所述提供凹陷軌跡位置。另外,本發明之實施例免除 了需要鈾刻基材,以在基材上提供內連線圖案的情形,因 而,顯著地改良生產量同時所產生軌跡係與已知非LET軌 跡者相同,因此,軌跡被安排在基材表面上,而不是內藏 式軌跡。另外,本發明之實施例較佳地免除了需要自軌跡 及/或導孔位置,藉由任何適當手段,例如經由鑽孔或化 學機械硏磨法,來移除過量導電材料的情形。較佳地,本 發明之實施例造成導電材料晶種只被引入於對應於預定內 連線圖案的區域內。另外,當依據一實施例之內連線只涉 及無電電鍍時,即無電電鍍而不是電解電鍍時,則可以完 成顯著之成本與產量優點。 參考第9圖,其中顯示本發明實施例可以使用之很多 可能系統之一。所示系統90包含一電子組件1〇〇〇,其包 含一印刷電路板,例如第8圖所述之印刷電路板1 90。在 另一實施例中,電子組件1000可以包含特殊設計1C ( ASIC)。在晶片組(例如圖形、聲音及控制晶片組)中所 找到之積體電路也可以依據本發明實施例加以包裝。 爲了第9圖所繪之實施例,系統90可以包含一主記 憶體1 002、圖形處理機1〇〇4、大量儲存裝置1〇〇6、及/或 輸入/輸出模組1 008,其係藉由滙流排1〇1〇加以彼此耦接 。記憶體1 002的例子包含但並不限定於靜態隨機存取記 憶體(SRAM)及動態隨機存取記憶體(DRAM)。大量儲 -15- (13) (13)1327881 存裝置1 006的例子可以包含但並不限定於硬碟機、光碟 機(CD )、數位多功能光碟機(DVD )等等。輸入/輸出 模組1 008的例子包含但並不限定於鍵盤、游標控制配置 、顯示器、網路介面等等。滙流排100的例子包含但並不 限於週邊控制介面(PCI )滙流排,及工業標準架構(ISA )滙流排等等。在各實施例中,系統90可以爲無線行動 電話、個人數位助理、口袋PC、平板PC'桌上型電腦、 機頂盒、媒體中心PC、DVD播放器、及伺服器》 另一實施例免除兩步驟之鍍銅。即,在印刷電路板用 之基材的製造中,免除了無電鍍銅。第10-27圖顯示不必 使用無電電鍍之使用LAMP的無核心板的製作實施例。 第1〇圖顯示銅面板1000疊層在一起。第11A-11B圖 顯示使用雷射投影圖案化(加工)以在銅面板上的圖案化 銅面板1000。雷射圖案化的結果爲圖案1110。 第12A-12B圖顯示介電層1 200的雙面疊層。介電層 1 200可以爲塑膠或玻璃纖維,例如ABF,或任何適用以 作爲印刷電路板之基材的其他介電質。第13圖顯示有機 材料,在銅面板上增加疊層。應注意的是,雖然第13至 27圖顯示於銅面板之一上之製程,然而兩銅面板可以以相 同製程加以處理。 第14圖顯示雷射鑽孔有機增層材料,以形成多數導 孔1 400。第15圖顯示第14圖中所示之基材被浸漬塗覆在 鈀溶液中,該溶液形成晶種塗層1510。在第16圖後,第 1 5圖所示之基材具有爲雷射協助金屬化所雷射活化之鈀晶 -16- (14) (14)1327881 種塗層。如所示,元件符號1610表示表面的活人部份及 元件符號1 6 2 0表示未活化部份。在一實施例中,當晶種 塗層爲醋酸鈀時,膜(例如ABF)的雷射活化部份1610 包含具有富鈀修改有機材料增層面的鈀晶種增層。更明確 地說,醋酸鈀材料的雷射活化選擇地熔散了材料中之醋酸 ’留下上述之富鈀修改有機材料。在一實施例中,表面的 雷射活化遵循了線與微導孔之圖案,並藉由遮罩投影加工 或經由CAD驅動雷射直接寫入加以完成。 第17圖顯示從第16圖所示之基材的未圖案化部份 162〇清洗去醋酸晶種塗層,造成晶種塗層被移除部份 1710。例如,當圖案增層材料包含經由雷射活化醋酸鈀雷 射活化膜所取得之富鈀修改有機材料時,清洗可以包含水 清洗。 第18圖顯示第17圖所示之基材1 000的電解銅電鍍 層1810結果。銅電鏟選擇地覆蓋銅軌跡、導孔壁及繫桿 。以選擇銅電鍍,並不需要DFR及光圖案化。在此實施 例中,此製程有利於免除兩步驟的銅電鍍(即無電然後電 解)。在此實施例中,電解鍍銅係直接執行在增層中之雷 射活化增層表面上。這使得所有銅特性均可以在增層製程 中,被電連接至犧牲銅面板。 第19圖顯示執行在第18圖所示之基材上之後續介電 增層製程。在完成介電增層1910後,第20圖顯示形成多 數導孔200之鑽孔增層之雷射導孔鑽孔的結果。第21圖 顯示在第20圖中所示之基材以鈀溶液浸漬塗覆的結果, -17- (15) (15)1327881 以在基材表面2110上成長。第22A圖顯示雷射活化第21 圖所示之基材表面的結果。如所示,元件符號2210顯示 一活化導孔壁及元件符號2230顯示活化導孔底部。元件 符號2220顯示一未活化部份。因此,可以看出圖案化活 化選擇地活化晶種塗層之部份。第22B圖顯示示於第22A 圖之基材的平面圖。 第23A圖顯示由示於第22A圖之基材的未作出圖案 部份2310洗去鈀溶液晶種塗層的結果。第23B圖顯示示 於第23A圖之基材的俯視圖。 第24A圖顯示執行於第23A圖所示之基材上之後續 介電層增層製程。在介電層增層2410完成後,在增層上 執行雷射軌跡熔散,以形成第25圖所示之軌跡2510。如 第26圖所示,加上有多數控制崩潰晶片連接(C4 )錫球 (例如2610)及第一層內連線(FLI)(例如2710)的結 果。 第27圖顯示第26圖之基材已經被蝕刻去犧牲銅板, 以形成銅突出部2800。 在另一實施例中,在介電層增層後(見第13圖), 執行了用以形成軌跡與繫桿的雷射熔散(如果想要的話) ;雷射導孔鑽孔/熔散(見第14圖)及浸漬塗覆(見第15 圖):基材的雷射協助金屬化(見第4A-4B圖)。在雷射 協助金屬化選擇地使用相同投影遮罩活化了有機材料(即 將鍍晶種內藏入聚合物表面),基材係被清洗如第17圖 所示。在此實施例中,在基材被清洗後,無電電鍍被執行 -18 - (16) (16)1327881 於基材上。第 28圖顯示在清洗後之基材上之無電電鏟 28 1 0的結果。 第29圖顯示以銅2910導孔塡入及/或電解電鍍基材 的結果。在本實施例中,因爲銅電鍍只發生在雷射照射碰 撞之選擇金屬化區域,所以化學機械硏磨(CMP )被免除 〇 在另一實施例中,在介電層增層後(見第13圖), 雷射微導孔鑽孔/熔散(見第14圖),浸漬塗覆(見第15 圖),雷射協助金屬化基材,無電電鍍(見第28圖)及 導孔塡充/電鍍(見第29圖),鈀DFR疊層3010係被施 加至基材上。結果係如第30圖所示。在此實施例中,在 基材軌跡雷射熔散之鈀DFR疊層後,雷射協助金屬化係 被執行在基材上。結果被顯示在第31圖,其顯示出軌跡 3110及雷射協助金屬化層3120。 第32圖顯示在第31圖之基材上,執行銅3210的軌 跡無電電鍍的結果。在軌跡無電電鍍後,在此實施例中, 軌跡電解電鍍3310係被施加至基材上。結果係如第33圖 所示。基材然後DFR剝離,結果如第34圖所示。此實施 例免除了 CMP步驟,因爲在用以熔散的相同圖案及電鍍 繫桿後,雷射被使用以選擇地金屬化增層。 於此所討論與顯示於第10至34圖之實施例也可以置 於例如上述示於第9圖中之系統90內的印刷電路板。 部份實施例也可以被儲存在裝置或機器可讀取媒體上 並可以爲一機器所讀取以執行指令。機器可讀取媒體包含 -19- (17) (17)1327881 提供(即儲存及/或傳送)可以爲一機器(例如電腦、pda 、行動電話等等)所讀取形式之資訊的任何機制。例如, 一機器可讀取媒體包含唯讀記憶體(ROM );隨機存取記 億體(RAM ):磁碟儲存媒體;光學儲存媒體;快閃記億 體裝置;生物電氣、機械系統;電、光 '聲、或其他形式 之傳遞信號(例如載波、紅外線信號、數位信號等等)。 裝置或機器可讀取媒體可以包含微電機器系統(MEM S ) 、奈米技術裝置、有機、全像固態記憶體裝置及/或旋轉 磁或光碟。當指令分區被分入不同機器內,例如在整個電 腦的互連或作爲不同虛擬機器時,裝置或機器可讀取媒體 可以被分配。 雖然某些例示實施例被描述並顯示於附圖中,但可以 了解的是,此等實施例只是例示用,並不用以限定本發明 ’本發明並不是被限定於所示及所述之特定結構與配置, 因爲各種其他修改可以爲熟習於本技藝者所完成。 說明書中之“實施例”、“部份實施例”或“其他實施例” 表示包含在至少部份實施例中之實施例有關之特定特性、 結構或特徵,但並不必然是在所有的實施例中。各種“實 施例”、“一實施例”或“部份實施例”不必然表示相同之實 施例。如果說明書描述一元件、特性、結構或特徵“可以” '“可能”或“可”,也不必然表示需要該特定元件、特性、 結構或特徵。如果說明書或申請專利範圍表示“一”元件’ 則並不表示只有一元件。如果說明書或申請專利範圍表示 “另一”元件,則並不排除除了該另一元件以外之元件。 -20- (18) (18)1327881 【圖式簡單說明】 第1圖爲微電子基材或面板的剖面圖; 第2圖爲顯示第1圖之基材已經設有導孔開口,以完 成依據一實施例之導孔定義基材的剖面圖; 第3圖爲一剖面圖,顯示第2圖之基材已經被設有雷 射活化雷射活化膜,以得到依據一實施例之膜基材組合; 第4a圖爲一剖面圖,顯示第3圖之組合中之膜已經 被曝露至雷射照射,以根據預定內連線圖案,選擇地活化 膜的部份,以得到依據一實施例之選擇活化膜基材組合: 第4b圖爲一俯視圖,顯示第3圖之組合中之膜已經 被曝露至雷射照射,以根據預定內連線圖案,選擇地活化 膜的部份,以得到依據一實施例之選擇活化膜組合; 第5a圖爲一剖面圖,顯示第4a及4b圖之組合已經 令膜的未活化部份移除,以得到依據實施例之圖案化增層 基材組合; 第5b圖爲一俯視圖,顯示第4a及4b圖之組合已經 令膜的未活化部份移除’以得到依據實施例之圖案化增層 基材組合; 第6a圖爲一剖面圖,顯示第5a及5b圖之組合已經 設有一保角無電沈積第一導電層,以得到依據實施例之無 電電鍍基材; 第0b圖爲一俯視圖’顯示第5a及5b圖之組合已經 設有一保角無電沈積第一導電層,以得到依據實施例之無 -21 - (19) 1327881 電電鑛基材; 第7a圖爲一剖面圖,顯示第6a及6b圖之無電電鍍 基材已經設有電解沈積第二導電層,以得到依據實施例之 電解電鍍基材; 第7b圖爲一俯視圖,顯示第6a及6b圖之無電電鍍 基材已經設有電解沈積第二導電層,以得到依據實施例之 電解電鍍基材; # 第8圖爲一俯視圖,顯示第7a及7b圖之電解電鍍基 材已經令其繫捍移除,以得到有圖案基材或印刷電路板; 第9圖爲一加入有依據實施例之印刷電路板的系統之 ' 示意代表圖; ' 第10圖爲一微電子基材或被疊層之面板的實施例結 果的剖面圖; 第11 A-B圖爲微電子基材或面板實施例在使用雷射投 影加工/圖案化後之結果之剖面圖; ^ 第12A-B圖爲一實施例之微電子基材或面板於介電層 疊層製程後之剖面圖: 第13圖爲一實施例之微電子基材或面板於有機材料 增層製程後的剖面圖; 第14圖爲一微電子基材或面板實施例在雷射導孔鑽 孔後的剖面圖; 第15圖爲一微電子基材或面板實施例在浸漬塗覆後 之剖面圖: 第16圖爲一微電子基材或面板實施例在雷射活化後 -22- (20) 1327881 之剖面圖, 第17圖爲一微電子基材或面板實施例在清洗後之剖 面圖; 第18圖爲一微電子基材或面板實施例在選擇電解電 鍍後之剖面圖; 第19圖爲一微電子基材或面板實施例在後續介電增 層後之剖面圖; • 第20圖爲一微電子基材或面板實施例在雷射導孔鑽 孔後之剖面圖; 第21圖爲一微電子基材或面板實施例在浸漬塗覆後 ' 之剖面圖; ' 第22A圖爲一微電子基材或面板實施例在雷射活化第 2 1圖所示之基材表面後之剖面圖; 第22B圖爲一微電子基材或面板實施例在雷射活化第 2 1圖所示之基材表面後之俯視圖; ® 第23A圖爲一微電子基材或面板實施例在清洗後之剖 面圖, 第23 B圖爲一微電子基材或面板實施例在清洗後之俯 視圖; 第24 A圖爲一微電子基材或面板實施例在介電層增層 後之剖面圖; 第24B圖爲一微電子基材或面板實施例在介電層增層 後之俯視圖: 第25圖爲一微電子基材或面板實施例在導孔鑽孔後 -23- (21) (21)1327881 之剖面圖, 第26圖爲一微電子基材或面板實施例在控制崩潰晶 片連接(C4 )錫球及第一層內連線(FLI )凸塊後之剖面 第27圖爲一微電子基材或面板實施例在蝕刻一形成 金屬突出部之犧牲金屬層後之剖面圖, 第28圖爲一微電子基材或面板實施例在無電電鍍後 之剖面圖; 第29圖爲一微電子基材或面板實施例在導孔塡充及/ 或電解電鍍後之剖面圖; 第30圖爲一微電子基材或面板實施例在乾膜阻層( DFR)疊層後之剖面圖; 第31圖爲一微電子基材或面板實施例在軌跡熔散及 協助金屬化後之剖面圖; 第32圖爲一微電子基材或面板實施例在軌跡無電電 鑛後之剖面圖, 第33圖爲一微電子基材或面板實施例在軌跡電解電 度後之剖面圖;及 第34圖爲一微電子基材或面板實施例在DFR剝離後 之剖面圖。 【主要元件符號說明】 9〇 :系統 1 00 :基材 -24- (22)1327881
1 Ο 1 :導電層 1 02 :基材部 1 1 0 :開口 1 20 :基材 1 3 0 :雷射活 1 3 0 ’ :雷射莽 1 3 5 :導孔部 1 3 5 ’ :雷射莽 1 3 6 :導孔部 1 3 6 ’ :雷射 140 :膜基材 144 :雷射活 1 5 0 :選擇活 152 :膜 1 54 :圖案 1 6 0 :晶種層 1 6 1 :圖案化 1 6 2 :圖案化 1 64 :無電電 165-166 :晶 174 :繫桿晶 1 80 :電解電 1 82 :電解電 184 :繫桿 份 化膜 ί化部份 份 ί化部份 份 j化部份 組合 化繫桿區 化膜基材 部份 增層基材組合 增層 鍍基材 種層部份 種層部份 鍍基材 鍍第二導電層 -25- (23)1327881 1 8 5 :第二導電層部份 1 8 7 :導孔 189 :軌跡 1 9 0 :印刷電路板 1 000 : 1 002: 1 004 : • 1 006 : 1 008 : 10 10: ' 1110: 1 200-· 13 10: 1 400 : 15 10:
1 620 : 17 10: 18 10: 19 10: 2010 : 2 110: 2210: 223 0 : 電子組件 記憶體 圖形處理機 大量儲存裝置 輸入/輸出模組 滙流排 圖案 介電層 有機材料 導孔 晶種塗層 活化部份 未活化部份 晶種塗層移除部份 電解銅鍍層 介電質增層 導孔 基材表面 活化導孔壁 活化導孔底部 -26 (24) 1327881 2 3 1 Ο :未圖案化部份 241 0 :介電增層 2519 :軌跡 2610:錫球 2 7 1 0 :第一階內連線 2 800 :銅突出部 2810:無電電鍍層 φ 2910 :銅 301 0 :鈀DFR疊層 3 1 1 0 :軌跡 _ 3120:雷射協助金屬化層 ' 3210:銅 3310:軌跡電解鍍層
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Claims (1)

1327881 十、申請專利範圍 附件5:第95146926號專利申請案 中文申請專利範圍替換本民國99年2月3曰呈 C 1. 一種形成印刷電路板的方法,包含: 雷射投影圖案化一基材的金屬面板; 疊層一介電層在該金屬面板上; 雷射照射該基材,以在該基材中,形成多數導孔; 雷射活化在該基材上之晶種塗層,以形成活化晶種塗 層部份及未活化晶種塗層部份; 由該基材清洗去該未活化的晶種塗層部份,以在該基 材的該活化晶種塗層部份上,得到一圖案化增層;及 在清洗去該未活化的晶種塗層部份後,在該活化晶種 塗層部份上,形成導電層。 2. 如申請專利範圍第1項所述之方法,更包含: 於一晶種溶液中,浸漬塗覆該基材,以設置該晶種塗 層。 3. 如申請專利範圍第1項所述之方法,更包含: 依據一預定內連線圖案,選擇地電解電鍍一金屬在已· 圖案化增層上之軌跡及多數導孔之上,以得到內連線,其 中一犧牲銅鍍層係用以提供用於電解電鍍的電連接》 4. 如申請專利範圍第1項所述之方法,更包含: 在清洗去該晶種塗層前,執行雷射協助金屬化;及 1327881 藉由無電電鍍該圖案化增層基材組合,而依據該預定 內連線圖案,設置一圖案化導電層在該圖案化增層基材組 合上,以得到無電電鍍基材。 5. 如申請專利範圍第3項所述之方法,更包含: 電解金屬電鍍該等軌跡。 6. 如申請專利範圍第3項所述之方法,更包含: 鈀乾膜阻層疊層;及 對該基材進行乾膜阻層剝離。 7. 如申請專利範圍第1項所述之方法,其中該晶種 塗層包含醋酸鈀。 8. 如申請專利範圍第1項所述之方法,其中該增層 包含一鈀晶種有機增層。 9. 如申請專利範圍第1項所述之方法,其中該雷射 投影圖案化進一步包含鑽出多數微導孔。
TW095146926A 2005-12-28 2006-12-14 Method for forming a printed circuit board TWI327881B (en)

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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8017022B2 (en) * 2007-12-28 2011-09-13 Intel Corporation Selective electroless plating for electronic substrates
TWI355220B (en) 2008-07-14 2011-12-21 Unimicron Technology Corp Circuit board structure
TWI394506B (zh) 2008-10-13 2013-04-21 Unimicron Technology Corp 多層立體線路的結構及其製作方法
US9113547B2 (en) * 2008-10-24 2015-08-18 Intel Corporation Same layer microelectronic circuit patterning using hybrid laser projection patterning (LPP) and semi-additive patterning(SAP)
US8395051B2 (en) * 2008-12-23 2013-03-12 Intel Corporation Doping of lead-free solder alloys and structures formed thereby
US20110095410A1 (en) * 2009-10-28 2011-04-28 Fairchild Semiconductor Corporation Wafer level semiconductor device connector
TWI405317B (zh) * 2010-03-04 2013-08-11 Unimicron Technology Corp 封裝基板及其製法
US8835217B2 (en) 2010-12-22 2014-09-16 Intel Corporation Device packaging with substrates having embedded lines and metal defined pads
TWI432116B (zh) * 2011-03-23 2014-03-21 Unimicron Technology Corp 線路板的內埋式線路結構的製造方法
CN102806789A (zh) * 2011-06-03 2012-12-05 上海安费诺永亿通讯电子有限公司 在绝缘体表面形成金属图案的方法
US20130037312A1 (en) * 2011-08-10 2013-02-14 Invensas Corporation High density trace formation method by laser ablation
US10098242B2 (en) 2012-03-29 2018-10-09 Taiwan Green Point Enterprises Co., Ltd. Double-sided circuit board and method for preparing the same
US10149390B2 (en) 2012-08-27 2018-12-04 Mycronic AB Maskless writing of a workpiece using a plurality of exposures having different focal planes using multiple DMDs
US20140174791A1 (en) * 2012-12-26 2014-06-26 Unimicron Technology Corp. Circuit board and manufacturing method thereof
KR102356809B1 (ko) 2014-12-26 2022-01-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20160080526A (ko) 2014-12-29 2016-07-08 삼성전기주식회사 인쇄회로기판 및 그 제조방법
IT201900005156A1 (it) * 2019-04-05 2020-10-05 St Microelectronics Srl Procedimento per fabbricare leadframe per dispositivi a semiconduttore
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900024292A1 (it) 2019-12-17 2021-06-17 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
CN113853063A (zh) * 2021-09-09 2021-12-28 深圳市海目星激光智能装备股份有限公司 介电材料去除方法、激光去除设备与电子器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0287843B1 (de) 1987-04-24 1990-08-29 Siemens Aktiengesellschaft Verfahren zur Herstellung von Leiterplatten
EP0399161B1 (en) 1989-04-17 1995-01-11 International Business Machines Corporation Multi-level circuit card structure
JPH03268392A (ja) * 1990-03-16 1991-11-29 Hitachi Chem Co Ltd 多層配線板の製造法
US5462773A (en) * 1992-12-28 1995-10-31 Xerox Corporation Synchronized process for catalysis of electroless metal plating on plastic
JPH0758438A (ja) * 1993-08-18 1995-03-03 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
JP3493703B2 (ja) * 1994-01-25 2004-02-03 松下電工株式会社 回路板の形成方法
JP3414024B2 (ja) * 1995-01-30 2003-06-09 株式会社日立製作所 電子回路基板の配線修正方法
JPH09260808A (ja) * 1996-03-19 1997-10-03 Fujitsu Ltd 光触媒反応による金属配線の形成方法及び基材
JP3111891B2 (ja) * 1996-04-09 2000-11-27 株式会社村田製作所 無電解めっきのための活性化触媒液および無電解めっき方法
JP3633252B2 (ja) 1997-01-10 2005-03-30 イビデン株式会社 プリント配線板及びその製造方法
JP3297006B2 (ja) * 1997-12-05 2002-07-02 イビデン株式会社 多層プリント配線板
DE19723734C2 (de) * 1997-06-06 2002-02-07 Gerhard Naundorf Leiterbahnstrukturen auf einem nichtleitenden Trägermaterial und Verfahren zu ihrer Herstellung
KR100244580B1 (ko) 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
US6222136B1 (en) 1997-11-12 2001-04-24 International Business Machines Corporation Printed circuit board with continuous connective bumps
US6562656B1 (en) 2001-06-25 2003-05-13 Thin Film Module, Inc. Cavity down flip chip BGA
JP2003031924A (ja) * 2001-07-16 2003-01-31 Toray Eng Co Ltd 金属回路形成方法
AU2002211864A1 (en) 2001-07-23 2003-02-17 Gary A. Clayton Grid interposer
US20030180448A1 (en) 2002-03-21 2003-09-25 T.L.M. Advanced Laser Technology Ltd. Method for fabrication of printed circuit boards
JP3953900B2 (ja) * 2002-06-27 2007-08-08 日本特殊陶業株式会社 積層樹脂配線基板及びその製造方法
TWI254995B (en) * 2004-01-30 2006-05-11 Phoenix Prec Technology Corp Presolder structure formed on semiconductor package substrate and method for fabricating the same
JP2005286158A (ja) * 2004-03-30 2005-10-13 Seiko Epson Corp パターン形成方法、電子デバイス及びその製造方法並びに電子機器
JP3918828B2 (ja) * 2004-05-20 2007-05-23 株式会社トッパンNecサーキットソリューションズ 半導体装置

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