CN101347053A - 使用激光辅助金属化和图案化衬底提供印刷电路板的方法、印刷电路板和包括印刷电路板的系统 - Google Patents

使用激光辅助金属化和图案化衬底提供印刷电路板的方法、印刷电路板和包括印刷电路板的系统 Download PDF

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Abstract

通过以下步骤制造印刷电路:对衬底的金属面板(1000)进行激光投影图案化;在金属面板上层压电介质层(1200),对衬底进行激光辐照以在衬底中形成通路(1400),在衬底上激光激活晶种(1510)涂层,从衬底的未图案化部分(1620)清洗晶种涂层,在衬底上形成图案化堆积层,以及蚀刻掉金属面板以便形成金属突起。

Description

使用激光辅助金属化和图案化衬底提供印刷电路板的方法、印刷电路板和包括印刷电路板的系统
技术领域
[0001]实施例涉及微电子结构,更具体来说,涉及使用激光辅助激活和图案化制造的微电子结构。
背景技术
[0002]现有技术提供用于制造印刷电路板的许多技术。起始材料是微电子衬底,通常为电介质板、如ABF(味之素堆积薄膜)层,然后可按照上述许多技术之一进行处理,以便提供印刷电路。
[0003]一种这样的技术涉及提供电介质层,然后将通路孔激光钻孔到电介质层中。此后,电介质层被粗糙化、经过例如无电镀等化学镀铜,以在整个电介质层上、包括在通路孔的壁上提供薄铜层。然后将干膜抗蚀剂(DFR)层压到该薄铜层上,此后使DFR经过曝光和显影工艺,以按照电路规范的要求形成电路设计图案。在使DFR经过显影液处理以便清洗掉它的曝光区域之后,使电介质层-薄铜层-图案化DFR的组合经过电解镀铜,以便在薄铜层未被图案化DFR覆盖的区域上(以便在电介质层上提供导电迹线)而且还在通路孔内部提供比上述薄铜层厚得多的铜层(以下称作“厚铜层”)。由此,在进一步电镀厚铜层以防止它蚀刻之后,从该组合中剥离图案化DFR,以暴露未被厚铜层覆盖的薄铜层。由此裸露的薄铜层这时被完全蚀刻掉,一直到电介质层,从而留下印刷电路板。
[0004]用于提供印刷电路板的另一种常规技术涉及提供电介质层、如ABF层,之后是用于在ABF层中提供通路孔的激光钻孔工艺。此后,将DFR层压到电介质层上,然后使DFR经过曝光和显影工艺,以按照电路规范的要求形成电路设计图案。在使DFR经过显影液处理以便清洗掉它的曝光区域之后,使电介质层-薄铜层-图案化DFR的组合经过蚀刻工艺,以便烧蚀保持未被图案化DFR覆盖的预定厚度电介质层,由此在电介质层中提供与要设置在电介质层上的导电迹线的位置对应的凹槽。然后从电介质层剥离图案化DFR。此后,使电介质层经过无电镀铜,以在整个电介质层上、包括在通路孔的壁上以及在设置在迹线位置的凹槽内提供薄铜层。然后,通过电解电镀将较厚铜层设置到薄铜层上,并使由此形成的组合经过回蚀、研磨或CMP,以便产生印刷电路板。
[0005]按照现有技术提供互连的另一种已知技术通常称作“激光嵌入技术”或LET。在LET中,使用激光烧蚀在电介质层如ABF层中提供通路孔。此后,还使用激光辐照来烧蚀迹线的位置,以在电介质层上提供凹槽迹线位置。此后,在由此烧蚀的电介质层上提供用铜的无电镀以及随后的电解电镀。以上所述的镀铜引起在电介质层的活性表面上形成铜层,该铜层填充凹槽迹线位置并在其上延伸。此后,使用例如化学机械抛光等工艺去除延伸超出凹槽迹线位置的铜层的多余铜,这样在电介质层的活性表面上产生互连。
[0006]但是,例如以上所述的现有技术的技术由于增加的处理时间而呈现低生产率,另外,对于其中满足目前的对准预算,可能是低效的,因为它们要求使用多个工艺来生成通路和迹线,这些工艺导致可能的对准误差的混合。
附图说明
[0007]在附图的各图中通过示例而非限制对实施例进行了说明,并且在附图中,相似的参考标号指的是相似的要素,附图中:
[0008]图1是微电子衬底或面板的截面图;
[0009]图2是示出图1衬底的截面图,其中提供了通路孔,以产生根据一个实施例的通路定义衬底;
[0010]图3是示出图2衬底的截面图,其上提供了激光可激活薄膜,以产生根据一个实施例的薄膜衬底组合;
[0011]图4a是示出图3组合中薄膜的截面图,其中已暴露于激光辐照,以根据预定互连图案有选择地激活薄膜的部分,从而产生根据一个实施例的有选择激活的薄膜衬底组合。
[0012]图4b是示出图3组合中薄膜的顶视图,其中已暴露于激光辐照,以根据预定互连图案有选择地激活薄膜的部分,从而产生根据一个实施例的有选择激活的薄膜衬底组合;
[0013]图5a是示出图4a和图4b组合的截面顶视图,其中已从中去除薄膜的未激活部分,以产生根据一个实施例的图案化f堆积层衬底组合;
[0014]图5b是示出图4a和图4b组合的顶视图,其中已从中去除薄膜的未激活部分,以产生根据一个实施例的图案化f堆积层衬底组合;
[0015]图6a是示出图5a和图5b组合的截面图,其中已提供了保形无电沉积的第一导电层,以产生根据一个实施例的无电镀衬底;
[0016]图6b是示出图5a和图5b组合的顶视图,其中已提供了保形无电沉积的第一导电层,以产生根据一个实施例的无电镀衬底;
[0017]图7a是示出图6a和图6b无电镀衬底的截面图,其中已提供电解沉积的第二导电层,以产生根据一个实施例的电解电镀衬底;
[0018]图7b是示出图6a和图6b无电镀衬底的顶视图,其中已提供电解沉积的第二导电层,以产生根据一个实施例的电解电镀衬底;
[0019]图8是示出图7a和图7b电解电镀衬底的顶视图,其中已去除了其连杆,以产生图案化衬底或印刷电路板;
[0020]图9是根据一个实施例结合印刷电路板的系统的示意表示;
[0021]图10是层压的微电子衬底或面板的一个实施例的结果的截面图;
[0022]图11A-B是使用激活投影机械加工/图案化形成图案之后的微电子衬底或面板的一个实施例的结果的截面图;
[0023]图12A-B是电介质层层压工艺之后的微电子衬底或面板的一个实施例的结果的截面图;
[0024]图13是有机材料堆积工艺之后的微电子衬底或面板的一个实施例的结果的截面图;
[0025]图14是激光通路钻孔之后的微电子衬底或面板的一个实施例的结果的截面图;
[0026]图15是浸涂之后的微电子衬底或面板的一个实施例的结果的截面图;
[0027]图16是激光激活之后的微电子衬底或面板的一个实施例的结果的截面图;
[0028]图17是清洗之后的微电子衬底或面板的一个实施例的结果的截面图;
[0029]图18是选择性电解电镀之后的微电子衬底或面板的一个实施例的结果的截面图;
[0030]图19是后续电介质堆积之后的微电子衬底或面板的一个实施例的结果的截面图;
[0031]图20是激光通路钻孔之后的微电子衬底或面板的一个实施例的结果的截面图;
[0032]图21是浸涂之后的微电子衬底或面板的一个实施例的结果的截面图;
[0033]图22A是激光激活图21所示衬底表面之后的微电子衬底或面板的一个实施例的结果的截面图;
[0034]图22B是激光激活图21所示衬底表面之后的微电子衬底或面板的一个实施例的结果的顶视图;
[0035]图23A是清洗之后的微电子衬底或面板的一个实施例的结果的截面图;
[0036]图23B是清洗之后的微电子衬底或面板的一个实施例的结果的顶视图;
[0037]图24A是电介质层堆积之后的微电子衬底或面板的一个实施例的结果的截面图;
[0038]图24B是电介质层堆积之后的微电子衬底或面板的一个实施例的结果的顶视图;
[0039]图25是通路钻孔之后的微电子衬底或面板的一个实施例的结果的截面图;
[0040]图26是可控坍塌芯片连接(C4)焊球和第一级互连(FLI)凸块形成之后的微电子衬底或面板的一个实施例的结果的截面图;
[0041]图27是蚀刻掉牺牲金属层形成金属突起之后的微电子衬底或面板的一个实施例的结果的截面图;
[0042]图28是无电镀之后的微电子衬底或面板的一个实施例的结果的截面图;
[0043]图29是通路填充和/或电解电镀之后的微电子衬底或面板的一个实施例的结果的截面图;
[0044]图30是干膜抗蚀剂(DFR)层压之后的微电子衬底或面板的一个实施例的结果的截面图;
[0045]图31是迹线烧蚀和辅助金属化之后的微电子衬底或面板的一个实施例的结果的截面图;
[0046]图32是迹线无电镀之后的微电子衬底或面板的一个实施例的结果的截面图;
[0047]图33是迹线电解电镀之后的微电子衬底或面板的一个实施例的结果的截面图;以及
[0048]图34是DFR剥离之后的微电子衬底或面板的一个实施例的结果的截面图。
具体实施方式
[0049]本文所述的实施例一般涉及使用激光辅助金属化和图案化的方法、印刷电路板和系统。参照附图,现在将描述示范实施例。提供示范实施例以便说明实施例,而不应理解为限制实施例的范围。
[0050]各种操作将以一种最有助于理解本发明的方式依次描述为多个分立操作,但是,描述的顺序不应被理解为暗示这些操作一定是顺序相关的。具体来说,这些操作不必按陈述的顺序来执行。
[0051]现在参照作为示例的图1,本发明的实施例包括提供设置在导电层101(参见图2)上的微电子衬底或面板、如衬底100。衬底可包括非导电材料,例如塑料或玻璃纤维,如ABF,或者适合于用作印刷电路板的衬底的任何其它电介质。作为示例,导电层101可包括铜,并且还可表示底层衬底(未示出)上的导电迹线。
[0052]如在作为示例的图2中看到的,本发明的实施例包括在衬底、如衬底100中提供通路孔、如孔110,以便提供通路定义衬底、如衬底120。根据一个优选实施例,可使用例如本领域众所周知的高强度激光钻孔的激光钻孔或激光投影机械加工来提供通路孔、如孔110。但是,可按照本领域技术人员易于认可的任一种众所周知的方法来提供通路孔、如孔110。
[0053]随后参照作为示例的图3,本发明的实施例包括在通路定义衬底上提供包含激光可激活材料的激光可激活薄膜、如薄膜130。根据一个实施例,激光可激活薄膜的厚度在高达大约在大约3至大约5微米之间的亚微米范围内。在本描述的上下文中,“激光可激活材料”是指一种适合于在暴露于激光辐照时被激活以提供导电材料例如铜的堆积层的材料。在本发明的上下文中,“堆积层”是指晶种层,即适合于允许在其上根据其图案有选择地提供导电材料的层。根据一个实施例,激光可激活材料可包括乙酸钯或(CH3CO2)2Pd。根据一个实施例,通过在激光可激活材料引晶液、如乙酸钯引晶液中浸涂通路定义衬底120,可实现提供激光可激活薄膜、例如图3所示的薄膜130。作为示例,根据实施例,提供激光可激活薄膜的其它方法包括溅射和化学或物理汽相沉积。如在图3中看到的,激光可激活薄膜、如薄膜130覆盖通路定义衬底、如衬底120的活性表面,并且包括通路部分、如部分135和136,它们分别覆盖通路孔、如通路孔110的壁和底。在本发明的上下文中,“活性表面”是指适合于根据互连图案提供有互连如通路和迹线的衬底表面。在通路定义衬底的活性表面上提供激光可激活薄膜产生了薄膜衬底组合、如图3的薄膜衬底组合140。
[0054]接下来参照作为示例的图4a-8,本发明的实施例包括使用激光辅助金属化在通路定义衬底上根据预定互连图案提供互连。下面将相对于图4a-8的实施例更详细地说明激光辅助金属化。
[0055]首先参照作为示例的图4a-4b,根据实施例的激光辅助金属化包括使激光可激活薄膜的激光可激活材料暴露于激光辐照,以根据预定互连图案以及可选地根据预定连杆图案有选择地激活激光可激活薄膜的部分,以便产生有选择激活薄膜衬底组合即SATFP组合、如图4a和图4b的组合150。在本描述的上下文中,“预定互连图案”是指与要设置在衬底的活性表面上的预定互连迹线和/或通路对应的图案。在本描述的上下文中,“预定连杆图案”是指与要设置在衬底的活性表面上的预定连杆对应的图案。由此,如在图4a和图4b的实施例中看到的,SATFP组合150可包括由如上所述图1的衬底100形成的衬底部分102,以及另外还包括覆盖衬底部分102并定义图案154的薄膜152,如在图4b中最佳看到的。与薄膜152对应的图案154由薄膜152的激光激活部分130’、135’和136’、薄膜152的未激活部分130以及激光激活连杆区域144来定义,这将在下面更详细地描述。激光激活部分可包括适合于提供要在其上有选择地提供另外导电材料的堆积层的材料。例如,激光激活部分可包括富含石墨的导电引晶材料。根据一个实施例,当激光可激活薄膜包括乙酸钯时,薄膜的激光激活部分包括钯引晶堆积层,其中包括富含钯的改性有机材料堆积表面。具体来说,有选择地激光激活乙酸钯材料烧蚀了材料中的乙酸盐,留下以上所述富含钯的改性有机材料。
[0056]用于通路孔的激光钻孔和激光可激活材料的激活的激光源可以是产生激光束的任何适当源。激光源的示例可包括Nd:YAG激光工具或脉冲紫外线(UV)准分子激光器,根据实施例后者是优选的。波长可以是应用的任何适当波长,例如掺钕钇铝石榴石(Nd:YAG,1064nm)、氟化氙(XeF,351nm)、氯化氙(XeCl,308nm)、溴化氙(XeBr,282nm)、氟化氪(KrF,248nm)、氟化氩(ArF,193nm)和氟化物二聚体(F2,157nm),根据实施例,UV或深UV范围中的波长范围是优选的。作为示例,根据一个实施例,为了使用激光辐照来激活激光可激活薄膜,首先可选择激光脉冲持续时间,例如对于设置在包括例如193nm、248nm或308nm的波长的激光源为大约20ns至大约50ns。一旦设置了脉冲持续时间,就可将要输送的脉冲数量确定为激光可激活薄膜的厚度的函数。用于确定要输送的脉冲数量的粗略估计将基于每个脉冲要激活的厚度。例如,相对于有机薄膜、如乙酸钯,对于193nm、248nm或308nm激光源,每个脉冲比的激活厚度将为大约1微米。是否已经实现了“激活”可通过许多方式来确定,例如通过涉及测量作为对应激光辐照剂量的结果而得到的相应激光激活部分的电导率的测试工艺。根据实施例,电导率与金属或类金属导体相当的激光激活部分则被认为“已激活”,并为给定激光可激活薄膜厚度和激光可激活材料设置要输送的激光辐照剂量。备选地或与上述测试方法结合,还可确定每个相应激光激活部分的组成,以便确定电导率因而确定激活。
[0057]为了提供图案154的激光激活部分130’、135’和136’以及未激活部分130’,可根据预定互连图案有选择地使图3的薄膜衬底140经过激光辐照。根据一个优选实施例,根据预定互连图案的选择性辐照例如可通过经由掩模、与预定互连图案对应的图案对薄膜衬底组合的薄膜进行激光辐照来实现。在备选方案中,选择性辐照可通过计算机辅助设计(CAD)驱动的激光直写来实现。根据预定互连图案选择性地激光辐照激光可激活薄膜产生了薄膜的激光激活部分、例如与要设置在衬底的活性表面上的迹线的预定图案对应的部分130’以及例如与作为通路孔110的通路的预定图案对应的部分135’和136’。可选地,为了提供激光激活连杆区域144,根据实施例,可根据预定连杆图案有选择地使图3的薄膜衬底组合140经过激光辐照。如本领域技术人员会认可的,将在考虑对堆积层进行电解电镀的地方提供激活连杆区域。激活连杆区域由此将允许在其上提供连杆,连杆又将在电解电镀期间提供必要的电互连,这将在下面进一步描述。根据一个优选实施例,根据预定连杆图案的选择性辐照例如可通过对薄膜衬底组合的薄膜使用激光直写、例如CAD驱动的激光直写来实现。根据预定连杆图案的激光可激活薄膜的选择性激光辐照可与根据预定互连图案的激光可激活薄膜的选择性激光辐照同时进行,并且产生薄膜的激光激活连杆区域、例如图4b中所示的区域144。
[0058]接下来参照作为示例的图5a和图5b,根据实施例的激光辅助金属化包括去除部分激活的薄膜的未激活部分,以产生图案化堆积层衬底组合。如图5a和图5b的实施例中所示的,去除未激活部分130’将产生图案化堆积层衬底组合161,如图所示,其中包括具有暴露表面104的衬底部分102、激活连杆区域144,并且还包括图案化堆积层162,其中包括激活部分130’、135’和136’以及激活连杆区域。根据一个优选实施例,去除包括使部分激活的薄膜经过清洗。例如,当图案化堆积层的材料包括通过激光激活乙酸钯激光可激活薄膜而得到的富含钯的改性有机材料时,清洗可包括水清洗。
[0059]接下来参照作为示例的图6a-8,根据实施例的激光辅助金属化包括在图案化堆积层衬底组合上根据预定互连图案提供互连,以便提供印刷电路板。在本发明的上下文中,“互连”是指根据预定互连图案的导电迹线和通路的组合。例如,如在图8中看到的,印刷电路板190包括衬底部分102和设置在衬底部分102上的互连192,互连包括如图所示根据预定互连图案的迹线189和通路187。可使用堆积层162作为晶种层、根据任何众所周知的方法来提供互连。例如,可只使用无电镀、即没有任何进一步金属化的无电镀、或者使用无电镀和电解电镀的组合来实现提供互连。现在将结合图6a-8的示例优选实施例,更详细地描述如上所述使用无电镀和电解电镀的组合来提供互连。
[0060]由此,如在作为示例的图6a-6b中看到的,根据实施例的激光辅助金属化包括通过无电镀在图案化堆积层衬底组合的堆积层上提供第一导电层,第一导电层定义具有与堆积层的图案对应的图案的晶种层,由此提供无电镀衬底、如图6a和图6b的无电镀衬底164。要注意,众所周知,在堆积层162用作另外的无电镀导电层的晶种的方面上,堆积层用作无电镀导电层的原子成核的位置,因此,不再作为“层”本身存在,其原子在无电镀之后已经散开。因此,在图6a-8中未示出堆积层。但是要注意,在堆积层用作原子成核的位置的方面上,来自堆积层的原子仍至少保持在无电镀的铜层中。如在图6a和图6b中看到的,无电镀衬底164包括具有暴露区域104的衬底部分102、堆积层162以及包含选择性地设置在堆积层162上的保形导电晶种层168的无电镀第一导电层。在所示实施例中,晶种层168包括:晶种层部分165和166,它们分别占据与通路孔110的壁和底对应的区域;晶种层部分160,分别占据与迹线对应的区域;以及连杆晶种层部分174。
[0061]接下来参照作为示例的图7a-7b,根据实施例的激光辅助金属化包括通过电解电镀在无电镀衬底的第一导电层上提供第二导电层,使得第二导电层定义与第一导电层和堆积层的图案对应的图案,由此提供电解电镀衬底、如图6a和图6b的电解电镀衬底164。如在图6a和图6b中看到的,电解电镀衬底180包括具有暴露区域104的衬底部分102、堆积层162、包含选择性地设置在堆积层162上的保形导电晶种层168的无电镀第一导电层以及电解电镀第二导电层182。在所示的实施例中,第二导电层包括:第二导电层部分185,它定义通路187;第二导电层部分188,它定义迹线189;以及连杆部分183,它定义连杆184。
[0062]接下来参照作为示例的图8,本发明的实施例还包括去除连杆以便提供印刷电路板、如印刷电路板190。由此,如在图8中看到的,印刷电路板包括根据预定互连图案的迹线189和通路187。根据一个优选实施例,去除连杆可包括激光烧蚀连杆。在本发明的上下文中,“去除”是指包含基本上完全去除和微调,这是本领域技术人员会认可的。如以上相对于图1-8所示的示例实施例所述的,本发明的实施例提出了用于激光辅助金属化和图案化(LAMP)的新颖的基于激光的衬底制造工艺的工艺流程。如上所述,LAMP技术可使用激光辐照例如通过钻孔来提供通路孔,并且可有选择地使堆积层的有机材料金属化,以形成所需的设计电路图案或者预定互连图案,而无需任何光刻处理。可通过激光投影机械加工、激光辅助金属化和激光直写来使用激光。可使用激光投影机械加工以众所周知的方式使用激光烧蚀来提供通路孔。根据实施例,可使用激光辅助金属化来根据预定互连图案激活衬底表面上的激光可激活材料。激活激光可激活材料以及去除激光可激活材料的任何未激活部分引起在衬底上形成图案化堆积层,其中包括导电材料晶种成分、例如富含钯的改性有机材料作为铜晶种层。可以可选地使用激光直写在考虑电解电镀的地方形成电解电镀所需的连杆结构。根据方法实施例而得到的印刷电路板包括:通路定义衬底,包含在其中定义通路孔的微电子衬底;以及互连,根据预定互连图案设置在通路定义衬底上,互连包括具有与预定互连图案对应的图案的导电层,导电层还基本上由第一材料制成,导电层还包括与第一材料不同的第二材料,第二材料包括金属引晶材料,并且仅存在于通路定义衬底上与互连对应的区域。
[0063]有利的是,本发明的实施例提供一种印刷电路板,它具有牢固地附连到电介质表面的电子电路以及电连接并适合于容纳将安装在其上的电子元件的通路。本发明的实施例提供了许多优于记录过程(POR)衬底工艺的优点,例如高分辨率、消除了多步光刻工艺、改进了对准能力以及消除了沾污去除。具体来说,根据LAMP的本发明实施例将激光辐照用于形成通路孔并还用于提供具有与期望(预定)互连图案对应图案的图案化堆积层,由此相对于提供互连消除了对于光刻的需要。根据实施例使用LAMP有利地:(1)消除了光刻工艺,因而消除了对于使用干膜抗蚀剂(DFR)及其关联工艺的需要;(2)消除了对于沾污去除工艺的需要;(3)通过允许由所使用的激光源的波长范围、如UV波长范围所控制的纳米范围的特征尺寸的图案化和金属化,而提供了高分辨率图案化和金属化;(4)提供了通路和互连图案化及金属化的改进对准能力,因为(a)消除了必须使用生成通路孔的激光辐照和生成互连图案的光刻的复合影响;(b)提供了比与光刻的接触掩模工艺关联的更高的成像对准;(c)在UV激光器用作激光源的情况下,与用于激光通路钻孔的现有技术工艺的IR CO2激光器相比,提供了更好的对准。
[0064]相对于以上在背景技术部分所述的LET工艺,本发明的实施例有利地省去了在所述的两种情况中烧蚀衬底的需要:一次是提供通路孔,而再一次是提供凹槽迹线位置,如上所述。此外,本发明的实施例有利地省去了蚀刻衬底以便在衬底上提供互连图案的需要,由此极大地改进了生产率,同时产生了与已知非LET迹线相同的迹线,即,基本上布置在衬底表面的迹线,而不是嵌入迹线。此外,本发明的实施例有利地省去了通过任何方式、例如通过研磨或通过化学机械抛光从迹线和/或通路位置去除多余导电材料的需要。有利的是,本发明的实施例引起仅在对应于预定互连图案的区域中引入导电材料引晶。此外,在根据一个实施例提供互连只涉及无电镀、即没有电解电镀的无电镀的情况下,可有利地实现极大的成本和生产率优势。
[0065]参照图9,示出了可使用本发明实施例的许多可能系统其中之一。因此,所示系统90包括电子组件1000,它包括印刷电路板,例如以上所述的图8的印刷电路板190。在一个备选实施例中,电子组件1000可包括专用IC(ASIC)。根据本发明的实施例,也可封装存在于芯片组(例如图形、声音和控制芯片组)中的集成电路。
[0066]对于图9所示的实施例,系统90还可包括通过总线1010相互耦合的主存储器1002、图形处理器1004、大容量存储装置1006和/或输入/输出模块1008,如图所示。存储器1002的示例包括但不限于静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。大容量存储装置106的示例包括但不限于硬盘驱动器、光盘驱动器(CD)、数字多功能盘驱动器(DVD)等。输入/输出模块1008的示例包括但不限于键盘、光标控制装置、显示器、网络接口等。总线1010的示例包括但不限于外围控制接口(PCI)总线和工业标准体系结构(ISA)总线等。在各种实施例中,系统90可以是无线移动电话、个人数字助理、袖珍PC、平板PC、笔记本PC、台式计算机、机顶盒、媒体中心PC、DVD播放器以及服务器。
[0067]另一个实施例消除了镀铜的两个步骤。即,在制造印刷电路板的衬底时消除了无电镀铜。图10-27示出了使用LAMP而没有使用无电镀来制造无核衬底的实施例。
[0068]图10示出将铜面板1000层压在一起。图11A-11B示出在两个铜面板上使用激光投影图案化(机械加工)对铜面板1000进行图案化。激光图案化的结果是图案1110。
[0069]图12A-12B示出电介质层1200的双面层压。电介质层1200可以是塑料或者玻璃纤维、例如ABF,或者适合于用作印刷电路板的衬底的任何其它电介质。图13示出铜面板上的有机材料1310堆积层压。应当注意,虽然图13-27示出了铜面板其中之一上的工艺,但可用相同的工艺来处理这两个铜面板。
[0070]图14示出对有机堆积材料进行激光钻孔以形成多个通路1400。图15示出用钯溶液来浸涂图14所示的衬底以形成晶种涂层1510的结果。随后参照图16,已经通过激光辅助金属化激光激活了图15中所示衬底的钯晶种涂层。如图所示,标号1610表示表面的激活部分,而标号1620表示未激活部分。在一个实施例中,当晶种涂层是乙酸钯时,薄膜(例如ABF)的激光激活部分1610包括钯引晶堆积层,其中包括富含钯的改性有机材料堆积表面。具体来说,乙酸钯材料的有选择激光激活烧蚀了材料中的乙酸盐,留下了以上所述的富含钯的改性有机材料。在一个实施例中,表面的激光激活遵循:线和微通路的图案通过掩模投影机械加工或者通过CAD驱动的激光直写来完成。
[0071]图17示出从图16所示衬底的未图案化部分1620清洗乙酸钯晶种涂层从而引起从部分1710去除晶种涂层的结果。例如,当图案化堆积层的材料包括通过激光激活乙酸钯激光可激活薄膜而得到的富含钯的改性有机材料时,清洗可包括水清洗。
[0072]图18示出对图17所示衬底1000进行电解镀铜1810的结果。镀铜有选择地覆盖铜迹线、通路壁和连杆。对于选择性镀铜,不需要DFR和光刻图案化。在这个实施例中,这个工艺得益于消除了两步镀铜(即,无电然后电解)。在这个实施例中,在堆积层中的激光激活堆积表面上直接执行电解镀铜。这通过以下事实而变成可能:所有铜特征都电连接到在堆积构建工艺期间使用的牺牲铜面板。
[0073]图19示出在图18所示衬底上执行的后续电介质堆积工艺。在完成电介质堆积层1910之后,图20示出对堆积层进行激光通路钻孔以形成多个通路2010的结果。图21示出用引晶衬底表面2110的钯溶液浸涂图20所示衬底的结果。图22A示出对图21所示衬底的表面进行激光激活的结果。如图所示,标号2210示出激活的通路壁,而标号2230示出激活的通路底。标号2220示出未激活部分。由此看到,图案化激活有选择地激活了晶种涂层的部分。图22B示出图22A所示衬底的顶视图。
[0074]图23A示出从图22A所示衬底的未图案化部分2310清洗钯溶液晶种涂层的结果。图23B示出图23A所示衬底的顶视图。
[0075]图24A示出在图23A所示衬底上执行的后续电介质堆积工艺。在完成电介质堆积层2410之后,对图25所示的其中形成迹线2510的堆积层执行激光迹线烧蚀。如图所示,多个图26示出可控坍塌芯片连接(C4)焊球(例如2610)和第一级互连(FLI)(例如2710)凸块形成的结果。
[0076]图27示出图26的衬底,其中蚀刻掉了牺牲铜面板以形成铜突起2800。
[0077]在另一个实施例中,在电介质堆积(参见图13)、用于形成迹线和连杆(在需要时)的激光烧蚀、激光通路钻孔/烧蚀(参见图14)以及浸涂(参见图15)之后,执行衬底的激光辅助金属化(参见图4A-B)。在激光辅助金属化使用相同投影掩模有选择地激活有机材料(即,将电镀晶种嵌入聚合物表面)之后,清洗衬底,如图17所示。在这个实施例中,在清洗衬底之后,对衬底执行无电镀。图28示出在清洗之后对衬底进行无电镀2810的结果。
[0078]图29示出用铜2910对衬底进行通路填充和/或电解电镀的结果。在这个实施例中,消除了对于化学机械抛光(CMP)的需要,因为镀铜仅发生在激光辐照照射的有选择金属化的区域。
[0079]在另一个实施例中,在电介质堆积(参见图13)、激光微通路钻孔/烧蚀(参见图14)、浸涂(参见图15)、衬底的激光辅助金属化、无电镀(参见图28)以及通路填充/电镀(参见图29)之后,向衬底施加钯DFR层压3010。结果如图30所示。在这个实施例中,在衬底的钯DFR层压之后,对衬底执行迹线激光烧蚀和激光辅助金属化。结果如图31所示,其示出迹线3110和激光辅助金属化层3120。
[0080]图32示出对图31所示衬底执行铜3210的迹线无电镀的结果。在迹线无电镀之后,在这个实施例中,向衬底施加迹线电解电镀3310。结果如图33所示。然后对衬底进行DFR剥离,结果如图34所示。这个实施例消除了对于CMP步骤的需要,因为按照用于烧蚀以及还用于连杆电镀的相同图案,使用激光有选择地对堆积层进行金属化。
[0081]还可将如上所述且如图10-34所示的实施例作为印刷电路板放置在系统、例如以上所述和图9所示的系统90中。
[0082]一些实施例还可存储在装置或者机器可读介质上,并且可由机器读取以执行指令。机器可读介质包括以机器(如计算机、PDA、蜂窝电话等)可读形式提供(即存储和/或传输)信息的任何机构。例如,机器可读介质包括:只读存储器(ROM);随机存取存储器(RAM);磁盘存储介质;光存储介质;闪存装置;生物机电系统;电、光、声或其它形式的传播信号(例如载波、红外信号、数字信号等)。装置或机器可读介质可包括微机电系统(MEMS)、纳米技术装置、有机、全息、固态存储装置和/或旋转磁或光盘。当指令分区已分到不同的机器时,可将装置或机器可读介质例如分布于计算机的互连或不同的虚拟机。
[0083]虽然已在附图中描述和示出了某些示范实施例,但是要理解,这类实施例只是对广义发明的说明而不是限制,并且本发明不限于所示和所述的具体构造和配置,因为本领域技术人员可想到各种其它修改。
[0084]说明书中提到“实施例”、“一个实施例”、“一些实施例”或“其它实施例”是指结合这些实施例所述的特定特征、结构或特性包含在至少一些实施例中,但不一定是所有实施例中。出现“实施例”、“一个实施例”或“一些实施例”的各种情况不一定都指相同的实施例。如果说明书提到“可”、“可能”或者“能够”包括组件、特征、结构或特性,则不要求包括那个特定组件、特征、结构或特性。如果说明书或权利要求书提到“一个”元件,则并不意味着只有一个这种元件。如果说明书或权利要求书提到“一个附加”元件,则并不排除存在一个以上这种附加元件。

Claims (20)

1.一种方法,包括:
对衬底的金属面板进行激光投影图案化;
在所述金属面板上层压电介质层;
对所述衬底进行激光辐照,以在所述衬底中形成多个通路;
在所述衬底上激光激活晶种涂层;
从所述衬底的未图案化部分清洗所述晶种涂层;
在所述衬底上形成图案化堆积层;以及
蚀刻掉金属镀层,形成金属突起。
2.如权利要求1所述的方法,还包括:
在引晶液中浸涂所述衬底,以提供所述晶种涂层。
3.如权利要求1所述的方法,还包括:
根据预定互连图案在所述图案化堆积层上的迹线和所述多个通路上有选择地电解电镀金属以产生互连,其中使用牺牲铜镀层来提供所述电解电镀的电连接。
4.如权利要求1所述的方法,还包括:
在清洗所述晶种涂层之前,执行激光辅助金属化,以及
通过对图案化堆积层衬底组合进行无电镀以产生无电镀衬底,来根据所述预定互连图案在所述图案化堆积层衬底组合上提供图案化导电层。
5.如权利要求1所述的方法,其中提供图案化堆积层包括去除所述晶种涂层的未激活部分。
6.如权利要求3所述的方法,还包括:
对所述迹线进行电解金属电镀。
7.如权利要求3所述的方法,还包括:
钯干膜抗蚀剂层压;以及
对所述衬底进行干膜抗蚀剂剥离。
8.如权利要求1所述的方法,其中所述晶种涂层包括乙酸钯。
9.如权利要求1所述的方法,其中所述堆积层包括钯引晶有机堆积层。
10.如权利要求1所述的方法,其中激光投影图案化还包括对多个微通路进行钻孔。
11.一种印刷电路板,包括:
衬底,具有金属面板;
晶种涂层,耦合到所述衬底;
层压电介质层,耦合到所述金属面板;
多个通路,设置在所述衬底中;
图案化堆积层,耦合到所述衬底;以及
多个金属突起,耦合到所述衬底。
12.如权利要求11所述的印刷电路板,其中所述晶种涂层浸涂在所述衬底上。
13.如权利要求11所述的印刷电路板,还包括:
金属层,根据预定互连图案有选择地耦合在所述图案化堆积层上的迹线和所述多个通路上以产生互连,其中牺牲铜镀层操作以提供所述金属层的电连接。
14.如权利要求11所述的印刷电路板,还包括:
图案化导电层,通过对图案化堆积层衬底组合进行无电镀以产生无电镀衬底,来根据所述预定互连图案耦合到所述图案化堆积层衬底组合。
15.如权利要求11所述的印刷电路板,其中所述晶种涂层包括乙酸钯。
16.一种系统,包括:
印刷电路板,包含:
衬底,具有金属面板;
晶种涂层,耦合到所述衬底;
层压电介质层,耦合到所述金属面板;
多个通路,设置在所述衬底中;
图案化堆积层,耦合到所述衬底;以及
多个金属突起,耦合到所述衬底;以及
存储装置,耦合到所述印刷电路板。
17.如权利要求16所述的系统,还包括:
金属层,有选择地耦合在所述图案化堆积层上的迹线和所述多个通路上,其中牺牲铜镀层操作以提供所述金属层的电连接。
18.如权利要求16所述的系统,还包括:
图案化导电层,耦合到所述图案化堆积层衬底组合,其中对所述图案化导电层进行无电镀。
19.如权利要求16所述的系统,其中所述晶种涂层包括乙酸钯。
20.如权利要求16所述的系统,其中所述晶种涂层浸涂在所述衬底上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102695368A (zh) * 2011-03-23 2012-09-26 欣兴电子股份有限公司 线路板的内埋式线路结构的制造方法
TWI405317B (zh) * 2010-03-04 2013-08-11 Unimicron Technology Corp 封裝基板及其製法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8017022B2 (en) * 2007-12-28 2011-09-13 Intel Corporation Selective electroless plating for electronic substrates
TWI355220B (en) 2008-07-14 2011-12-21 Unimicron Technology Corp Circuit board structure
TWI394506B (zh) 2008-10-13 2013-04-21 Unimicron Technology Corp 多層立體線路的結構及其製作方法
US9113547B2 (en) * 2008-10-24 2015-08-18 Intel Corporation Same layer microelectronic circuit patterning using hybrid laser projection patterning (LPP) and semi-additive patterning(SAP)
US8395051B2 (en) * 2008-12-23 2013-03-12 Intel Corporation Doping of lead-free solder alloys and structures formed thereby
US20110095410A1 (en) * 2009-10-28 2011-04-28 Fairchild Semiconductor Corporation Wafer level semiconductor device connector
US8835217B2 (en) * 2010-12-22 2014-09-16 Intel Corporation Device packaging with substrates having embedded lines and metal defined pads
CN102806789A (zh) * 2011-06-03 2012-12-05 上海安费诺永亿通讯电子有限公司 在绝缘体表面形成金属图案的方法
US20130037312A1 (en) * 2011-08-10 2013-02-14 Invensas Corporation High density trace formation method by laser ablation
DE112013001716B4 (de) 2012-03-29 2019-09-12 Taiwan Green Point Enterprises Co., Ltd. Verfahren zum Herstellen von doppelseitigen Leiterplatten
US10149390B2 (en) 2012-08-27 2018-12-04 Mycronic AB Maskless writing of a workpiece using a plurality of exposures having different focal planes using multiple DMDs
US20140174791A1 (en) * 2012-12-26 2014-06-26 Unimicron Technology Corp. Circuit board and manufacturing method thereof
KR102356809B1 (ko) 2014-12-26 2022-01-28 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20160080526A (ko) 2014-12-29 2016-07-08 삼성전기주식회사 인쇄회로기판 및 그 제조방법
IT201900005156A1 (it) * 2019-04-05 2020-10-05 St Microelectronics Srl Procedimento per fabbricare leadframe per dispositivi a semiconduttore
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900024292A1 (it) 2019-12-17 2021-06-17 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
CN113853063A (zh) * 2021-09-09 2021-12-28 深圳市海目星激光智能装备股份有限公司 介电材料去除方法、激光去除设备与电子器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE56050T1 (de) 1987-04-24 1990-09-15 Siemens Ag Verfahren zur herstellung von leiterplatten.
DE69015878T2 (de) 1989-04-17 1995-07-13 Ibm Mehrschichtleiterplattenstruktur.
JPH03268392A (ja) * 1990-03-16 1991-11-29 Hitachi Chem Co Ltd 多層配線板の製造法
US5462773A (en) * 1992-12-28 1995-10-31 Xerox Corporation Synchronized process for catalysis of electroless metal plating on plastic
JPH0758438A (ja) * 1993-08-18 1995-03-03 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
JP3493703B2 (ja) * 1994-01-25 2004-02-03 松下電工株式会社 回路板の形成方法
JP3414024B2 (ja) * 1995-01-30 2003-06-09 株式会社日立製作所 電子回路基板の配線修正方法
JPH09260808A (ja) * 1996-03-19 1997-10-03 Fujitsu Ltd 光触媒反応による金属配線の形成方法及び基材
JP3111891B2 (ja) * 1996-04-09 2000-11-27 株式会社村田製作所 無電解めっきのための活性化触媒液および無電解めっき方法
JP3633252B2 (ja) 1997-01-10 2005-03-30 イビデン株式会社 プリント配線板及びその製造方法
JP3297006B2 (ja) * 1997-12-05 2002-07-02 イビデン株式会社 多層プリント配線板
DE19723734C2 (de) * 1997-06-06 2002-02-07 Gerhard Naundorf Leiterbahnstrukturen auf einem nichtleitenden Trägermaterial und Verfahren zu ihrer Herstellung
KR100244580B1 (ko) 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
US6222136B1 (en) 1997-11-12 2001-04-24 International Business Machines Corporation Printed circuit board with continuous connective bumps
US6562656B1 (en) 2001-06-25 2003-05-13 Thin Film Module, Inc. Cavity down flip chip BGA
JP2003031924A (ja) * 2001-07-16 2003-01-31 Toray Eng Co Ltd 金属回路形成方法
WO2003010813A2 (en) 2001-07-23 2003-02-06 Clayton Gary A Grid interposer
US20030180448A1 (en) 2002-03-21 2003-09-25 T.L.M. Advanced Laser Technology Ltd. Method for fabrication of printed circuit boards
JP3953900B2 (ja) * 2002-06-27 2007-08-08 日本特殊陶業株式会社 積層樹脂配線基板及びその製造方法
TWI254995B (en) * 2004-01-30 2006-05-11 Phoenix Prec Technology Corp Presolder structure formed on semiconductor package substrate and method for fabricating the same
JP2005286158A (ja) * 2004-03-30 2005-10-13 Seiko Epson Corp パターン形成方法、電子デバイス及びその製造方法並びに電子機器
JP3918828B2 (ja) * 2004-05-20 2007-05-23 株式会社トッパンNecサーキットソリューションズ 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI405317B (zh) * 2010-03-04 2013-08-11 Unimicron Technology Corp 封裝基板及其製法
CN102695368A (zh) * 2011-03-23 2012-09-26 欣兴电子股份有限公司 线路板的内埋式线路结构的制造方法
CN102695368B (zh) * 2011-03-23 2014-12-17 欣兴电子股份有限公司 线路板的内埋式线路结构的制造方法

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