TWI287360B - Adjustable frequency delay-locked loop - Google Patents

Description

1287360 九、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於直接數位頻率合成，且更具體言 之’本發明係關於一種用於減少輸出雜訊（spuri〇us signal)之延遲鎖定迴路組態。 【先前技術】 許多器件（例如，諸如攜帶型器件之行動應用）需要一用 於操作之頻率合成器之使用。一種此頻率合成器包括一具 • 有一數位延遲鎖定迴路（DLL)之數位/相位轉換器。圖2說 明一用於產生處於所要頻率F_之輸出訊號72之先前技術 DLL 10組態之示意圖。DLl 10包含一用於產生具有頻率

Fclk之時脈訊號22的固定頻率合成器2〇。dll 10進一步包 έ · 一延遲線30’其具有N個數目的可調式延遲元件⑴至 DN ; —相位偵測器4〇、一電荷泵5〇及一迴路濾波器6〇， 其組成一用於DLL 10之穩定電路；一選擇電路7〇，且可為 (例如）一多工器（本文中亦稱作為”MUX”）；及一數位控制 鲁ϋ件90。 在操作中，延遲線30將時脈訊號22接收入一輸入，且接 著於複數個輸出處產生一組時間延遲時脈訊號。藉由延遲 元件D1至DN產生時間延遲，該等延遲元件為串聯連接且 取決於所要之DLL建構，其可為（例如）反相器閘、傳輸線 閘及其類似物。此外，延遲線上一第一點（通常為第一延 遲元件D1之一輸入）處之一訊號與延遲線上一第二點（通常 為第N延遲元件DN之輸出）處之一訊號間之總時間延遲係 100420.doc 1287360 由輸入至延遲線30中之偏壓Vtune控制。此總延遲可為（例 如）：一波長（即360度），其為時脈訊號22之1週期；半波長 (即180度），其為時脈訊號22之1/2週期；或一特殊應用所 需要之任何延遲。理想地，每一延遲元件將於延遲元件輸 出（等於由延遲元件之總數目（即N)劃分k延遲元件D1之輸 入至延遲元件DN之輸出的總延遲）處以一時間延遲複製該 輸入波形。 每一延遲元件D1-至DN分別具肴連接至MUX 70之一輸 入之輸出分接頭T1至TN。另外，分接頭T0連接於延遲元 件D1之輸入與旭^^ 70之一輸入之間，以向其供應時脈訊 號22。每一延遲元件〇1至1)]^延遲時脈訊號22之傳播，且 分別輸出一對應相移時脈訊號於其對應輸出分接頭T1至 TN上。因此，由延遲元件〇1至〇]^輸出之n個數目的相移 時脈訊號連同輸出於分接頭τ〇上之時脈訊號22經由輸出分 接頭T1至TN供應至MUX 7〇之該等輸入處。 為在操作期間確保穩定性，DLL丨〇包括相位偵測器， 通常將該相位偵測器連接以接收來自合成器2〇之時脈訊號 22及來自延遲線3〇之一相移時脈訊號，在此情況下，該相 移時脈訊號為處於延遲元件dn之輸出處之訊號。相位偵 測器40將時脈訊號22與相移時脈訊號間之相位差與一預定 所要相移進行比較，且輸出一誤差訊號至m，該誤差 訊號為此比較之結果的函數。彼等普通熟習此項技術者應 認識到：相位_器40可組態成用於將該延遲線上任何兩 點處之之相位差與預定所要之相移進行比較且輸出 100420.doc 1287360 對應誤差訊號。 電荷系50將一對應電荷沈積於迴路濾波器6〇上，迴路濾 波器60又將誤差訊號轉換成一 DLL調諧訊號，該DLL調諧 訊號係供應至延遲線30，用於以在〇1^ 1〇之操作期間保持 移夺脈Λ號與時脈訊號22間之相位關係（意即，直至整 個延遲線之總延遲為所要延遲為止）的方式調節偏壓

Vtune。一旦DLL 10穩定下來，MUX 70在數位控制90之控 制下以一習知方式運作，以一次一個地將分接頭丁0至1^ 處之一序列相移時脈訊號連接至…^又7〇之對應輸出處， 以提供一處於所要輸出頻率^^⑽之輸出訊號。數位控制器 件90通常為一分接頭選擇控制器，其包含兩個累加器，一 個用於判定何時將一分接頭連接至一輸出端子，且另一個 用於判定連接哪一個分接頭。此分接頭選擇序列通常係基 於 、Fclk及 N。 f在可選自延遲線30之有限數目之過渡，以產生處於所 φ 要頻率之輸出訊號。與一用於產生輸出訊號之給定分接頭 之選擇相關聯之可能誤差引起一量化效應，其產生雜訊輸 出（雜訊為不需要之頻譜組份）。若所選之頻率及時脈訊號 頻率正好為某些值，則該效應可為最小的。然而，一般而 吕，無雜訊之動態範圍將由分接頭之量化效應限制。 圖2說明所要輸出訊號過渡與〇1^ 1〇中產生之 訊號72之彼等過渡間之未對準。此未對、準係由舍入誤差引 起，其導致產生於MUX 70之輸出72處之雜訊。讓吾人假 設延遲線30包括四個延遲元件]31至]34。因此，圖2說明時 100420.doc 1287360 脈訊號22(即，不具有時間延遲或具有零相移之波形210)及 自其輸出之三個對應時間延遲或相移時脈訊號（即，波形 220、23 0及240)。假設自D1之輸入至D4之輸出的總延遲為 一波長，自D4輸出之波形將等同於波形21〇。如圖2所說 明，理想地，每一波形具有與時脈訊號22相同之頻率（即 Fcik)但在時間上可具有不同延遲。此外，在自時間t()至時 間U之此說明中，產生22個邊緣過渡時間或延遲時間（即d〇 至d21)，MUX 70可自該等時間選擇以產生所要之輸出波 形 260。 給定分接頭之數目、時脈訊號22之頻率及所要輸出頻 率，可由數位控制器件90計算出潛在延遲時間，且可由 MUX 70選擇潛在延遲時間，以產生一對應輸出訊號25〇。 此關係可由（例如）下式表示：

Fcik^lVPF^VN，針對Μ N (1) 其中Fcik為時脈訊號22之頻率，Fout為所要輸出頻率，ν為 分接頭之數目，且Μ表示產生所要輸出訊號波形26〇將需 要之延遲。或者，此關係可由下式表示：

Tout^M.TcikVN，針對 Μ Ν (2) 其中Μ及Ν與式（1)中相同，丁⑽為Fcik之週期，丁…為之 週期，且Tclk/N表示由單一延遲元件引起之延遲。理想 地，為產生一不具有雜訊之輸出訊號，M將等於延遲之一 整數（即，延遲=TcIk/N)。然而，通常此並非為該狀況。一 般而言，Μ為延遲之非整數倍數，且接著在延遲之所要倍 數以上或以下選擇分接頭，藉此產生具有平均所要輸出週 100420.doc 1287360 期之波形250。 再次參看圖2，假設（例如）針對給定之T()ut、TeIk&N， Μ=5·4。在此狀況下，用於所要輸出波形260之邊緣過渡時 間將處於5.4延遲、1〇·8延遲、16.2延遲、21.6延遲等等。 為產生與所要波形260最接近之波形250，所要延遲將被四 捨五入成延遲之最接近的整數倍數，例如·· 5延遲（d5)、u 延遲（dll)、16延遲（dl 6)、22延遲（d22)等等。此舍入誤差 或量化效應引起雜訊輸出。因此，實際選擇之延遲與所要 • 延遲相差越遠（即舍入誤差越大），輸出處產生之對應雜訊 即越大。 此項技術中已知的改良雜訊效能或相對於所要輸出訊號 減少雜訊位準之一方式為增加延遲線3〇中分接頭之數目。 此將導致實際選擇之延遲更接近所要之延遲（即更小舍入 誤差）且導致輸出處產生更小之雜訊。然而，此解決方法 之一侷限為：所添加之每一分接頭使DLL之雜訊效能降 _ 級，且增加了分接頭選擇電路70之複雜性。另外，儘管理 論上可添加一無限數目之分接頭，但實際上若分接頭之數 目增加超過某一點（例如分接頭選擇網路交換延遲接近一 10%分數之情形中），則由於現代技術將不支持所需 之電路複雜程度’可能之分接頭數目受到限制。 此項技術中已知的用於改良雜訊效能之另一方法為高頻 振動器之使用。然而，一般而言，雖然，高頻振動器之使用 減乂 了處於特定頻率之雜訊能量，但其亦基本上將此能量 擴展遍及更寬之頻寬，藉此產生量化雜訊下限。因此，為 100420.doc 1287360 將雜訊減少且因此將此寬頻雜訊減少i某些應肖中可接受 之位準，除高頻振動器之外，將需要一不可實現之數目的 分接頭。 因此，存在對一 DLL組態之需要，該DLL組態最小化雜 訊之位準，而無需將更多分接頭添加至DLL·，且另外該種 DLL組態不需要使用具有其相關寬頻雜訊的高頻振動器。 【發明内容】 雖然本發明容許呈許多不同形態之實施例，但在具有以 下理解之前提下，展示於圖式中且將在本文中以詳細具體 實施例來描述：本揭示應視為本發明之原則之一實例，且 非思欲將本發明侷限為所展示及描述之具體實施例。另 外’本文使用之術語及字詞不應認為是限制性，而僅為描 述性。亦應瞭解：為了說明之簡單及清楚，圖中展示之元 件不必要地按比例繪製。舉例而言，一些元件之尺寸相對 於彼此被放大。另外，在認為合適之處，參考數字已在該 等圖式中重複，以指示相應元件。 本發明使用一種可調式頻率源來強制輸出訊號之週期成 為整數Μ個延遲（Telk/N)，請參看式（2)。此導致實際輸出 訊號之量化邊緣過渡時間與所要邊緣過渡時間一致，以減 少且理想地消除輸出中之雜訊。 【實施方式】 圖3說明根據本發明之一實施例之延遲鎖定迴路組態3〇〇 的簡單方塊圖。DLL 3 00包含：一可調式頻率源320，其用 於產生一具有基於至少一頻率調節值318之Fclkvariable之可 100420.doc •11- 1287360 調式頻率的時脈訊號322 ; —調節及分接頭選擇控制器 310 ’其具有一用於接收一或多個輸入變數312之輸入，該 輸入變數包括所要輸出頻率F()ut之指示，且若其未經預程 式化或預設定至控制器310及用於Felkvariable之可能頻率值 之範圍中，則亦可包括其它變數，諸如（例如）N ; 一延遲 線330 ’其具有N個串聯連接的可調式延遲元件D1至DN， 並具有個別輸出分接頭T0至TN，且元件D1至DN進一步具 有延遲線上兩點間（通常，但並非必須在01之輸入處之訊 號322與DN之輸出處之訊號之間）之總延遲l(為簡化之目 的，隨後之論述將等於一），在時脈訊號322之此實例中， 其對應一波長；及一選擇電路370，其可為（例如）一包括耦 接至分接頭T0至TN之輸入的多工器（本文中亦稱作 ，丨MUX") 〇 DLL 300亦可視需要包括一穩定電路34〇，其用於將延遲 線大體上穩定成延遲線上第一點處之一訊號與第二點處之 一訊號（在此說明中其為自D1之輸入至DN之輸出）間之預 定所要之相移。理想地將延遲線穩定於所要相移之範圍 内，該範圍與取決於特殊應用之輸出處之可接受雜訊位準 相對應。穩定電路340可包括（例如）：一相位债測器，其用 於將延遲線上第一及第二點處之訊號間的相位差與預定所 要之相移進行比較，且提供一指示比較結果之誤差訊號， 其中該誤差訊號（通常在（例如）使用一習知過濾技術加以平 穩之後）用於將延遲線調節成所要預定之延遲。穩定電路 340可進一步包括如圖1中說明之電荷泵及迴路濾波器中之 100420.doc -12- 1287360 至少一者，且其操作為此項技術中熟知且在上文中加以描 述。 可使用諸如上文參看圖1描述之彼等元件的習知元件來 建構延遲線330及MUX 370。因此，如上文參看圖i所描 述’其操作為熟習此項技術者所熟知，為簡潔起見其細節 將不在此處重複。然而，如下文詳細描述，根據本發明將 控制器310及可調式頻率源320組態，以使得Fclkvariable被程 式化或設定成消除或減少輸出372處之雜訊。 圖4說明根據本發明之一實施例的一用於在dll(例如圖 3中之DLL 300)中使用以產生輸出訊號372之方法的流程 圖。根據此方法，對應於所要輸出訊號頻率！?_之至少一 輸入值接收（400)入調節及分接頭選擇控制器31〇之輸入312 中。此值可（例如）由一來自併有DLL之器件的指令產生， 以於某一頻率下操作，且該值一般為一對應於F(>ut之數位 值。一接收到此數位值，調節及分接頭選擇控制器3 i 〇將 一會產生一具有與所要Fout相同或大體上相同頻率之輸出 訊號的Fclkvariable判定（410)成1 ppm至1〇 ppm(百萬分率）之 典型頻率容限。換言之，將產生一輸出訊號，其在給定 (例如）電路中之任何其它限制（諸如（例如）延遲元件中之失 配）或此項技術中已知之其它該等限制之條件下，盡可能 將輸出處雜訊之量化效應消除或至少最小化至可能程度。 可基於（例如）反覆應用式（1)及（2)計算Fclkvariabu，以判定與 M/N之比率相對應之Fe丨kvariable/Fc>ut之比率，藉此強制輸出 週期成為一整數Μ個延遲。 100420.doc -13- 1287360 、 十鼻出之Fclkvariable及Μ，根據本發明，調節及分接 頭選擇控制器310可判定（42〇)一#列分接頭選擇值及被一 人個地選擇之對應相移時脈訊號，以用於產生所要輸出 訊號此序列分接頭選擇值可包括對應於可獲得之相移時 脈訊號之所有可獲得之分接頭選擇值，或者可僅包括其一 邛刀可凋式頻率源320可接著在調節及分接頭選擇控制 器310之控制或指示下調節時脈訊號322(43〇)，使得訊號 322大體上具有由控制器3 10計算出之頻率Fclkvariabie。此引 起延遲線330鎖定（440)於所要之相移，例如時脈訊號322之 所要波長L。當延遲線被鎖定時，由調節及分接頭選擇控 制器310判疋之分接頭選擇可由Μυχ 37〇加以應用（45〇)， 以產生一大體上具有所要輸出頻率之輸出訊號372，意 即，其中波形250之頻率大體上等於波形26〇之頻率。 在此狀況令，延遲線鎖定於一波長，使得L=1。然而， 彼等普通熟習此項技術者將認識到·· L可設定成另一值， 使得延遲線鎖定於（例如）半波長或四分之一波長。在L不 等於1之狀況中，一資料匯流排線可自控制器3〗〇連接至延 遲線或（例如）連接至穩定電路340中之一相位偵測器，以用 於將延遲線調節成所要相移。 以下為將使得圖4之方法能夠在諸*dll 3〇〇2DLL組態 中實施之調節及分接頭選擇控制器3丨〇及可調式頻率源32〇 之實施例的詳細描述。根據本發明，可（例如）使用一頻率 合成器（諸如（例如）一具有基於Fclkvariable且由調節及分接頭 選擇控制器3 10判疋之至少一輸入變數的習知分數型相 100420.doc -14 - 1287360 位鎖定迴路來實施可程式化時脈訊號322之產生。在下文 中，可調式頻率源320可交替地稱作為可調式頻率合成器 (320)，但無將頻率源（32〇)偈限於特定頻率合成器建構之 任何意圖。 來自合成器320之訊號輸出322通常會具有一可自一最小 頻率F„in變化至—最大頻率F_之頻率& w〆為判定 此變化，讓吾人暫時假設FclkvaHabieg]定成類似於圖i之訊 號22之頻率Fcik，其中： ，且 （3)

FmaX= Ffixed + AF2 ^ (4) 其中Ffixed假設為固定頻率，且其中一般AFi=AF2 〇 以下分析解釋理想情況下將合成器320組態成變化多 少。將式（5)考慮為用於-使用一用於如由Ffixed指示之延 遲鎖定迴路的固定頻率合成器之系統，該式如下文所展 示：

fixed (5) 使用此關係式··

Af —尸 fixed X # F〇ut (6) 然而，對於一些所要之輸出頻率Fout&一給定Ffixed而言， 將存在不可藉由使用用於Μ之整數值滿足之頻率。此係藉 由使誤差ε與整數Μ相加展示於下： 100420.doc -15- 1287360 Μ + fixed X ^ F t ⑺ 2 out 為了確保所有情況可適用於一給定頻帶，使用一可於一 有限頻率範圍内變化之頻率源。消除上文引入之誤差8所 需之頻率可由下式發現： ^^lkvariable - ^iixed + AF* = (Mig)x^〇nt_MxF0Ut +gxF0Ut N — # 一 N (8) 在此情形中，該頻率或增大或減小以達至最接近之整數 Μ。因此 ε<1/2。 頻率源所需之可變性之量（不包括溫度或供電變化所需 之可變性的量）如下： 農]# J ε 最壞情況將是對於最低μ而言。在一 32分接頭延遲線 (Ν-32)之狀況中，Μ Ν，因此最壞情況下之％將為η(假設 心不心重新產生參考頻率）。因此，最大變化將為： = ±0.0152 (10) 或+/1·52% ’其將等同於3.04%之總變化。此為一有限頻率 範圍與輸出372處之訊號之可獲得的頻率可變性（可跨越 至少十個頻率）相比，其非常小。 100420.doc -16- 1287360 可延伸此關係以找出用於一具有任何數目元件之延遲線 的可调式合成器中之最壞情況之變化。如上所述，最壞情 況將是當Μ為大於分接頭數目之數時且當βΐ/2時。 因此，最佳化一 N分接頭延遲線之雜訊效能所要求之最 壞情況下的變化將為·· AF V Λ 7=；—(worstcase) = = 一_i一^ ,,，、 r fixed N + \ 2N + 2 (11)

此意謂對於一 64分接頭延遲線而言（注意：一延遲線中 之延遲元件或分接頭之數目不必須需要為2之冪），可變頻 率源所要求之最壞情況下之變化為仏·8%或16%之總變 化。與一32分接頭線所需之總變化（如上文所判定，要求 3·04。/❶之總變化）相比，此為所需之總變化之一半。 圖5說明根據本發明展示為耦接至可調式頻率源32〇之一 ”周節及为接頭選擇控制器3 ! 〇之一實施例的方塊圖。分接 頭選擇控制器310包括一經組態成用於處理硬體中之一演 算法的處理器316，或作為軟體儲存於一記憶體中之處理 器，其用於為―所要頻率17散F。We，且用於輸出 至少一頻率調節值318至頻率源320，使其將時脈訊號322 之頻率大體上調節成Fclkvariale。處理器件3丨6進一步判定對 應於一序列相移時脈訊號之一序列選擇值Cj，且輸出該序 列之選擇值至MUX 370，使得^〇^37〇一次一個地選擇對 應序列之相移時脈訊號，以產生輸出訊號3 72。理想上， 處理器316為一數位訊號處理器。 100420.doc -17- 1287360 調節及分接頭選擇控制器31〇亦可視需要包括：一記憶 體元件314’其用於健存選擇值之序列且用於輸出該序列 至MUX 370;及一序列器311，其用於控制來自記憶體元 件之選擇值之該序列之輸出㈣^如圖5巾所說明， 序列器311可為（例如）任何合適之計數器，其用於控制基於 時脈訊號322之選擇值之該序列之輸出的時序，且記憶體 元件3 14可為（例如）一唯讀記憶體。

隨著數位/相位轉換過程中之量化效應之消除，藉由一 處理器或一與如圖5中說明之序列器3U及記憶體元件314 結合之處理器之減少的數位處理架構，可管理一預定序列 之分接頭選擇。因此，數位處理可簡化為計數輸入時脈週 期’及將-預定組之分接頭選擇值Cj排序。此可簡化成使 含有對應分接頭選擇值之'組記憶位址增加之簡單操作， 其中該位址增量亦對應於一給定時脈頻率。以下 疋對控制器3 10之操作的更詳細解釋。 處理器316接收計算可調式頻率合成器32〇、記憶體η# 及計數器311之程式設計值所必需之程式設計變數312當作 輸入。該等輸入變數將為解出式丨所必需之彼等變數。舉 例而言，併入本發明之器件（諸如一攜帶型通信器件）可將 所要輸出頻率（Fout)、存在於延遲線（圖3之33〇)中之分接頭 之數目（N)及可調式頻率合成器32〇之頻率範圍 (Fmin<Fcik<Fmax)程式化入處理器316中。基於此等輸入，處 理器316將使用式1來解出M或滿足該式之乂值的範圍，其 中Μ為一整數，以提供雜訊輸出中之最大減少量。一M值 100420.doc •18- 1287360 將選自該答案組，且接著將用於計算對應於所要輸出頻率 (F〇ut)、上文計算出之M值及延遲線中使用之分接頭之給定 數目之Fclkvariable 值0 一旦計算出所要之Fcbariable，用於實現至延遲線33〇之 所需時脈輸入所必需之程式設計變數318將寫入可調式頻 率合成器32时。接著，處理器316可計算出產生所要輸出 頻率（F〇ut)及產生對應分接頭選擇值所需要之分接頭選擇序 列以載入至記憶體314中。此等分接頭選擇值在圖5中指示 為Cj，其中j對應於儲存分接頭選擇值之記憶體位置之位 址。為了簡潔起見’ Cj將為-分接頭位址（即，㈣將對應 於分接頭0, Cj=1將對應於分接頭丨，等等）。然而，在實 ，建構中，冑A記憶體之分接頭選擇值可為一位元序列， 母位70對應於MUX 370中之一分接頭選擇器（舉例而 言，對於一 4個元件的延遲線而言，記憶體314中之一值 1000將連接分接頭〇至MUX 370中之輸出，一值〇1〇〇將連 接分接頭1與該輸出，等等）。 ,對於圖5之實施例而言’記憶位址』·之内容對於可調式頻 率合成器輸出時脈322之每一週期輸出至河1；又37〇。取決 於時脈頻率與所要輸出頻率之比率（Fcikvariabie/F〇u〇，對於 時脈322之-給定週期而言可能不需要一輸出過渡。因 此’一些記憶位址將含有零值’以便在彼特定時脈週期期 間不啟用一分接頭。給定此條件’健存於記憶體314中之 分接頭選擇值係如下加以計算： 1·指定該序列以用於以該等分接頭中之—者開始。為簡 100420.doc -19· 1287360 潔起見，該序列可以第一分接頭Tg開始。因此，待储 存於記憶體中之第一Cj值將為To之位址，或c〇：=〇。 2·使用下式判定在下一時脈週期中是否需要一分接頭：

Trunc π N (12)

其中Xj判定跟隨對應於Cj之週期的不含有輸出週期之 時脈週期之數目。對於每一略過之時脈週期而言，一 零值被程式化入記憶體314之對應位址中。此處注 意·· Trunc操作移除由括弧中之表達式產生之數的 Μ + Γ. 數部分。舉例而古，甚一"77-^- = 3.9 J σ 右# ，則 Trunc(3.9)將估 算成整數值3。 一旦略過之時脈週期的所需數目被判定且被程式化， 將在下一時脈週期中選擇之分接頭係使甩下式計算：

Cy+1 =Mo4CP〇lid + M〇d{M,N)\N\ (13) 其中Mod指示如下界定之模數功能：M〇d[n,m]=n模數 m=n/m之整數餘數。例如，M〇d[33 32] = i、 厘〇叩2,32]=0、Mod[17,8] = 1。注意：在上文之式⑽ 中，Cjvalid將指示上一個有效&值（不包括零值）。因 此’若當計算下—分接頭選擇值時位址』中之當前值 為零’則將使用Cj之前一值(即Cji)。若Cj·丨為零值， 則將使用前—值〜）。繼續此過程，直至獲取-有 效刀接頭選擇值(CjvaHd)為止，且使用此值。 100420.doc -20- 1287360 4·重複步驟2與3，直至推導出分接頭選擇值之所需數目 為止。注意：一序列中之分接頭的最大數目為Μ(包括 表示略過之時脈週期的零值）。然而，若Μ為 Mod[M，N]之倍數，則分接頭序列可簡化成 {N/(Mod[M，N])}加上略過之時脈週期的數目。 作為一實例，設想一4分接頭延遲線（n=4)及一 Μ為5之 值，其意謂著Μ/Ν = 5/4 = 1.25，且Mod[M，N]為1。因此， 可如下表中所展示計算出分接頭位址（CJ : • J Ci Cj+1 xi 0 0 Cj+l = Mod[{0 + Mod{SA)}A] = Mod[l94] = 1 Trunc[^f) — 1 = 0 1 1 Cj+l = Mod[{l+Mod(5,4)}A] = Mod[2,4] = 2 Trunci^-^- L U J」 一 1 = 0 丁 ~CJ+l = Mod[{2 -f Mod(5,4)}A] = Mod[394] = 3~ Trunc{^\ L U J —--:____ 一1 = 0 3 3 零（X3=l) 7>肋传) — 1 = 1 丁 C^, = Λ/〇4{3 + Mod(594)}A] = Morf[4,4] = 0 (使用上一個有效Cj，其 為 C3=3) -------- (不為略過之時 脈週期計算χ』) 0 0 (重複） 1 0 處理器316通過控制線313控制計數器311，以將該計數 态程式化以用於載入記憶體314之位址的計算出之數目。 100420.doc -21 - 1287360 接著’由可調式頻率合成器輸出322驅動計數器311，以計 數施加至延遲線330之輸入的時脈訊號之週期，以用於使 延遲線與分接頭選擇過程同步。因此，計數器311提供對 記憶體314之控制，以判定哪一記憶體位置正主動地由 MUX 370讀取。 因此，一旦可調式頻率合成器32〇已達至由控制器31〇判 疋之經程式化的頻率Fclkvariable，且記憶體314與計數器31 ^ 已被載入且組態成用於所要之輸出頻率（F。^)，計數器3i 運行且單步調試（step through)記憶體314中之該等位置。 記憶體314又於適當時間輸出分接頭選擇值sMUX 37〇， 以將延遲之時脈訊號多路傳輸至該輸出處，以便形成所要 之輸出訊號。 圖6說明根據本發明之一實施例展示一擴大之控制器31〇 組態之延遲鎖定迴路組態的簡單方塊圖。圖6包括圖3中說 明之實施例之該等元件中的每一元件，為簡潔起見其細節 將不在此處重複。圖6進一步包括圖5中展示之調節及分接 頭選擇控制器310之擴大說明，為了簡潔起見其細節亦將 不在此處重複。然而，由圖3中之實施例可進一步看見自 控制器31〇至可調式頻率合成器32〇之輸出與Μυχ 37〇之連 通性。具體言之，可調式頻率程式設計值318被輸入合成 器320内，以將其程式化以用於產生具有由控制器㈣判定 之頻率Fclkvariable的時脈訊號322。另外，將分接頭選擇值 Cj耗接至MUX 370 ’以用於控制Μυχ進而選擇正確序列中 且具有正確時序之正確分接頭，以產生具有所要輸出頻率 100420.doc -22- l287360

Fout之輸出訊號372。 圖7說明根據本發明當雜訊減少時所要輸出訊號之對 準。讓吾人假設延遲線3 3 0包括四個延遲元件D1至D4。因 此，圖7說明時脈訊號322(即，不具有延遲或具有零相移 之波形710)及自其輸出之三個對應時間延遲或相移之時脈 訊號（即，波形720、730及740)。假設自D1至D4之總延遲 為一波長，則自D4輸出之波形將等同於波形71〇。如圖7所 說明，理想地，每一波形具有相同頻率但在時間上具有不 同延遲。此外，在自時間t〇至時間t4之此說明中，產生21 個邊緣過渡時間或延遲時間（即d〇id2〇)，Μυχ 37〇可自該 等時間選擇以產生所要之輸出波形76〇。例如，對於給定 之Τ。^、丁仙及N，假設本發明強制使m=5。在此狀況下， 所要輸出波形760之邊緣過渡時間將處於5個延遲、1〇個延 遲、15個延遲、20個延遲等等，每一邊緣過渡時間為延遲 之一整數倍數。因此，控制器31〇可導引…^又37〇選擇延 遲d5 dl〇、dl5、d20等等、，以產生具有所要頻率之波形 750 〇 圖8說明根據本發明之一調節及分接頭選擇控制器㈣之 另一實施例的簡單方塊圖。圖8包括圖5中說明之實施例之 該等元件中的每一元件’為簡潔起見其細節將不在此處重 複。圖8進-步包括—第二記憶體元件315，其在理想情況 下與Ram記憶體元件314相同，以用於儲存第二組分接頭 、擇值例如Cq，其可用於產生一具有大體上與訊號3 72 相同之頻率但被相移之第二輸出訊號。因&，用於推導出 100420.doc -23- 1287360 與圖5之貫施例一致之Cj分接頭選擇值之上文概述的相同 過程可用於推導出用於圖8之實施例的Cj分接頭選擇值。 另外，可藉由以對應於兩個訊號間之相移的量來改變q值 從而判定Cq值。 彼等普通熟習此項技術者將認識到：可將控制器3丨〇作 為一處理器單獨建構，其具有與上文中藉由參看圖5描述 之單機處理器相同之功能，但具有判定對應於相移時脈訊 號之第二序列的選擇值。之第二序列用於產生第二輸出訊 號之額外功能。彼等普通熟習此項技術者將進一步認識 到··控制器310可含有儲存對應分接頭選擇值之額外記憶 體元件，以用於產生具有基本上與輸出訊號372相同之頻 率但被相移之額外輸出訊號。此外，儘管為了說明性目 的，記憶體元件314及315展示為分隔框，但此並非意謂著 暗指其必須為分隔元件。舉例而言，可使用單一記憶體器 件，諸如單一隨機存取記憶體，用於實現此等記憶體元件 之功旎。額外輸出訊號之數目係由延遲線網路上之負載限 制而加以限制。 根據圖8中說明之控制器310的實施例，舉例而言，可共 用一共同DLL·系統，用於一組正交訊號之產生，其中產生 之兩個輸出訊號相位不同，大體上差異9〇度。正交訊號為 一組相位相干訊號，用於發現於（例如）無線通信設備中之 影像抑制頻率轉譯訊號處理中，且藉此與無線訊號處理相 關聯。在此情況中，正交可定義為兩個訊號偏移一等於 "(OFcm)之時間值。因此，分接頭選擇值&可由下式判 100420.doc -24- !287360 定

N

Cg=M〇d (14) 其中藉由以M/4改變(：』值來產生心分接頭選擇值。 下實例。兒明6十算用於上述正交實施例之分接頭選擇值 的過程。設想一含有一具有8個分接頭（N=8)之延遲緣330 的延遲鎖定迴路。Fclk/Fout之所要比率為15,使得此實例 之Μ將為12。錢上文之式12及13可計算Μ分接頭選擇 值，且使用上文之式14可計算ACq分接頭選擇值。在此實 例中，藉由以1^/442/4=3改變Cj而判定^分接頭選擇值。 下表說明計算出之Cj&Cq分接頭選擇值··

因此’藉由將Μ限制為二進位數且如圖9中所展示將一 第-分接頭選擇網路添加至DLL 3⑽可實現對於—址正交 訊號產生之量化效應的消除。此等第二分接頭選擇值可接 .100420.doc -25· 1287360 著施加至具有一單獨輸出訊號之第二分接頭選擇網路，理 w地’ 4單獨輸出訊號處於與來自以Cj驅動之分接頭選擇 網路（即MUX 370)的輸出訊號相同之頻率。 圖9說明根據本發明之另一實施例展示一擴大之控制器 3 10、、且_之延遲鎖定迴路組態的簡單方塊圖。圖$包括圖6 中說月之實施例之該等元件中之每一元件，為了簡潔起見 其細節將不在此處重複。圖9進一步包括一第二分接頭選 擇電路380，理想情況下其與Μυχ 37〇相同，且其產生一 鲁輸出訊號382。圖9進一步包括圖8中展示之調節及分接頭 選擇控制器3 10之擴展說明，為了簡潔起見其細節亦將不 在此處重複。然而，由圖9中之實施例可進一步看出··分 接頭選擇值Cq之聯通性，其耦接至mux 380，以用於控制 MUX選擇正確序列中且具有正確時序之正確分接頭，以產 生具有所要輸出頻率（例如）Fout之輸出訊號382。此實施例 可用於（例如）如上文中藉由參看圖8描述之一組正交訊號的 產生。 雖然已結合本發明之具體實施例描述了本發明，但彼等 熟習此項技術者將易於想到額外優勢及修正。因此，本發 明在其更廣泛之態樣中並非侷限於所展示及描述之具體細 節、代表性裝置及說明性實例。根據前文之描述，各種變 更、修正及變化對於彼等熟習此項技術者將為顯而易見 的。舉例而言’本發明之DLL可包括如上文描述之額外控 制器3 10及額外MUX 3 7 0，以產生具有不同所要頻率之複 數個輸出訊號。因此，應瞭解：本發明並非由前文之描述 100420.doc -26 - 1287360 所侷限，而是包含根據附加申請專利範圍之精神及範疇的 所有此等變更、修正及變化。 【圖式簡單說明】 圖1說明一先前技術之延遲鎖定迴路組態的簡單方塊 圖； 圖2說明所要之輸出訊號與由圖1之延遲鎖定迴路組態產 生之輸出訊號間之未對準； 圖3說明根據本發明之一實施例之延遲鎖定迴路組態的 簡單方塊圖； 圖4說明根據本發明之一實施例之用於在延遲鎖定迴路 中產生一輸出訊號之方法的流程圖； 圖5說明根據本發明之_調節及分接頭選擇控制器之一 實施例的簡單方塊圖； 圖6說明根據本發明之另 的簡單方塊圖； 一實施例之延遲鎖定迴路組態

圖7說明根據本發 準； 明當雜訊減少時所要輸出訊號之對 調節及分接頭選擇控制器之另 實施例之延遲鎖定迴路組態 圖8說明根據本發明之— 一實施例的簡單方塊圖；及 圖9說明根據本發明之另 的簡單方塊圖。 【主要元件符號說明】 10, 3〇〇 20 延遲鎖定迴路組態 固定頻率合成器 100420.doc •27- 1287360

210, 220, 230, 240, 250, 波形 260, 710, 720, 730, 740, 750, 760 22, 322 時脈訊號 30 延遲線 310 調節及分接頭選擇控制器 311 序列器/計數器 312 輸入變數/程式設計變數 313 控制線 314, 315 記憶體元件 316 處理器 318 頻率調節值/程式設計變數/可 调式頻率程式設計值 320 可調式頻率源/可調式頻率源 合成器 330 延遲線 340 穩定電路 370, 380 選擇電路 40 相位偵測器 50 電荷系 60 迴路濾波器 70 多工器/選擇電路 72, 372, 382 輸出訊號 90 數位控制器件 100420.doc -28 - 1287360 D1至DN 可調式延遲元件 TO至TN 輸出分接頭

100420.doc -29-

Claims (1)

1. ψ^ττ--— 平月日修(更)正本 .12 8篇)6|〇39568號專利申請案 - 中文申請專利範圍替換本(96年2月） 十、申請專利範園： 1. 一種延遲鎖定迴路，包含·· -可調式頻率源，其用於產生一具有一可調式頻率之 時脈訊號，該頻率可被調整成至少兩個不同頻率其 者； ’、 -調節及分接頭選擇控制器，其用於將一第一頻率判 定為-第二頻率之一函數，且用於使該頻率源將該時脈 訊號之該頻率大體上調節成該第—頻率，該第二頻率為 一第一輸出訊號之所要頻率； -延遲線’其經組態以接收該時脈訊號，以用於產生 複數個相移時脈訊號，每一相移時脈訊號大體上具有該 第-頻率，且相對於該時脈訊號及相對於其它相移時脈 訊號相移；及 第^擇電路’其用於接收該等複數個相移時脈訊 號，且用於一次一個地在該 牡通”周卽及分接頭選擇控制器之 控制下’選擇n列之該等相移時脈訊號，以用於 產生大體上具有該第二頻率之該第一輸出訊號。 2. 如請求項！之延遲敎迴路，其中該延遲線包含複數個 用於產生該等複數個相移時舱 ^ 砂崎脈訊號之串聯連接之延遲元 件。 3. 如請求項1之延遲鎖定迴路，其中該選擇電路係為-多 工器。 4. :請求項1之延遲鎖定迫路’進-步包含-穩定電路， 其用於將該延遲線大體上穩定成該延遲線上—第一點處 100420-960214.doc .1287360 之一訊號與一第一纸彘 c ^ 罘一點處之—訊號間之一預定所要相移。 •如0月求項4之延遲鎖定迴 々 ，、中該第一點為該延遲線 帛—延遲元件之—輪入，且該第二點為該延遲線 中之一最後延遲元件之-輸出。 如月求項4之延遲鎖定迴路，其中該穩定電路包括一相 ^貞測器’其諸比較該該第—點之該訊號及該第二點 處之該訊號之間之相位差及該預定所要相移並提供一誤 差訊號，其指示該比較之結果。 7.如請求項6之延遲鎖定迴路，其中該誤差訊號係用以調 整該延遲線為大體上該預定所要相移。 8·如請求们之延遲狀迴路，其中該可調式頻率源為一 頻率合成器。 9. 如請求項8之延遲鎖定迴路，其中該頻率合成器係為一 分數-N合成器。 10. 如請求項1之延遲鎖定迴路，其中該調節及分接頭選擇 控制器包括一處理器件，藉此該處理器件判定該第一頻 率且輸出至少一頻率調節值至該可調式頻率源，使得該 可調式頻率源將該時脈訊號之頻率大體上調節成該第一 頻率’且該處理器件進一步判定對應於該第一序列之相 移時脈訊號的一第一序列之選擇值，且輸出該第一序列 之選擇值至該第一選擇電路，使得該第一選擇電路選擇 該對應第一序列之相移時脈訊號，以產生該第一輸出訊 號0 11·如請求項10之延遲鎖定迴路，其中該處理器件係為一數 100420-960214.doc .1287360 % 位訊號處理器。 ；12.*請求項10线遲敎迴路，其巾該調節及分接頭選擇 _ 控制器進一步包含： -輕接至該處理器件之記憶體元件，其用於儲存該第 序列之選擇值，且用於輸出該第-序列至該第-選擇 電路；及 麵接至該§己憶體元件及該處理器件之序列器，其用 φ 於控制來自該記憶體元件之該第一序列之選擇值之該輸 出的時序。 13.如請求項12之延遲鎖定迴路，其中該記憶體元件係為一 隨機存取記憶體。 14·如請求項12之延遲鎖定迴路，其中該序列器係為一計數 器，其進一步耦合至該可調式頻率源以接收該時脈訊號 以用於根據該時脈訊號控制該第一序列之選擇值之輸出 之時脈。 _ 15·如請求項1之延遲鎖定迴路，進一步包含至少一第二選 擇電路’以用於接收該等複數個相移時脈訊號，且用於 一次一個地在該調節及分接頭選擇控制器之控制下，選 擇一第二序列之該等相移時脈訊號，以用於產生一第二 輸出訊號。 16.如請求項15之延遲鎖定迴路，其中該第二輸出訊號具有 一與該第二頻率大體上相同之頻率。 17·如請求項16之延遲鎖定迴路，其中該等第一輸出訊號與 第二輸出訊號之相位大體上相差九十度。 100420-9602H.doc .1287360 18·如睛求項15之延遲鎖定迴路，其中該調節及分接頭選擇 控制器包括一處理器件，藉此該處理器件判定該第一頻 率且輸出至少一頻率調節值至該可調式頻率源，使得該 可凋式頻率源將該時脈訊號之頻率大體上調節成該第一 頻率，且該處理器件進一步判定對應於該第一序列之相 移時脈訊號的—第-序列之選擇值，且輸出該第-序列 之選擇值至該第一選擇電路，使得該第一選擇電路選擇 該對應第一序列之相移時脈訊號，以產生該第一輸出訊 號，且該處理器件進一步判定一第二序列之選擇值，其 對應於該第二序列之相移時脈訊號，且輸出該第二序列 之選擇值至該第二選擇電路，使得該第二選擇電路選擇 該對應第二序列之相移時脈訊號，以產生該第二輸出訊 號。 19·如請求項18之延遲鎖定迴路，其中該調節及分接頭選擇 控制器進一步包含： 一耦接至該處理器件之第一記憶體元件，其用於儲存 該第一序列之選擇值，且用於輸出該第一序列至該第一 選擇電路； 一耦接至該處理器件之第二記憶體元件，其用於儲存 該第二序列之選擇值，且用於輸出該第二序列至該第二 選擇電路；及 一耦接至該等第一及第二記憶體元件及該處理器件之 序列器，其用於控制來自該第一記憶體元件之該第一序 列之選擇值之該輸出的時序及用於控制來自該第二記憶 100420-960214.doc •I287360 體元件之該第二序列之選擇值之該輸出的時序。 9〇 U· ~種用於在一延遲鎖定迴路中使用之方法，該方法包含 以下步驟： 將一第一頻率判定為一第二頻率之一函數，該第二頻 率為一第一輸出訊號之所要頻率； 輸出至少一頻率調節值，以用於引起產生一大體上具 有該第一頻率之時脈訊號，且用於進一步引起產生複數 個相移時脈訊號，每一相移時脈訊號大體上具有該第一 頻率’且相對於違時脈號及相對於其它相移時脈訊號 相移，該時脈訊號具有一頻率，其可被調整成至少兩個 不同頻率其中一者； 判定一對應於該等複數個相移時脈訊號之第一序列之 第一序列選擇值；及 輸出該第一序列選擇值，使相移時脈訊號之該第一序 列經一次一個地選擇，以產生大體上具有該第二頻率之 該第一輸出訊號。 21. 如請求項20之方法，進一步包含下列步驟： 決定對應於一該複數個相移時脈訊號之第二序列之至 少一第二序列之選擇值；及 輸出該第二序列之選擇值以用於引起該第二序列之選 擇值一次一個地被選擇以用於產生一第二輸出訊號。 22. —種用於在一延遲鎖定迴路中使用之方法，該方法包含 以下步驟： 將一第一頻率判定為一第二頻率之一函數，該第二頻 100420-960214.doc -5- .1287360 ’ 率為一第一輸出訊號之該所要頻率； 將一時脈訊號之頻率大體上調節成該第一頻率，該時 脈訊號可被調整成至少兩個不同頻率其中―者； 產生複數個相移時脈訊號，每一相移時脈訊號大體上 具有該第一頻率，且相對於該時脈訊號及相對於其它相 移時脈訊號相移； 判定對應於一第一序列之該等複數個相移時脈訊號之 _ 一第一序列之選擇值；及 一次一個地，且基於該第一序列之選擇值，選擇該第 一序列之相移時脈訊號，以用於產生大體上具有該第二 頻率之該第一輸出訊號。 23.如請求項22之方法，進一步包含 判疋對應於一第二序列之該等複數個相移時脈訊號之 一第二序列之選擇值；及 一次一個地，且基於該第二序列之選擇值，選擇該第 一序列之相移時脈訊號，以用於產生一第二輸出訊號。 100420-9602U.doc * 6 -