RU2006141241A - Система автоматической подстройки частоты по задержке - Google Patents
Система автоматической подстройки частоты по задержке Download PDFInfo
- Publication number
- RU2006141241A RU2006141241A RU2006141241/09A RU2006141241A RU2006141241A RU 2006141241 A RU2006141241 A RU 2006141241A RU 2006141241/09 A RU2006141241/09 A RU 2006141241/09A RU 2006141241 A RU2006141241 A RU 2006141241A RU 2006141241 A RU2006141241 A RU 2006141241A
- Authority
- RU
- Russia
- Prior art keywords
- frequency
- phase
- sequence
- shifted
- clock signals
- Prior art date
Links
- 238000000034 method Methods 0.000 claims 4
- 230000006870 function Effects 0.000 claims 3
- 230000006641 stabilisation Effects 0.000 claims 1
- 238000011105 stabilization Methods 0.000 claims 1
- 230000000087 stabilizing effect Effects 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Claims (10)
1. Система автоматической подстройки по задержке (DLL), содержащая
источник подстраиваемой частоты для генерации тактового сигнала, имеющего подстраиваемую частоту;
контроллер подстройки и выбора отвода для определения первой частоты как функции второй частоты и для того, чтобы обусловить упомянутый источник частоты, настроить частоту упомянутого тактового сигнала на, по существу, упомянутую первую частоту, упомянутая вторая частота является требуемой частотой первого выходного сигнала;
линию задержки, сконфигурированную так, чтобы принять тактовый сигнал для генерации множества смещенных по фазе тактовых сигналов, каждый смещенный по фазе тактовый сигнал имеет, по существу, упомянутую первую частоту и является смещенным по фазе относительно тактового сигнала и относительно других смещенных по фазе тактовых сигналов; и
первую схему выбора для приема множества смещенных по фазе тактовых сигналов и для выбора, по одной за раз и под управлением контроллера подстройки и выбора отвода, первой последовательности смещенных по фазе тактовых сигналов для генерации упомянутого первого выходного сигнала, имеющего, по существу, упомянутую вторую частоту.
2. DLL по п.1, в которой линия задержки содержит множество элементов задержки, соединенных в каскад для генерации упомянутого множества смещенных по фазе тактовых сигналов.
3. DLL по п.1, дополнительно содержащая схему стабилизации для стабилизации линии задержки, по существу, до предварительно определенного требуемого смещения по фазе между сигналом в первой точке и сигналом во второй точке на линии задержки.
4. DLL по п.3, в которой упомянутая первая точка является входом в первый элемент задержки в упомянутой линии задержки, а вторая упомянутая точка является выходом последнего элемента задержки в упомянутой линии задержки.
5. DLL по п.1, в которой упомянутый источник подстраиваемой частоты является синтезатором частот.
6. DLL по п.1, в которой упомянутый контроллер подстройки и выбора включает в себя устройство обработки, посредством которого упомянутое устройство обработки определяет упомянутую первую частоту и выводит, по меньшей мере, одно значение подстройки частоты в упомянутый источник подстраиваемой частоты так, что он подстраивает частоту упомянутого тактового сигнала, по существу, на упомянутую первую частоту, и упомянутое устройство обработки дополнительно определяет первую последовательность значений выбора, соответствующих упомянутой первой последовательности смещенных по фазе тактовых сигналов и выводит в упомянутую первую схему выбора первую последовательность значений выбора так, что первая схема выбора выбирает соответствующую первую последовательность смещенных по фазе тактовых сигналов, чтобы генерировать упомянутый первый выходной сигнал.
7. DLL по п.6, в которой упомянутый контроллер подстройки и выбора дополнительно содержит
элемент памяти, связанный с упомянутым устройством обработки для хранения упомянутой первой последовательности значений выбора и для вывода упомянутой первой последовательности в упомянутую первую схему выбора; и
устройство, задающее последовательность, связанное с упомянутым элементом памяти и упомянутым устройством обработки для управления синхронизацией вывода упомянутой первой последовательности значений выбора из упомянутого элемента памяти.
8. DLL по п.1, дополнительно содержащая, по меньшей мере, вторую схему выбора для приема множества смещенных по фазе тактовых сигналов и для выбора, по одной за раз и под управлением контроллера подстройки и выбора отвода, по меньшей мере, второй последовательности смещенных по фазе тактовых сигналов для генерации, по меньшей мере, второго выходного сигнала, который имеет частоту, которая, по существу, является такой же, что и упомянутая вторая частота, и где упомянутый первый и, по меньшей мере, второй выходные сигналы различаются по фазе.
9. Способ для использования в системе автоматической подстройки по задержке, упомянутый способ содержит этапы, на которых
определяют первую частоту в качестве функции второй частоты, упомянутая вторая частота является требуемой частотой первого выходного сигнала;
выводят, по меньшей мере, одно значение подстройки частоты для того, чтобы обусловить генерацию тактового сигнала, имеющего, по существу, упомянутую первую частоту, и для того, чтобы обусловить генерацию множества смещенных по фазе тактовых сигналов, причем каждый смещенный по фазе тактовый сигнал имеет, по существу, упомянутую первую частоту и смещен по фазе относительно тактового сигнала и относительно других смещенных по фазе тактовых сигналов;
определяют первую последовательность значений выбора, соответствующих первой последовательности множества смещенных по фазе тактовых сигналов; и
выводят упомянутую первую последовательность значений выбора для того, чтобы обусловить выбор упомянутой первой последовательности смещенных по фазе тактовых сигналов по одной за раз для генерации упомянутого первого выходного сигнала, имеющего, по существу, упомянутую вторую частоту.
10. Способ для использования в системе автоматической подстройки по задержке, упомянутый способ содержит этапы, на которых
определяют первую частоту в качестве функции второй частоты, упомянутая вторая частота является требуемой частотой первого выходного сигнала;
настраивают частоту тактового сигнала, по существу, на упомянутую первую частоту;
генерируют множество смещенных по фазе тактовых сигналов, каждый смещенный по фазе тактовый сигнал имеет, по существу, упомянутую первую частоту и является смещенным по фазе относительно тактового сигнала и относительно других смещенных по фазе тактовых сигналов;
определяют первую последовательность значений выбора, соответствующих первой последовательности множества смещенных по фазе тактовых сигналов; и
выбирают, по одной за раз и на основе упомянутой первой последовательности значений выбора, упомянутую первую последовательность смещенных по фазе тактовых сигналов для генерации упомянутого первого выходного сигнала, имеющего, по существу, упомянутую вторую частоту.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/830,337 | 2004-04-22 | ||
US10/830,337 US7109766B2 (en) | 2004-04-22 | 2004-04-22 | Adjustable frequency delay-locked loop |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2006141241A true RU2006141241A (ru) | 2008-05-27 |
RU2337474C2 RU2337474C2 (ru) | 2008-10-27 |
Family
ID=35135802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2006141241/09A RU2337474C2 (ru) | 2004-04-22 | 2005-03-14 | Система автоматической подстройки частоты по задержке |
Country Status (9)
Country | Link |
---|---|
US (1) | US7109766B2 (ru) |
EP (1) | EP1751867B1 (ru) |
CN (1) | CN101375506B (ru) |
AU (1) | AU2005241876B2 (ru) |
BR (1) | BRPI0510077A (ru) |
CA (1) | CA2562077C (ru) |
RU (1) | RU2337474C2 (ru) |
TW (1) | TWI287360B (ru) |
WO (1) | WO2005109647A2 (ru) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060236148A1 (en) * | 2005-01-21 | 2006-10-19 | Glenn Wood | One hot counter proxy |
US7970092B2 (en) * | 2005-11-22 | 2011-06-28 | Panasonic Corporation | Phase comparator and regulation circuit |
US7315215B2 (en) | 2006-03-08 | 2008-01-01 | Motorola,, Inc. | Direct digital synthesizer with variable reference for improved spurious performance |
US7675332B1 (en) | 2007-01-31 | 2010-03-09 | Altera Corporation | Fractional delay-locked loops |
US20080315927A1 (en) * | 2007-06-11 | 2008-12-25 | Hynix Semiconductor Inc. | Frequency adjusting apparatus and dll circuit including the same |
KR100911191B1 (ko) | 2007-09-05 | 2009-08-06 | 주식회사 하이닉스반도체 | 주파수 조정 장치 및 이를 포함하는 dll 회로 |
US7816960B2 (en) * | 2007-08-09 | 2010-10-19 | Qualcomm Incorporated | Circuit device and method of measuring clock jitter |
US7869769B2 (en) | 2007-11-28 | 2011-01-11 | Motorola, Inc. | Method and apparatus for reconfigurable frequency generation |
US8154329B2 (en) * | 2009-12-31 | 2012-04-10 | Motorola Solutions, Inc. | Device and method for phase compensation |
KR101138831B1 (ko) * | 2010-05-27 | 2012-05-10 | 에스케이하이닉스 주식회사 | 오픈 루프 타입의 지연 고정 루프 |
RU2446592C1 (ru) * | 2011-03-28 | 2012-03-27 | Александр Иосифович Иванов | Устройство автоматической подстройки скорости поступающих данных асинхронного информационного потока |
CN102545887B (zh) * | 2011-10-31 | 2013-11-13 | 中国电子科技集团公司第十三研究所 | 含有等效射频延迟线功能的电路 |
US9160461B2 (en) | 2013-01-10 | 2015-10-13 | Qualcomm Incorporated | Systems and methods for minimizing spurs through duty cycle adjustment |
US10698013B2 (en) * | 2015-11-27 | 2020-06-30 | Samsung Electronics Co., Ltd. | Lock-in amplifier, integrated circuit and portable measurement device including the same |
RU2638962C1 (ru) * | 2016-09-07 | 2017-12-19 | Левон Александрович Хачатуров | Способ достижения необходимого значения стабильности частоты генератора периодического сигнала при использовании генераторов частоты периодического (в том числе синусоидального) сигнала с тем же значением номинальной частоты, но с меньшими значениями стабильности |
US10721009B2 (en) * | 2016-11-17 | 2020-07-21 | Accedian Networks Inc. | Virtualized clocks |
CN108270441B (zh) * | 2017-01-04 | 2021-12-28 | 京东方科技集团股份有限公司 | 频率可调的频率源和相关的系统、方法和电子设备 |
US10276223B2 (en) * | 2017-04-24 | 2019-04-30 | Taiwan Semiconductor Manufacturing Company Limited | Memory device for generating word line signals having varying pulse widths |
WO2019131162A1 (ja) * | 2017-12-27 | 2019-07-04 | ソニーセミコンダクタソリューションズ株式会社 | 増幅器および信号処理回路 |
CN110581743B (zh) * | 2018-06-11 | 2021-01-22 | 京东方科技集团股份有限公司 | 电子设备、时间同步系统及时间同步方法 |
RU2704728C1 (ru) * | 2018-11-26 | 2019-10-30 | Российская Федерация, от имени которой выступает Федеральное агентство по техническому регулированию и метрологии (Росстандарт) | Электронная система стабилизации |
TWI703827B (zh) * | 2019-12-25 | 2020-09-01 | 新唐科技股份有限公司 | 時脈倍頻器 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4637018A (en) * | 1984-08-29 | 1987-01-13 | Burroughs Corporation | Automatic signal delay adjustment method |
JPS6266793A (ja) * | 1985-09-18 | 1987-03-26 | Toshiba Corp | 自動位相制御回路 |
JP3499051B2 (ja) * | 1995-06-22 | 2004-02-23 | 株式会社アドバンテスト | タイミング信号発生回路 |
JP3695833B2 (ja) * | 1996-04-05 | 2005-09-14 | 株式会社ルネサステクノロジ | Pll回路 |
US5990714A (en) * | 1996-12-26 | 1999-11-23 | United Microelectronics Corporation | Clock signal generating circuit using variable delay circuit |
US6125157A (en) * | 1997-02-06 | 2000-09-26 | Rambus, Inc. | Delay-locked loop circuitry for clock delay adjustment |
JP3764560B2 (ja) * | 1997-06-20 | 2006-04-12 | 株式会社ルネサステクノロジ | デジタル遅延回路及びデジタルpll回路 |
US6049238A (en) * | 1998-05-12 | 2000-04-11 | Mitsubishi Denki Kabushiki Kaisha | Clock generator and clock generating method capable of varying clock frequency without increasing the number of delay elements |
RU2166833C1 (ru) * | 2000-02-09 | 2001-05-10 | Марийский государственный технический университет | Цифровой синтезатор частотно-модулированных сигналов |
RU2170490C1 (ru) * | 2000-02-28 | 2001-07-10 | Пензенский технологический институт | Генератор импульсов с цифровой перестройкой периода |
JP3467446B2 (ja) * | 2000-03-30 | 2003-11-17 | Necエレクトロニクス株式会社 | デジタル位相制御回路 |
US6353649B1 (en) | 2000-06-02 | 2002-03-05 | Motorola, Inc. | Time interpolating direct digital synthesizer |
US6510191B2 (en) * | 2001-02-09 | 2003-01-21 | Motorola, Inc. | Direct digital synthesizer based on delay line with sorted taps |
US7154978B2 (en) | 2001-11-02 | 2006-12-26 | Motorola, Inc. | Cascaded delay locked loop circuit |
US6891420B2 (en) | 2001-12-21 | 2005-05-10 | Motorola, Inc. | Method and apparatus for digital frequency synthesis |
US6642800B2 (en) * | 2002-04-04 | 2003-11-04 | Ati Technologies, Inc. | Spurious-free fractional-N frequency synthesizer with multi-phase network circuit |
CN100420153C (zh) * | 2002-08-23 | 2008-09-17 | 联发科技股份有限公司 | 锁相环路 |
-
2004
- 2004-04-22 US US10/830,337 patent/US7109766B2/en not_active Expired - Lifetime
-
2005
- 2005-03-14 AU AU2005241876A patent/AU2005241876B2/en not_active Ceased
- 2005-03-14 CA CA2562077A patent/CA2562077C/en not_active Expired - Fee Related
- 2005-03-14 BR BRPI0510077-1A patent/BRPI0510077A/pt not_active IP Right Cessation
- 2005-03-14 RU RU2006141241/09A patent/RU2337474C2/ru active
- 2005-03-14 WO PCT/US2005/008549 patent/WO2005109647A2/en active Application Filing
- 2005-03-14 CN CN2005800128076A patent/CN101375506B/zh not_active Expired - Fee Related
- 2005-03-14 EP EP05725604.2A patent/EP1751867B1/en active Active
- 2005-03-28 TW TW094109568A patent/TWI287360B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
CA2562077A1 (en) | 2005-11-17 |
EP1751867A2 (en) | 2007-02-14 |
WO2005109647A2 (en) | 2005-11-17 |
TWI287360B (en) | 2007-09-21 |
AU2005241876A1 (en) | 2005-11-17 |
WO2005109647A3 (en) | 2008-09-12 |
BRPI0510077A (pt) | 2007-10-16 |
CN101375506B (zh) | 2012-01-04 |
EP1751867A4 (en) | 2009-11-18 |
CN101375506A (zh) | 2009-02-25 |
US7109766B2 (en) | 2006-09-19 |
TW200610273A (en) | 2006-03-16 |
US20050237093A1 (en) | 2005-10-27 |
EP1751867B1 (en) | 2018-07-04 |
AU2005241876B2 (en) | 2008-01-24 |
CA2562077C (en) | 2011-02-15 |
RU2337474C2 (ru) | 2008-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2006141241A (ru) | Система автоматической подстройки частоты по задержке | |
US7990194B2 (en) | Apparatus and method for correcting duty cycle of clock signal | |
JP4228220B2 (ja) | 遅延固定ループ回路 | |
US6917229B2 (en) | Delay locked loop having low jitter in semiconductor device | |
US20060197567A1 (en) | DLL circuit for providing an adjustable phase relationship with respect to a periodic input signal | |
TW200501618A (en) | Clock generator | |
KR100305493B1 (ko) | 클럭발생회로및클럭발생방법 | |
US10535385B2 (en) | Semiconductor integrated circuit and semiconductor device | |
TW200713330A (en) | Delay locked loop circuit | |
KR20160074339A (ko) | 지연 회로 | |
KR101094932B1 (ko) | 지연고정루프회로 | |
US6670835B2 (en) | Delay locked loop for controlling phase increase or decrease and phase control method thereof | |
KR20040042794A (ko) | 클록생성회로 | |
US7916819B2 (en) | Receiver system and method for automatic skew-tuning | |
KR100800139B1 (ko) | 디엘엘 장치 | |
KR101628160B1 (ko) | 지연 고정 루프 회로 기반의 위상 생성기 및 위상 생성 방법 | |
WO2022064893A1 (ja) | Dll回路及び測距センサ | |
CN110534142B (zh) | 同步电路及与同步电路相关的方法 | |
JP2003234666A (ja) | 無線機用半導体集積回路及び無線通信機 | |
JP2000101474A (ja) | 周波数可変方式、これを用いた電圧制御発振器およびこれを用いたスペクトラム拡散通信の受信機 | |
JP2011004248A (ja) | 半導体集積回路 | |
KR100705514B1 (ko) | 고리형 가변 지연기를 이용한 디엘엘 기반 주파수 합성장치 및 방법 | |
JP2008252300A (ja) | タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法 | |
US20090262879A1 (en) | DLL circuit with wide-frequency locking range and error-locking-avoiding function | |
US7123071B2 (en) | Method and device for producing delayed signals |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PD4A | Correction of name of patent owner | ||
PD4A | Correction of name of patent owner |