TWI283967B - Register controlled delay locked loop having acceleration mode - Google Patents

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Seong-Hoon Lee
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Description

1283967 玖、發明說明： (一） 發明所屬之技術領域 本發明有關一種半導體電路技術，且更特別的是有關 一種具有加速模式之暫存器控制式延遲閉鎖迴路（DLL)。 (二） 先前技術 一般而言，係使用系統或電路之時脈信號當作參考値 以便使施行時序同步並保證一種無誤差的高速作業。當於 內部電路中使用一外部電路的外部時脈信號時，會因爲外 部時脈信號與內部時脈信號之間的時序間隙而產生一時脈 信號歪斜現象。延遲閉鎖迴路（以下稱爲DLL)會補償該時 脈信號歪斜現象以便使該外部時脈信號的相位等於該內部 時脈信號的相位。 除此之外，DLL係因爲較之相位閉鎖迴路（以下稱爲PLL) 比較不受雜訊影響的優點，而被廣泛地用於包含雙資料速 率同步動態隨機存取記憶體（DDR SDRAM)的同步半導體記 憶體裝置。在各種型式的DLL中，一般最常使用的是一種 暫存器控制式DLL。 同步半導體記憶體裝置中的暫存器控制式DLL，係藉 由前反射在接收到外部時脈信號之後的負延遲並補償資料 及時脈信號路徑的延遲數値使資料輸出與該外部時脈信號 同步。 第1圖係用以顯示一種DDR SDRAM用之習知暫存器 控制式DLL的方塊圖示。該暫存器控制式DLL使用的是由 第一和第二時脈信號輸入緩衝器1 i和i 2輸出的無延遲輸 -5- 1283967 入時脈信號fclk和relk。在爲副外部時脈信號/CLK施行緩 衝作業之後，該第一時脈信號輸入緩衝器1 1會產生與該副 外部時脈信號，/CLK的上升邊緣以及外部時脈信號CLK的 下降邊緣同步的無延遲輸入時脈信號fclk。該第二時脈信 號輸入緩衝器1 2則在爲副外部時脈信號/CLK施行緩衝作 業之後，產生了與該外部時脈信號CLK的上升邊緣同步的 無延遲輸入時脈信號rclk。 如圖所示，一種根據習知設計的習知暫存器控制式DLL 包含：一時脈信號驅動器1 3 ; —第一延遲導線1 4 ; 一第二 延遲導線15 ; —第三延遲導線16 ; —移位暫存器22 ; —第 一 DLL驅動器17 ; —第二DLL驅動器18 ; —延遲模型19 ; 一相位比較器20 ; —移位暫存器控制器2 1。 該時脈信號驅動器1 3會輸出一延遲監控用時脈信號 fb_div及一參考時脈信號ref亦即將非延遲輸入時脈信號 rclk除以1/M，其中Μ係一正常數。此例中，M = 8。該第 一延遲導線1 4、第二延遲導線1 5和第三延遲導線1 6會接 收兩個無延遲輸入時脈信號fclk和rclk以及延遲監控用時 脈信號fb_div。該移位暫存器22會定出該第一到第三延遲 導線14、1 5和1 6的延遲數値。該第一 DLL驅動器1 7會 在接收到第一延遲導線14的輸出fclk__dl之後產生弟一 dll 時脈信號fclk_dll。假如其延遲是閉鎖的，則該第二dll 驅動器18會在接收到第二延遲導線15的輸出rclk_dl之後 產生第二DLL時脈信號rclk_dll。該延遲模型19會在接收 到第三延遲導線1 6的輸出之後反映真實時脈信號及資料路 一 6 - 1283967 徑的延遲數値。該相位比較器2 0會將來自該延遲模型1 9 之輸出fb_dm的相位與參考時脈信號ref的相位作比較。 該移位暫存器控制器21會管理該移位暫存器22的移位方 向以回應來自該相位比較器2 0的輸出。 此中，將簡略地說明包含上述元件之暫存器控制式D L L 的施行作業。 首先，時脈信號驅動器1 3係藉由將非延遲輸入時脈信 號rclk除以1/M製作出在外部時脈信號CLK的每一個Μ 時序上有一次呈同步的參考時脈信號ref以及延遲監控用時 脈信號fb_div。該參考時脈信號ref的相位和延遲監控用時 脈信號fb_div的相位是相反的。 對施行作業的起始點而言，係輸出該延遲監控用時脈 信號fb_div以便在通過該第三延遲導線16的延遲單元單位 之後藉由該延遲模型19預先定出一延遲數値。 期間，相位比較器2 0會將該參考時脈信號r e f的上升 邊緣與該延遲模型1 9之輸出時脈信號fb_dm的上升邊緣作 比較，而移位暫存器控制器21則會輸出諸如向右移位及向 左移位之類的移位控制信號以便控制該移位暫存器2 2的移 位方向以回應該相位比較器2 0的輸出。
移位暫存器22係藉由使包含第一、第二和第三延遲導 線1 4、1 5和1 6的很多延遲單元中一延遲單元單位動作以 定出該第一、第二和第三延遲導線14、15和16的延遲數 値以回應移位控制信號SR和SL。此時，假如SR是動作中 則將該移位暫存器22的數値向右移位，另一方面假如SL -7- 1283967 是動作中，則將該移位暫存器22的數値向左移位。 在那之後，當拿參考時脈信號ref與該延遲模型1 9上 延遲數値受到限制的輸出時脈信號fb_dm作比較時，定出 的延遲係閉鎖在兩個時脈信號ref與fb_dm之間存在有最 小跳動的時序上。在那個時刻，使第一延遲閉鎖迴路驅動 器1 7和第二延遲閉鎖迴路驅動器1 8動作以便輸出分別含 有副外部時脈信號/CLK和外部時脈信號CLK的DLL時脈 信號 fclk_dl 和 rclk — dl。 暫存器控制式DLL會因爲必需依上述方式作相當時間 的相位閉鎖而採用加速模式。於加速模式中亦即在對晶片 施行初始化之後該無延遲輸入時脈信號與外部時脈信號呈 同步的狀態中，該DLL電路會藉由使用各延遲導線的延遲 數値而減小這兩個時脈信號之間的相位差。該無延遲輸入 時脈信號與外部時脈信號之間的相位差愈大，則各延遲導 線的延遲數値增加得愈多。 第2圖係用以顯示另一種DDR SDRAM用之習知暫存 器控制式DLL的方塊圖示。 一種DDR SDRAM用之習知暫存器控制式DLL係包含·· 第一輸入緩衝器3 1和第二輸入緩衝器3 2 ;第一 DLL驅動 器37和第二DLL驅動器38 ;以及一延遲模型39。這類元 件係類似於如第1圖所示之習知暫存器控制式DLL中的元 件。 如第2圖所示之暫存器控制式DLL進一步包含第一相 位比較器40和第二相位比較器44。該第一相位比較器40 ~ 8 - 1283967 就像第1圖中的相位比較器20 —般會接收一參考時脈信號 r ref及該延遲模型39之輸出時脈信號fb_dm，而該第二相 位比較器4 4則會接收一參考時脈信號r e f及該延遲邏輯電 路43之輸出時脈信號fb cl k_dly亦即比該延遲模型39之輸 出時脈信號fb_dm延遲了預定時間Nx unit —delay(單位—延 遲）。此中，N指的是一大於2的正整數，而unit — delay指 的是第一到第三延遲導線3 4，3 5和3 6內所包含之延遲單元 單位的延遲數値。亦即，Nx unit_delay指的是N個延遲單 元單位的延遲數値。 _ 移位暫存器控制器4 1係用以接收該第一相位比較器4〇 的輸出pdl以及該第二相位比較器44的輸出ac_enz。移位 暫存器42係用以接收由該移位暫存器控制器，4 1輸出的移 位控制信號S R和S L· 〇 第3圖顯示的是用於第2圖中暫存器控制式DLL的操 作時序圖。在初始施行作業中，假如參考時脈信號r e f與該 延遲模型39之輸出時脈信號fb_dm之間的相位差Td大於 該延遲邏輯電路4 3的延遲時間N X u n i t _ d e 1 a y，則第一相位 鲁 比較器4〇的輸出pdl及該第二相位比較器44的輸出ac_enz 都會變得很低。於是，假如啓動用以使由相位比較器44輸 出之信號ac_enz動作的加速模式，則該移位暫存器控制器 4 1會允許吾人依加速模式操作該移位暫存器4 2。 當作參考，該第一相位比較器40和第二相位比較器44 會將供應到參考端子之信號的上升邊緣與供應到輸入端子 上之信號的上升邊緣作比較，以便於假如供應到輸入端子 -9- 1283967 上之信號的相位比供應到參考端子之信號的相位更快時輸 出一邏輯低（位準）信號。否則，該第一相位比較器40和第 二相位比較器44會輸出一邏輯高（位準）信號。 其間，假如施行了 一次加速模式，則可減小參考時脈 信號ref與該延遲模型39之輸出時脈信號fb_dm之間的相 位差Td。在那個時刻，假如相位差Td大於該延遲邏輯電 路43的延遲時間Nx unit —delay，貝ij可藉由啓動加速模式動 作信號再次執行加速模式。否則，可藉由使加速模式動作 信號ac_enz休止以停止加速模式，並藉由該第一相位比較 器40的輸出pdl執行正常模式。 不過於習知設計中，存在有在該第一相位比較器40和 第二相位比較器44的輸入時脈信號上供應的不是無延遲輸 入時脈信號rclk而是將無延遲輸入時脈信號rclk除以1/M 得到的參考時脈信號ref。 雖則此例中很容易使半導體記憶體裝置受到控制且可 利用分割過的時脈信號例如參考時脈信號re f減少其電流消 耗，然而隨著記憶體裝置之施行速率的增高會需要更多的 必要時序規格，故減低了施行的準確度且變得更複雜。 (三）發明內容 因此，本發明之目的在於提供一種具有加速模式之暫 存器控制器式延遲閉鎖迴路以改良對應於半導體記憶體裝 置之操作速率增高的準確度。 根據本發明的一槪念提供的一種具有加速模式之暫存 器控制式延遲閉鎖迴路，係包含：一延遲導線，係含有複 1283967 數個延遲單元單位而用以延遲一無延遲輸入時脈信號；一 延遲模型，係用於反映和通過延遲導線之無延遲輸入時脈 信號的真實時脈信號路徑有關的延遲條件；一延遲裝置， 係用於使該延遲模型的輸出信號延遲一定常時間；一第一 相位比較器，係用於將由該延遲模型提供之輸出信號的相 位與該無延遲輸入時脈信號的相位作比較；一第二相位比 較器，係用於將延遲裝置之輸出信號的相位與該無延遲輸 入時脈信號的相位作比較；一模式選定裝置，係用於判定 一加速模式之連續施行或停止以回應該第一和第二相位比 較器的輸出信號；一移位暫存器控制裝置，係用於輸出一 左移信號、一右移信號及加速移位信號以回應該第一相位 比較器以及模式選定裝置的輸出信號；以及一移位暫存器， 係用於控制延遲導線之延遲數値以回應該移位暫存器控制 裝置的輸出信號。 (四）實施方式 本發明係有關一種用於控制加速模式的方法，其中使 用的技術不會用到供應於相位比較器上而透過使用相位比 較器作相互比較的兩個時脈信號。 本發明係使用一無延遲輸入時脈信號當作時脈信號 源。第一相位比較器係將該無延遲輸入時脈信號與來自延 遲模型的輸出作比較，第二相位比較器係將該無延遲輸入 時脈信號與來自延遲邏輯電路的輸出作比較。該第一和第 二相位比較器的輸出會判定是否在模式選定邏輯電路上執 行加速模式。重要的是該加速模式中執行的施行作業係跳 - 1 1 - 1283967 過N個延遲單元單位並立即在移位暫存器內作移位，且其 移位數値必須是和該延遲邏輯電路的延遲數値N X unit_delay 相同的。 以下將參照各附圖詳細說明一種根據本發明的半導體 記憶體裝置。 第4圖係用以顯示一種根據本發明較佳實施例之雙資 料速率同步動態隨機存取記憶體（DDR SDRAM)用之具有加 速模式之暫存器控制式DLL的方塊圖示。 如圖所示，該暫存器控制式DLL使用的是由第一時脈 信號輸入緩衝器5 1和第二時脈信號輸入緩衝器5 2輸出的 第一無延遲輸入時脈信號fclk和第二無延遲輸入時脈信號 rc lk。在爲副外部時脈信號/CLK施行緩衝作業之後，該第 一時脈信號輸入緩衝器5 1會產生與該副外部時脈信號/CLK 的上升邊緣，亦即，該外部時脈信號CLK的下降邊緣同步 的無延遲輸入時脈信號fclk。該第二時脈信號輸入緩衝器52 會對外部時脈信號CLK施行緩衝作業，並使該第二無延遲 輸入時脈彳目號r c 1 k與副外部時脈信號/ C L K的上升邊緣同 步〇 根據本發明的暫存器控制式DLL係包含：一第一延遲 導線54 ; —第二延遲導線55 ; —移位暫存器62 ; —第一延 遲閉鎖迴路驅動器5 7 ; —第二延遲閉鎖迴路驅動器5 8 ; — 延遲模型5 9 ; —第一相位比較器6 0 ; —第二相位比較器6 4 ; 一模式選定邏輯電路6 5 ; —移位暫存器控制器6 1。 第一延遲導線54會接收第一無延遲$俞入時脈信號 -12- 1283967 fc lk ’而第二延遲導線5 5則會接收第二無延遲輸入時脈信 號rclk。移位暫存器62會判定該第一延遲導線54和第二 延遲導線5 5的延遲數値。第一延遲閉鎖迴路驅動器5 7會 在接收到該第一延遲導線54的輸出fclk_dl之後，產生第 一 DLL時脈信號fclk_dll。假如一延遲數値是閉鎖的，第 二延遲閉鎖迴路驅動器5 8會在接收到該第二延遲導線5 5 的輸出rClk_dl之後，產生第二DLL時脈信號rclk_dll。延 遲邏輯電路63會使該延遲模型59的輸出fb_dm延遲Nx unit_delay。第一相位比較器60會將該延遲模型59之輸出 fb_dm的相位與該第二無延遲輸入時脈信號rcik的相位作 比較。第二相位比較器64會將該第二無延遲輸入時脈信號 rclk的相位與該延遲邏輯電路63之輸出fbclk_dly的相位 作比較。模式選定邏輯電路65會判定是否處埋加速模式， 以回應該第一相位比較器60和第二相位比較器64的輸出。 移位暫存器控制器61會管理該移位暫存器62的移位模式 以回應該第一相位比較器60和模式選定邏輯電路65的輸 出。 第4圖所示，根據本發明較佳實施例的暫存器控制式 DLL具有兩個相位比較器60和64。該第一相位比較器60 和第二相位比較器64會直接在一參考端子上接收到該第二 無延遲輸入時脈信號rclk。吾人係將該延遲模型59的輸出 fb_dm輸入到第一相位比較器60上而同時將該延遲邏輯電 路63的輸出fb cl k_dly輸入到第二相位比較器64上。該延 遲邏輯電路63的延遲數値爲Nx unit_delay。其中unit_delay -13- 1283967 意指該第一延遲導線5 4和第二延遲導線5 5內所含延遲單 元單位的延遲數値。 此外，根據本發明的暫存器控制式DLL係以第二無延 遲輸入時脈信號re lk當作用以產生DLL時脈信號的時脈信 號。 第一相位比較器60係將該第二無延遲輸入時脈信號 relk的相位與來自延遲模型59的輸出fb_dm作比較。使用 第二相位比較器64以抓取該第二無延遲輸入時脈信號 irclk’與比延遲模型59的輸出fb_dm延遲了延遲導線54 和55之延遲數値Nx unit_delay的信號之間的相位差。 模式選定邏輯電路65會接收兩個相位比較器60和64 的輸出pdl和！)(12。假如該延遲模型59之輸出几」111的相 位即使在加上延遲導線中N個延遲單元單位的延遲數値下 仍然比該第二無延遲輸入時脈信號rclk的相位超前，亦即 輸出fb_dm的相位比該第二無延遲輸入時脈信號rclk的相 位超前，則以低邏輯位準輸出第一相位比較器60的輸出 pdl。假如該延遲邏輯電路63的相位比該第二無延遲輸入 時脈信號rclk的相位超前，則以低邏輯位準輸出第二相位 比較器64的輸出Pd2。假如第一相位比較器60和第二相位 比較器64的輸出都是落在低邏輯位準，則由該模式選定邏 輯電路65輸出的加速模式停止信號accel_end會變成低邏 輯位準以便執行移位暫存器控制器61的加速模式。該移位 暫存器控制器61會啓動加速移位控制信號accel_shift，並 使輸入到延遲導線5 4和5 5上的第一無延遲輸入時脈信號 -14- 1283967 f elk和第二無延遲輸入時脈信號rc lk延遲N個延遲單元單 位的延遲數値，然後再將經延遲輸入時脈信號輸入到第一 和第二DLL驅動器上。 第5圖顯示的是用於第4圖中暫存器控制式DLL的操 作時序圖。
暫存器控制式DLL內的延遲閉鎖意指該延遲模型59 之輸出fb_dm的上升邊緣係根據該第二無延遲輸入時脈信 號relk的上升邊緣而發生的。此中，係以箭號於第5圖中 標示出兩個上升邊緣。該暫存器控制式DLL會使這兩個時 脈信號的上升邊緣相互對應，因爲係將各無延遲輸入時脈 信號用作該裝置或系統的時脈信號源。
參照第5圖，係在開始施行亦即a c c e 1 _ e n d落在低邏輯 位準時啓動加速模式，這是因爲該延遲模型59的輸出fb_dm 和該延遲邏輯電路63的輸出fbclk_dly比第二無延遲輸入 時脈信號rclk超前的緣故。假如施行一次加速模式，則延 遲導線54和55會使第二無延遲輸入時脈信號rclk延遲N X unit_delay。 於是在施行一次加速模式下該延遲模型5 9 之輸出fb_dm的上升邊緣具有和該延遲邏輯電路63之輸出 fbclk_dly的上升邊緣相同的相位。假如該延遲模型59的 輸出fb_dm和該延遲邏輯電路63的輸出fbclk_dly仍然比 第二無延遲輸入時脈信號rclk超前則繼續施行加速模式。 在施行三次加速模式之後，應該停止加速模式也就是說 accel__end仍然落在低邏輯位準。停止加速模式的理由是因 爲第二無延遲輸入時脈信號rclk的相位超前了該延遲邏輯 -15- 1283967 電路63之輸出fbclk__dly的相位。 其間，各加速模式之間必須存在有時間間隔。此時間 間隔係大於累加該第二無延遲輸入時脈信號rclk通過該第 一延遲導線5 4和第二延遲導線5 5之時間、該第一延遲導 線5 4和第二延遲導線5 5之輸出通過該延遲模型5 9之時間 以及該延遲模型59之輸出通過該延遲邏輯電路63和第二 相位比較器64之時間的總和tTA。這種有關時間間隔要求 的理由是用以判定是否在已更新第一相位比較器60的輸出 pdl及第二相位比較器64的輸出pd2之後繼續施行加速模 式或是立即停止施行加速模式。吾人係依以下方式執行其 更新作業：在延遲導線上施行延遲作業；假如施行一次加 速模式，則使延遲導線的輸出通過該延遲模型5 9、延遲邏 輯電路63及相位比較器64。假如其時間間隔與加速模式無 關，則D LL進行不正常的操作，這是因爲並非藉由對已在 上一次加速模式中於第一相位比較器60和第二相位比較器 64內改變其相位的各已升級信號作比較而產生輸出pdl和 pd2的緣故。 第6圖顯示的是如第4圖所示之移位暫存器62及第二 延遲導線5 5的電路圖。 如圖所移位暫存器62係包含各具有一輸出端子Q ' — 副輸出端子Qb及一重設端子（未標示）的複數個閂鎖電路Ln 到Lii + 7。期間，一閂鎖電路係透過一閂鎖値控制用亦即引 致在各閂銷電路之間施行移位作業用的開關而連接於鄰近 -16- 1283967 的閂鎖電路上。特別是，這類開關係受由移位暫存器控制 器6 1輸出之移位控制信號S R和S L的控制。利用這類開關， 使各閂鎖電路的輸出耦合於上間隔了 N例如3之鄰近閂鎖 電路的輸出上。同時這類開關也受由移位暫存器控制器6 1 輸出之加速移位控制信號accel_shift的控制。 此外，該移位暫存器62進一步包含對應於各閂鎖電路 Ln到Lti + 7而用以選出各單位延遲單元之一的複數個反或 (NOR)閘（邏輯電路）。例如，第N個NOR閘N0R1會接收 第N-1個閂鎖電路（未標示）的副輸出Qb並輸出第N-1個閂 鎖電路的輸出Q。 除此之外，該第二延遲導線55係包含複數個反及（NAN D) 閘NANDI和單位延遲單元UDC。各NAND閘NANDI會接 收NOR閘N0R1的輸出和第二無延遲輸入時脈信號rclk。 每一個單位延遲單元 UDC都含有：一反及（NAND)閘 NAND2，係用以接收該NAND閘NAND1以及前一單位延 遲單元的輸出；以及一反及（NAND)閘NAND3，係用以接收 電源供應電壓VDD和該NAND閘NAND2的輸出。各單位 延遲單元UDC係扮演著傳播各NAND閘例如NAND1之輸 出的角色。 另外，除了其輸入時脈信號之外該第一延遲導線54的 組織方式係類似於第二延遲導線5 5的組織方式。 以下將詳細說明如第6圖所示之電路的作業。 假如已爲晶片施行了初始化，則同時爲每一個閂鎖電 路施行了初始化。於是，DLL會操作其初始的施行作業。 1283967 該第一相位比較器60的輸出pdl和第二相位比較器64的 輸出pd2會引致該模式選定邏輯電路65藉由使加速模式停 止信號accel-end動作或休止而選定是否施行或停止加速模 式。假如已藉由使加速模式停止信號a c c e 1 _ e n d休止而停止 加速模式，則可藉由移位暫存器控制器61輸出單位移位控 制信號SR和SL以回應第一相位比較器6〇的輸出pdl而施 行正常模式。 移位暫存器62會使複數個NOR閘之一輸出一落在高 邏輯位準的高邏輯位準信號。第二無延遲輸入時脈信號rclk 會通過連接於此一 NOR閘上的NAND閘。選出連接於該 NAND閘上的單位延遲單元UDC。假如係依上述方式選擇 其單位延遲模型，則定出了該第二無延遲輸入時脈信號rclk 會通過的數個單位延遲單元UDC。 由移位暫存器控制器61輸出的信號S R會將該閂鎖電 路的輸出傳送到右側的鄰近閂鎖電路上，而由移位暫存器 控制器6 1輸出的信號S L則會將該閂鎖電路的輸出傳送到 左側的鄰近閂鎖電路上。加速移位控制信號accel_shift會 將該閂鎖電路的輸出傳送到位於與該閂鎖電路間隔了 N的 左側鄰近閂鎖電路上。例如，假設由數目爲S之單位延遲 單元UDC輸出該第二無延遲輸入時脈信號rCik，假如動作 的是S R則議弟一無延遲輸入時脈信號r c 1 k通過的單位延 遲單元UDC數目爲S-Γ。另一方面，假如動作的是SL則讓 第二無延遲輸入時脈信號rclk通過的單位延遲單元UDC數 目爲S + 1。假如動作的是加速移位控制信號accei_shift， 1283967 則其單位延遲單元UDC的數目爲S + Ν。 以下由表1列出該模式選定邏輯電路65的邏輯真/假 表。 表1 選定邏輯電路的邏輯真/假表。 目前的 accel—end pdl pd2 上一個pd2 下一個 accel_end 1 無所謂 1 0 0 1 X 1 0 無所謂 1 0 1 0 任何其他値(及重設値） 0
參照表1，加速模式停止信號accel_end的初始値爲0。 此數値意指可施行加速模式。假如加速模式停止信號 aCCel_eiid的初始値爲1，則會因爲該第二無延遲輸入時脈 信號rclk接近該延遲模型59的輸出fb_dm而停止加速模 式。該DLL會因爲加速模式停止信號accel_end的數値爲0 而在開始作業時準備好施行加速模式。
更詳細地說，假如目前的加速模式停止信號accel_end 係落在位準1上，則無.論其pdl、pd2及上一個pd2爲何， 下一個加速模式停止信號aCCel_erid都會落在位準1上。 接下來，假如目前的加速模式停止信號accel_end係落 在位準0上，則下一個加速模式停止信號aCCel_eiid會改變 以回應其pdl、pd2及上一個pd2。 第7A圖顯示的是該第一相位比較器60和第二相位比 較器64在pdl的邏輯位準爲1且pd2的邏輯位準爲1情況 -19- 1283967 下的操作時序圖’因此代表的是在停止加速模式瞬間的波 形。此時，無論其上一個p d 2爲何，下一個加速模式停止 信號acCel_end都會落在位準1上。此數値意指將停止加速 模式。 第7B圖顯示的是兩個相位比較器60和64在pd2的邏 輯位準爲1且上一個pd2的邏輯位準爲0情況下的操作時 序圖，因此代表的是在進行k次加速模式之後的波形以及 在進行k+ 1次加速模式之後的波形。雖則在進行k次加速 模式之後其pdl和pd2的邏輯位準全部爲0，然而可能在該 延遲電路63之輸出fbclk_dly的上升邊緣與第二無延遲輸 入時脈信號rclk的上升邊緣之間發生很小的相位差。此例 中，在進行k+ 1次加速模式之後由該延遲模型5 9提供之輸 出fb_dm的相位應該和在進行k次加速模式之後由該延遲 邏輯電路63提供之輸出fbclk_dly的相位相同。不過，位 於第二相位比較器64之前部位內之延遲邏輯電路63的延 遲數値亦即Nx unit_delay和延遲導線54和55上數目爲N 之單位延遲單元UDC的延遲數値都會因爲每一個輸入和輸 出條件亦即輸入斜率和輸出負載上的差異而有微小的差 異。因此在施行了 k次加速模式之後’可使該延遲邏輯電 路63提供之輸出fbclk__dly以及該延遲模型59提供之輸出 fb_dm的相位隨著第二無延遲輸入時脈信號rclk的相位受到 延遲。上述例子裡，該D LL應該會立即停止加速模式。同 時吾人應該注意的是如第7A圖所示的例子並未涵蓋如第7 B 圖所示的例子。結果是’在施行k次加速模式之後Pd2爲0 1283967 以及在施行k+1次加速模式之後pd2爲1的例子裡，係因 爲該加速模式停止信號accel_end爲1而停止加速模式。 在除了上述各例之外的所有例子裡，可依像加速模式 停止信號aCCel_end爲0的狀態施行加速模式。 期間，該模式選定邏輯電路65在輸入端子上的閂鎖電 路係用以接收信號pd2以保存pd2的之前狀態，且其在輸 出端子上的閂鎖電路係用以輸出加速模式停止信號 accel_end以維持加速模式的暫停狀態。 第8圖顯示的是用以判定如第4圖所示延遲邏輯電路 中延遲數値Nx unit_delay之N値範圍的時序圖。 本發明中，DLL應該知道在每一個tCK上出現上升邊 緣的不良條.件下停止加速模式的時間，這是因爲使用自由 運轉式時脈信號以取代分割式時脈信號的緣故。假如該延 遲邏輯電路63之延遲數値Nx unit_delay大於當作參考値 之最大頻率「tCK，·小」的半週期，則不應該施行加速模式。 不過，吾人會因爲加速模式停止信號accel_end的邏輯位準 全部爲〇而施行加速模式。亦即，當該延遲模型5 9之輸出 fb_dm的上升邊緣對應到該第二無延遲輸入時脈信號rcik 落在高邏輯位準上的時段且該延遲邏輯電路63之輸出 fbClk_dly的上升邊緣對應到該第二無延遲輸入時脈信號 relk落在低邏輯位準上的時段時會發生不正常的作業。這 種不正常作業的理由是因爲兩個相位比較器60和64無法 知道信號fb__dm的上升邊緣及fbclk_dly的上升邊緣是否發 生於和該第二無延遲輸入時脈信號rclk落在高邏輯位準上 - 2 1 - 1283967 的相同時段內。因此，判定所同意的N値範圍係低於其最 大操作頻率的半週期（1/2 X tCK，最* )亦即該延遲邏輯電路63 之延遲數値Nx unit_delay的參考値。 例如，假設其最大操作頻率爲333兆赫亦即tCK，·小=3 奈秒，且其單位延遲單元UDC的延遲數値爲150ps，則得 到方程式1如下： 1/2 X 3 奈秒〉Nx 1 50ps 此方程式指出N小於1 0。 第 9圖係用以顯示另一種根據本發明較佳實施例之 DDR SDRAM用具有加速模式之暫存器控制式DLL的方塊 圖示。 如圖所示，具有加速模式的暫存器控制式DLL係類似 於如第4圖所示根據本發明之暫存器控制式DLL的結構。 因此，係以如第4圖所示的相同符號標示第9圖中的相同 元件。 不過，本發明的較佳實施例進一步包含一加速模式延 遲控制器66，係根據伴隨著如第4圖所示之DLL結構的操 作頻率資訊信號freq — info用以控制一移位暫存器62於加 速模式內的單位延遲數値。 加速模式延遲控制器66會控制用於延遲數値「N X unit-delay」的N値。也就是說，係依根據本發明較佳實施 例之系統的操作頻率控制其N値。 使用和操作頻率資訊信號freq_inf〇關係密切的係數以 找出其操作頻率且需要一加速模式延遲控制器66以使N値 - 22- 1283967 對應到該操作頻率資訊信號freq_info ° 使用cas潛在因素或是模式暫存器設定値以便在同步 半導體記憶體裝置的例子裡產生該操作頻率資訊信號 fr e q_info。 首先，解釋一種使用CAS潛度的方法如下。 一般而言，當半導體記憶體裝置具有高操作頻率時會 選擇具有較大數値的CAS潛度，且當半導體記憶體裝置具 有低操作頻率時會選擇具有較小數値CL的CAS潛度。 假設用於潛度爲2，3和4之操作頻率範圍如下： CL = 2 ： 100兆赫〜200兆赫 CL = 3 : 200兆赫〜300兆赫 CL = 4 ： 3 00兆赫〜400兆赫 例如，假如CL爲2,則其最大操作頻率爲200兆赫〇(：1^ 新近=5奈秒）。在將2〇0兆赫的最大操作頻率應用於方程式 1上時，輸出的是N<12.5。使用相同的方程式，當CL爲3 時輸出的是Ν<8·25且當CL爲4時輸出的是Ν<6·25。因爲 滿足了每一個頻率範圍的最大操作頻率條件且Ν値必需是 最大數値，故當CL爲2時選擇的Ν値爲12，當CL爲3 時選擇的Ν値爲8，且當C L爲4時選擇的Ν値爲6。因此， 係根據新近的操作頻率改變其Ν値以便施行加速模式。 第二，解釋一種使用模式暫存器設定値的方法如下。 一般而言，模式暫存器會判定一半導體記憶體裝置內 之記憶體操作的整體模式，且可使用新近未用於該模式暫 存器的特定位元當作用以判定加速模式內之Ν値的資訊。 -23- 1283967 將諸如A 9和A1 0之類的兩個位元用於判定N値，並 — 假設用於A 9和A 1 0的解碼數値給定如下· 、
AlO，A9 = ’00’ ： N = 12 AlO，A9 = ’01 ’ ： N = 8 ΑΙΟ，A9 = ’10’ ： N = 6 假如係於半導體記憶體裝置的初始化作業期間使用諸 如模式暫存器設定（MRS)之類的指示設定A10或A9，則係 在對應於A9和A 10兩個位元的N値下施行DLL電路的加 速模式。例如，於最低操作頻率能帶內將A1 0和A9設定 修 爲’〇〇’，且於最高操作頻率能帶內將A10和A9設定爲’10’。 吾人已假設本發明的N値具有諸如1 2、8和6之類的 三種情況。，必需將移位暫存器62設計成可改變N値。 如上所述，係根據本發明藉由控制加速模式內的單一 延遲量額以防止增加其延遲閉鎖時間。 除此之外，本發明並未使用時脈信號分割器且因此減 小了暫存器控制式DLL的佈置面積，這是因爲不再需要以 延遲導線監控其時脈信號延遲的緣故。 Φ 本發明係藉由即使在增加其操作速率時也能維持其延 遲閉鎖時間而改良其準確度，且這種改良進一步強化了裝 置的性能。同時，因爲可在不使用時脈信號分割器下減少 其延遲導線的數目，故減小了晶片的佈置面積。 例如在本發明的較佳實施例中，解釋了 一種使用與外 部時脈信號C LK之上升邊緣同步的無延遲輸入時脈信號 rclk當作時脈信號源的情況，此外可將本發明應用在使用 1283967 與外部時脈信號CLK之下降邊緣同步的無延遲輸入時脈信 號rclk當作時脈信號源的情況。 同時，不僅可將根據本發明的較佳實施例的暫存器控 制式DLL應用在DDR SDRAM上同時也可將之應用在其他 同步半導體記憶體裝置以及其他同步邏輯電路上。 除此之外，本發明也解釋了一種使延遲邏輯電路的延 遲數値和延遲導線肇因於加速模式而產生移位之延遲數値 相同的情況。不過，延遲導線因加速模式而產生跳動的延 遲數値應該會超過該延遲邏輯電路的延遲數値。 雖則已針對各較佳實施例說明了本發明，熟悉習用技 術的人應該鑑賞的是可在不偏離本發明所附申請專利範圍 之精神及架構下作各種改變和修正。 (五）圖式簡單說明 本發明的上述及其他目的、特性、及優點將會因爲上 文參照各附圖對顯示用實施例的詳細說明而變得更明確。 第1圖係用以顯示一種雙資料速率同步動態隨機存取 記憶體（DDR SDRAM)用之習知暫存器控制式DLL的方塊圖 示。 第2圖係用以顯示另一種DDR SDRAM用之習知暫存 器控制式DLL的方塊圖示。 第3圖顯示的是用於第2圖中暫存器控制式DLL的操 作時序圖。 第4圖係用以顯示一種根據本發明較佳實施例之DDR SDRAM用之具有力D速模式之暫存器控制式DLL的方塊圖 1283967 示。 第5圖顯示的是用於第4圖中暫存器控制式DLL的操 作時序圖。 第6圖顯示的是如第4圖所示之移位暫存器及第二延 遲導線的電路圖。 桌7 A和7 B圖顯不的是在停止加速模式情況下用於該 第一和第二相位比較器的操作時序圖。 第8圖顯示的是用以判定如第4圖所示延遲邏輯電路 中延遲數値之N値範圍的時序圖。 第9圖係用以顯示另一種根據本發明較佳實施例之 DDR SDRAM用具有加速模式之暫存器控制式DLL的方塊 圖示。 元件符號說明 11 第- -時 脈 信 號 輸 入 緩 衝 器 12 第―― 二時 脈 信 號 輸 入 緩 衝 器 13 時脈信 號 驅 動 器 14 第- -延 遲 導 線 15 第二 二延 遲 導 線 16 第三 三延 遲 導 線 17 第- -延 遲 閉 AzIn 鎖 迴 路 驅 動 器 18 第: 二延 遲 閉 鎖 迴 路 驅 動 器 19 延遲模 型 20 相位比 較 器 2 1 移位暫 存 器 控 制 器 -26- 移位暫存器 第一輸入緩衝器 第二輸入緩衝器 時脈信號驅動器 第一延遲導線 第二延遲導線 第三延遲導線 第一延遲閉鎖迴路驅動器 第二延遲閉鎖迴路驅動器 延遲模型 第一相位比較器 移位暫存器控制器 移位暫存器 延遲邏輯電路 第二相位比較器 第一時脈信號輸入緩衝器 第二時脈信號輸入緩衝器 第一延遲導線 第二延遲導線 第一延遲閉鎖迴路驅動器 第二延遲閉鎖迴路驅動器 延遲模型 第一相位比較器 移位暫存器控制器 - 27- 1283967 62 移 位 暫 存 器 63 延 遲 邏 輯 電 路 64 第 二 相 位 比 較 器 65 模 式 定 邏 輯 電 路 66 加 速 模 式 延 遲 控 制器 UDC 單 位 延 遲 單 元 N0R1 反 或 閘 NAND 1 -3 反 及 閘
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Claims (1)

1283967 拾、申請專利範圍： 1·一種具有加速模式之暫存器控制式延遲閉鎖迴路（dll)， 包含： 一延遲導線，係含有複數個延遲單元單位而用以延 遲一無延遲輸入時脈信號； 一延遲模型，係用於反映和通過延遲導線之無延遲 輸入時脈信號的真實時脈信號路徑有關的延遲條件； 一延遲裝置，係用於使該延遲模型的輸出信號延遲 一頂定時間； 一第一相位比較器，係用於將由該延遲模型提供之 輸出信號的相位與該無延遲輸入時脈信號的相位作比較 9 一第二相位比較器，係用於將延遲裝置之輸出信號 的相位與該無延遲輸入時脈信號的相位作比較； 一模式選定裝置，係用於判定一加速模式之連續施 行或停止以回應該第一和第二相位比較器的輸出信號； 一移位暫存器控制裝置，係用於輸出一左移信號、 一右移信號及加速移位信號以回應該第一相位比較器以 及模式選定裝置的輸出信號；以及 一*移位暫存器’係用於控制延遲導線之延遲數値以 回應該移位暫存器控制器裝置的輸出信號。 2 ·如申請專利範圍第1項之暫存器控制式D L L ’其中該延 遲裝置的延遲數値與用以回應加速移位信號所增加之延 遲導線的延遲數値是相同的。 -29- 1283967 3 ·如申請專利範圍第2項之暫存器控制式DLL，其中該移 位暫存器包含： 複數個閂鎖電路，係各具有一重設端子、一輸出端 子及一副輸出端子； 複數個第一開關，係用於將一閂鎖値供應到左側的 鄰近閂鎖電路上以回應該左移信號； 複數個第二開關，係用於將一閂鎖値供應到右側的 鄰近閂鎖電路上以回應該右移信號；以及 複數個第三開關，係用於將一閂鎖値供應到間隔了 預定距離的另一個閂鎖電路上以回應該右移信號。 4.如申請專利範圍第1項之暫存器控制式DLL，其中該模 式選定裝置係包含一第一閂鎖電路以便閂鎖住該第二相 位比較器的輸出信號。 5·如申請專利範圍第4項之暫存器控制式DLL，其中該模 式選定裝置係包含一第二閂鎖電路以便閂鎖住該模式選 定裝置的輸出信號。 6. 如申請專利範圍第2項之暫存器控制式DLL，其中該延 遲裝置的延遲數値係等於延遲單元單位之延遲數値的預 定倍數。 7. 如申請專利範圍第6項之暫存器控制式DLL，其中該延 遲裝置的延遲數値係小於該無延遲輸入時脈信號之頻率 的分割數値。 8. —種具有延遲閉鎖迴路（DLL)的半導體記憶體裝置，包括 一延遲導線，係含有複數個延遲單元單位而用以延 遲一無延遲輸入時脈信號； -30 - 1283967 一延遲模型，係用於反映和通過延遲導線之無延遲 · 輸入時脈信號的真實時脈信號路徑有關的延遲條件； ·· 一延遲裝置，係用於使該延遲模型的輸出信號延遲 一預定時間； 一第一相位比較器，係用於將由該延遲模型提供之 輸出信號的相位與該無延遲輸入時脈信號的相位作比較 一第二相位比較器，係用於將延遲裝置之輸出信號 的相位與該無延遲輸入時脈信號的相位作比較； % 一模式選定裝置，係用於判定一加速模式之連續施 行或停止以回應該第一和第二相位比較器的輸出信號； 一移位暫存器控制裝置，係用於輸出一左移信號、 一右移信號及加速移位信號以回應該第一相位比較器以 及模式選定裝置的輸出信號；以及 一移位暫存器，係用於控制延遲導線之延遲數値以 回應該移位暫存器控制裝置的輸出信號。 9.如申請專利範圍第8項之半導體記憶體裝置，其中該延 ® 遲裝置的延遲數値與用以回應加速移位信號所增加之延 遲導線的延遲數値是相同的。 1 〇 ·如申請專利範圍第8項之半導體記憶體裝置，其中該移位 暫存器係包含： 複數個閂鎖電路，係各具有一重設端子、一輸出端 子及一副輸出端子； 複數個第一開關，係用於將一閂鎖値供應到左側的 -31 - 1283967 鄰近閂鎖電路上以回應該左移信號； · 複數個第二開關，係用於將一閂鎖値供應到右側的 二 鄰近閂鎖電路上以回應該右移信號；以及 複數個第三開關，係用於將一閂鎖値供應到間隔了 預定距離的另一個閂鎖電路上以回應該右移信號。 1 1 ·如申請專利範圍第9項之半導體記憶體裝置，其中該模式 選定裝置係包含一第一閂鎖電路以便閂鎖住該第二相位 比較器的輸出信號。 12·如申請專利範圍第9項之半導體記憶體裝置，其中該模式 | 選定裝置係包含一第二閂鎖電路以便閂鎖住該模式選定 裝置的輸出信號。 13·如申請專利範圍第9項之半導體記憶體裝置，其中該延遲 裝置的延遲數値係等於延遲單元單位之延遲數値的預定 倍數。 1 4 ·如申請專利範圍第1 3項之半導體記憶體裝置，其中該延 遲裝置的延遲數値係小於該無延遲輸入時脈信號之頻率 的分割數値。 _ 1 5 ·如申請專利範圍第1項之暫存器控制式D L L，進一步包括 一加速模式延遲控制器以便根據其操作頻率資訊控制該 加速模式內的延遲數値。 1 6·如申請專利範圍第15項之暫存器控制式DLL，其中係藉 由使用一行位址閃燥（CAS)潛度產生該操作頻率資訊。 17·如申請專利範圍第16項之暫存器控制式DLL，其中係同 步半導體記憶體裝置的例子裡使用一模式暫存器設定値 產生該操作頻率資訊。 -3 2-
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