TWI283042B - Method for fabricating transistor of semiconductor device - Google Patents
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- layer
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- recess structure
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- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract 3
- 239000010410 layer Substances 0.000 claims description 62
- 239000007789 gas Substances 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000009616 inductively coupled plasma Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 2
- 239000000460 chlorine Substances 0.000 claims description 2
- 229910052801 chlorine Inorganic materials 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000007747 plating Methods 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- 239000002344 surface layer Substances 0.000 claims description 2
- 239000006117 anti-reflective coating Substances 0.000 claims 6
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical group [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims 2
- 229910052732 germanium Inorganic materials 0.000 claims 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims 2
- 229910052770 Uranium Inorganic materials 0.000 claims 1
- 229910052707 ruthenium Inorganic materials 0.000 claims 1
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000000994 depressogenic effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 210000003298 dental enamel Anatomy 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B21—MECHANICAL METAL-WORKING WITHOUT ESSENTIALLY REMOVING MATERIAL; PUNCHING METAL
- B21D—WORKING OR PROCESSING OF SHEET METAL OR METAL TUBES, RODS OR PROFILES WITHOUT ESSENTIALLY REMOVING MATERIAL; PUNCHING METAL
- B21D28/00—Shaping by press-cutting; Perforating
- B21D28/24—Perforating, i.e. punching holes
- B21D28/34—Perforating tools; Die holders
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Chemical & Material Sciences (AREA)
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- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
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Description
1283042 九、發明說明： 【發明所屬之技術領域】 本發明有關一種製造半導體元件方法；且，更特定地， 有關一種製造半導體元件的電晶體方法。 【先前技術】 隨著半導體元件已高度積體化，元件之電場由於高掺雜 濃度增加且接面漏電流亦增加，導致數種元件缺陷如更新 (refresh)特色之退化。 作爲克服以上限制之一種方法，在閘極結構底下之主動 區被凹陷，以在具有增加通道長度之主動區內形成閘極結 構，其會衰減元件之電場。一凹部通道陣列電晶體（RCAT) 已被特別地導入以改善更新特色。 RC AT之一閘極結構應該準確地與RC AT之一凹陷部分 重疊。假如該閘極結構與該凹陷部分錯位（misaligned)或該 凹陷部分之最終檢驗臨界尺寸（FICD)較大於閘極結構之臨 界尺寸（CD)，主動區可能於閘極結構之蝕刻中被損壞。該凹 陷部分之C D的增加，對凹陷部分之蝕刻中較寬區域之元件 隔離區域會造成損壞且因此’產生於一閘極多晶矽層與一鎢 矽化物層間之縫隙變得更嚴重。其結果’會有自我對位接觸 窗（S A C)失效之高風險性，其係高度相關於元件特色與良 率。因此，有鑒於因錯位所造成之主動區上的損壞與因凹陷 部分之CD的增加所造成之SAC失效’具有較小CD之凹陷 部分爲有利的。另一方面’有鑒於通道長度’具有較大CD 之凹陷部分爲有利的。因此’當設計法則已轉向微件化時’ 1283042 習知的U形凹陷閘極結構會有一限制。 而且，隨著閘極結構之CD變得更小，凹陷部分之CD 應變得更小。因此，它可能難以形成習知U形凹陷閘極結構 之一平坦底部結構。假如該底部結構爲較不平坦的，儲存節 點接面之空泛面積增加。該增加的空泛面積可導致接面漏電 流之增加與更新特色之退化。 【發明內容】 因此，本發明之一目的爲提供一種用於製造具有改善更 新特色之半導體元件的電晶體方法。 依據本發明之一觀點，提供一種製造半導體元件的電晶 體方法，包含：形成元件隔離層於一含有底部結構之基板 中，藉以界定一主動區；蝕刻該主動區至一預定深度以形成 複數個凹部結構，其每一個具有一平坦底部部分且該底部部 分之臨界尺寸（CD)較大於頂部部分之臨界尺寸·，及連續形成 一閘極氧化層與一金屬層於該凹部結構上；及圖案化該閘極 氧化層與金屬層以形成複數個閘極結構。 【實施方式】 依據本發明之一實施例，一種製造半導體元件的電晶體 方法將參考附圖被詳細描述。 凹部結構之底部部分具有一臨界尺寸（CD)較大於凹部 結構之頂部部分的臨界尺寸，且該底部部分係平坦地形成。 各種例示性凹部結構將於第1圖中說明。 第2A至2F圖爲依據本發明之一特定實施例所製造之半 導體元件的電晶體之剖面圖示，用以說明一種用以製造該等 1283042 物之方法。 參考第2A圖，元件隔離層1 1藉實施一淺溝槽隔離（STI) 製程於一含有預定底部結構之基板1 0上被形成。該元件隔 離層11，其爲場氧化層，界定一主動區12。該基板10爲一 石夕基（silicon-based)之基板。 參考第2B圖，一遮罩氧化層1 3被形成於基板1 〇之一 預定部分上，即，在主動區12上。該遮罩氧化層13在屏蔽 一離子佈植製程中扮演一角色。其後，該離子佈植製程被執 行至一深度，於該處凹部結構之底部部分將被形成。雖然在 形成凹部結構前實施離子佈植製程是有利的，該離子佈植製 程仍可於該凹部結構形成後被實施。於後種情形，一硏磨墊 氧化層被形成而非遮罩氧化層1 3被形成。在此，該遮罩氧 化層1 3於本發明之特定實施例中被例示。 參考第 2C 圖，一硬罩層 14 與一底部抗反射 (anti-reflective)覆鍍（B ARC)層15被連續形成於該離子植入 產生之結構上。一光阻圖案16被形成在BARC層15上。該 硬罩層 14 包含多晶砂、氮或砂氮氧化物（silicon oxynitride)。該 BARC 層 15 包含一有機基（organic-based)的 材料。 參考第2D圖，BARC層15與硬罩層14使用該光阻圖 案1 6作爲一蝕刻障壁被圖案化。此時，BARC層1 5被單獨 地鈾刻且，其後，該硬罩層14被蝕刻。該BARC層1 5藉使 用CF4/CHF3/02/SF6/NF3之一混合氣體被蝕刻，且該硬罩層 14以一角度約80度至約90度被蝕刻。特別地，該硬罩層 1283042 1 4之厚度被設定爲小於該個別凹部結構之厚度，使得硬罩層 1 4可於凹部結構形成後被除去。該遮罩氧化層1 3仍爲厚度 範圍約50A至約200A，或主動區12之一部分以約50A至約 200A之厚度被除去。 參考第2E圖，該光阻圖案16與B ARC層15被除去。 參考第2F圖，該遮罩氧化層13與主動區12使用以上 圖案化硬罩層1 4作爲一蝕刻障壁，被蝕刻至一預定深度’ 使得該凹部結構1 7其每一個具有一底部部分且該底部部分 具有CD較大於頂部部分之CD。而且，該凹部結構1 7之每 一個的底部部分爲平坦的。在形成該凹部結構1 7同時，該 硬罩層1 4被除去。 形成如上說明之凹部結構1 7的蝕刻配方與連續步驟如 下。首先，一 CF4氣體或CHF3氣體被單獨或結合使用以蝕 刻該遮罩氧化層13。Cl2/HBr/02/SF6/N2之一混合氣體被用 以蝕刻基板1 〇之主動區1 2至一預定深度。一等向性蝕刻製 程接著被實施以形成凹部結構1 7，其每一者具有一平坦底部 部分且該底部部分具有CD較大於頂部部分之CD。 該等向性蝕刻製程以約lOmTorr至約lOOmTorr之壓力 及約4 0 0 W至約1 5 0 0 W之高頂部部分功率與約〇 W至約5 W 之低底部部分功率被實施。前述蝕刻製程與等向性蝕刻製程 在一感應耦合電漿（IC P)蝕刻器中臨場（in-situ)被實施。氯氣 對Η B r氣體之比率爲約1比約〇 · 5至約3。該凹陷深度被控 制於約5 0 0 A至約2 0 0 0 A之範圍中。該等向性蝕刻製程使用 C F 4 / Ο2 / H e / A r之一混合氣體，以小於每秒約1 〇 A之速率蝕刻 1283042 該標的。 該等向性蝕刻製程蝕刻聚合物，其於凹部1 7之形成中 被產生’在每一凹部結構1 7之底部部分較在頂部部分更快 速，藉此放大底部部分之CD。而且，該等向性蝕刻製程可 除去形成在凹部結構1 7之側壁上稱爲突角（h 〇 r n s)的砂殘餘 物。 於凹部結構1 7之形成後，一等向性化學乾蝕刻（CDE) Β 製程被實施以除去以上所產生結構之一受損表面層且使凹 部結構1 7之頂部與底部邊緣圓角化。該等向性CDE製程使 用一微波型式或ICP型式電漿於一下遊模式中被實施。而 且，該等向性CDE製程單獨使用CF4/02氣體之混合氣體或 N F 3 / 〇 2 / H e之另一混合氣體或結合使用，且具有小於每分鐘 約150A之蝕刻速率。 該遮罩氧化層1 3以一溼潔淨製程被除去。雖然未予說 明，一閘極氧化層被形成，且頂部邊緣以一保形（conformal) 氧化製程被圓角化。一金屬層被形成在凹部結構1 7上且圖 _ 案化以得到閘極結構。 依據本發明之特定實施例，當設計法則變遷下縮至約 5 Onm之尺寸，所建議之製造方法仍可被施行。當閘極結構 與凹部結構錯位時，通常發生之損壞頻率可被減低且該有效 的通道長度可輕易地被確保。作爲這些效果之結果，它能改 善更新特色與減低SAC失效之發生，進而導致元件良率增 加。 本發明包含關於韓國專利申請號KR 2005- 003 6 1 84發 .1283042 明主體，其係在2005年4月29日申請於韓國專利局，該全 部內容以索引被倂入於此。 當本發明關於一些較佳實施例被描述，它對熟知技藝人 士其各種改變與修改，在不逸離以下申請專利範圍所界定之 發明精神與範圍下可被實現將是明顯的。 【圖式簡單說明】 本發明之以上及其它目的關於所列舉較佳實施例之以 下描述連同附圖將變得較易了解，其中： 第1圖顯示依據本發明各種例示性凹部結構之平坦底部 部分的微圖影像。 第2A至2F圖爲剖面圖示，顯示依據本發明之一特定實 施例之半導體元件的電晶體，用以說明一種用以製造該等物 之方法。 【主要元件符號說明】 10 基 板 11 元 件 隔 離 層 12 主 動 區 13 遮 罩 氧 化 層 14 硬 罩 層 15 BARC 層 16 光 阻 圖 案 17 凹 部 結 構 -10-
Claims (1)
1283042 十、申請專利範圍： 1 ·一種用於製造半導體元件的電晶體方法，包括： 於一含有底部結構之基板中形成元件隔離層，藉以界定 一主動區； 蝕刻該主動區至一預定深度以形成複數個凹部結構，每 一個凹部結構具有一平坦底部部分且該底部部分之臨界 尺寸（CD)較大於頂部部分之臨界尺寸；及 連續形成一閘極氧化層與一金屬層於該凹部結構上；及 圖案化該閘極氧化層與金屬層以形成複數個閘極結構。 2 ·如申請專利範圍第1項之方法，其中形成複數個凹部結構 包含： 使用Ch/HBr/C^/SFWN2之混合氣體蝕刻該主動區至預 定深度；及 實施一等向性蝕刻製程。 3 ·如申請專利範圍第2項之方法，其中該主動區之蝕刻與等 向性蝕刻製程在一感應耦合電漿蝕刻器中臨場被實施。 4 ·如申請專利範圍第2項之方法，其中氯氣對η B r氣體之比 率爲約1比約0.5至約3。 5 ·如申請專利範圍第2項之方法，其中該等向性鈾刻製程以 約4 0 0 W至約1 5 0 0 W之高頂部部分功率與約〇 w至約5 W 之低底部部分功率，在約l〇mTorr至約100mTorr之壓力 下被實施。 6·如申請專利範圍第2項之方法，其中該預定凹陷深度範圍 約 5 00A 至約 2000A。 .1283042 7 ·如申請專利範圍第2項之方法，其中於等向性蝕刻製程 中，在該凹部結構之形成中所產生之聚合物在該凹部結構 之底部部分較凹部結構之頂部部分更快除去，使得底部部 分之CD被放大。 8·如申請專利範圍第2項之方法，其中該等向性蝕刻製程使 用CF4/02/He/Ar之一混合氣體，以蝕刻率每秒約i〇A被實 施。 9·如申請專利範圍第2項之方法，其中該等向性蝕刻製程除 ® 去產生在該凹部結構之側壁上的矽殘存物。 I 0.如申請專利範圍第2項之方法，於該凹部結構被形成後， 進而包含實施一等向性化學乾蝕刻製程以除去該凹部結 構之一受損表面層且將凹部結構之頂部與底部邊緣圓角 化。 II ·如申請專利範圍第1 〇項之方法，其中該等向性化學乾倉虫 刻製程使用微波電漿與感應式耦合電漿之一者被實施於 下游模式中。 ® 1 2 ·如申請專利範圍第1 0項之方法，其中該等向性化學乾蝕 刻製程具有一蝕刻速率小於每分鐘約1 5 0 A，且使用一選自 於由CF4/02、NF3/02/He與其組合組成之群的混合氣體。 1 3 .如申請專利範圍第1 〇項之方法，其中於等向性化學乾蝕 刻製程後，頂部邊緣以保形氧化製程被圓角化。 1 4 ·如申請專利範圍第1項之方法，其中於蝕刻該主動區前， 進而包含： 形成一遮罩氧化層於該基板之主動區上； -12- .1283042 實施一離子佈植製程於該遮罩氧化層上； 連續形成一硬罩層' 一底部抗反射覆鍍層與一光阻圖案 於該遮罩氧化層上； 使用該光阻圖案作爲一蝕刻障壁，圖案化該底部抗反射 覆鍍層與硬罩層； 除去該光阻圖案與底部抗反射覆鍍層；及 使用該圖案化硬罩層作爲一蝕刻障壁，蝕刻該遮罩氧化 靥。 1 5 ·如申請專利範圍第〗項之方法，於蝕刻該主動區後，進而 包含實施一離子佈植製程。 1 6 ·如申請專利範圍第1 4項之方法，其中該底部抗反射覆鍍 層首先被圖案化且接著，該硬罩層被圖案化。 1 7 ·如申請專利範圍第i 4項之方法，其中該底部抗反射覆鍍 層之圖案化藉使用CF4/CHF3/〇2/SF6/NF3之一混合氣體被 執行。 1 8 ·如申請專利範圍第1 4項之方法，其中該硬罩層藉以約8 0 度至約9 0度之角度實施一垂直蝕刻被圖案化。 1 9 ·如申請專利範圍第1 4項之方法，其中該硬罩層以較小於 該凹陷深度之厚度被圖案化，使得硬罩層於該凹部結構形 成後被除去。 2 0 ·如申請專利範圍第1 4項之方法，其中該遮罩氧化層仍爲 厚度範圍約50A至約200A，且該主動區範圍之蝕刻深度 範圍約50A至約200A。 2 1 .如申請專利範圍第1 4項之方法，其中該硬罩層包含一選 -13- 1283042 « 自於由多晶矽、氮與矽氮氧化物組成之群的材料。 22. 如申請專利範圍第14項之方法，其中該底部抗反射覆鍍 層包含一有機基的材料。 23. 如申請專利範圍第14項之方法，其中該遮罩氧化層之蝕 刻使用一選自於由CF4、CHF3與其組合組成之群的氣體。
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050036184A KR100744068B1 (ko) | 2005-04-29 | 2005-04-29 | 반도체 소자의 트랜지스터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200638509A TW200638509A (en) | 2006-11-01 |
| TWI283042B true TWI283042B (en) | 2007-06-21 |
Family
ID=37195463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094143167A TWI283042B (en) | 2005-04-29 | 2005-12-07 | Method for fabricating transistor of semiconductor device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7314792B2 (zh) |
| JP (1) | JP2006310749A (zh) |
| KR (1) | KR100744068B1 (zh) |
| CN (1) | CN100407407C (zh) |
| TW (1) | TWI283042B (zh) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060081557A1 (en) | 2004-10-18 | 2006-04-20 | Molecular Imprints, Inc. | Low-k dielectric functional imprinting materials |
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| KR100780598B1 (ko) * | 2006-12-05 | 2007-11-30 | 주식회사 하이닉스반도체 | 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 |
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Family Cites Families (21)
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| JPH0738095A (ja) * | 1993-07-23 | 1995-02-07 | Hitachi Ltd | 半導体装置及びその製造方法 |
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| KR100236048B1 (ko) * | 1996-12-24 | 1999-12-15 | 김영환 | 트랜지스터의 구조 및 제조 방법 |
| JP3252780B2 (ja) * | 1998-01-16 | 2002-02-04 | 日本電気株式会社 | シリコン層のエッチング方法 |
| KR100282452B1 (ko) * | 1999-03-18 | 2001-02-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
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-
2005
- 2005-04-29 KR KR1020050036184A patent/KR100744068B1/ko not_active IP Right Cessation
- 2005-12-07 TW TW094143167A patent/TWI283042B/zh not_active IP Right Cessation
- 2005-12-20 JP JP2005367141A patent/JP2006310749A/ja active Pending
- 2005-12-27 CN CN2005101351646A patent/CN100407407C/zh not_active Expired - Fee Related
- 2005-12-30 US US11/321,591 patent/US7314792B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006310749A (ja) | 2006-11-09 |
| KR20060114180A (ko) | 2006-11-06 |
| US7314792B2 (en) | 2008-01-01 |
| TW200638509A (en) | 2006-11-01 |
| US20060246730A1 (en) | 2006-11-02 |
| CN100407407C (zh) | 2008-07-30 |
| CN1855428A (zh) | 2006-11-01 |
| KR100744068B1 (ko) | 2007-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |