JP2004172186A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置の製造方法に関し、簡単な手段を採ることで、ハード・マスク層をシュリンクする際、ハード・マスク層の側方からのみエッチングされるようにして、そのエッチング量の制御を容易にすると共にシュリンク後のハード・マスク層のばらつきを抑止できるようにする。
【解決手段】半導体基板２１上にゲート絶縁膜２２、導電層２３、ハード・マスク層２４、マスク保護膜２５を順に積層形成し、マスク保護膜２５及びハード・マスク層２４をゲート・パターンにパターニングし、マスク保護膜２５でハード・マスク層２４上面を保護した状態でハード・マスク層２４の等方性エッチングを行ってシュリンクし、シュリンクされたハード・マスク層２４をマスクとして導電層２３のエッチングを行いゲート電極を形成する。
【選択図】 図１
【解決手段】半導体基板２１上にゲート絶縁膜２２、導電層２３、ハード・マスク層２４、マスク保護膜２５を順に積層形成し、マスク保護膜２５及びハード・マスク層２４をゲート・パターンにパターニングし、マスク保護膜２５でハード・マスク層２４上面を保護した状態でハード・マスク層２４の等方性エッチングを行ってシュリンクし、シュリンクされたハード・マスク層２４をマスクとして導電層２３のエッチングを行いゲート電極を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタに於けるゲート電極を微細に形成するプロセスを含んだ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図４及び図５は従来のＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【０００３】
図４（Ａ）参照
（１）
面指数（１００）或いは（１１０）のＳｉ基板１にＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）（図示せず）を形成した後、例えば熱酸化法を適用することに依り、ゲート酸化膜２を形成する。
【０００４】
（２）
減圧ＣＶＤ法を適用することに依り、ゲート酸化膜２上に厚さ８０〔ｎｍ〕〜１５０〔ｎｍ〕の多結晶Ｓｉからなる導電層３を形成する。
【０００５】
（３）
減圧ＣＶＤ法を適用することに依り、導電層３上に厚さ１２０〔ｎｍ〕〜１５０〔ｎｍ〕の酸化膜からなるハード・マスク層４を形成する。
【０００６】
（４）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極を形成する為のレジスト・パターン６を形成する。
【０００７】
図４（Ｂ）参照
（５）
ドライ・エッチング法を適用することに依り、レジスト・パターン６をマスクとしてハード・マスク層４のエッチングを行って、ハード・マスク層４をゲート・パターンにパターニングする。
【０００８】
図５（Ａ）参照
（６）
レジスト・パターン６を除去してから、エッチャントをＨＦ水溶液とするウエット・エッチング法を適用することに依り、ハード・マスク層４をエッチングしてシュリンクさせる。
【０００９】
図５（Ｂ）参照
（７）
ドライ・エッチング法を適用することに依り、前記シュリンクしたハード・マスク層４をマスクとして多結晶Ｓｉからなる導電層３をエッチングし、ゲート・パターンにパターニングする。
【００１０】
前記説明した工程を採った場合、工程（６）でハード・マスク層４をＨＦ水溶液を用いてエッチングすることでシュリンクさせているのであるが、その際、ハード・マスク層４に膜減りを生ずる。
【００１１】
図６はハード・マスク層のシュリンクを行った場合に於ける要所の諸寸法を説明する為のＭＯＳトランジスタを表す要部切断側面図であり、図４及び図５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１２】
図に於いて、ａは図４（Ｂ）に見られる状態のハード・マスク層４の長さ（ゲート長方向を長さと呼ぶ。）、ｂはＨＦ水溶液でシュリンクした後のハード・マスク層４の長さ、ｃはハード・マスク層４をマスクとして多結晶Ｓｉからなる導電層３をエッチングしてゲート電極を形成した後のハード・マスク層４の長さ（導電層３をエッチングした際に若干エッチングされる。）、ｄはハード・マスク層４をシュリンクした分の長さ（即ち、ａ−ｂ。）、ｅはシュリンクした際の厚さ方向の膜減り分、ｆはハード・マスク層４をマスクとして多結晶Ｓｉからなる導電層３をエッチングしてゲート電極を形成した後のハード・マスク層４の厚さ（導電層３をエッチングした際にエッチングされる。）、ｇは図４（Ｂ）に見られる状態のハード・マスク層４の厚さをそれぞれ示している。
【００１３】
ここで問題となるのは、ハード・マスク層４をシュリンクした際の厚さ方向の膜減り分ｅ、及び、多結晶Ｓｉからなる導電層３をドライ・エッチングする際、多結晶ＳｉとＳｉＯ２ との選択比が小さいことから、それに依っても膜減りを生ずることである。
【００１４】
従って、ハード・マスク層４は厚く形成しておかないとピン・ホールが生成されてマスクとしての役割を果たすことができないのであるが、ハード・マスク層４を厚くするには、厚い酸化膜をパターニングしなければならず、その際にも、酸化膜とレジストとの選択比は大きくはないから、厚い酸化膜をパターニングするのは困難である。尚、厚い酸化膜をパターニングするには、厚いレジスト膜を形成すれば良いと考えられようが、この場合、レジスト膜のアスペクト比が大きくなって倒れてしまうので、実現不可能である。
【００１５】
また、ハード・マスク層４の肩の部分はエッチング液に曝されるので、ハード・マスク層４のパターン寸法ばらつきに大きな影響を与え、微細なゲート・パターンを形成する妨げとなっている。
【００１６】
ここで、本発明と部分的に関連をもつものと認識される先行技術文献情報について説明する。
【００１７】
ゲート電極上にハード・マスク層が形成され、そのハード・マスク層上に多結晶Ｓｉからなる補償膜が形成され、ゲート電極のエッチング中に多結晶Ｓｉからなる補償膜も同時に除去する発明が知られていて、多結晶Ｓｉからなる補償膜は、ハード・マスク層をエッチング中にガスに曝されることがないので、膜減りは発生せず、従って、イオン注入時のマスク効果は向上し、イオンの突き抜けを防止することができるとしている（例えば、特許文献１参照。）。
【００１８】
本発明に於いても、ゲート電極を形成する際のマスクとして用いるハード・マスク層上にはマスク保護膜を形成しているのであるが、特許文献１に開示された発明では、イオン注入時のイオン突き抜け防止が主目的であって、ハード・マスク層のシュリンクには無関係である。
【００１９】
特許文献１に開示された発明では、補償膜の膜厚として２００〔ｎｍ〕以下、例えば１００〔ｎｍ〕であって、かなり厚いものを用いているが、本発明の場合のマスク保護膜は、ゲート電極のエッチング時に於いて、ブレーク・スルーのエッチングで消失し、ハード・マスク層が若干削れるような厚さにしてあり、その理由は、ゲート電極のメイン・エッチングで終点判断をする為、薄膜にしてあることに依る。
【００２０】
また、レジスト／有機材料層／多結晶Ｓｉ／Ｇ−Ｏｘ ／半導体基板、の構造に於いて、レジスト・パターンを形成し、Ｃｌ２ ＋Ｏ２ である混合ガスを用いて有機材料層をエッチングすると共にレジスト・パターンをシュリンクさせる発明が知られている（例えば、特許文献２参照。）。
【００２１】
特許文献２に開示された発明では、レジストのシュリンクについて記載され、マスク保護膜の下に在るハード・マスク層をシュリンクすることについては無関係である。
【００２２】
【特許文献１】
特開２０００−１００９６５号公報
【特許文献２】
特開２００１−３０８６７６号公報
【００２３】
【発明が解決しようとする課題】
本発明では、簡単な手段を採ることに依って、ハード・マスク層をシュリンクする際、ハード・マスク層の側方からのみエッチングされるようにし、そのエッチング量の制御を容易にすると共にシュリンク後のハード・マスク層のばらつきを抑止できるようにする。
【００２４】
【課題を解決するための手段】
本発明に依る半導体装置の製造方法では、半導体基板上にゲート絶縁膜、導電層、導電層と比較して選択比がとれる材質からなるハード・マスク層、ハード・マスク層と比較して等方性エッチングを加えた場合に選択比がとれる材質からなるマスク保護膜を順に積層形成し、マスク保護膜及びハード・マスク層をゲート・パターンにパターニングし、マスク保護膜でハード・マスク層上面を保護した状態でハード・マスク層の等方性エッチングを行ってシュリンクし、シュリンクされたハード・マスク層をマスクとして導電層のエッチングを行いゲート電極を形成することが基本になっている。
【００２５】
前記手段を採ることに依り、シュリンク後のハード・マスク層、即ち、ハード・マスク層残膜のばらつきは極めて少なくなり、ハード・マスク層をシュリンクする場合のエッチングでは、側方からのみエッチング液に曝されるので、エッチング量の規制は容易であって、その制御性は大きく向上し、所要の極微細ゲート長を実現することができる。
【００２６】
【発明の実施の形態】
実施の形態１
図１及び図２はＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００２７】
図１（Ａ）参照
（１）
面指数（１００）或いは（１１０）のＳｉ基板２１にＳＴＩ（図示せず）を形成した後、全面にゲート絶縁膜２２を形成する。
【００２８】
このゲート絶縁膜２２の材料は、ＳｉＯ２ 、ＳｉＯＮ、高誘電体（ｈｉｇｈ−ｋ）などを用いることができ、その場合の成膜には、熱酸化法、減圧ＣＶＤ法などを適用することができる。
【００２９】
（２）
ゲート絶縁膜２２上に厚さ２０〔ｎｍ〕〜１５０〔ｎｍ〕の導電層２３を形成する。この場合の導電層２３としては、多結晶Ｓｉ層、多結晶Ｓｉ層＋金属層、ＷＮ層、Ｗ層、Ｍｏ層、Ａｇ層、Ａｌ層などを用いることができ、多結晶Ｓｉの場合には減圧ＣＶＤ法を適用し、また、他の金属の場合にはスパッタリング法を適用するなどして成膜すれば良い。
【００３０】
（３）
減圧ＣＶＤ法を適用することに依り、多結晶Ｓｉ層３上に厚さ５０〔ｎｍ〕〜１５０〔ｎｍ〕のハード・マスク層２４を形成する。この場合のハード・マスク層２４としては、ＳｉＯ２ 、ＳｉＮ、ＳｉＯＮなどを用いることができる。
【００３１】
（４）
減圧ＣＶＤ法を適用することに依り、ハード・マスク層２４上に厚さ５〔ｎｍ〕〜２０〔ｎｍ〕の多結晶Ｓｉからなるマスク保護膜２５を形成する。
【００３２】
（５）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極を形成する為のレジスト・パターン２６を形成する。
【００３３】
図１（Ｂ）参照
（６）
ドライ・エッチング法を適用することに依り、レジスト・パターン２６をマスクとしてマスク保護膜２５及びハード・マスク層２４のエッチングを行って、マスク保護膜２５及びハード・マスク層２４をゲート・パターンにパターニングする。
【００３４】
図２（Ａ）参照
（７）
レジスト・パターン２６を除去してから、エッチャントをＨＦ水溶液とするウエット・エッチング法を適用することに依り、マスク保護膜２５をマスクにハード・マスク層２４をエッチングしてシュリンクさせる。尚、ハード・マスク層２４のシュリンクには、ドライ・エッチング法を適用することもできる。
【００３５】
図２（Ｂ）参照
（８）
ドライ・エッチング法を適用することに依り、前記シュリンクしたハード・マスク層２４をマスクとして多結晶Ｓｉからなる導電層２３をエッチングし、ゲート電極２３Ｇを形成する。
【００３６】
前記説明した工程（７）でハード・マスク層２４をＨＦ水溶液を用いてエッチングすることでシュリンクさせているのであるが、その際、ハード・マスク層２４上にはマスク保護膜２５が在るのでハード・マスク層２４の膜減りは生じない。又、マスク保護膜２５は、前記説明した工程（８）でゲート電極２３Ｇを形成した際に消滅する。
【００３７】
図３はハード・マスク層のシュリンクを行った場合に於ける要所の諸寸法を説明する為のＭＯＳトランジスタを表す要部切断側面図であり、図１及び図２に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３８】
図に於いて、ｈは図１（Ｂ）に見られる状態のマスク保護膜２５及びハード・マスク層２４の長さ（ゲート長方向を長さと呼ぶ。）、ｉはＨＦ水溶液でシュリンクした後のハード・マスク層２４の長さ、ｊはハード・マスク層２４をマスクとして多結晶Ｓｉからなる導電層２３をエッチングしてゲート電極２３Ｇを形成した後のハード・マスク層２４の長さ（導電層２３をエッチングした際に若干エッチングされる。）、ｋはハード・マスク層２４をシュリンクした分の長さ（即ち、ｈ−ｉ。）、ｌはハード・マスク層２４をマスクとして多結晶Ｓｉからなる導電層２３をエッチングしてゲート電極２３Ｇを形成した後のハード・マスク層２４の厚さ（導電層２３をエッチングした際に若干エッチングされる。）、ｍは図１（Ａ）、図１（Ｂ）、図２（Ａ）に見られる状態のハード・マスク層２４の厚さをそれぞれ示している。
【００３９】
図３から明らかなようにｈ＞ｉであって、ハード・マスク層２４はサイド方向からのみ等方エッチングされるので、ｋのみがシュリンク量である。
【００４０】
また、ｃ（図６参照）＞ｊであって、シュリンク量の違いは明らかであり、レジスト寸法が同じでも微細なゲート・パターンを実現することができる。
【００４１】
更に、ｇ（図６参照）＞ｍであって、従来のハード・マスク層よりも薄くできることが特徴である。
【００４２】
実施の形態２
前記説明した工程に於いて、マスク保護膜２５の材料として多結晶Ｓｉを用いたが、これは、他の材料、例えばＳｉＮに代替することができる。但し、その場合は、ハード・マスク層２４をシュリンクさせた後、熱リン酸をエッチャントとしてマスク保護膜２５を除去することになるが、ＳｉＯ２ からなるハード・マスク層２４は、熱リン酸に耐性があるので、シュリンクさせた後の寸法であるｊに何ら変化はない。
【００４３】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【００４４】
（付記１）
半導体基板上にゲート絶縁膜、導電層、前記導電層と比較して選択比がとれる材質からなるハード・マスク層、前記ハード・マスク層と比較して等方性エッチングを加えた場合に選択比がとれる材質からなるマスク保護膜を順に積層形成する工程と、
次いで、前記マスク保護膜及び前記ハード・マスク層をゲート・パターンにパターニングする工程と、
次いで、前記マスク保護膜で前記ハード・マスク層上面を保護した状態で前記ハード・マスク層の等方性エッチングを行ってシュリンクする工程と
次いで、シュリンクされた前記ハード・マスク層をマスクとして前記導電層のエッチングを行いゲート電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【００４５】
（付記２）
ハード・マスク層がＳｉＯ２ 、ＳｉＮ、ＳｉＯＮの何れかの膜、或いは、それ等から選択された材料の積層膜であること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００４６】
（付記３）
ハード・マスク層がＳｉＯ２ 膜で構成されると共にマスク保護膜がＳｉＮ膜で構成されること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００４７】
（付記４）
導電層をエッチングしてゲート電極を形成する際にマスク保護膜が同時に除去されること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００４８】
（付記５）
ハード・マスク層が塗布に依って形成されること
を特徴とする（付記１）から（付記４）までの何れか１記載の半導体装置の製造方法。
【００４９】
（付記６）
導電層が多結晶Ｓｉ、ＷＮ、Ｗ、Ｍｏ、Ａｇ、Ａｌから選択された材料で構成されること
を特徴とする（付記１）から（付記５）までの何れか１記載の半導体装置の製造方法。
【００５０】
（付記７）
ゲート絶縁膜がＳｉＯ２ 、ＳｉＯＮ、高誘電率材料（ｈｉｇｈ−ｋ）から選択された材料で構成されること
を特徴とする（付記１）から（付記６）までの何れか１記載の半導体装置の製造方法。
【００５１】
（付記８）
ハード・マスク層がＨＦ水溶液に溶解する材料からなること
を特徴とする（付記１）から（付記７）までの何れか１記載の半導体装置の製造方法。
【００５２】
（付記９）
マスク保護膜の膜厚がハード・マスク層の膜厚に比較して薄いこと
を特徴とする（付記１）から（付記８）までの何れか１記載の半導体装置の製造方法。
【００５３】
【発明の効果】
本発明に依る半導体装置の製造方法では、半導体基板上にゲート絶縁膜、導電層、導電層と比較して選択比がとれる材質からなるハード・マスク層、ハード・マスク層と比較して等方性エッチングを加えた場合に選択比がとれる材質からなるマスク保護膜を順に積層形成し、マスク保護膜及びハード・マスク層をゲート・パターンにパターニングし、マスク保護膜でハード・マスク層上面を保護した状態でハード・マスク層の等方性エッチングを行ってシュリンクし、シュリンクされたハード・マスク層をマスクとして導電層のエッチングを行いゲート電極を形成する。
【００５４】
前記構成を採ることに依り、シュリンク後のハード・マスク層、即ち、ハード・マスク層残膜のばらつきは極めて少なくなり、ハード・マスク層をシュリンクする場合のエッチングでは、側方からのみエッチング液に曝されるので、エッチング量の規制は容易であって、その制御性は大きく向上し、所要の極微細ゲート長を実現することができる。
【図面の簡単な説明】
【図１】ＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図である。
【図２】ＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図である。
【図３】ハード・マスク層のシュリンクを行った場合に於ける要所の諸寸法を説明する為のＭＯＳトランジスタを表す要部切断側面図である。
【図４】従来のＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図である。
【図５】従来のＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図である。
【図６】ハード・マスク層のシュリンクを行った場合に於ける要所の諸寸法を説明する為のＭＯＳトランジスタを表す要部切断側面図である。
【符号の説明】
２１ Ｓｉ基板
２２ ゲート絶縁膜
２３ 導電層
２３Ｇ ゲート電極
２４ ハード・マスク層
２５ マスク保護膜
２６ レジスト・パターン
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタに於けるゲート電極を微細に形成するプロセスを含んだ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図４及び図５は従来のＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【０００３】
図４（Ａ）参照
（１）
面指数（１００）或いは（１１０）のＳｉ基板１にＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）（図示せず）を形成した後、例えば熱酸化法を適用することに依り、ゲート酸化膜２を形成する。
【０００４】
（２）
減圧ＣＶＤ法を適用することに依り、ゲート酸化膜２上に厚さ８０〔ｎｍ〕〜１５０〔ｎｍ〕の多結晶Ｓｉからなる導電層３を形成する。
【０００５】
（３）
減圧ＣＶＤ法を適用することに依り、導電層３上に厚さ１２０〔ｎｍ〕〜１５０〔ｎｍ〕の酸化膜からなるハード・マスク層４を形成する。
【０００６】
（４）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極を形成する為のレジスト・パターン６を形成する。
【０００７】
図４（Ｂ）参照
（５）
ドライ・エッチング法を適用することに依り、レジスト・パターン６をマスクとしてハード・マスク層４のエッチングを行って、ハード・マスク層４をゲート・パターンにパターニングする。
【０００８】
図５（Ａ）参照
（６）
レジスト・パターン６を除去してから、エッチャントをＨＦ水溶液とするウエット・エッチング法を適用することに依り、ハード・マスク層４をエッチングしてシュリンクさせる。
【０００９】
図５（Ｂ）参照
（７）
ドライ・エッチング法を適用することに依り、前記シュリンクしたハード・マスク層４をマスクとして多結晶Ｓｉからなる導電層３をエッチングし、ゲート・パターンにパターニングする。
【００１０】
前記説明した工程を採った場合、工程（６）でハード・マスク層４をＨＦ水溶液を用いてエッチングすることでシュリンクさせているのであるが、その際、ハード・マスク層４に膜減りを生ずる。
【００１１】
図６はハード・マスク層のシュリンクを行った場合に於ける要所の諸寸法を説明する為のＭＯＳトランジスタを表す要部切断側面図であり、図４及び図５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１２】
図に於いて、ａは図４（Ｂ）に見られる状態のハード・マスク層４の長さ（ゲート長方向を長さと呼ぶ。）、ｂはＨＦ水溶液でシュリンクした後のハード・マスク層４の長さ、ｃはハード・マスク層４をマスクとして多結晶Ｓｉからなる導電層３をエッチングしてゲート電極を形成した後のハード・マスク層４の長さ（導電層３をエッチングした際に若干エッチングされる。）、ｄはハード・マスク層４をシュリンクした分の長さ（即ち、ａ−ｂ。）、ｅはシュリンクした際の厚さ方向の膜減り分、ｆはハード・マスク層４をマスクとして多結晶Ｓｉからなる導電層３をエッチングしてゲート電極を形成した後のハード・マスク層４の厚さ（導電層３をエッチングした際にエッチングされる。）、ｇは図４（Ｂ）に見られる状態のハード・マスク層４の厚さをそれぞれ示している。
【００１３】
ここで問題となるのは、ハード・マスク層４をシュリンクした際の厚さ方向の膜減り分ｅ、及び、多結晶Ｓｉからなる導電層３をドライ・エッチングする際、多結晶ＳｉとＳｉＯ２ との選択比が小さいことから、それに依っても膜減りを生ずることである。
【００１４】
従って、ハード・マスク層４は厚く形成しておかないとピン・ホールが生成されてマスクとしての役割を果たすことができないのであるが、ハード・マスク層４を厚くするには、厚い酸化膜をパターニングしなければならず、その際にも、酸化膜とレジストとの選択比は大きくはないから、厚い酸化膜をパターニングするのは困難である。尚、厚い酸化膜をパターニングするには、厚いレジスト膜を形成すれば良いと考えられようが、この場合、レジスト膜のアスペクト比が大きくなって倒れてしまうので、実現不可能である。
【００１５】
また、ハード・マスク層４の肩の部分はエッチング液に曝されるので、ハード・マスク層４のパターン寸法ばらつきに大きな影響を与え、微細なゲート・パターンを形成する妨げとなっている。
【００１６】
ここで、本発明と部分的に関連をもつものと認識される先行技術文献情報について説明する。
【００１７】
ゲート電極上にハード・マスク層が形成され、そのハード・マスク層上に多結晶Ｓｉからなる補償膜が形成され、ゲート電極のエッチング中に多結晶Ｓｉからなる補償膜も同時に除去する発明が知られていて、多結晶Ｓｉからなる補償膜は、ハード・マスク層をエッチング中にガスに曝されることがないので、膜減りは発生せず、従って、イオン注入時のマスク効果は向上し、イオンの突き抜けを防止することができるとしている（例えば、特許文献１参照。）。
【００１８】
本発明に於いても、ゲート電極を形成する際のマスクとして用いるハード・マスク層上にはマスク保護膜を形成しているのであるが、特許文献１に開示された発明では、イオン注入時のイオン突き抜け防止が主目的であって、ハード・マスク層のシュリンクには無関係である。
【００１９】
特許文献１に開示された発明では、補償膜の膜厚として２００〔ｎｍ〕以下、例えば１００〔ｎｍ〕であって、かなり厚いものを用いているが、本発明の場合のマスク保護膜は、ゲート電極のエッチング時に於いて、ブレーク・スルーのエッチングで消失し、ハード・マスク層が若干削れるような厚さにしてあり、その理由は、ゲート電極のメイン・エッチングで終点判断をする為、薄膜にしてあることに依る。
【００２０】
また、レジスト／有機材料層／多結晶Ｓｉ／Ｇ−Ｏｘ ／半導体基板、の構造に於いて、レジスト・パターンを形成し、Ｃｌ２ ＋Ｏ２ である混合ガスを用いて有機材料層をエッチングすると共にレジスト・パターンをシュリンクさせる発明が知られている（例えば、特許文献２参照。）。
【００２１】
特許文献２に開示された発明では、レジストのシュリンクについて記載され、マスク保護膜の下に在るハード・マスク層をシュリンクすることについては無関係である。
【００２２】
【特許文献１】
特開２０００−１００９６５号公報
【特許文献２】
特開２００１−３０８６７６号公報
【００２３】
【発明が解決しようとする課題】
本発明では、簡単な手段を採ることに依って、ハード・マスク層をシュリンクする際、ハード・マスク層の側方からのみエッチングされるようにし、そのエッチング量の制御を容易にすると共にシュリンク後のハード・マスク層のばらつきを抑止できるようにする。
【００２４】
【課題を解決するための手段】
本発明に依る半導体装置の製造方法では、半導体基板上にゲート絶縁膜、導電層、導電層と比較して選択比がとれる材質からなるハード・マスク層、ハード・マスク層と比較して等方性エッチングを加えた場合に選択比がとれる材質からなるマスク保護膜を順に積層形成し、マスク保護膜及びハード・マスク層をゲート・パターンにパターニングし、マスク保護膜でハード・マスク層上面を保護した状態でハード・マスク層の等方性エッチングを行ってシュリンクし、シュリンクされたハード・マスク層をマスクとして導電層のエッチングを行いゲート電極を形成することが基本になっている。
【００２５】
前記手段を採ることに依り、シュリンク後のハード・マスク層、即ち、ハード・マスク層残膜のばらつきは極めて少なくなり、ハード・マスク層をシュリンクする場合のエッチングでは、側方からのみエッチング液に曝されるので、エッチング量の規制は容易であって、その制御性は大きく向上し、所要の極微細ゲート長を実現することができる。
【００２６】
【発明の実施の形態】
実施の形態１
図１及び図２はＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００２７】
図１（Ａ）参照
（１）
面指数（１００）或いは（１１０）のＳｉ基板２１にＳＴＩ（図示せず）を形成した後、全面にゲート絶縁膜２２を形成する。
【００２８】
このゲート絶縁膜２２の材料は、ＳｉＯ２ 、ＳｉＯＮ、高誘電体（ｈｉｇｈ−ｋ）などを用いることができ、その場合の成膜には、熱酸化法、減圧ＣＶＤ法などを適用することができる。
【００２９】
（２）
ゲート絶縁膜２２上に厚さ２０〔ｎｍ〕〜１５０〔ｎｍ〕の導電層２３を形成する。この場合の導電層２３としては、多結晶Ｓｉ層、多結晶Ｓｉ層＋金属層、ＷＮ層、Ｗ層、Ｍｏ層、Ａｇ層、Ａｌ層などを用いることができ、多結晶Ｓｉの場合には減圧ＣＶＤ法を適用し、また、他の金属の場合にはスパッタリング法を適用するなどして成膜すれば良い。
【００３０】
（３）
減圧ＣＶＤ法を適用することに依り、多結晶Ｓｉ層３上に厚さ５０〔ｎｍ〕〜１５０〔ｎｍ〕のハード・マスク層２４を形成する。この場合のハード・マスク層２４としては、ＳｉＯ２ 、ＳｉＮ、ＳｉＯＮなどを用いることができる。
【００３１】
（４）
減圧ＣＶＤ法を適用することに依り、ハード・マスク層２４上に厚さ５〔ｎｍ〕〜２０〔ｎｍ〕の多結晶Ｓｉからなるマスク保護膜２５を形成する。
【００３２】
（５）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極を形成する為のレジスト・パターン２６を形成する。
【００３３】
図１（Ｂ）参照
（６）
ドライ・エッチング法を適用することに依り、レジスト・パターン２６をマスクとしてマスク保護膜２５及びハード・マスク層２４のエッチングを行って、マスク保護膜２５及びハード・マスク層２４をゲート・パターンにパターニングする。
【００３４】
図２（Ａ）参照
（７）
レジスト・パターン２６を除去してから、エッチャントをＨＦ水溶液とするウエット・エッチング法を適用することに依り、マスク保護膜２５をマスクにハード・マスク層２４をエッチングしてシュリンクさせる。尚、ハード・マスク層２４のシュリンクには、ドライ・エッチング法を適用することもできる。
【００３５】
図２（Ｂ）参照
（８）
ドライ・エッチング法を適用することに依り、前記シュリンクしたハード・マスク層２４をマスクとして多結晶Ｓｉからなる導電層２３をエッチングし、ゲート電極２３Ｇを形成する。
【００３６】
前記説明した工程（７）でハード・マスク層２４をＨＦ水溶液を用いてエッチングすることでシュリンクさせているのであるが、その際、ハード・マスク層２４上にはマスク保護膜２５が在るのでハード・マスク層２４の膜減りは生じない。又、マスク保護膜２５は、前記説明した工程（８）でゲート電極２３Ｇを形成した際に消滅する。
【００３７】
図３はハード・マスク層のシュリンクを行った場合に於ける要所の諸寸法を説明する為のＭＯＳトランジスタを表す要部切断側面図であり、図１及び図２に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３８】
図に於いて、ｈは図１（Ｂ）に見られる状態のマスク保護膜２５及びハード・マスク層２４の長さ（ゲート長方向を長さと呼ぶ。）、ｉはＨＦ水溶液でシュリンクした後のハード・マスク層２４の長さ、ｊはハード・マスク層２４をマスクとして多結晶Ｓｉからなる導電層２３をエッチングしてゲート電極２３Ｇを形成した後のハード・マスク層２４の長さ（導電層２３をエッチングした際に若干エッチングされる。）、ｋはハード・マスク層２４をシュリンクした分の長さ（即ち、ｈ−ｉ。）、ｌはハード・マスク層２４をマスクとして多結晶Ｓｉからなる導電層２３をエッチングしてゲート電極２３Ｇを形成した後のハード・マスク層２４の厚さ（導電層２３をエッチングした際に若干エッチングされる。）、ｍは図１（Ａ）、図１（Ｂ）、図２（Ａ）に見られる状態のハード・マスク層２４の厚さをそれぞれ示している。
【００３９】
図３から明らかなようにｈ＞ｉであって、ハード・マスク層２４はサイド方向からのみ等方エッチングされるので、ｋのみがシュリンク量である。
【００４０】
また、ｃ（図６参照）＞ｊであって、シュリンク量の違いは明らかであり、レジスト寸法が同じでも微細なゲート・パターンを実現することができる。
【００４１】
更に、ｇ（図６参照）＞ｍであって、従来のハード・マスク層よりも薄くできることが特徴である。
【００４２】
実施の形態２
前記説明した工程に於いて、マスク保護膜２５の材料として多結晶Ｓｉを用いたが、これは、他の材料、例えばＳｉＮに代替することができる。但し、その場合は、ハード・マスク層２４をシュリンクさせた後、熱リン酸をエッチャントとしてマスク保護膜２５を除去することになるが、ＳｉＯ２ からなるハード・マスク層２４は、熱リン酸に耐性があるので、シュリンクさせた後の寸法であるｊに何ら変化はない。
【００４３】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【００４４】
（付記１）
半導体基板上にゲート絶縁膜、導電層、前記導電層と比較して選択比がとれる材質からなるハード・マスク層、前記ハード・マスク層と比較して等方性エッチングを加えた場合に選択比がとれる材質からなるマスク保護膜を順に積層形成する工程と、
次いで、前記マスク保護膜及び前記ハード・マスク層をゲート・パターンにパターニングする工程と、
次いで、前記マスク保護膜で前記ハード・マスク層上面を保護した状態で前記ハード・マスク層の等方性エッチングを行ってシュリンクする工程と
次いで、シュリンクされた前記ハード・マスク層をマスクとして前記導電層のエッチングを行いゲート電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【００４５】
（付記２）
ハード・マスク層がＳｉＯ２ 、ＳｉＮ、ＳｉＯＮの何れかの膜、或いは、それ等から選択された材料の積層膜であること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００４６】
（付記３）
ハード・マスク層がＳｉＯ２ 膜で構成されると共にマスク保護膜がＳｉＮ膜で構成されること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００４７】
（付記４）
導電層をエッチングしてゲート電極を形成する際にマスク保護膜が同時に除去されること
を特徴とする（付記１）記載の半導体装置の製造方法。
【００４８】
（付記５）
ハード・マスク層が塗布に依って形成されること
を特徴とする（付記１）から（付記４）までの何れか１記載の半導体装置の製造方法。
【００４９】
（付記６）
導電層が多結晶Ｓｉ、ＷＮ、Ｗ、Ｍｏ、Ａｇ、Ａｌから選択された材料で構成されること
を特徴とする（付記１）から（付記５）までの何れか１記載の半導体装置の製造方法。
【００５０】
（付記７）
ゲート絶縁膜がＳｉＯ２ 、ＳｉＯＮ、高誘電率材料（ｈｉｇｈ−ｋ）から選択された材料で構成されること
を特徴とする（付記１）から（付記６）までの何れか１記載の半導体装置の製造方法。
【００５１】
（付記８）
ハード・マスク層がＨＦ水溶液に溶解する材料からなること
を特徴とする（付記１）から（付記７）までの何れか１記載の半導体装置の製造方法。
【００５２】
（付記９）
マスク保護膜の膜厚がハード・マスク層の膜厚に比較して薄いこと
を特徴とする（付記１）から（付記８）までの何れか１記載の半導体装置の製造方法。
【００５３】
【発明の効果】
本発明に依る半導体装置の製造方法では、半導体基板上にゲート絶縁膜、導電層、導電層と比較して選択比がとれる材質からなるハード・マスク層、ハード・マスク層と比較して等方性エッチングを加えた場合に選択比がとれる材質からなるマスク保護膜を順に積層形成し、マスク保護膜及びハード・マスク層をゲート・パターンにパターニングし、マスク保護膜でハード・マスク層上面を保護した状態でハード・マスク層の等方性エッチングを行ってシュリンクし、シュリンクされたハード・マスク層をマスクとして導電層のエッチングを行いゲート電極を形成する。
【００５４】
前記構成を採ることに依り、シュリンク後のハード・マスク層、即ち、ハード・マスク層残膜のばらつきは極めて少なくなり、ハード・マスク層をシュリンクする場合のエッチングでは、側方からのみエッチング液に曝されるので、エッチング量の規制は容易であって、その制御性は大きく向上し、所要の極微細ゲート長を実現することができる。
【図面の簡単な説明】
【図１】ＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図である。
【図２】ＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図である。
【図３】ハード・マスク層のシュリンクを行った場合に於ける要所の諸寸法を説明する為のＭＯＳトランジスタを表す要部切断側面図である。
【図４】従来のＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図である。
【図５】従来のＭＯＳトランジスタを製造する方法を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図である。
【図６】ハード・マスク層のシュリンクを行った場合に於ける要所の諸寸法を説明する為のＭＯＳトランジスタを表す要部切断側面図である。
【符号の説明】
２１ Ｓｉ基板
２２ ゲート絶縁膜
２３ 導電層
２３Ｇ ゲート電極
２４ ハード・マスク層
２５ マスク保護膜
２６ レジスト・パターン
Claims (5)
- 半導体基板上にゲート絶縁膜、導電層、前記導電層と比較して選択比がとれる材質からなるハード・マスク層、前記ハード・マスク層と比較して等方性エッチングを加えた場合に選択比がとれる材質からなるマスク保護膜を順に積層形成する工程と、
次いで、前記マスク保護膜及び前記ハード・マスク層をゲート・パターンにパターニングする工程と、
次いで、前記マスク保護膜で前記ハード・マスク層上面を保護した状態で前記ハード・マスク層の等方性エッチングを行ってシュリンクする工程と
次いで、シュリンクされた前記ハード・マスク層をマスクとして前記導電層のエッチングを行いゲート電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。 - ハード・マスク層がＳｉＯ２ 、ＳｉＮ、ＳｉＯＮの何れかの膜、或いは、それ等から選択された材料の積層膜であること
を特徴とする請求項１記載の半導体装置の製造方法。 - ハード・マスク層がＳｉＯ２ 膜で構成されると共にマスク保護膜がＳｉＮ膜で構成されること
を特徴とする請求項１記載の半導体装置の製造方法。 - 導電層をエッチングしてゲート電極を形成する際にマスク保護膜が同時に除去されること
を特徴とする請求項１記載の半導体装置の製造方法。 - ハード・マスク層がＨＦ水溶液に溶解する材料からなること
を特徴とする請求項１乃至請求項４の何れか１記載の半導体装置の製造方法。
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| JP2002333343A JP2004172186A (ja) | 2002-11-18 | 2002-11-18 | 半導体装置の製造方法 |
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| JP2006310749A (ja) * | 2005-04-29 | 2006-11-09 | Hynix Semiconductor Inc | 半導体素子のトランジスタ製造方法 |
-
2002
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