CN105826176B - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底，衬底表面具有伪栅介质膜，伪栅介质膜表面具有伪栅极膜；在伪栅极膜的部分表面形成掩膜层；以掩膜层为掩膜，对伪栅极膜进行第一刻蚀工艺，在伪栅极膜内形成第一沟槽，第一沟槽的侧壁垂直于衬底表面；对第一沟槽底部的伪栅极膜进行第二刻蚀工艺，直至暴露出伪栅介质膜表面为止，在第一沟槽底部形成第二沟槽，相邻第一沟槽和第二沟槽之间剩余的伪栅极膜形成伪栅极层，第二沟槽的顶部尺寸小于底部尺寸，第二沟槽的侧壁与第二沟槽底部表面之间的角度为锐角；对暴露出的伪栅介质膜进行第三刻蚀工艺，直至暴露出衬底表面为止，形成伪栅介质层。所形成的半导体结构形貌良好、性能改善。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(Metal Oxide Semiconductor，金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的微型化和集成化的要求，而晶体管器件是MOS器件中的重要组成部分之一。

对于晶体管器件来说，随着晶体管的尺寸持续缩小，现有技术以氧化硅或氮氧化硅材料形成的栅介质层时，已无法满足晶体管对于性能的要求。尤其是以氧化硅或氮氧化硅作为栅介质层所形成的晶体管容易产漏电流以及杂质扩散等一系列问题，从而影响晶体管的阈值电压，造成晶体管的可靠性和稳定性下降。

为解决以上问题，一种以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅(HKMG，High K Metal Gate)晶体管。所述高K金属栅晶体管采用高K(介电常数)材料代替常用的氧化硅或氮氧化硅作为栅介质材料，以金属材料或金属化合物材料替代传统的多晶硅栅极材料，形成金属栅。所述高K金属栅晶体管能够在缩小尺寸的情况下，能够减小漏电流，降低工作电压和功耗，以此提高晶体管的性能。

然而，随着半导体工艺节点的不断缩小，所形成的高K金属栅晶体管的尺寸不断缩小，导致制造高K金属栅晶体管的工艺难度提高，所形成的晶体管形貌不佳、性能不稳定。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，所形成的半导体结构形貌良好、性能改善。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有伪栅介质膜，所述伪栅介质膜表面具有伪栅极膜；在所述伪栅极膜的部分表面形成掩膜层；以所述掩膜层为掩膜，对所述伪栅极膜进行第一刻蚀工艺，在所述伪栅极膜内形成第一沟槽，所述第一沟槽的侧壁垂直于衬底表面；对所述第一沟槽底部的伪栅极膜进行第二刻蚀工艺，直至暴露出伪栅介质膜表面为止，在第一沟槽底部形成第二沟槽，相邻第一沟槽和第二沟槽之间剩余的伪栅极膜形成伪栅极层，所述第二沟槽的顶部尺寸小于底部尺寸，所述第二沟槽的侧壁与第二沟槽底部表面之间的角度为锐角；对暴露出的伪栅介质膜进行第三刻蚀工艺，直至暴露出衬底表面为止，形成伪栅介质层。

可选的，所述衬底包括第一区域和第二区域；位于第一区域的相邻伪栅极层之间的距离小于位于第二区域的相邻伪栅极层之间的距离。

可选的，所述第一刻蚀工艺为等离子体刻蚀工艺；在所述第一刻蚀工艺中，等离子体功率源输出第一脉冲式射频功率，偏置功率源输出第二脉冲式射频功率，且所述第一脉冲式射频功率和第二脉冲式射频功率同步。

可选的，所述第一刻蚀工艺的参数包括：刻蚀气体包括CF₄、NF₃和O₂，CF₄的流量为10sccm～400sccm，NF₃的流量为10sccm～100sccm，O₂为2sccm～20sccm，等离子体源功率范围为50W～2000w，偏置功率的范围为50W～1000W，所述第一脉冲式射频功率和第二脉冲式射频功率的占空比为20％～70％，所述第一脉冲式射频功率和第二脉冲式射频功率的频率为500Hz～2000Hz，气压为2mTorr～40mTorr。

可选的，所述第二刻蚀工艺为等离子体刻蚀工艺；在所述第二刻蚀工艺中，等离子体功率源输出第三脉冲式射频功率，偏置功率源输出第四脉冲式射频功率，且所述第三脉冲式射频功率和第四脉冲式射频功率异步。

可选的，所述第二刻蚀工艺的参数包括：刻蚀气体包括HBr和O₂，HBr的流量为50sccm～1000sccm，O₂为2sccm～20sccm，等离子体源功率范围为50W～2000w，偏置功率的范围为50W～1000W，所述第三脉冲式射频功率和第四脉冲式射频功率的占空比为20％～70％，所述第三脉冲式射频功率和第四脉冲式射频功率的频率为500Hz～2000Hz，气压为2mTorr～40mTorr。

可选的，所述第三刻蚀工艺为等离子体刻蚀工艺；在所述第三刻蚀工艺中，等离子体功率源输出第五脉冲式射频功率，偏置功率源输出第六脉冲式射频功率，且所述第五脉冲式射频功率和第六脉冲式射频功率同步。

可选的，所述第三刻蚀工艺的参数包括：等离子体源功率范围为50W～2000w，偏置功率的范围为50W～1000W，所述第五脉冲式射频功率和第六脉冲式射频功率的占空比为20％～70％，所述第五脉冲式射频功率和第六脉冲式射频功率的频率为500Hz～2000Hz，气压为2mTorr～40mTorr。

可选的，所述第一沟槽底部的伪栅极膜表面到栅介质膜表面的距离为100埃～300埃。

可选的，所述第二沟槽的侧壁与第二沟槽底部表面之间的锐角角度为85°～87°。

可选的，所述伪栅极膜的厚度为400埃～1000埃；所述伪栅极膜的材料为无定形硅或多晶硅。

可选的，所述伪栅介质膜的材料为氧化硅或高K介质材料。

可选的，所述掩膜层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。

可选的，所述掩膜层的形成步骤包括：在所述伪栅极膜表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层覆盖需要形成伪栅极层的对应区域位置；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出伪栅极膜表面为止，形成掩膜层；在形成掩膜层之后，去除所述图形化层。

可选的，还包括：在所述第三刻蚀工艺之后，在所述伪栅极层和伪栅介质层的侧壁表面形成侧墙；在所述伪栅介质层和侧墙两侧的衬底内形成源区和漏区；在形成源区和漏区之后，在所述衬底表面形成介质层，所述介质层暴露出所述伪栅极层的顶部表面；去除所述伪栅极层，在所述介质层内形成开口，所述开口的底部尺寸小于顶部尺寸；在所述开口内形成栅极层。

可选的，所述栅极层的材料为金属；所述金属包括铜、钨、铝、银、钛、氮化钛、钽或氮化钽中的一种或多种组合。

相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：衬底；位于衬底表面的伪栅介质层；位于伪栅介质层表面的伪栅极层，所述伪栅极层表面具有掩膜层；相邻伪栅极层之间具有暴露出衬底表面的第二沟槽，所述第二沟槽顶部具有相贯通的第一沟槽，所述第一沟槽的侧壁垂直于衬底表面，所述第二沟槽的顶部尺寸小于底部尺寸，所述第二沟槽的侧壁与第二沟槽底部表面之间的角度为锐角。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，所述形成方法中，在伪栅极膜表面形成用于定义所需形成的伪栅极层形状和位置的掩膜层之后，以所述掩膜层为掩膜，进行第一次刻蚀工艺，能够在伪栅极膜内形成第一沟槽，所述第一沟槽的侧壁垂直于衬底表面，而相邻第一沟槽之间的部分伪栅极膜用于形成部分伪栅极。对第一沟槽底部的伪栅膜进行第二刻蚀工艺，能够在第一沟槽底部形成暴露出伪栅介质膜表面的第二沟槽。相邻第一沟槽和第二沟槽之间剩余的伪栅极膜形成伪栅极层，由于所述第二沟槽的顶部尺寸小于底部尺寸，因此，相邻第二沟槽之间的部分伪栅极层顶部尺寸大于底部尺寸，即所述伪栅极层的顶部尺寸大于底部尺寸，在后续去除伪栅极层之后，能够使后续用于形成栅极的开口顶部尺寸小于底部尺寸，且所述开口侧壁和底部之间具有倾斜侧壁作为过渡，即第二沟槽侧壁，从而能够在所述开口内形成栅极时，避免所形成的栅极内部产生空隙，而且能够保证栅极能够紧密贴合于开口侧壁和底部之间的倾斜侧壁表面。因此，所形成栅极的形貌良好、内部致密、电学性能可靠，从而能够使所形成的晶体管更为性能稳定。

进一步，所述衬底包括第一区域和第二区域，且第一区域的相邻伪栅极层之间的距离小于位于第二区域的相邻伪栅极层之间的距离，即第一区域的器件密度大于第二区域的器件密度。而所述第一刻蚀工艺中，等离子体功率源输出第一脉冲式射频功率与偏置功率源输出第二脉冲式射频功率同步。在第一刻蚀工艺中，第一脉冲式射频功率开启时，第二脉冲式射频功率也开启，第一脉冲式射频功率关闭时，第二脉冲式射频功率也关闭；当第一脉冲式射频功率和第二脉冲式射频功率开启时，对伪栅极膜进行刻蚀；当第一脉冲式射频功率和第二脉冲式射频功率关闭启时，用于使刻蚀伪栅极膜所形成的刻蚀副产物以及聚合物能够发生逃逸，避免所形成的刻蚀副产物和聚合物在所形成的第一沟槽内过多聚集，从而能够使第一区域和第二区域所形成的第一沟槽深度相同，从而保证了第一区域和第二区域所形成的伪栅极层的形貌相同，有利于保证所形成的若干晶体管的性能均衡。

进一步，所述第二刻蚀工艺中，等离子体功率源输出第三脉冲式射频功率与偏置功率源输出第四脉冲式射频功率异步。当第三脉冲式射频功率开启时，第四脉冲式射频功率关闭，第三脉冲式射频功率关闭时，第四脉冲式射频功率开启。仅当第四脉冲式射频功率开启时，所激发的等离子体具有方向性地朝向衬底轰击，使得刻蚀方向垂直于衬底表面，即各向异性的刻蚀工艺；仅当第三脉冲式射频功率开启时，能够使进入刻蚀沟槽底部的等离子体失去固定的运动方向，所述等离子体能够在各个方向上均具有刻蚀速率，即各向同性的刻蚀工艺，从而能够以平行于衬底表面的方向进行刻蚀，从而能够使形成于第一沟槽底部的第二沟槽侧壁相对于衬底表面倾斜。

进一步，在所述第三刻蚀工艺中，等离子体功率源输出第五脉冲式射频功率与偏置功率源输出第六脉冲式射频功率同步。当第五脉冲式射频功率开启时，第六脉冲式射频功率也开启，第五脉冲式射频功率关闭时，第六脉冲式射频功率也关闭；当第五脉冲式射频功率和第六脉冲式射频功率开启时，对伪栅介质膜进行刻蚀；当第五脉冲式射频功率和第六脉冲式射频功率关闭时，用于使刻蚀伪栅介质膜所形成的刻蚀副产物以及聚合物能够发生逃逸，从而能够使第一区域和第二区域进行的第三刻蚀工艺的刻蚀深度相同，从而能够避免经过第三刻蚀工艺之后，第一区域和第二区域的衬底表面高度不一致的问题，有利于后续工艺的进行。

本发明的结构中，由于所述第二沟槽的顶部尺寸小于底部尺寸，因此，相邻第二沟槽之间的部分伪栅极层顶部尺寸大于底部尺寸，即所述伪栅极层的顶部尺寸大于底部尺寸，在后续去除伪栅极层之后，能够使后续用于形成栅极的开口顶部尺寸小于底部尺寸，且所述开口侧壁和底部之间具有倾斜侧壁作为过渡，即第二沟槽侧壁，从而能够在所述开口内形成栅极时，避免所形成的栅极内部产生空隙，而且能够保证栅极能够紧密贴合于开口侧壁和底部之间的倾斜侧壁表面，使后续形成的栅极的形貌良好、内部致密、电学性能可靠，从而能够使所形成的晶体管更为性能稳定。

附图说明

图1至图4是本发明实施例采用后栅工艺形成高K金属栅晶体管的过程的剖面结构示意图；

图5至图13是本发明实施例的半导体结构的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术形成的高K金属栅晶体管的形貌不佳、性能不稳定。

经过研究发现，由于所述高K金属栅晶体管需要采用后栅(gate last)工艺形成。图1至图4是本发明实施例采用后栅工艺形成高K金属栅晶体管的过程的剖面结构示意图。

请参考图1，提供衬底100；在衬底100表面形成栅介质层101、以及位于栅介质层101表面的伪栅极层102；在所述伪栅极层102和栅介质层101的侧壁表面形成侧墙；在所述侧墙和伪栅极层102两侧的衬底100内形成源区和漏区104。

请参考图2，在衬底100表面形成介质层105，所述介质层105表面与所述伪栅极层102的顶部表面齐平。

请参考图3，去除所述伪栅极层102(如图2所示)，在所述介质层105内开口106。

请参考图4，在所述开口106(如图3所示)内形成填充满开口106的金属栅107。

然而，随着半导体器件尺寸的缩小，所需形成的金属栅107的尺寸不断缩小，而所述伪栅极层102用于为所述金属栅107占据空间位置，因此，所述金属栅107的形状和结构即所述伪栅极层102的形状和结构，则所述伪栅极层102的尺寸也相应缩小。由于所述伪栅极层102的尺寸较小，在去除所述伪栅极层102之后，所形成的开口106宽度较小，导致得所述开口106的深宽比较大，后续在所述开口106内填充金属的难度提高，容易在填充开口106的过程中时开口106顶部过早闭合，而在金属栅107内部形成空隙。而且，由于所形成的伪栅极层102的侧壁垂直于衬底100表面，则所形成的开口106侧壁垂直于衬底100表面，则在开口106内填充金属时，金属难以覆盖于开口底部与侧壁所形成的顶角处，使得所形成的金属栅107容易与所述侧墙103和栅介质层101之间产生空隙。因此，所形成的金属栅107形貌不佳，而且容易使所形成的晶体管的性能不稳定。

为了解决上述问题，本发明提供一种半导体结构及其形成方法。所述形成方法中，在伪栅极膜表面形成用于定义所需形成的伪栅极层形状和位置的掩膜层之后，以所述掩膜层为掩膜，进行第一次刻蚀工艺，能够在伪栅极膜内形成第一沟槽，所述第一沟槽的侧壁垂直于衬底表面，而相邻第一沟槽之间的部分伪栅极膜用于形成部分伪栅极。对第一沟槽底部的伪栅膜进行第二刻蚀工艺，能够在第一沟槽底部形成暴露出伪栅介质膜表面的第二沟槽。相邻第一沟槽和第二沟槽之间剩余的伪栅极膜形成伪栅极层，由于所述第二沟槽所述第二沟槽的顶部尺寸小于底部尺寸，因此，相邻第二沟槽之间的部分伪栅极层顶部尺寸大于底部尺寸，即所述伪栅极层的顶部尺寸大于底部尺寸，在后续去除伪栅极层之后，能够使后续用于形成后续栅极的开口顶部尺寸小于底部尺寸，且所述开口侧壁和底部之间具有倾斜侧壁作为过渡，即第二沟槽侧壁，从而能够在所述开口内形成栅极时，避免所形成的栅极内部产生空隙，而且能够保证栅极能够紧密贴合于开口侧壁和底部之间的倾斜侧壁表面。因此，所形成栅极的形貌良好、内部致密、电学性能可靠，从而能够使所形成的晶体管更为性能稳定。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图13是本发明实施例的半导体结构的形成过程的剖面结构示意图。

请参考图5，提供衬底200，所述衬底200表面具有伪栅介质膜201，所述伪栅介质膜201表面具有伪栅极膜202。

所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。

在本实施例中，所述衬底200包括第一区域和第二区域，且后续形成于第一区域的伪栅极层之间的距离小于第二区域的伪栅极层之间的距离，即在后续形成半导体器件之后，第一区域的器件密度大于第二区域的器件密度。由于后续形成于第一区域的伪栅极层之间的距离较小，形成于第二区域的伪栅极层之间的距离较大，因此，后续通过刻蚀工艺在第一区域和第二区域的伪栅极膜202内形成第一沟槽时，第一沟槽的深度难以保持均一，因此需要采用第一刻蚀工艺形成所述第一沟槽，而在所述第一刻蚀工艺中，等离子体源功率和偏置功率为同步的脉冲射频功率，以此保证第一区域和第二区域所形成的第一沟槽深度一致。

所述伪栅极膜202用于形成伪栅极层，所述伪栅极层用于为后续所需形成的栅极层占据空间位置。所述伪栅极膜202的厚度为400埃～1000埃；所述伪栅极膜202的材料为无定形硅或多晶硅；所述伪栅极膜202的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

所述伪栅介质膜201用于形成伪栅介质层。所述伪栅介质膜201的材料为氧化硅或高K介质材料(介电常数大于或等于4)；所述高K介质材料包括LaO、AlO、BaZrO、HfZrO、HfZrON、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO₃、Al₂O₃、Si₃N₄。所述伪栅介质膜201的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；当所述伪栅介质膜201的材料为氧化硅时，所述伪栅介质膜201还能够采用热氧化工艺或化学氧化工艺形成。

在一实施例中，所述伪栅介质膜201的材料为氧化硅，当后续去除伪栅极层并在介质层内形成开口之后，需要在开口底部形成高K介质材料的栅介质层，在所述栅介质层表面形成栅极层；在另一实施例中，所述伪栅介质膜201的材料为高K介质材料，当后续去除伪栅极层并在介质层内形成开口之后，在开口底部所暴露出的伪栅介质层表面形成栅极层。

请参考图6，在所述伪栅极膜202的部分表面形成掩膜层203。

所述掩膜层203作为刻蚀形成伪栅极层的掩膜，所述掩膜层203覆盖了需要形成栅极层的对应区域。所述掩膜层203的材料与所述伪栅介质膜201和伪栅极膜202不同，使所述掩膜层203与所述伪栅介质膜201和伪栅极膜202之间具有较高的刻蚀选择比。

所述掩膜层203的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；在本实施例中，所述掩膜层203的材料为氮化硅。所述掩膜层203的形成步骤包括：在所述伪栅极膜202表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层覆盖需要形成伪栅极层的对应区域位置；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出伪栅极膜202表面为止，形成掩膜层203；在形成掩膜层203之后，去除所述图形化层。所述掩膜材料膜的材料工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述图形化层为图形化的光刻胶层；刻蚀掩膜材料膜的工艺为各向异性的干法刻蚀工艺。

在其它实施例中，所述掩膜层203还能够为图形化的光刻胶层，所述光刻胶层以涂布工艺以及曝光显影工艺形成。

请参考图7，以所述掩膜层203为掩膜，对所述伪栅极膜202进行第一刻蚀工艺，在所述伪栅极膜202内形成第一沟槽204，所述第一沟槽204的侧壁垂直于衬底200表面。

所述第一沟槽204的数量大于等于2个。相邻第一沟槽204之间的部分伪栅极膜202用于形成部分伪栅极层，而所述第一沟槽204的侧壁垂直于衬底200表面，因此相邻第一沟槽204之间的部分伪栅极层侧壁垂直于衬底200表面。

在本实施例中，所述衬底200包括第一区域和第二区域，而且第一区域的器件密度大于第二区域。而所述第一沟槽204的宽度即相邻伪栅极层之间的距离，因此，第一区域的第一沟槽204宽度小于第二区域的第一沟槽204宽度，而第一区域和第二区域所需形成的第一沟槽204的深度一致，因此，形成于第一区域的第一沟槽204深宽比大于第二区域的第一沟槽204深宽比。当同时在第一区域和第二区域刻蚀形成第一沟槽204时，由于所述深宽比不一致，难以控制第一区域和第二区域所形成的第一沟槽204深度一致，从而容易影响后续所形成的伪栅极层的形貌，而且容易致使刻蚀工艺对第一区域或第二区域的衬底200表面造成的刻蚀损耗不一致，进而使第一区域和第二区域所形成的半导体器件性能不一致，影响半导体器件性能的稳定。

为了保证第一区域和第二区域所形成的第一沟槽204深度一致，本实施例的第一刻蚀工艺为等离子体刻蚀工艺，在所述第一刻蚀工艺中，等离子体功率源输出第一脉冲式射频功率，偏置功率源输出第二脉冲式射频功率，而且，所述第一脉冲式射频功率和第二脉冲式射频功率同步。

其中，所述等离子体功率源用于激发等离子体，偏置功率源用于使所激发的等离子体以垂直于衬底200表面方向进行定向移动，以实现对伪栅极膜202的刻蚀。而且，在所述刻蚀过程中，所激发的等离子体除了以垂直于衬底200表面刻蚀消耗伪栅极膜202之外，还会在刻蚀过程中形成的刻蚀沟槽侧壁表面形成聚合物层，所述等离子能够对所述聚合物层进行消耗；通过调控所述聚合物层的形成速率以及对所述聚合物层的消耗速率，能够调节形成于刻蚀沟槽侧壁表面的聚合物层厚度，进而对刻蚀形成的第一沟槽204侧壁相对于衬底200表面的角度进行调控，以形成侧壁垂直于衬底200表面的第一沟槽204。

然而，在本实施例中，由于第一区域所需形成的第一沟槽204的深宽比大于第二区域，因此容易导致过多积聚于第一区域的刻蚀沟槽内的聚合物气体难以逸散出所述刻蚀沟槽。若采用第一脉冲式射频功率和第二脉冲式射频功率持续开启的工艺刻蚀形成第一沟槽204，容易导致第一区域内所形成的聚合物层较厚，而第二区域的聚合物层较薄，进而使第一区域形成的第一沟槽204深度与第二区域的第一沟槽204深度不一致。

为了克服上述问题，在本实施例中，为了保证第一区域和第二区域所形成的第一沟槽204深度一致，用于激发等离子体源的第一脉冲式射频功率与提供偏置功率的第二脉冲式射频功率同步，即在第一脉冲式射频功率开启时，所述第二脉冲式射频功率同时开启，当第一脉冲式射频功率关闭时，所述第二脉冲式射频功率同时关闭。当所述第一脉冲式射频功率和第二脉冲式射频功率开启时，能够对伪栅极膜202进行刻蚀，且在开启时，所激发的等离子体自由程受限，等离子体以垂直于衬底200表面的方向朝所述伪栅极膜202运动；当所述第一脉冲式射频功率和第二脉冲式射频功率关闭时，所述等离子体熄灭，等离子体不再受到偏置功率的影响，且刻蚀腔室内的等离子体的数量不再增加，从而给予积聚于刻蚀过程中形成的刻蚀沟槽内的聚合物气体进行逃逸的时间，通过刻蚀腔室内的抽气泵的协助，能够将刻蚀过程中产生的聚合物气体自刻蚀沟槽内抽离，从而保证了第一区域和第二区域形成于刻蚀沟槽侧壁表面的聚合物层厚度均一，继而能够避免第一区域和第二区域所形成的第一沟槽204不一致的问题。

本实施例中，所述第一刻蚀工艺的参数包括：刻蚀气体包括CF₄、NF₃和O₂，CF₄的流量为10sccm～400sccm，NF₃的流量为10sccm～100sccm，O₂为2sccm～20sccm，等离子体源功率范围为50W～2000w，偏置功率的范围为50W～1000W，所述第一脉冲式射频功率和第二脉冲式射频功率的占空比为20％～70％，所述第一脉冲式射频功率和第二脉冲式射频功率的频率为500Hz～2000Hz，气压为2mTorr～40mTorr。其中，CF₄和NF₃气体能够在对伪栅极膜202进行刻蚀的同时，形成聚合物层，而所述O₂能够消耗所述聚合物层，通过调控所述CF₄和NF₃与O₂之间的比例，能够控制所形成的聚合物层的厚度。

在形成所述第一沟槽204之后，所述第一沟槽204底部的伪栅极膜202表面到伪栅介质膜201表面的距离为100埃～300埃，所述距离即后续所形成的第二沟槽的深度。而后续形成的第二沟槽侧壁相对于衬底200表面倾斜，从而能够在后续去除伪栅极层之后，使所形成的开口靠近底部的侧壁相对于衬底200表面倾斜，有利于后续在所述开口内形成致密且形貌良好的栅极层。

请参考图8，对所述第一沟槽204底部的伪栅极膜202(如图7所示)进行第二刻蚀工艺，直至暴露出伪栅介质膜201表面为止，在第一沟槽204底部形成第二沟槽205，相邻第一沟槽204和第二沟槽205之间剩余的伪栅极膜202形成伪栅极层202a，所述第二沟槽205的顶部尺寸小于底部尺寸，所述第二沟槽205的侧壁与第二沟槽205底部表面之间的角度为锐角。

由于相邻第二沟槽205之间的部分伪栅极膜202用于形成部分伪栅极层，而所述第二沟槽205的顶部尺寸小于底部尺寸，因此，相邻第二沟槽205之间的部分伪栅极层底部尺寸小于顶部尺寸，当后续去除所述伪栅极层并在介质层内形成开口之后，能够使开口的底部尺寸小于顶部尺寸，且所述开口靠近底部的侧壁倾斜与衬底200表面，从而，在所述开口内填充栅极层时，能够避免栅极层内部产生空隙，而且能够使栅极层与开口侧壁贴合更为紧密，避免在栅极层与开口侧壁和底部表面之间产生空隙，从而能够改善所形成的栅极层的形貌。

为了使所形成的第二沟槽205侧壁倾斜于衬底200表面，而且使所述第二沟槽205的顶部尺寸小于底部尺寸，本实施例中，所述第二刻蚀工艺为等离子体刻蚀工艺；在所述第二刻蚀工艺中，等离子体功率源输出第三脉冲式射频功率，偏置功率源输出第四脉冲式射频功率，且所述第三脉冲式射频功率和第四脉冲式射频功率异步。

在本实施例中，所述第三脉冲式射频功率和第四脉冲式射频功率异步，即在第三脉冲式射频功率开启时，所述第四脉冲式射频功率关闭，当第三脉冲式射频功率关闭时，所述第四脉冲式射频功率开启，而且，所述第三脉冲式射频功率和第四脉冲式射频功率依次开启。当第三脉冲式射频功率关闭，所述第四脉冲式射频功率开启时，等离子体能够以垂直于衬底200表面的方向对第一沟槽204底部的伪栅极膜202进行轰击，即进行各向异性的刻蚀工艺，以在第一沟槽204底部形成侧壁垂直于衬底200表面的刻蚀沟槽。当所述第三脉冲式射频功率开启，所述第四脉冲式射频功率关闭时，仅向刻蚀腔室内输入等离子体，而等离子体的自由程不受限制，所述等离子体能够在各个方向上均具有刻蚀速率，即进行各向同性的刻蚀工艺，从而所述等离子体能够进入第一沟槽204底部的刻蚀沟槽内，并且对所述第一沟槽204底部的刻蚀沟槽侧壁进行刻蚀；而且，由于积聚于刻蚀沟槽底部的等离子体数量较多，因此，越靠近刻蚀沟槽底部，等离子体对侧壁刻蚀量越大。因此，通过依次开启第三脉冲式射频功率和第四脉冲式射频功率，能够在第一沟槽204底部形成侧壁倾斜的第二沟槽205，且第二沟槽的底部尺寸大于顶部尺寸。

本实施例中，所述第二刻蚀工艺的参数包括：刻蚀气体包括HBr和O₂，HBr的流量为50sccm～1000sccm，O₂为2sccm～20sccm，等离子体源功率范围为50W～2000w，偏置功率的范围为50W～1000W，所述第三脉冲式射频功率和第四脉冲式射频功率的占空比为20％～70％，所述第三脉冲式射频功率和第四脉冲式射频功率的频率为500Hz～2000Hz，气压为2mTorr～40mTorr。

所述第二沟槽205的侧壁与第二沟槽205底部表面之间的锐角角度为85°～87°。而且，通过调控所述第三脉冲式射频功率和第四脉冲式射频功率的占空比，能够对第二沟槽205侧壁的倾斜角度进行控制。具体的，当所述第三脉冲式射频功率和第四脉冲式射频功率的占空比越大，所述第二沟槽205的侧壁与第二沟槽205底部表面之间的锐角角度越大。

请参考图9，对暴露出的伪栅介质膜201(如图8所示)进行第三刻蚀工艺，直至暴露出衬底200表面为止，形成伪栅介质层201a。

第三次刻蚀工艺形成的伪栅介质层201a垂直于衬底200表面。由于所述第三次刻蚀工艺需要暴露出衬底200表面，而本实施例中，所述衬底200包括第一区域和第二区域，而且第一区域的器件密度大于第二区域。为了保证所述第三次刻蚀工艺在第一区域和第二区域的刻蚀深度一致，本实施例中，所述第三刻蚀工艺为等离子体刻蚀工艺；在所述第三刻蚀工艺中，等离子体功率源输出第五脉冲式射频功率，偏置功率源输出第六脉冲式射频功率，且所述第五脉冲式射频功率和第六脉冲式射频功率同步；即在第五脉冲式射频功率开启时，所述第六脉冲式射频功率同时开启，当第五脉冲式射频功率关闭时，所述第六脉冲式射频功率同时关闭。

当所述第五脉冲式射频功率和第六脉冲式射频功率开启时，能够对伪栅介质膜201a进行刻蚀，且在开启时，等离子体点燃，所激发的等离子体自由程受限，等离子体以垂直于衬底200表面的方向朝所述伪栅介质膜201a运动；当所述第五脉冲式射频功率和第六脉冲式射频功率关闭时，所述等离子体熄灭。由于避免了等离子体持续点燃，因此使得刻蚀过程中的电子温度较低，从而能够减弱对于所暴露出的衬底200表面的损伤。而且，能够保证在第一区域和第二区域对刻蚀暴露出的损耗程度相同。

本实施例中，所述第三刻蚀工艺的参数包括：所述第三刻蚀工艺的参数包括：等离子体源功率范围为50W～2000w，偏置功率的范围为50W～1000W，所述第五脉冲式射频功率和第六脉冲式射频功率的占空比为20％～70％，所述第五脉冲式射频功率和第六脉冲式射频功率的频率为500Hz～2000Hz，气压为2mTorr～40mTorr。所述第三刻蚀工艺的刻蚀气体能够与第二刻蚀工艺或第一刻蚀工艺相同。

请参考图10，在所述第三刻蚀工艺之后，在所述伪栅极层202a和伪栅介质层201a的侧壁表面形成侧墙206；在所述伪栅介质层202a和侧墙206两侧的衬底200内形成源区和漏区207。

所述侧墙206用于定义所述源区和漏区207的位置。所述侧墙206的材料为氮化硅、氮氧化硅、碳氮氧化硅、硼氮氧化硅；所述侧墙206的厚度为10埃～200埃。所述侧墙206的形成工艺包括：在衬底200、伪栅介质层201a和伪栅极层202a的表面形成侧墙层；回刻蚀所述侧墙层直至暴露出衬底200表面和伪栅极层202a表面为止，形成侧墙206。其中，侧墙层的形成工艺为原子层沉积(ALD)工艺或化学气相沉积工艺。

在形成所述侧墙206之后，在所述侧墙206和伪栅极层202a两侧的衬底200内形成源区和漏区207。所述源区和漏区207的形成工艺为离子注入工艺，所注入的离子为P型离子或N型离子。

请参考图11，在形成源区和漏区207之后，在所述衬底200表面形成介质层208，所述介质层208暴露出所述伪栅极层202a的顶部表面。

所述介质层208的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数为2.5～3.9)或超低K介质材料(介电常数小于2.5)。所述介质层208用于保留所述伪栅极层202a的形貌结构，后续去除伪栅极层202a之后，能够在介质层208内形成形状和位置与伪栅极层202a一致的开口，所述开口用于形成金属材料的栅极层。

所述介质层208的形成的工艺包括：在衬底200、侧墙206和伪栅极层202a表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅极层202a的顶部表面为止。其中，所述介质膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；在本实施例中，所述介质膜以化学气相沉积工艺形成，所述化学气相沉积工艺能够为流体化学气相沉积工艺、高深宽比沉积工艺中的一种或两种组合；所述平坦化工艺为化学机械抛光工艺。

请参考图12，去除所述伪栅极层202a(如图11所示)，在所述介质层208内形成开口209，所述开口209的底部尺寸小于顶部尺寸。

所述开口209用于形成栅极层。去除所述伪栅极层202a的工艺为湿法刻蚀工艺或干刻蚀工艺，所述干法刻蚀工艺为各向同性的干法刻蚀或各向异性的干法刻蚀，所述湿法刻蚀为各向同性的湿法刻蚀。

本实施例中，所述伪栅极层202a的材料为多晶硅，所述干法刻蚀的刻蚀气体包括氯气和溴化氢气体中的一种或两种混合；所述湿法刻蚀的刻蚀液包括四甲基氢氧化铵(简称TMAH)。

由于相邻第一沟槽204(如图9所示)和第二沟槽205(如图9所示)之间的伪栅极膜202(如图7所示)形成伪栅极层202a，因此，所述伪栅极层202a的底部尺寸小于顶部尺寸，且所述伪栅极层202a靠近底部的侧壁相对于衬底200表面倾斜；从而，去除所述伪栅极层202a所形成的开口209底部尺寸小于顶部尺寸，能够避免后续形成于开口209内的栅极层内部产生空隙；而且，所述开口209靠近底部的侧壁相对于衬底200表面倾斜，所述开口209靠近底部的侧壁与开口209底部表面呈钝角，则后续形成于开口内的栅极层更易于贴合于所述开口209靠近底部的侧壁表面，避免在所述开口侧壁和底部之间的顶角处与所述栅极层产生空隙。因此，所形成的开口209能够保证后续形成的栅极层形貌良好、内部致密。

请参考图13，在所述开口209(如图12所示)内形成栅极层210。

所述栅极层210的材料为金属；所述金属包括铜、钨、铝、银、钛、氮化钛、钽或氮化钽中的一种或多种组合。在本实施例中，所述伪栅介质层201a的材料为高K介质材料，则所述伪栅介质层201a作为晶体管的栅介质层。

所述栅极层210的形成工艺包括：在所述介质层208表面以及所述开口209内形成栅极膜，所述栅极膜填充满所述开口209；对所述栅极膜进行平坦化，直至暴露出所述介质层208的表面为止，形成所述栅极层210。

本实施例中，由于开口209底部尺寸小于顶部尺寸，因此，形成于开口209内的栅极膜内部致密，难以产生空隙。而且，由于所述开口209靠近底部的侧壁相对于衬底200表面倾斜，所述开口209靠近底部的侧壁与开口209底部表面呈钝角，因此，形成于开口209内的栅极膜易于与所述开口209靠近底部的侧壁表面相贴合，能够避免在所述开口侧壁和底部之间的顶角处与所述栅极层产生空隙。因此，所形成的开口209能够保证后续形成的栅极层形貌良好、内部致密，所形成的晶体管性能稳定，可靠性提高。

综上，本实施例中，所述形成方法中，在伪栅极膜表面形成用于定义所需形成的伪栅极层形状和位置的掩膜层之后，以所述掩膜层为掩膜，进行第一次刻蚀工艺，能够在伪栅极膜内形成第一沟槽，所述第一沟槽的侧壁垂直于衬底表面，而相邻第一沟槽之间的部分伪栅极膜用于形成部分伪栅极。对第一沟槽底部的伪栅膜进行第二刻蚀工艺，能够在第一沟槽底部形成暴露出伪栅介质膜表面的第二沟槽。相邻第一沟槽和第二沟槽之间剩余的伪栅极膜形成伪栅极层，由于所述第二沟槽的顶部尺寸小于底部尺寸，因此，相邻第二沟槽之间的部分伪栅极层顶部尺寸大于底部尺寸，即所述伪栅极层的顶部尺寸大于底部尺寸，在后续去除伪栅极层之后，能够使后续用于形成栅极的开口顶部尺寸小于底部尺寸，且所述开口侧壁和底部之间具有倾斜侧壁作为过渡，即第二沟槽侧壁，从而能够在所述开口内形成栅极时，避免所形成的栅极内部产生空隙，而且能够保证栅极能够紧密贴合于开口侧壁和底部之间的倾斜侧壁表面。因此，所形成栅极的形貌良好、内部致密、电学性能可靠，从而能够使所形成的晶体管更为性能稳定。

相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图9，包括：衬底200；位于衬底200表面的伪栅介质层201a；位于伪栅介质层201a表面的伪栅极层202a，所述伪栅极层202a表面具有掩膜层203；相邻伪栅极层202a之间具有暴露出衬底200表面的第二沟槽205，所述第二沟槽205顶部具有相贯通的第一沟槽204，所述第一沟槽204的侧壁垂直于衬底200表面，所述第二沟槽205的顶部尺寸小于底部尺寸，所述第二沟槽205的侧壁与第二沟槽205底部表面之间的角度为锐角。

通过如图9所示半导体结构所形成的晶体管如图13所示，包括：位于衬底200表面的伪栅介质层201a；位于伪栅介质层201表面的栅极层210；位于栅极层210和伪栅介质层201a侧壁表面的侧墙206；位于栅极层210和侧墙206两侧衬底200内的源区和漏区207；位于衬底200表面的介质层208，所述介质层208表面与栅极层210的顶部表面齐平。其中，所述栅极层210靠近底部的部分侧壁相对于衬底表面倾斜，且所述栅极层210底部尺寸小于顶部尺寸。

综上，本实施例中，由于所述第二沟槽的顶部尺寸小于底部尺寸，因此，相邻第二沟槽之间的部分伪栅极层顶部尺寸大于底部尺寸，即所述伪栅极层的顶部尺寸大于底部尺寸，在后续去除伪栅极层之后，能够使后续用于形成栅极的开口顶部尺寸小于底部尺寸，且所述开口侧壁和底部之间具有倾斜侧壁作为过渡，即第二沟槽侧壁，从而能够在所述开口内形成栅极时，避免所形成的栅极内部产生空隙，而且能够保证栅极能够紧密贴合于开口侧壁和底部之间的倾斜侧壁表面，使后续形成的栅极的形貌良好、内部致密、电学性能可靠，从而能够使所形成的晶体管更为性能稳定。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底表面具有伪栅介质膜，所述伪栅介质膜表面具有伪栅极膜；

在所述伪栅极膜的部分表面形成掩膜层；

以所述掩膜层为掩膜，对所述伪栅极膜进行第一刻蚀工艺，在所述伪栅极膜内形成第一沟槽，所述第一沟槽的侧壁垂直于衬底表面；

对所述第一沟槽底部的伪栅极膜进行第二刻蚀工艺，直至暴露出伪栅介质膜表面为止，在第一沟槽底部形成第二沟槽，相邻第一沟槽和第二沟槽之间剩余的伪栅极膜形成伪栅极层，所述第二沟槽的顶部尺寸小于底部尺寸，所述第二沟槽的侧壁与第二沟槽底部表面之间的角度为锐角；

对暴露出的伪栅介质膜进行第三刻蚀工艺，直至暴露出衬底表面为止，形成伪栅介质层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括第一区域和第二区域；位于第一区域的相邻伪栅极层之间的距离小于位于第二区域的相邻伪栅极层之间的距离。

3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺为等离子体刻蚀工艺；在所述第一刻蚀工艺中，等离子体功率源输出第一脉冲式射频功率，偏置功率源输出第二脉冲式射频功率，且所述第一脉冲式射频功率和第二脉冲式射频功率同步。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺的参数包括：刻蚀气体包括CF₄、NF₃和O₂，CF₄的流量为10sccm～400sccm，NF₃的流量为10sccm～100sccm，O₂为2sccm～20sccm，等离子体源功率范围为50W～2000w，偏置功率的范围为50W～1000W，所述第一脉冲式射频功率和第二脉冲式射频功率的占空比为20％～70％，所述第一脉冲式射频功率和第二脉冲式射频功率的频率为500Hz～2000Hz，气压为2mTorr～40mTorr。

5.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺为等离子体刻蚀工艺；在所述第二刻蚀工艺中，等离子体功率源输出第三脉冲式射频功率，偏置功率源输出第四脉冲式射频功率，且所述第三脉冲式射频功率和第四脉冲式射频功率异步。

6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺的参数包括：刻蚀气体包括HBr和O₂，HBr的流量为50sccm～1000sccm，O₂为2sccm～20sccm，等离子体源功率范围为50W～2000w，偏置功率的范围为50W～1000W，所述第三脉冲式射频功率和第四脉冲式射频功率的占空比为20％～70％，所述第三脉冲式射频功率和第四脉冲式射频功率的频率为500Hz～2000Hz，气压为2mTorr～40mTorr。

7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第三刻蚀工艺为等离子体刻蚀工艺；在所述第三刻蚀工艺中，等离子体功率源输出第五脉冲式射频功率，偏置功率源输出第六脉冲式射频功率，且所述第五脉冲式射频功率和第六脉冲式射频功率同步。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第三刻蚀工艺的参数包括：等离子体源功率范围为50W～2000w，偏置功率的范围为50W～1000W，所述第五脉冲式射频功率和第六脉冲式射频功率的占空比为20％～70％，所述第五脉冲式射频功率和第六脉冲式射频功率的频率为500Hz～2000Hz，气压为2mTorr～40mTorr。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一沟槽底部的伪栅极膜表面到栅介质膜表面的距离为100埃～300埃。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二沟槽的侧壁与第二沟槽底部表面之间的锐角角度为85°～87°。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅极膜的厚度为400埃～1000埃；所述伪栅极膜的材料为无定形硅或多晶硅。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅介质膜的材料为氧化硅或高K介质材料。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述掩膜层的形成步骤包括：在所述伪栅极膜表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层覆盖需要形成伪栅极层的对应区域位置；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出伪栅极膜表面为止，形成掩膜层；在形成掩膜层之后，去除所述图形化层。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第三刻蚀工艺之后，在所述伪栅极层和伪栅介质层的侧壁表面形成侧墙；在所述伪栅介质层和侧墙两侧的衬底内形成源区和漏区；在形成源区和漏区之后，在所述衬底表面形成介质层，所述介质层暴露出所述伪栅极层的顶部表面；去除所述伪栅极层，在所述介质层内形成开口，所述开口的底部尺寸小于顶部尺寸；在所述开口内形成栅极层。

16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述栅极层的材料为金属；所述金属包括铜、钨、铝、银、钛、氮化钛、钽或氮化钽中的一种或多种组合。

17.一种采用如权利要求1至16任一项方法所形成的半导体结构，其特征在于，包括：

衬底；

位于衬底表面的伪栅介质层；

位于伪栅介质层表面的伪栅极层，所述伪栅极层表面具有掩膜层；

相邻伪栅极层之间具有暴露出衬底表面的第二沟槽，所述第二沟槽顶部具有相贯通的第一沟槽，所述第一沟槽的侧壁垂直于衬底表面，所述第二沟槽的顶部尺寸小于底部尺寸，所述第二沟槽的侧壁与第二沟槽底部表面之间的角度为锐角。