TWI275170B - Semiconductor device and its manufacturing method, electronic device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method, electronic device and its manufacturing method Download PDF

Info

Publication number
TWI275170B
TWI275170B TW092108665A TW92108665A TWI275170B TW I275170 B TWI275170 B TW I275170B TW 092108665 A TW092108665 A TW 092108665A TW 92108665 A TW92108665 A TW 92108665A TW I275170 B TWI275170 B TW I275170B
Authority
TW
Taiwan
Prior art keywords
layer
electrode pad
bonding layer
bonding
lead
Prior art date
Application number
TW092108665A
Other languages
English (en)
Other versions
TW200402860A (en
Inventor
Kenichi Yamamoto
Toshiaki Morita
Munehiro Yamada
Ryosuke Kimoto
Original Assignee
Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Ulsi Sys Co Ltd filed Critical Hitachi Ltd
Publication of TW200402860A publication Critical patent/TW200402860A/zh
Application granted granted Critical
Publication of TWI275170B publication Critical patent/TWI275170B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01016—Sulfur [S]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Description

1275170 玖、發明說明： 【發明所屬之技術領域】 本务明係關於半導體裝置及其製造技術、以及電子裝置 及其製造技術，特別係關於可有效適用於裝入於可攜式機 器之半導體裝置及電子裝置之技術。 【先前技術】 作為半導體裝置，例如已知有所謂BGA(BaU :球栅陣列）型之半導體裝1。此即八型半導體裝置係構成 在所謂插入式選樣基板之配線基板之主面側搭載半導體晶 片’在與配線基板之主面相對向之背面側配置多數 塊，以作為外部連接用端子之封裝構造。 在BGA型半導體裝置中 、去士、 w &丨丹史 < 衣罝，並已 ，但大致上可分為料焊接構造與面朝下焊挂 構一二類。在連線焊接構造中，配置於半導體日 曰片'挂 〈電極塾、與配置於插人式選樣基板之主^〈王面 性的連接㈣料接線施行。在 ^整之電 於半導體晶片之主面之電極塾、盘=造中，配置 之主面之電極墊之電性m心;配置❹人式選樣基板 坪料凸塊施行f的連㈣㈣介在此等w塾間之 例如曾揭 例如曾 又，有Μ連、線焊接構造之BGA型半導體裝置 於曰本特開號2001 _144214號公報。 導體裝置 口又，有關面朝下焊接構造之BGA型半 知不於日本特開平6_34983號公報。 無明所欲解決之問題 84494 1275170 _ =年來，Pb(鉛）對環境之不良影響逐漸受到重視，在半導 製中’也熱烈地在進行無錯化。在B G A型半導體裝置 中，作為外邵連接用端子，一般使用熔融溫度較低之pb_Sn (錫）共晶組成（63【wt%】 Pb_37【wt%】Sn)之焊料凸塊，但 、I漸改用供鉛組成之焊料凸塊，例如Sn_Ag(銀(銅）組 成之焊料凸塊。 然而，無鉛組成之焊料凸塊因比pb_Sn共晶組成之焊料凸 =硬，故要求提高BGA型半導體裝置安裝於安裝基板後之 、卞料接合邯 < 耐衝擊強度。BGA型半導體裝置安裝於安裝 $板，會被裝人使用於各種電子機器，尤其在使用於行動 弘:等可攜 < 電子機器巾’由#使用者不慎掉落之危險性 相當高，因此，要求必須具有即使受到掉落之衝擊，焊料 接口 4也不致於引起裂痕等不利現象之耐衝擊強度。再者 ，在BGA型半導體裝置中，也在進行著小型化及窄間距化 ，焊料接合部之面積已逐漸縮小，同樣也要求提高焊料接 /合邵之衝擊強度。 因此’針對作為外部連接用料，使用無#組成之烊料 f塊時之焊料接合部之耐衝擊強度加以探討之結果，獲悉 T料接合部之耐衝擊強度較低。同時也獲悉，在插入式選 樣基板及安裝基板之電極墊上，為提高與焊料凸塊之可烊 接陡，5又有例如以Νι(鎳）為主成分之電鍍層構成之接合層， 但受到此接合層中所含之硫（S)、碳（c)、氟（F)、氧（〇2)、氯 (C1)等雜質之影響，會使焊料接合部之耐衝擊強度變低。有 關此等雜質對坪料接合部之耐衝擊強度之影響’擬在本發 84494 1275170 明之實施形態中，再詳加說明。 又，在第11屆微電子研討會論文集（MES2001，2001年10 月，「BGA零件之無鉛焊料接合可靠性驗証」第47頁〜第50 頁）中，雖論及有關使用無鉛組成之焊料凸塊作為BGA型半 導體裝置之外部連接用端子時之焊料接合部因抗剪應力所 造成之破裂問題，但卻未論及有關耐衝擊強度之問題。 本發明之目的在於提供可提高烊料接合部之耐衝擊強度 之技術。 本發明之前述及其他目的與新穎之特徵可由本專利說明 書之說明及附圖獲得更明確之瞭解。 【發明内容】 本案所揭示之發明中，較具有代表性之發明之概要可簡 單說明如下： (1) 本發明之半導體裝置係包含接合構造，其係在底層導 體層與無鉛焊料層之間設有實質上不含硫之接合層，且在 前述接合層與前述無鉛焊料層之間形成含此等元素之合金 層者。前述接合層係以鎳為主成分之電鍍層、或以鎳•磷 為主成分之電鍍層，前述焊料層係錫系之合金材料形成之 凸塊。前述底層導體層係配線基板之電極墊，前述接合層 係形成於前述電極墊表面之電鍍層，前述烊料層係接合於 前述接合層之凸塊。 (2) 本發明之半導體裝置之製造係包含準備在與主面相對 向之背面形成電極墊，且在前述電極墊之表面形成實質上 不含硫之接合層之配線基板之步驟、在前述配線基板之主 84494 1275170 面安裝半導體晶片之步騾、及將無鉛焊料熔化於前述接合 層上而形成凸塊之步騾。 (3) 本發明之電子裝置係包含接合構造，其係在電子部件 之電極墊與配線基板之電極墊間介設無鉛焊料層，在前述 電子部件之電極墊與前述無鉛焊料層間介設實質上不含硫 之接合層，且在前述接合層與前述無鉛焊料層間介設含此 等元素之合金層者。 (4) 本發明之電子裝置係包含接合構造，其係在電子部件 之電極墊與配線基板之電極墊間介設無鉛焊料層，在前述 配線基板之電極墊與前述無鉛焊料層間介設實質上不含硫 之接合層，且在前述接合層與前述無鉛焊料層間介設含此 等元素之合金層者。 (5) 本發明之電子裝置之製造係包含準備包含在表面上形 成實質上不含硫之接合層之電極墊之電子部件之步驟、及 將介設在配線基板之電極墊與前述電子部件之接合層間之 無鉛焊料熔化，而接合前述接合層與前述配線基板之電極 墊之步騾。 (6) 本發明之電子裝置之製造係準備包含電極墊之電子部 件、與包含在表面上形成實質上不含硫之接合層之電極墊 之配線基板之步驟、及將介設在前述配線基板之接合層與 前述電子部件之電極墊間之無鉛焊料熔融而接合前述接合 層與前述電子部件之電極塾之步騾。 (7) 在前述手段（1)至（6)中，前述接合層中之硫濃度在2次 離子質量分析中對接合層離子計數值之比例在1 %以下。 84494 1275170 (8) 本發明之半導體裝置係包含接合構造，其係在底層導 體層與無鉛焊料層之間形成實質上不含碳之接合層，且在 前述接合層與前述無船輝料層之間形成含此等元素之合金 層者。 (9) 本發明之電子裝置係包含接合構造，其係在電子部件 之電極墊與配線基板之電極墊間介設無鉛焊料層，在前述 電子部件之電極墊與前述無鉛焊料層間介設實質上不含碳 之接合層，且在前述接合層與前述無鉛焊料層間介設含此 等元素之合金層者。 (10) 本發明之電子裝置係包含接合構造，其係在電子部件 之電極墊與配線基板之電極墊間介設無鉛焊料層，在前述 配線基板之電極墊與前述無鉛焊料層間介設實質上不含碳 之接合層，且在前述接合層與前述無鉛焊料層間介設含此 等元素之合金層者。 (11) 在前述手段（8)至（10)中，前述接合層中之碳濃度在2 次離子質量分析中對接合層離子計數值之比例在1 %以下。 (12) 本發明之半導體裝置係包含接合構造，其係在底層導 體層與無鉛焊料層之間形成實質上不含氟之接合層，且在 前述接合層與前述無鉛焊料層之間形成含此等元素之合金 層者。 (13) 本發明之電子裝置係包含接合構造，其係在電子部件 之電極墊與配線基板之電極墊間介設無鉛焊料層，在前述 電子部件之電極墊與前述無鉛焊料層間介設實質上不含氟 之接合層，且在前述接合層與前述無鉛焊料層間介設含此 84494 • 10 - 1275170 等元素之合金層者。 (14) 本發明之電子裝置係包含接合構造，其係在電子部件 之電極墊與配線基板之電極墊間介設無鉛焊料層，在前述 配線基板之電極塾與前述無錯坪料層間介設實質上不含氟 之接合層，且在前述接合層與前述無錯焊料層間介設含此 等元素之合金層者。 (15) 在前述手段（12)至（14)中，前述接合層中之氟濃度在2 次離子質量分析中對接合層離子計數值之比例在0.2%以下。 (16) 本發明之半導體裝置係包含接合構造，其係在底層導 體層與無鉛焊料層之間形成實質上不含氧之接合層，且在 前述接合層與前述無船焊料層之間形成含此等元素之合金 層者。 (17) 本發明之電子裝置係包含接合構造，其係在電子部件 之電極墊與配線基板之電極墊間介設無鉛焊料層，在前述 電子部件之電極墊與前述無鉛焊料層間介設實質上不含氧 之接合層，且在前述接合層與前述無錯焊料層間介設含此 等元素之合金層者。 (18) 本發明之電子裝置係包含接合構造，其係在電子部件 之電極墊與配線基板之電極墊間介設無鉛焊料層，在前述 配線基板之電極墊與前述無鉛焊料層間介設實質上不含氧 之接合層，且在前述接合層與前述無鉛焊料層間介設含此 等元素之合金層者。 (19) 在前述手段（16)至（18)中，前述接合層中之氧濃度在2 次離子質量分析中對接合層離子計數值之比例在1 〇%以下。 84494 -11 - 1275170 (20) 本發明之半導體裝置係包含接合構造，其係在底層導 體層與無鉛焊料層之間形成實質上不含氯之接合層，且在 前述接合層與前述無鉛焊料層之間形成含此等元素之合金 層者。 (21) 本發明之電子裝置係包含接合構造，其係在電子部件 之電極墊與配線基板之電極墊間介設無鉛焊料層，在前述 電子部件之電極墊與前述無鉛焊料層間介設實質上不含氯 之接合層，且在前述接合層與前述無錯焊料層間介設含此 等元素之合金層者。 (22) 本發明之電子裝置係包含接合構造，其係在電子部件 之電極墊與配線基板之電極墊間介設無鉛焊料層，在前述 配線基板之電極塾與前述無鉛焊料層間介設實質上不含氯 之接合層，且在前述接合層與前述無鉛焊料層間介設含此 等元素之合金層者。 在前述手段（20)至（22)中，前述接合層中之氯濃度在2次離 子質量分析中對接合層離子計數值之比例在1 〇%以下。 【實施方式】 以下，參照圖式詳細說明有關本發明之實施形態。又， 在說明實施形態之所有圖中，對於具有同一機能之構件， 僅附以同一符號予以表示，而省略其重複之說明。又，為 使說明更為容易，將各部之尺寸比設定為與實際尺寸有所 改變。又，為易於辨識圖式，將顯示剖面之陰影線予以局 部省略。 (實施形態一） 84494 -12 - 1275170 在本實施形態一，說明本發明適用於連線焊接構造之 BGA型半導體裝置及裝入該裝置之模組之例。 圖1係表示本發明之實施形悲一之B G A型半導體裝置之 概略構成之平面圖’ 圖2係沿圖1之A-A線之剖面圖， 圖3係將圖2局部放大之要部剖面圖， 圖4係將圖3局部放大之要部剖面圖， 圖5係本發明之實施形態一之BGA型半導體裳置之製造 所使用之插入式選樣基板（配線基板）之概略構成之圖（（&)係 底面圖，（b)係剖面圖）， 圖6係本發明之實施形態一之半導體裝置之製造之說明 圖（（a)〜（d)係各步騾之剖面圖）， 圖7係在本發明之實施形態一之BGA型半導體裝置之製 造中，第一凸塊形成步驟之說明圖（（勾〜（(〇係各步驟之剖面 圖）， 圖8係在本發明之實施形態一之bgA型半導體裝置之製 造中，第二凸塊形成步驟之說明圖（（a)〜（b)係各步驟之剖面 圖）。 如圖1及圖2所示，本實施形態一之BGA型半導體裝置u 係構成在所謂插入式選樣基板（配線基板）4之主面叭侧搭載 半導把日日片2，在與插入式選樣基板4之主面4 χ相對向之背 面4y(位木與插入式選樣基板4之主面相反侧之面）側配置 多數焊料凸塊14，以作為外部連接用端子之封裝構造。 半導心印片2在與其厚度交叉之平面形狀係形成方形，在 84494 -13 - 1275170 本實施形態中，係形成6.0 mmX6〇 mm<正方形。雖非限 疋於此，但半導體晶片2主要係呈現具有半導體基板、形成 於此半導體基板之主面之多數電晶體元件、在前述半導體 基板上，分別重疊多數段絕緣層、配線層之多層配線廣、 及以覆蓋此多層配線層之方式形成之表面保護膜（最終保護 膜）之構成。半導體基板例如係以單晶矽所形成。絕緣層例 如係以氧化矽膜所形成。配線層例如係以銘（A丨）或銘合金或 銅㈣或銅合金等金屬膜所形成。表面保護膜例如係以將氧 化碎膜或氮化梦膜等典機絕緣膜及有機絕緣膜重疊之多詹 膜所形成。 半導te曰曰片2例如内建控制電路作為積體電路。此控制電 路王要係由形成於半導體基板之主面纟電晶體元件及形成 於多層配線層之配線所構成。 半導體晶片2之主面2x上形成有多數電極墊3。多數電極 墊3係形成於半導體晶片2之多層配線層中最上層之配線層 並由形成於半導體晶片2之表面保護膜之焊接開口露出。 多數電極塾3係沿著半導體晶片2之主面以之各邊被配置。 半導體晶片2係在其背面2y與插入式選樣基板4之主面4χ 之間介隔著接著材料U之狀態下被接著固定於插入式選樣 基板4之主面4 X。 插入式選樣基板4在與其厚度交叉之平面形狀係形成方 形在本實她形怨中，係形成13 〇 mmX 13 〇 _之正方形 °雖祕定於此’但插人式選樣基板4主要係呈現具有芯材 、以覆蓋此芯材之主面方式形成之保護膜、及以覆蓋與此 84494 •14- 1275170 芯材之主面相對向之背面（位於與芯材之主面相反侧之面） 之方式形成之保護膜(圖3所示之符號1〇)之構成。芯材例如 係構成在其表背兩面具有配線之多層配線構造。芯材之各 絕緣層例如係以玻璃纖維浸潰環氧系或聚gs亞胺系樹脂之 高彈性樹脂基板所形成。芯材之各配線層例如係以Cu為主 成刀之至屬膜所形成。芯材主面上之保護膜主要係以保護 形成於心材最上層 < 配線層之配線5之目的所形成，芯材背 面上心保護膜主要係以保護形成於芯材最下層之配線層之 配線之目的所喊。芯材之纟面上及背面上之保護膜例如 係以二液性鹼性顯影液型抗焊劑墨汁、或熱硬化型單液性 抗焊劑墨汁所形成。 在插入式選樣基板4之主面4x形成多數電極墊5&，在插入 式選樣基板4之背面4y形成多數電極墊6。多數電極墊&係利 用形成於芯材最上層之配線層之多數配線5之各一部分所 構成，由形成於芯材主面上之保護膜之開口露出。多數電 極塾6係利用形成於芯材最下層之配線層之多數配線之各 一部分所構成，由形成於芯材背面上之保護膜之開口露出 。多數電極墊5a係對應於半導體晶片2之多數電極墊3而配置 於半導體晶片2之外側，多數電極墊6如圖5(a)所示，例如係 被配置成陣列狀。 形成於半導體晶片2之主面2x之多數電極墊3係經由焊接 線12分別電性連接於形成在插入式選樣基板4之主面扒之 多數電極墊5a。作為焊接線1 2，例如使用金（Au)線。作為焊 接線1 2之連接方法，例如使用在熱壓接上併用超音波振動 84494 -15- 1275170 之球形壓接（釘頭式壓接）法。 板4半導體晶片2、多數烊接線12等係被形成在插人式選樣基 $《王面4x之樹脂封裝體13所封裝。樹脂封裝體η基於謀 及目的，例如係以苯㈣硬化劑、添靖膠 ^2填料（例如二氧切）之環氧系之熱硬化性絕緣樹脂 2成。作為樹脂封裝體13之形成方法，例如係使用適於 大I生產之傳遞模塑法。 、多數坪料㈣14係分別⑽，且電性及機械性連接於形 成在插人式選《板4之背面4y之多數f極㈣。作為坪料 凸塊M，係使用實質上不含錯之無鉛組成之焊料凸塊，例 如使用Sn-Hwt%】Ag—0.5【wt%】Cu組成之焊料凸塊。 如圖3所示’在插入式選樣基板4之背面化側之電極塾6表 面’以提高與焊料凸塊14之可坪接性之目的，設有接人層7 。在本實施形態中，接合層7係錢為主成分㈣用實質曰上 不含硫之Ni電鍍層所形成。 一如圖4所示’在接合層7與焊料凸塊14之㈤，形成含此等 兀素《Sn-N卜Cu組成之合金層(金制化合物層如，利用此 合金層9a之接合層7與焊料凸塊14之接合，以固著電極墊6 與焊料凸塊14。即’本實施形態之BGA型半導體裝置ia係在 插入式選樣基板4之電極墊（底層導體層）6與無鉛组成之焊 料凸塊（無鉛焊料層）14之間，實質上不含硫之接合層7，且 具有在接合層7與無鉛組成之焊料凸塊（無鉛焊料層）丨4之間 ，形成含此等元素之合金層9 a之接合構造。 又，在將焊料凸塊14形成於電極墊6上以前之階段，在接 84494 -16- 1275170 合層7之表面，如圖5(b)所示，設有例如電鍍層形成之Au (金）膜8作為氧化防止膜，此Αι^^8 一般係以丨以爪程度之薄 的膜厚形成，故在焊料凸塊14形成時，可藉擴散而消失。 其次，利用圖6至圖8說明有關BGA型半導體裝置u之製 〇 首先，如圖6(a)所示，準備插入式選樣基板4，其後，如 圖6(b)所示，介著接著材料^而將半導體晶片]接著固定於 插入式選樣基板4之主面4χ。 其次，如圖6⑷所示，利用焊接線12電性連接形成在半導 體晶片2之主面2x之電極墊3與形成在插入式選樣基板4之 主面4x之電極#5a，其後，如圖6⑷所示，利用傳遞模塑法 J成封农半導fa日日片2及焊接線1 2等之樹脂封裝體1 3。 其/人，在插入式選樣基板4之背面4y侧之電極墊6上形成 坪料凸塊1 4時’本實㈣態之B G a型半導體裝置丨&即大致完 成。：V料凸塊14之形成有種種方法’例如有利用焊料球之 形成方法、及利用焊料膏材料之形成方法。 在利用焊料球之形成方法之情形，首先，如圖7(a)所示， 以網版印刷法在電極塾6上形成烊劑層15，㈣，如圖M) 所示，利用吸引夹具將Sn_Ag_c_成之焊料球！ h供應至電 極塾6上，_然後’將焊料球丨姆化，其後使其硬化。藉以如 圖7⑷所τ，在電極塾6上形成焊料凸塊“。焊料球⑷之炫 化例如係利用將插人式選樣基板4輸送至紅外線平坦化熱 處理爐之方式施行。在焊料球14a之炼化步驟中，接合層; 中之元素與焊料球14a中之元素起反應，形成含此等元素曰之 84494 -17- 1275170 二又，在烊料球⑷之炫化步驟中，Au膜8會因擴 月又rfrj失。 在利用焊料膏材料之形成方法之情形，首先，如圖8⑷ r，以網版印刷法在電極塾6上形成混捏多wn_Ag_cu组
^烊科粒子而成之坪料膏層14b，然後，使焊料膏層W 二、’其後，使其硬化’藉以如圖8⑻所示，利用溶化之坪 <表面張力，在電極墊6上形成焊料凸塊14。焊料膏声Mb ^容化例如係利用將插人式選樣基板4輸送至紅外㈣坦 化熱處理爐之方式施行。在焊料膏層i4b之炫化步驟中，接 合層7中之元素與烊料膏層14b中之元素起反 等元素之合金層9a。又，在焊料古思,八' ρ 〇 在坪科霄層14fcx熔化步騾中，Au 膜8會因擴散而消失。 在烊料凸塊14之形成上，除前述方法外，也有利用坪料 球及焊料骨層之方法。此方法在圖中並未予以圖示。首先 ’以網版印刷法在電極#6上形成焊料膏層，然後，利用吸 引夾具將焊料球供應至電極，⑽，將㈣μ μ ’其後使其硬化。藉此在電極塾6上形成坪料凸塊ΐ4。 圖9係表示裝入BGA型半導體裝置^之模組（電子裝置）之 概略構成之平面圖， 圖10係沿圖9之B-B線之剖面圖， 圖Π係將圖1 0局邵放大之要部剖面圖， 圖12係將圖Π局部放大之要部剖面圖， 、圖13係圖9之模組之製造所使用之安裝基板之概略構成 之圖（（a)係平面圖，（b)係剖面圖）， 84494 -18- 1275170 圖14係表示含圖13之安裝基板之多面處理面板之概略構 成之平面圖， 圖15係圖9之模組之製造之說明圖（（a)及（b)係各步驟之剖 面圖）。 如圖9所示，模組20係呈現在安裝基板21之主面21χ側， 搭載BGA型半導體裝置la、BGA型半導體裝置25及QFP (Quad Flatpack Package :扁平式四邊有接腳型封裝體）型半 導體裝置2 6，以作為電子部件之構成。 雖非限定於此，但安裝基板21主要係呈現具有芯材、以 覆蓋此芯材之主面方式形成之保護膜（圖丨丨所示之符號23) 、及以覆盍與此芯材之主面相對向之背面（位於與芯材之主 面相反側之面）之方式形成之保護膜之構成。芯材例如係構 成在其表背兩面具有配線之多層配線構造。芯材之各絕緣 層例如係α玻璃、纖維浸潰環氧系u酿亞㈣樹脂之高彈 性樹脂基板所形成。芯材之各配線層例如係以以為主成分 之金屬膜所形成。芯材主面上之保護膜23主要係以保護形 成於芯材最上層之配線層之配線之目的所形成，芯材背面 上之保護膜主要係以保譆形成 # a 木ρ又巧成Α心材取下層之配線層之配 線之目的所形成。芯材之主而 ^ 、、 竹之王面上及目面上之保護膜例如係 以二液性鹼性顯影液型抗 土机外W、汁、或熱硬化型單液性抗 焊劑墨汁所形成。 在安裝基板21之主面2ix，‘闰w X如圖13(a)所示，在搭載BGA型 半導體裝置la之零件粹齑产七 …戰E域24形成多數電極墊22。此多數 電極墊22係對應於BGA型丰導驴漤罢】 千导目豆I置1 a之多數外部連接用 84494 -19- 1275170 端子（烊料凸塊14)而被配置成陣列狀。又，雖未予以圖示， 但在搭載BGA型半導體裝置25之零件搭載區域也對應於 BGA型半導體裝置25之多數外部連接用端子（坪料凸塊）而 配置多數電極塾，且在搭載QFp型半導體裝置％之零件搭載 區域也對應於QFP型半導體裝置26之多數外部連接用端子 (封裝么彳面义出之引腳如端邵分）而配置多數電極蟄。此 等電極塾係由形成於芯材最上層之配線層之多數輯之各 配線 < 一邵分所構成’由形成於芯材主面上之保護膜23之 開口露出。 多數焊料凸塊14如圖11所示，係分別介在BGA型半導體裝 置1多數電極墊6與安裝基板21之多數電極墊22之間，並 被固著，且電性及機械性連接於電極墊6及22。 在文裝基板21之電極墊22之表面，以提高與焊料凸塊14 <可焊接性之目的，設有接合層7。在本實施形態中，接合 曰係以Ni為主成分而利用貫質上不含硫之犯電鍍層所形 成。 如圖12所示，在電極墊22上之接合層7與焊料凸塊14之間 形成含此等元素之Sn-Ni-Cu組成之合金層（金屬間化合物 層）9a，利用此合金層9&之接合層7與焊料凸塊14之接合，以 固著電極墊22與焊料凸塊14。 即’本貫施形態之模組2 〇係具有在b G A型半導體裝置（電 予。卩件）1 a之電極塾（底層導體層）6與安裝基板（配線基板）2 1 之笔極塾（底層導體層）2 2之間介設無錯組成之洋料凸塊（無 鉛焊料層）14，在安裝基板21之電極墊（底層導體層）22與無 84494 -20- 1275170 錯=之焊料凸塊（無料料層）14之間，介設實質上不^ 層7與無爾之焊料凸塊(編二; 曰 —^成含此等元素之合金層9a之接合構造。 又本貫她形怨《模组2〇係具有在BGA型半導體裝置（電子 邰件W之電極整（底層導體層）6與安裝基板（配線基板）21之 私極蟄（展層導體層）22之間介設無錯组成之焊 焊料層）14,在繼型半導體裝置W電極塾（底層㈣層^ 與無錯烊料層（無料料層）14之間，介設實質上不含磁之接 合層7 ’且在接合層7與無錯組成之焊料凸塊（無鉛焊料層）14 I間，形成含此等元素之合金層％之接合構造。 又，在將焊料凸塊14接合於電極墊22以前之階段，在電 極墊22上之接合層7之表面，如圖剛所示，設有例如電： 層形成之Au(金）膜8作為氧化防止膜，此八^^膜8 一般係以1 “ m程度之薄的膜厚形成，故在坪料凸塊14接合時（bga型半 導體裝置la安裝時），可藉擴散而消失。 模組20為提高生產性，利用圖14之多面處理面板（多數個 可同時處理之面板）3〇加以製造。多面處理面板3〇如圖“所 示，係呈現將框體31所規定之多數製品形成區域32配置於 方向之構成。各製品形成區域32上配置安裝基板21，安 裝基板2 1經由連結邵3 3而與框體3 1成一體化。 其次，利用圖14及圖15說明有關模組2〇之製造。 首先’準備圖14之多面處理面板30，其後，利用平坦化 熱處理法，將包含BGA型半導體裝置“與25及QFp型半導體 裝置26之電子部件整批安裝於各安裝基板21之主面2ΐχ。 84494 -21 - 1275170 BGA土半導體裝置丨3之安裝係利用下列方式進行··首 網版印刷法在配置於安 y 直女夂基板21心王面21χ;零件搭載區 一 电極塾22上形成焊劑層，然後，如圖l5(a)所示，勝 BGM半導體裝置la配置於零件搭載區域24而使焊料凸塊 14位於私握塾22上’其後，將多面處理面板⑽例如輸送至 紅外線平坦化熱處理爐，如圖15(b)所示，熔化焊料凸塊“ ，其後，使溶化之焊料凸塊14硬化。在此BGa型半择 置:::！裝步驟中，安裝基板21之接合層7中之元素與：： 4科中之元素起反應’如圖12所示’形成含此等元素之 合金層9a。又，在此BGA型半導體裝置⑽安裝步驟中，
Au膜8會因擴散而消失。 其次，切斷圖14所示之多面處理面板3G之連結部33，由 框體31分離安裝基板21 ’於是圖9所示之模㈣之製造大致 完成。在連結部33之切斷中’所使用之方法有：使上刃由 多面處理面板30之主面上向多面處理面板％移動，並使下 刃由與多面處理面板30之主面相對向之背面上向多面處理 面板30移動，利用剪斷作用切斷連結部Μ之方法、或使刀 刃由多面處理面板30之主面、背面中之一方面上向多面處 理面板30移動，利用剪斷作用切斷連結部η之方法。又， 作為分離安裝基板21之方法，除利用切斷刃之剪斷作用切 以以切削工具切斷連結部^之方 法等。 圖16係表示裝入模組後之行動電話M HR 概略構成之平面圖。 84494 -22- 1275170 圖16所不，仃動電話4〇具有框體（外殼本體 =鍵操作部43及天線44等，框體41係由前面框㈣^ 框組所構成。液晶顯示裝置及模組2〇等裝入於此框 内邵。 < /、’入，說明有關焊料接合部之耐衝擊強度。圖1 7係表示 接合層中之硫濃度與耐衝擊強度之關係，圖叫系表示接^ 層中之硫濃度高時之悍料接合部之要部剖面圖，圖19及： 20係耐衝擊強度之評估方法之說明圖。 口 如圖19及圖20所示，作成將BGA型半導體裝置la安裝於安 裝基板50之主面側之樣本，對此樣本施以衝擊，以評估焊 料接合部之耐衝擊強度。作為焊料接合部之評估對象部^ 係以插入式選樣基板4之電極墊6之焊料接合部作為評估對 象邵。作為對此樣本施以衝擊之方法，係在 框狀裝定台51之狀態，由安裝基㈣之主面相對向之^ 上，使探測器.52掉落在安裝基板50之背面而加以評估。衝 擊之定量化方法係利用貼附在安裝基板5 〇之主面側之應變 規53測定因探測器52之掉落在安裝基板5〇所發生之衝擊彎 曲應變之方式進行。 圖17中，接合層中之硫濃度係以在2次離子質量分析（311^8 • Secondary I〇n Mass Spectrometry)中對接合層離子計數值之 比例加以表示，圖中之資料係焊料接合部發生破損時之資料 2 /人離子貝里分析係以c s作為1次離子，在加速電壓14 k V 、真空度5 X 1〇·7 pa下進行。又，測定區域在3⑽"上時， 係在電流25 nA、射束直徑60 // m、蝕刻面積200 # m X 200 // m 84494 -23 - 1275170 以==域7—X7〇w進行。測定區域在 X:。 電流5 ΠΑ、射束直㈣""刻面積2二 00_、資科積體區域4〇"mX4〇"m下進行。" 二圖Π所示，隨著接合層中之疏濃度之降低，接合部之 層；？度會增高。因此，利用構成實質上不含疏之接合 :即使使用無錯組成之料凸魏M，也可提高插入 k基板電極墊6之焊料接合部之耐衝擊強度。 入如圖18所示，接合層中之硫濃度高時，焊料凸塊“盥接 5層7間會形成2個合金層9a、9b，在合金層9a與合金層外 《界面會發生破損(裂痕)S1。推定此係由於合金層％與合金 θ雖為相同之合金組成（Sn_Ni_Cu)，但結晶狀態不同，形 成於接合層7側之合金層9b為粒狀結晶。如此，粒狀結晶形 成〈口金層9b與合金層9a之界面會發生破損S1，故此界面 之金接強度較低。 粒狀結晶形成之合金層％係由2次離子質量分析中對接 合層離子計數值之比例超過1%之附近產生，因此，只要將 硫濃度控制在1%以下，即不會產生粒狀結晶形成之合金層 9b，故即使使用無鉛組成之焊料凸塊14，也可提高插入式 選樣基板4之電極墊6之焊料接合部之耐衝擊強度。 如圖17所示’焊料接合部之破損會在硫濃度超過1%之附 近起在20〇y【ppm】以下發生。行動電話由接觸於耳邊使用 之南度（約1'5 m)掉落時，在安裝基板所生之衝擊彎曲應變 量頂多為2000【ppm】程度。因此，若接合層7中之硫濃度 在1 %以下，即使行動電話由通常之使用環境掉落時，焊料 84494 -24- 1275170 接合邵也不會發生破損，故可確保使用無鉛組成之烊料凸 塊14將BGA型半導體裝置^安裝於安裝基板之模組2〇所裝 入之行動電話4 0受到衝擊之可靠性。 Νι電鍍層形成之接合層7係利用使用電鍍液之電場電鍍 法所形成。作為電鍍液，一般使用混合氯化鎳（NlC1)液與硫 鉍鎳（NiS〇4)液之電鍍液。在此電鍍液中，有時會添加硫作 為光澤劑’以便使接合層7表面平滑而使形成於接合層7上 心Au膜發出光澤。因此，為了降低接合層7中之硫濃度，最 好不要在電鍍液中添加硫作為光澤劑。 插入式選樣基板4之表背面被樹脂材料形成之保護膜所 覆盍，此保瘦膜中所含之硫在接合層7形成時，會溶出於電 鍍液中’目此，為了降低接合層7中之硫濃度，電鐘液之管 制相當重要。 在模組20之製造中’有在將BGA型半導體裝置㈣裝於安 裝基板21後’切斷多面處理面板3Q之連結㈣，由框㈣ 分離安裝基板21之步驟。此時1❹if 作用切斷連結部33時，衝擊彎曲應變會施加至安裝基板η ’故在電極墊6之焊料接合部夕# a ^ 、、 T打校口 ^ <耐衝擊強度較低時，焊料 接合部會發生破損。但，利用播成 」稱成貫質上不含硫之電極墊 6之接合層7，即可提高焊料接人却、 ° <耐衝擊強度，故在由 框體3 1分離安裝基板2 1之步騾中， 、 ^ Ύ 可抑制電極墊6之焊料 接合部發生破損。其結果，可摇合 J捉阿利用無鉛組成之焊料凸 塊14將BGA型半導體裝置la安奘 於安裝基板之模組20之 製造良率。 84494 -25 - 1275170 又，在安裝BGA型半導體裝置ia之模組20中，在安裝基板 214電極墊22上也設有接合層7，因此，將安裝基板21之電 極墊22上之接合層7構成實質上不含硫之層時，即使使用無 鉛組成之焊料凸塊14，也可提高安裝基板21之電極墊“之 焊料接合部之耐衝擊強度。且由於可提高電極墊22之坪料 接合部之耐衝擊強度，故可提高利用無鉛組成之焊料凸塊 14將BGA型半導體裝置la安裝於安裝基板21之模組2〇之製 k良率，並可確保裝入此種模組2 〇之行動電話4 〇對衝擊之 可靠性。 圖21係表示接合層中之碳濃度與耐衝擊強度之關係，圖 22係表示接合層中之碳濃度高時之坪料接合部之要部剖面 圖。有目此碳濃度之評估係㈣#述硫濃度之評估相同之 條件進行。 如圖所示，隨著接合層7中之碳濃度之降低，坪料接合 邵之耐衝擊強度會增高。因&，利用構成實質上不含碳之 接合層7,即使使用無鉛組成之焊料凸㈣，也可提高插入 式選樣基板4之電極墊6之焊料接合部之耐衝擊強度。 如圖22所示，接合層中之碳濃度高時，烊料凸塊14與接 合層7間會形成2個合金層9a、9b，在合金層％與合金㈣ 〈界面會發生破損(裂痕)S1。合金層㈣合金層外雖為相同 以金組成（Sn_Nl_Cu)’結晶狀態卻不同，但形成於接合層 7側之合金層㈣硫之情形不同，並未變成粒狀結晶。推定 、於合金層9b與合金層93之界面會發生破損si，故此界面 I ^、接強度較低。 84494 -26 - 1275170 合金層9b係在碳濃度由2次離子質量分析中對接合層離 子計數值之比例超過1 %之附近產生，因此，只要將碳濃度 控制在1 %以下，即不會產生合金層9b，故即使使用無鉛組 成 < 焊料凸塊14，也可提高插入式選樣基板4之電極塾6之 焊料接合部之耐衝擊強度。 又’由於可提高插入式選樣基板4之電極墊6之坪料接合 部之耐衝擊強度，故可提高利用無鉛組成之焊料凸塊1 4將 BGA型半導體裝置h安裝於安裝基板21之模組2〇之製造良 〇 省圖21所示，4料接合邵之破損會在後濃度超過1 %之附 近起在2000【ppm】以下發生。因此，若接合層7中之碳濃 度在1%以下，即使行動電話由通常之使用環境掉落時，電 極墊6之焊料接合部也不會發生破損，故可確保裝入使用無 鉛組成之焊料凸塊14將BGA型半導體裝置u安裝於安裝基 板2 1 <模組2〇之行動電話4〇受到衝擊之可靠性。 又，在安裝BGA型半導體裝置la之模組2〇中，在安裝基板 2R電極塾22上也設有接合層7，因此，將電極墊22之^合 層7構成實質上不切之層時，即使使用無錯組成之坪料凸 鬼&也可^ *裝基板2 1〈電極塾22之焊料接合部之耐 -，心可提高安裝基板21之電極墊22之浑料 之 耐衝擊強度，故可提高利用盔 风Γ7不」用操鉛組成之焊料凸
型半導體裝置la安裝於安裝美柄71、措。 將BGA 文裝基板21义模組2〇之製造反車， 可確保裝入此種模組20之行動心 手並 <仃勒甩冶40對衝擊之可靠 84494 -27- 1275170 圖23係表示接合層中之 24係表示接合層中之氟濃 圖。有關此氟濃度之評估 條件進行。 氟濃度與耐衝擊強度之 度高時之焊料接合部之 係以與前述硫濃度之評 關係，圖 要部剖面 估相同之 如圖23所示，隨著接合層7中夕山、，曲 却、^ 辰度之降低，焊料接合 邯芡耐衝擊強度會增高。因 卞接口 4、、人 U此利用構成實質上不含碳之 接b層7，即使使用無錯組成 _ 成4枓凸塊Μ，也可提高插入 式k铽基板4( 極墊6之烊料接合部乏耐衝擊強度。 如圖24所示，接合層中之#瀵声舌 又 既/辰度阿時，焊料凸塊14盥 5層7間會形成2個合金層9…b，在合金層9績合金；^ 〈界面會發生破損(裂痕)S1。合金層9績合金層％雖為相同 《合金組成(Sn-NKu)，結晶狀態卻不同，但形成於接合層 7侧之合金層9b與硫之情形不同，並未變成粒狀結晶。推： 由於如此合金層9b與合金層％之界面會發生破損M，故此 界面之密接強度較低。 合金層9 b係在氟濃度由2次離子質量分析中對接合層離 子計數值之比例超過〇‘2%之附近產生’因此，只要將^濃 度控制在1%以下，即不會產生合金層9b，故即使使用無鉛 組成之焊料凸塊14，也可提高插入式選樣基板4之電極墊6 之焊料接合部之耐衝擊強度。 又’由於可#疋向插入式選樣基板4之電極塾6之悍料接合 部之耐衝擊強度，故可提高利用無鉛組成之焊料凸塊14將 BGA型半導體裝置la安裝於安裝基板21之模組20之製造良 率 〇 84494 -28 - 1275170 如圖23所示，焊料接合部之破損會在碳濃度超過ο.〗％之 附近起在2000【PPm】以下發生。因此，若接合層7中之氟 /辰度在1 %以下，即使行動電話由通常之使用環境掉落時， 文干料接合邵也不會發生破損，故可確保裝入使用無鉛組成 之坪料凸塊1 4將BGA型半導體裝置ia安裝於安裝基板之模 組2 0之行動電話4〇受到衝擊之可靠性。 又，在安裝BGA型半導體裝置la之模組2〇中，在安裝基板 21之黾極墊22上也設有接合層7，因此，將電極塾22上之接 合層7構成實質上不含氟之層時，即使使用無鉛組成之焊料 凸塊14，也可提高安裝基板21之電極墊22之坪料接合部之 耐衝擊強度。 又，由於可提高安裝基板21之電極墊22之焊料接合部之 耐衝擊強度，故可提高利用無鉛組成之焊料凸塊14將8(}八 型半導體裝置la安裝於安裝基板21之模組2〇之製造良率，並 可確保裝入此種模組20之行動電話4〇對衝擊之可靠性。 圖25係表示接合層中之氧濃度與耐衝擊強度之關係，圖 26係表示接合層中之氧濃度高時之悍料接合部之要部剖面 圖。有關此氧濃度之評估係以與前述硫濃度之評估相同之 條件進行。 如圖25所示，隨著接合層7中之氧濃度之降低，坪料接合 邓之耐衝擊強度會增高。因&，利用構成實質上不含氧之 接合層7，即使使用無鉛組成之焊料凸塊14，也可提^插入 式選樣基板4之電極墊6之焊科接合部之耐衝擊強度/ 如圖26所示，接合層中之氧濃度高時，谭料凸二鬼14與接 84494 -29- 1275170 合層7間會形成2個合金層9a、9b，在合金層9a與合金層外 '^界面會發生破損（裂痕）S卜合金層9a與合金層9b雖為相同 足合金組成（Sn-Ni-Cu)，結晶狀態卻不同，但形成於接合層 7側之合金層9b與硫之情形不同，並未變成粒狀結晶。推定 由於如此合金層9b與合金層9a之界面會發生破損S1，故此 界面之密接強度較低。 a至層9 b係在氧濃度由2次離子質量分析中對接合層離 子計數值之比例超過〇 .2%之附近產生，因此，只要將氧濃 度挺制在1 %以下，即不會產生合金層9b，故即使使用無鉛 組成之焊料凸塊14，也可提高插入式選樣基板4之電極墊6 之焊料接合部之耐衝擊強度。 又’由於可提高插入式選樣基板4之電極塾6之焊料接合 部之耐衝擊強度，故可提高利用無鉛組成之焊料凸塊14將 BGA型半導體裝置ia安裝於安裝基板21之模組之製造良 率。 如圖25所示’焊料接合部之破損會在氧濃度超過1〇%之附 近起在2000【ppm】以下發生。因此，若接合層7中之氧濃 度在1 0%以下，即使行動電話由通常之使用環境掉落時，焊 料接合部也不會發生破損，故可確保裝入使用無鉛組成之 焊料凸塊14將BGA型半導體裝置la安裝於安裝基板2〇之模 組2 0之行動電話4 0受到衝擊之可靠性。 又，在安裝BGA型半導體裝置la之模組2〇中，在安裝基板 2 1之電極墊22上也設有接合層7，因此，將電極墊22上之接 合層7構成實質上不含氧之層時，即使使用無鉛組成之焊料 84494 -30- 1275170 凸塊1 4 ’也可提高安裝基板21之電極墊22之焊料接合部之 耐衝擊強度。 又’由於可知：咼士裝基板21之電極替2 2之焊料接合部之 耐衝擊強度，故可提高利用無鉛组成之焊料凸塊14將bga 型半導體裝置la安裝於安裝基板21之模組2〇之製造良率，並 可確保裝入此種模組2 0之行動電話4 〇對衝擊之可靠性。 圖27係表示接合層中之氯濃度與耐衝擊強度之關係，圖 28係表示接合層中之氯濃度高時之焊料接合部之要部剖面 圖。有關此氯濃度之評估係以與前述硫濃度之評估相同之 條件進行。 、如圖27所示，隨著接合層7中之氯濃度之降低，焊料接合 邰 < 耐衝擊強度會增高。因此，利用構成實質上不含氧之 接合層7,即使使用無鉛組成之焊料凸塊14’也可提&插入 式選樣基板4之電極墊6之坪料接合部之耐衝擊強度。 如圖2 8所不，接合層中之氯濃度高時，焊料凸塊1 *血接 合層7間會形成2個合金層9a、9b,在合金層％與合金層外 之界面會發生破損（裂痕）S卜合金層9績合金層％雖為相同 < σ至組成（Sn-Ni-Cu)，結晶狀態卻不同，但形成於接合層 7側之合金層9b與硫之情形不@，並未變成粒狀結晶。推定 由万;如此合金層9b與合金層9a之界面會發生破損s ι，故此 界面之密接強度較低。 合金層9b係在氯濃度由2次離子質量分析中對接合層離 子計數值之比例超過〇.2%之附近產生，因此，只要將氧濃 度控制在1%以下’即不會產生合金層％，故即使使用無錯 84494 -31 - 1275170 組成 < 烊料凸塊〗4 ’也可提高插入式選樣基板4之電極墊6 之焊料接合部之耐衝擊強度。 又’由於可提鬲插入式選樣基板4之電極墊6之焊料接合 部之耐衝擊強度，故可提高利用無鉛組成之焊料凸塊1 4將 BGA型半導體裝置la安裝於安裝基板21之模組2〇之製造良 率0 如圖27所示’焊料接合部之破損會在氯濃度超過1 0%之附 近起在2000【ppm】以下發生。因此，若接合層7中之氯濃 度在1 〇%以下，即使行動電話由通常之使用環境掉落時，焊 料接合部也不會發生破損，故可確保裝入使用無鉛組成之 坪料凸塊14將BGA型半導體裝置“安裝於安裝基板之模組 20之行動電話40受到衝擊之可靠性。 又，在安裝BGA型半導體裝置ia之模組20中，在安裝基板 21之電極塾22上也設有接合層7，因此，將電極塾22上之接 合層7構成實質上不含氯之層時，即使使用無鉛組成之焊料 凸塊14 ’也可提高安裝基板21之電極塾22之烊料接合部之 耐衝擊強度。 又’由於可提高安裝基板21之電極塾22之焊料接合部之 耐衝擊強度，故可提高利用無鉛組成之焊料凸塊丨4將bga 型半導體裝置la安裝於安裝基板21之模組20之製造良率，並 可確保裝入此種模組20之行動電話40對衝擊之可靠性。 (實施形態二） 在本貫如形悲—，說明本發明適用於L G A型半導體裝置之 例0 84494 -32 - 1275170 圖29係表示本實施形態二之半導體裝置之概略構成之剖 面圖 ， 圖30係將圖29局部放大之要部剖面圖。 如圖29所示，LGA型半導體裝置lb係呈現在插入式選樣基 板4之主面4x側搭載半導體晶片2，在插入式選樣基板4之背 面4y侧配置多數電極墊6，以作為外部連接用端子之構成。 如圖30所示，在電極塾6之表面上設有Ni電鍍層形成之接 合層7，在接合層7之表面，設有例如電鍍層形成之Au膜8作 為氧化防止膜。 LGA型半導體裝置lb在其插入式選樣基板4之電極墊6與 安裝基板之電極墊之間介設焊料層而安裝於安裝基板。此 時之焊料層係使用無鉛組成之焊料層。因此，在不具有焊 料凸塊之LGA型半導體裝置lb中，也與前述實施形態一同樣 ，將電極墊6上之接合層7構成實質上不含硫、碳、氟、氧 、氯之層時，也可提高安裝BGA型半導體裝置lb後之安裝 基板之插入式選樣基板4之電極墊6之焊料接合部之耐衝擊 強度。 又，由於可提高插入式選樣基板4之電極墊6之焊料接合 部之耐衝擊強度，故可提高使用無鉛組成之焊料層將LGA 型半導體裝置lb安裝於安裝基板之模組20之製造良率，且 確保裝入此種模組之行動電話對衝擊之可靠性。 又，有一點在本實施形態中並未予以圖示，即在使用無 鉛組成之焊料層將電子部件之LGA型半導體裝置lb安裝於 安裝基板之模組中，與前述實施形態一同樣，將安裝基板 84494 -33 - 1275170 之電極墊上之接合層構成實質上不含硫、碳、氟、氧、氯 =層時，也可提高安裝LGA型半導體裝置卟後之安裝基板之 電極墊之悍料接合部之耐衝擊強度。 (實施形態三） 在本實施形態三，說明本發明適用於朝下焊接構造之 BGA型半導體裝置之例。 圖3 1係表示本發明之實施形態三之BGA型半導體裝置 之概略構成之剖面圖，圖32係將圖31局部放大之要部剖面 圖。 如圖3〗所示，BGA型半導體裝置。係呈現在插入式選樣基 板64之主面64x側搭載半導體晶片6〇，在插入式選樣基:二 之背面64y側配置多數焊料凸塊14，以作為外部連接用端子 之構成。 在半導體晶片60之主面60x形成多數電極墊62。在插入式 選樣基板64之主面64x對應於半導體晶片64之多數電極墊 62，形成有多數電極墊65，在插入式選樣基板64之背面64y 形成有多數電極墊6。電極墊6上固著洋料凸塊14。 半導體晶片60係在其主面60x與插入式選樣基板64之主 面6 4 X相對向之狀怨被安裝於插入式選樣基板6 4之主面6 4 X 。半導體晶片60之多數電極墊62與插入式選樣基板64之電 極塾65係被介設在此等之間之焊料凸塊63電性及機械性連 接者。焊料凸塊63係被固著於電極墊62及65。 如圖32所示，在電極墊62之表面上設有Nl電鍍層形成之 接合層7，在電極墊65之表面上設有Nl電鍍層形成之接合層 84494 -34- !275170 作為知料凸塊6 3，使用無錯組成之烊料凸塊。即，在電 極墊62與焊料凸塊63之間設有接合層7，在電極墊。與焊料 凸塊63之間設有接合層7。作為焊料凸塊63，使用無鉛組成 之焊料凸塊。在半導體晶片6 〇與插入式選樣基板6 4之間填 充著所謂墊底填料之樹脂66。 半導m日日片60係在電極塾62與電極塾6 5之間介設無錯組 成之焊料凸塊63而安裝於插入式選樣基板64。因此，與前 述貫施形怨一同樣，將電極墊62上之接合層7及電極墊。上 之接合層7構成實質上不含硫、碳、氟、氧、氯之層時，也 可提高在插入式選樣基板64安裝半導體晶片6〇後之電極墊 62與電極墊65之焊料接合部之耐衝擊強度。 (實施形態四） 在本貫施形怨四，說明本發明適用於csp(chip s^e Package :晶片級封裝）型半導體裝置之例。 圖33係表示本發明之實施形態四之半導體裝置之概略構 成剖面圖， 圖3 4係將圖3 3局部放大之要部剖面圖。 如圖33及圖34所示，本實施形態四之csp型半導體裝置η 主要係呈現具有半導體晶片層7〇、形成於此半導體晶片層 70之主面上之再配線層（墊再配置層）75、及配置於此再配^ 層75上之多數烊料凸塊14之構成。 .半導體晶片層70主要係呈現具有半導體基板71、在此半 導體基板7 1之主面上分別重疊多數段絕緣層、配線層之多 層配線層72、及以覆蓋此多層配線層72之方式形成之表面 84494 -35- 1275170 輸莫74之構成。半導體基板71例如係以單晶發所形成， 多層配線屬72之絕緣層例如係以氧化梦膜 線層72之配線層例如係以鋁人 风少禮配 係'以鋁(ΑΙ)或鋁合金膜所形成。表面保 謾胺74例如係以氮化矽膜所形成。 半導體晶片層7G之主面形成有多數電極塾73，此多數電 極塾73係沿著CSP型半導體裝置Id之互相向對向之二邊被 配置。多數電極塾73分別形成於多層配線心之最上声之 配線層。多層配線層72之最上層之配線層係被形成於:上 層之表面保護膜7 4所霜芸，* $主=, 又腺覆a，在此表面保護膜74形成有使電 極墊7 3表面露出之開口。 再配線層75主要係呈現具有形成於表面保護膜74上之絕 緣層（未予圖示）、在此絕緣層上延伸之多層配線76、覆蓋此 多層配線76而形成於絕緣層上之絕緣層刀、及形成於絕緣 層77之上層之多數電極塾78之構成。 多層配線7 6之各-端側係通過形成於其下層之絕緣層之 開口及形成於表面保護膜74之開口’分別電性及機械性地 連接於多數電極墊7 3。 在多數電極㈣分別電性及機械性地連接配置於再配線 層75上之多數焊料凸塊14。作為焊料凸塊14，係使用實質 上不含錯之無錯組成之焊料凸塊，例如使用如_3【糾％】 Ag-0.5【wt°/。】Cu組成之坪料凸塊。 再配線層75係用於將排列間距寬於半導體晶片層7〇之多 數電極塾73之多數電極塾78再配置之層，再配線層75之電 極墊78係以與安裝CSP型半導體裝置u之安裝基板之電極 84494 -36- 1275170 之排列間距被配置 塾之排列間距同 烊接性：7目8:表：如圖34所示，以提高與焊料凸塊Η之可 係以沁為主成二 合層7。在本實施形態中，接合層7 CSP刑半^而利用實質上不含硫之犯電鍍層所形成。 之間介置Μ係在電極塾78與安裝基板之電接塾 施形能m文鈦基板。因此，與前述實 、二问t ’將電極塾78上之接合層7構成實質上不含疏 料^人既m3寺’可提高安裝於安裝基板後之悍 十接合邵之耐衝擊強度。 r 在則逑實施形態一〜四中，係以沁為主成分之Nl電 曰斤形成接合層7為例加以說明，但作為接合層7，也 利用以4白· 7：尖、JL 、 ^ 衣外為主成分之電鍍層所形成。此電鍍層係利用 無電場電鍍法所形成。 7以上，已就本發明人所創見之發明，依據前述實施形態 了以具體說明，但本發明並不僅限定於前述實施形態，在 不脫離其要旨之範圍内，當然可作種種變更。 例如，本發明可適用於使用無鉛組成之焊料凸塊安裝多數 半導m日曰片之所謂MCM(Multi Chip Module :多晶片模組）之 電子裝置。 又’本發明可適用於裝入使用無鉛組成之焊料凸塊將半 導t置安裝於安裝基板之模組之IC(Integrated Circuit;積 月豆氣路）卡、PDA(Personal Digital Assistants ;個人數位助 理）等可攜式電子機器。 發明之效果 84494 -37- Ϊ275170 本案所揭示之發明中 中較具有代表性之發明所 功效可簡單說明如下 依據本發明，可坤士、⑽ r R 了杯求烊料連接部之耐衝擊強度之提高。 [圖式簡單說明】 圖1係表示本發明之實 一 挺略構成之平面圖。 八型半導體裝置之 圖2係沿圖1之A-A線之剖面圖。 圖3係將圖2局邵放大之要部剖面圖。 圖4係將圖3局邵放大之要部剖面圖。 圖5係本發明之實施形態一之bga型 所择\ b , 表置之良k 式選樣基板（配線基板）之概略 底面圖’㈨係剖面圖)。 構成K⑷係 、圖6係本發明之實施形態—之Β(}α型半導體裝置 <說明® ((a)〜⑷係各步驟之剖面圖）。 以 圖7係在本發明之實施形 L告中，筐一几％ 土 +導體襞置之製 L中罘一凸塊形成步驟之說明圖（（a)〜（(〇 圖）。 1 )係各步驟之剖面 圖8係在本發明之實施形態一之bga 造中，第二凸塊形成步驟之說明圖(⑷〜(b);導夂，^ 圖）。 各步騾之剖面 圖9係表示裝入本發明之實施形態一之心 置工模組（電子裝置）之概略構成之平面圖。 ，虹衣 圖1 〇係沿圖9之B_B線之剖面圖。 圖11係將圖1 〇局邵放大之要部剖面圖。 84494 -38· 1275170 圖12係將圖11局部放大之要部剖面圖。 圖1 3係圖9之模組之製造所使用之安裝基板之概略構成 之圖（（a)係平面圖，（1))係剖面圖）。 圖14係表示含圖13之安裝基板之多面處理面板之概略構 成之平面圖， 圖15係圖9之模組之製造之說明圖（（a)&(b)係各步驟之剖 面圖）。 圖16係表示裝入圖9之模組後之行動電話（可攜式電子機 為）之概略構成之平面圖。 圖17係表示接合層中之硫濃度與焊料接合部之耐衝擊強 度之關係之特性圖。 圖18係表示接合層中之硫濃度高時之焊料接合部之要部 剖面圖。 圖19係耐衝擊評估之說明圖。 圖20係耐衝擊評估之說明圖。 圖21係表不接合層中之碳濃度與焊料接合部之耐衝擊強 度之關係之特性圖。 圖22係表示接合層中之碳濃度高時之焊料接合部之要部 刻面圖。 .圖23係表示接合層中之氟濃度與焊料接合部之耐衝擊強 度之關係之特性圖。 圖4係表7F接合層中之氟濃度高時之烊料接合部之要部 剖面圖。 ^手表7^接合層中之氧濃度與焊料接合部之耐衝擊強 84494 -39- 1275170 度之關係之特性圖。 圖26係表示接合層中之氧濃度高時之焊料接合部之要部 剖面圖。 圖2 7係表示接合層中之氯濃度與坪料接合部之衝擊彎曲 應變之關係之特性圖。 圖2 8係表示接合層中之氯濃度南時之焊料接合部之要部 剖面圖。 圖29係表示本發明之實施形態二之LGA半導體裝置之概 略構成之剖面圖。 圖3 〇係將圖2 9局部放大之要部剖面圖。 圖3 1係表示本發明之實施形態三之朝下焊接構造之BGA 型半導體裝置之概略構成之剖面圖。 圖3 2係將圖3 1局部放大之要部剖面圖。 圖33係表示本發明之實施形態四之csp型半導體裝置之 概略構成之剖面圖。 圖34係將圖33局部放大之要部剖面圖。 【圖式代表符號說明】 la’ lb5 lc，ld···半導體裝置、2…半導體晶片、3···電極墊 4插入式選樣基板（配線基板）、5 · · ·配線、5 a · · ·電極塾、6 ·.. 私極墊、7···接合層、8···Αιι膜、9a，9b···合金層、1〇…保護 膜、11.··接著材料、12…焊接線、13···樹脂封裝體、Μ.··焊 料凸塊、14a···焊料凸塊、14b…焊料膏層、15··.焊劑層、 2〇·_·模組、21···安裝基板、22···電極墊、23·.·保護膜、24.·· 搭載區域、25·..BGA型半導體裝置、26·..QFP型半導體裝置 84494 1275170 、30···多面處理面板、31···框體、32···製品形成區域、33··· 連結邵、4 0…行動電話、4 1…框體、4 2…顯示邵、4 3…键操 作部、44···天線、 60···半導體晶片、62···電極墊、63···焊料凸塊、64···插入 式選樣基板、6 5…電極塾、6 6…塾底填料樹脂、 70···半導體晶片層、71…半導體基板、72···多層配線層、 7 3…電極整、7 4…表面保護膜、7 5…再配線層（塾再配置層） 、7 6…配線、7 7…絕緣層、7 8…電極塾。 84494 -41 -

Claims (1)

  1. Ι275ί "F©108665號專利申請案
    中文申請專利範圍替換本(95年4月） 拾、申請專利範圍： 1.
    # 霹, %
    5. 、種半導體裝置，其特徵在於：包含接合構造 嚴層導體層與無鉛焊料層之間設有實質上不含硫:、 :層♦且在前述接合層與前述無鉛焊料層之： 寺兀素之合金層者。 〇此 如申請專利範圍第1項之半導體裝置，其中 前述接合層中之硫濃度在2次離子質量分析 層離子計數值之比例在1%以下者。 了接5 如中請專利範圍第1項之半導體裝置’其中 前述接合層係以鎳為主成分之鍵層、或以繞 成分之鍍層者。 為王 如申請專利範圍第}項之半導體裝置，其中 前述焊料層係包含錫系合金材料者。 如申請專利範圍第1項之半導體裝置，其中 前述焊料層係凸塊者。 6.如申請專利範圍第1項之半導體裝置，其中 前述底層導體層係配線基板之電極墊； 則述接合層係形成於前述電極墊之表面之鍍層. 如述焊料層係接合於前述接合層之凸塊者。 7·如申請專利範圍第丨項之半導體裝置，其中進一步包本· 配線基板，其中電極墊形成於與主面相對向之者 ;及半導體晶片，其係安裝於前述配線基板之主面者· 觔述底層導體層係前述配線基板之電極塾； 觔述接合層係开;^成於前述電極墊之表面之鍍厣· 84494-950413.doc 1275170 前述焊料層係接合於前述接合層之凸塊者。 8. 如申請專利範圍第1項之半導體裝置，其中進一步包含： 配線基板，其中電極墊形成於主面者；及半導體晶片 ，其中電極墊形成於主面者； 前述底層導體層係前述配線基板之電極墊； 前述接合層係形成於前述電極墊之表面之鍍層； 前述焊料層係介於前述配線基板之電極墊與前述半 導體晶片之電極墊之間之凸塊者。 9. 如申請專利範圍第1項之半導體裝置，其中進一步包含： 配線基板，其中電極墊形成於主面者；及半導體晶片 ，其中電極塾形成於主面者； 前述底層導體層係前述半導體晶片之電極墊； 前述接合層係形成於前述電極蟄之表面之鍍層； 前述焊料層係介於前述配線基板之電極塾與前述半 導體晶片之電極墊之間之凸塊者。 10. 如申請專利範圍第1項之半導體裝置，其中進一步包含： 半導體基板；多數第一電極墊，其係配置於前述半導 體基板上者；及第二電極塾，其係在前述多數第一電極 墊之上層，以寬於該第一電極墊之排列間距被配置，並 分別被電性連接於前述多數第一電極墊者； 前述底層導體層係前述第二電極塾； 前述接合層係形成於前述第二電極塾之表面之鏡層； 前述焊料層係接合於前述接合層之凸塊者。 11. 如申請專利〜範圍第1項之半導體裝置，其係被裝入可攜 84494-950413.doc 1275170 式電子機器者。 12. —種半導體裝置之製造方 並 •唯供 ，、狩徵在於包含下述步驟 搞孰，ET — ‘ 、在人面相對向之背面形成電 極土’且在前述電極墊之表 層； 面形成實質上不含硫之接合 在則述配線基板之主面安裝半導體晶片；及 13 將無錯烊料熔化於前述接合層上而形成凸塊。 種半導體裝置之製造方法，並特 •淮供产、 贫/、狩徵在於包含下述步驟 與；=面形成電極塾’且在前述電極塾之表面形成 二=合層之配線基板，與在主面形成電極 墊之+導體晶片；及 在前述配線基板之接合層與前述半導體晶片之 整之間介設包含無料料之凸塊之狀態下1化前Z 塊而安裝前述半導體晶片者。 14·如申請專利範圍第12或13項之半導體裝置之製 ，其中 义万法 前述接合層中之硫濃度在2次離子質量分析中對接人 層離子計數值之比例在1 %以下者。 、a 15. 如申請專利範圍第12或13項之半導體裝置 ，其中 I k万法 如述接合層係以鎳為主成分之鍍層、或以鎳•碑、、 成分之鍍層者。 $為主 16. 如申請專利範圍第12或13項之半導體 ，其中 〜万法 84494-950413.doc 1275170 前述無鉛焊料係錫系合金材料者。 1 7. —種電子裝置，其特徵在於：包含接合構造，其係在電 子部件之電極墊與配線基板之電極墊間介設無鉛焊料 層，在前述電子部件之電極墊與前述無鉛焊料層間，介 設實質上不含硫之接合層’且在前述接合層與前述無鉛 焊料層間，介設含此等元素之合金層者。 1 8. —種電子裝置，其特徵在於：包含接合構造，其係在電 子部件之電極墊與配線基板之電極墊間介設無鉛焊料 層，在前述配線基板之電極墊與前述無鉛焊料層間，介 設實質上不含硫之接合層，且在前述接合層與前述無錯 焊料層間，介設含此等元素之合金層者。 19. 如申請專利範圍第17或18項之電子裝置，其中 前述接合層中之硫濃度在2次離子質量分析中對接合 層離子計數值之比例在1 %以下者。 20. 如申請專利範圍第17或18項之電子裝置，其係被裝入可 攜式電子機器者。 21. —種電子裝置之製造方法，其特徵在於包含下述步驟： 準備一電子邵件，其包含在表面上形成實質上不含硫之 接合層之電極墊，及 將介設在配線基板之電極墊與前述電子部件之接合 層間之無船焊料層溶化，而接合前述接合層與前述配線 基板之電極墊者。 22. —種電子裝置之製造方法，其特徵在於包含下述步騾： 準備包含電極墊之電子部件、與包含在表面上形成實質 84494-950413.doc 1275170 上不含硫之接合層之電極墊之配線基板，及 將介設在前述配線基板之接合層與前述電子部件之 電極墊間之無鉛焊料熔融，而接合前述接合層與前述電 子部件之電極墊。 23. 如申請專利範圍第21或22項之電子裝置之製造方法，其中 前述接合層中之硫濃度在2次離子質量分析中對接合 層離子計數值之比例在1 %以下者。 24. —種半導體裝置，其特徵在於包含：接合構造，其係在 底層導體層與無鉛焊料層之間，形成實質上不含碳之接 合層，且在前述接合層與前述無鉛焊料層之間，形成含 此等元素之合金層者。 25. 如申請專利範圍第24項之半導體裝置，其中 前述接合層中之碳濃度在2次離子質量分析中對接合 層離子計數值之比例在1 %以下者。 26. —種電子裝置，其特徵在於包含：接合構造，其係在電 子部件之電極墊與配線基板之電極墊間介設無鉛焊料 層，在前述電子部件之電極墊與前述無鉛焊料層間，介 設實質上不含碳之接合層，且在前述接合層與前述無鉛 焊料層間介設含此等元素之合金層者。 27. —種電子裝置，其特徵在於：包含接合構造，其係在電 子部件之電極墊與配線基板之電極墊間介設無鉛焊料 層，在前述配線基板之電極墊與前述無鉛焊料層間，介 設實質上不含碳之接合層，且在前述接合層與前述無鉛 焊料層間，介設含此等元素之合金層者。 84494-950413.doc 1275170 28. 如申請專利範圍第26或27項之電子裝置，其中 前述接合層中之碳濃度在2次離子質量分析中對接合 層離子計數值之比例在1 %以下者。 29. —種半導體裝置，其特徵在於：包含接合構造，其係在 底層導體層與無鉛焊料層之間，形成實質上不含氟之接 合層，且在前述接合層與前述無鉛焊料層之間，形成含 此等元素之合金層者。 30. 如中請專利範圍第29項之半導體裝置，其中 前述接合層中之氟濃度在2次離子質量分析中對接合 層離子計數值之比例在0.2%以下者。 3 1 · —種電子裝置，其特徵在於：包含接合構造，其係在電 子部件之電極墊與配線基板之電極墊間介設無鉛焊料 層，在前述電子部件之電極墊與前述無鉛焊料層間，介 設實質上不含氟之接合層，且在前述接合層與前述無鉛 焊料層間，介設含此等元素之合金層者。 32. —種電子裝置，其特徵在於：包含接合構造，其係在電 子部件之電極墊與配線基板之電極墊間介設無鉛焊料 層，在前述配線基板之電極墊與前述無鉛焊料層間，介 設實質上不含氟·之接合層，且在前述接合層與前述無錯 焊料層間，介設含此等元素之合金層者。 33. 如申請專利範圍第31或32項之電子裝置，其中 前述接合層中之氟濃度在2次離子質量分析中對接合 層離子計數值之比例在0·2%以下者。 34. —種半導體裝置，其特徵在於：包含接合構造，其係在 84494-950413.doc 1275170 底層導體層與無鉛焊料層之間，形成實質上不含氧之接 合層，且在前述接合層與前述無錯烊料層之間，形成含 此等元素之合金層者。 3 5.如申請專利範圍第34項之半導體裝置，其中 前述接合層中之氧濃度在2次離子質量分析中對接合 層離子計數值之比例在1 0%以下者。 3 6. —種電子裝置，其特徵在於：包含接合構造，其係在電 子部件之電極墊與配線基板之電極墊間介設無鉛焊料 層，在前述電子部件之電極墊與前述無鉛焊料層間，介 設實質上不含氧之接合層，且在前述接合層與前述無鉛 焊料層間，介設含此等元素之合金層者。 3 7. —種電子裝置，其特徵在於：包含接合構造，其係在電 子部件之電極墊與配線基板之電極墊間介設無鉛焊料 層，在前述配線基板之電極墊與前述無鉛焊料層間，介 設實質上不含氧之接合層，且在前述接合層與前述無錯 焊料層間，介設含此等元素之合金層者。 3 8.如申請專利範圍第36或37項之電子裝置，其中 前述接合層中之氧濃度在2次離子質量分析中對接合 層離子計數值之比例在1 〇%以下者。 39. —種半導體裝置，其特徵在於：包含接合構造，其係在 底層導體層與無錯焊料層之間，形成實質上不含氯之接 合層，且在前述接合層與前述無錯烊料層之間，形成含 此等元素之合金層者。 40. 如申請專利範圍第39項之半導體裝置，其中 84494-950413.doc 1275170 前述接合層中之氯濃度在2次離子質量分析中對接合 層離子計數值之比例在1 0%以下者。 41. 一種電子裝置，其特徵在於：包含接合構造，其係在電 子部件之電極墊與配線基板之電極墊間介設無鉛焊料 層，在前述電子部件之電極墊與前述無鉛焊料層間，介 設實質上不含氯之接合層，且在前述接合層與前述無錯 焊料層間介設含此等元素之合金層者。 42. —種電子裝置，其特徵在於：包含接合構造，其係在電 子部件之電極墊與配線基板之電極墊間介設無鉛焊料 層，在前述配線基板之電極墊與前述無鉛焊料層間，介 設實質上不含氯之接合層，且在前述接合層與前述無鉛 焊料層間，介設含此等元素之合金層者。 43. 如申請專利範圍第41或42項之電子裝置，其中 前述接合層中之氯濃度在2次離子質量分析中對接合 層離子計數值之比例在1 〇%以下者。 44. 一種半導體裝置，其特徵在於：包含接合構造，其包含 :底層導體層；形成於前述底層導體層上之接合層；形 成於前述接合層上之無錯焊料層；及前述接合層與前述 無錯焊料層之間含此等層之元素之錫系合金層；其中 為使衝擊彎曲應變大於20OOppm，使前述接合層中之 硫濃度在2次離子質量分析中對接合層離子計數值之比 例在1 %以下。 45. 如申請專利範圍第44項之半導體裝置，其中 前述接合層係以鎳•麟為主成分之鐘層者。 84494-950413.doc 1275170 、㈢專利乾圍弟44項之半導體裝置，其中 則述焊料層係凸塊者。 47·如=請專利範圍第料項之半導體裝置，其中 )述底層導體層係配線基板之電極墊； 1 I接合層係形成於前述電極塾之表面之鍍層； f t焊科層係接合於前述接合層之凸塊者。 4 8 ·如中士杳奎心 一;範圍第44項之半導體裝置，其中進一步包含： •=基板’其中電極#係形成於與主面相對向之背面者 二半導卵片，其係安裝於前述配線基板之主面者； =展層導體層係前述配線基板之電極塾； 二：，合層係形成於前述電極墊之表面之鍍層； j 料層係接合於前述接合層之凸塊者。曰 84494-950413.doc
TW092108665A 2002-04-17 2003-04-15 Semiconductor device and its manufacturing method, electronic device and its manufacturing method TWI275170B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002114408A JP4034107B2 (ja) 2002-04-17 2002-04-17 半導体装置

Publications (2)

Publication Number Publication Date
TW200402860A TW200402860A (en) 2004-02-16
TWI275170B true TWI275170B (en) 2007-03-01

Family

ID=29207657

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092108665A TWI275170B (en) 2002-04-17 2003-04-15 Semiconductor device and its manufacturing method, electronic device and its manufacturing method

Country Status (4)

Country Link
US (1) US6879041B2 (zh)
JP (1) JP4034107B2 (zh)
KR (2) KR100941849B1 (zh)
TW (1) TWI275170B (zh)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183669A (ja) * 2003-12-19 2005-07-07 Tdk Corp 実装基板およびそれを用いた電子部品
US7005745B2 (en) * 2004-01-22 2006-02-28 Texas Instruments Incorporated Method and structure to reduce risk of gold embrittlement in solder joints
DE102004029584A1 (de) * 2004-06-18 2006-01-12 Infineon Technologies Ag Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages
US20060068218A1 (en) 2004-09-28 2006-03-30 Hooghan Kultaransingh N Whisker-free lead frames
JP4817418B2 (ja) * 2005-01-31 2011-11-16 オンセミコンダクター・トレーディング・リミテッド 回路装置の製造方法
JP2006261569A (ja) * 2005-03-18 2006-09-28 Dowa Mining Co Ltd サブマウントおよびその製造方法
TWI514522B (zh) * 2005-03-18 2015-12-21 Dowa Electronics Materials Co 副載置片及其製造方法
JP2006286944A (ja) * 2005-03-31 2006-10-19 Dowa Mining Co Ltd サブマウント及びその製造方法
KR100723497B1 (ko) * 2005-08-11 2007-06-04 삼성전자주식회사 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
US7233074B2 (en) * 2005-08-11 2007-06-19 Texas Instruments Incorporated Semiconductor device with improved contacts
JP4569423B2 (ja) 2005-08-31 2010-10-27 株式会社日立製作所 半導体装置の製造方法
JP2007165420A (ja) * 2005-12-12 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置
JP2007258292A (ja) * 2006-03-22 2007-10-04 Nippon Inter Electronics Corp 縦型半導体装置
JP2007294899A (ja) * 2006-03-31 2007-11-08 Dowa Electronics Materials Co Ltd 半田層及びそれを用いた電子デバイス接合用基板並びに電子デバイス接合用サブマウント
US7727805B2 (en) * 2007-06-11 2010-06-01 Intel Corporation Reducing stress in a flip chip assembly
JP5331322B2 (ja) * 2007-09-20 2013-10-30 株式会社日立製作所 半導体装置
JP2009099589A (ja) * 2007-10-12 2009-05-07 Elpida Memory Inc ウエハまたは回路基板およびその接続構造体
US8367244B2 (en) * 2008-04-17 2013-02-05 Enovix Corporation Anode material having a uniform metal-semiconductor alloy layer
JP4991637B2 (ja) * 2008-06-12 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20090310320A1 (en) * 2008-06-16 2009-12-17 Weston Roth Low profile solder grid array technology for printed circuit board surface mount components
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
EP2340554B1 (en) * 2008-09-18 2017-05-10 Imec Methods and systems for material bonding
JP2010161136A (ja) * 2009-01-07 2010-07-22 Panasonic Corp 半導体装置及びその製造方法
US8592995B2 (en) * 2009-07-02 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8377816B2 (en) * 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
KR101070098B1 (ko) * 2009-09-15 2011-10-04 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
US8659155B2 (en) * 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8610270B2 (en) * 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8519537B2 (en) * 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8698306B2 (en) 2010-05-20 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate contact opening
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
JP5557788B2 (ja) * 2011-04-07 2014-07-23 株式会社 日立パワーデバイス 電子装置の製造方法
JP5509295B2 (ja) * 2012-11-02 2014-06-04 パナソニック株式会社 半導体装置
US9355980B2 (en) 2013-09-03 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional chip stack and method of forming the same
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
KR102356810B1 (ko) * 2015-01-22 2022-01-28 삼성전기주식회사 전자부품내장형 인쇄회로기판 및 그 제조방법
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US11094661B2 (en) * 2015-11-16 2021-08-17 Kabushiki Kaisha Toyota Chuo Kenkyusho Bonded structure and method of manufacturing the same
JP2017103434A (ja) * 2015-12-04 2017-06-08 トヨタ自動車株式会社 半導体装置
KR102373440B1 (ko) * 2017-03-17 2022-03-14 삼성디스플레이 주식회사 디스플레이 패널 및 이를 구비하는 디스플레이 장치
KR20190085590A (ko) * 2018-01-11 2019-07-19 삼성전자주식회사 반도체 장치, 이를 포함하는 반도체 패키지 및 이의 제조 방법
JP2022000676A (ja) 2020-06-19 2022-01-04 株式会社ジャパンディスプレイ 表示装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0634983A (ja) 1992-07-17 1994-02-10 Sharp Corp 貼合わせ装置
US6384344B1 (en) * 1995-06-19 2002-05-07 Ibiden Co., Ltd Circuit board for mounting electronic parts
JP3677983B2 (ja) 1998-02-05 2005-08-03 株式会社村田製作所 セラミック基板
JP2000244084A (ja) * 1999-02-24 2000-09-08 Kyocera Corp 配線基板
KR100306842B1 (ko) 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
JP2001144214A (ja) 1999-11-17 2001-05-25 Canon Inc 半導体装置およびその接合構造
JP3475147B2 (ja) * 2000-04-17 2003-12-08 株式会社タムラ製作所 はんだ接続部
JP2002146548A (ja) 2000-11-08 2002-05-22 Matsushita Electric Ind Co Ltd 無電解ニッケルめっき皮膜およびそれを用いたプリント配線板
JP3910363B2 (ja) * 2000-12-28 2007-04-25 富士通株式会社 外部接続端子

Also Published As

Publication number Publication date
JP2003309223A (ja) 2003-10-31
KR20030082382A (ko) 2003-10-22
KR100941849B1 (ko) 2010-02-11
JP4034107B2 (ja) 2008-01-16
TW200402860A (en) 2004-02-16
US6879041B2 (en) 2005-04-12
KR20090119748A (ko) 2009-11-19
KR100969446B1 (ko) 2010-07-14
US20030197277A1 (en) 2003-10-23

Similar Documents

Publication Publication Date Title
TWI275170B (en) Semiconductor device and its manufacturing method, electronic device and its manufacturing method
KR100790978B1 (ko) 저온에서의 접합 방법, 및 이를 이용한 반도체 패키지 실장 방법
JP3311215B2 (ja) 半導体装置
US10679916B2 (en) Circuit module and manufacturing method thereof
TW200828523A (en) Multi-component package with both top and bottom side connection pads for three-dimensional packaging
US7679188B2 (en) Semiconductor device having a bump formed over an electrode pad
US6392291B1 (en) Semiconductor component having selected terminal contacts with multiple electrical paths
JP2008130701A (ja) 配線基板とそれを用いた半導体装置及び半導体装置の製造方法
JP2007013099A (ja) 無鉛半田ボールを有する半導体パッケージ及びその製造方法
TW201409589A (zh) 半導體裝置之製造方法
JP2007227783A (ja) 半導体装置の製造方法
JP4509673B2 (ja) 電子部品及びその製造方法、並びに電子装置
US11094658B2 (en) Substrate, electronic substrate, and method for producing electronic substrate
JP2003124274A (ja) 半導体ウェハーならびに半導体装置およびその製造方法
JP5161847B2 (ja) 半導体装置
CN111200913B (zh) 电子基板的制造方法及安装用片
US20090200362A1 (en) Method of manufacturing a semiconductor package
JP4402102B2 (ja) 半導体装置
JP3659872B2 (ja) 半導体装置
JPH06268141A (ja) 電子回路装置の実装方法
JP2005294482A (ja) 電子部品及び電子装置
KR100706574B1 (ko) 무연 솔더볼을 갖는 반도체 패키지 및 그 제조방법
JP4376262B2 (ja) 半導体装置と配線基板との実装体の製造方法
KR20070079361A (ko) 반도체 칩 패키지 및 그 제조 방법
JPH11317425A (ja) 半導体装置

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent