TWI254450B - Photoelectric conversion device and manufacturing method thereof - Google Patents

Description

.1254450 ^ (υ 九、發明說明 【發明所屬之技術領域】 本發明有關於光電轉換裝置，更明確地說，有關於 MOS類型之光電轉換裝置及其製造方法。 【先前技術】 近年來’光電轉換裝置已經被使用作爲二維影像輸入 φ 裝置的固態影像拾取裝置，該影像裝置係針對於數位相機 及攝影機’或者，被利用於一維影像讀取裝置，針對於傳 真機或掃描器，並且，其有更多之需求。 至於光電轉換裝置，已經使用了 C C D (電荷耦合裝 置）或MOS類型感應器。至於MOS類型感應器的代表， 一 CMOS光電轉換裝置（以下簡稱MOS感應器）已經被 實際採用（見日本專利特開2001-332714)。 第7圖爲安裝有CM0S感應器之固態影像拾取裝置的 φ 電路方塊圖例。 於第7圖中，參考數1爲一光二極體（以下稱爲Pd ' )，其將光轉換爲信號電荷，參考數2爲一傳送MOS電 晶體，用以傳送產生於PD中之一信號電荷，參考數3爲 一浮動擴散區（以下稱爲FD )，用以暫時地儲存一傳送 信號電荷，參考數4爲一重置M0S電晶體，用以重置該 FD3及PD1，參考數5爲一選擇M〇s電晶體，用以選擇 一陣列中之一隨機線，參考數6爲一源極跟隨器M0S電 晶體，用以將FD3的信號電荷的電壓轉換，並將之以一 (2) .1254450 源極跟隨器類型之放大器放大，參考數7爲一讀取線，其_ 係爲一行所共用，以讀取一像素電壓信號，及參考數8爲 一定電流源，用以將讀取線7轉換爲定電流。雖然未顯示 出，但用以處理來自此像素之信號的電路及用以驅動像^ ，中之電晶體的驅動電路（移位電阻）之一或兩者係被形成 爲在同一基材上之週邊電路。 每一像素（除了定電流源8外）被安排呈一陣列圖案 φ ，並構成一影像拾取裝置。 第8圖爲安裝有CMOS感應器之影像拾取裝置的像素 之剖面圖，更明確地說，其係爲一視圖，以顯示第7圖中 之PD1及傳送M0S電晶體2的一部份。參考數1 1表示 一 η型矽基材，參考數12爲一 p型井，參考數13a爲 M0S電晶體的閘氧化膜，參考數13b爲光接收部份的一 氧化物薄膜，參考數14爲傳送M0S電晶體2的閘極電極 ，參考數15爲PD1之η型陽極（η型模式15係與信號電 φ 荷有相同導電類型並操作以儲存及傳送信號電荷），參考 數16爲一表面Ρ型區，用以將PD1轉爲埋入結構，參考 數1 7爲一選擇氧化物膜，用以分離像素，參考數1 8爲一 I η型高濃度區，其形成一 FD3並作爲傳送M0S電晶體2 的汲極區，參考數1 9爲一氧化矽膜，用以隔離開閘電極 14及金屬第一層21，參考數20爲一接觸插塞，參考數 22爲一層間絕緣膜，用以隔絕金屬第一層2 1及金屬第二 層23，參考數24爲一層間絕緣層，用以隔離第二金屬層 23與第三金屬層25，及參考數26爲一鈍化膜。於一彩色 -6 - (3) 1254450 光電轉換裝置中，在鈍化膜2 6上層上，形成有未 彩色濾光片層，及微透鏡，用以改良靈敏度。來自 入射光通過一沒有第三金屬層25的開口部份並進； 光被吸收於PD之η型陽極15或ρ型井12內，並 ， 子·電洞對，其中，電子被儲存在η型陽極1 5中。 ^ 再者’有關於CMOS感應器之特性，因爲傳送 製程可用於像素部份之優點，所以，用以形成光接 φ PD形成井及用以形成驅動裝置之週邊電路形成井 爲同一導電類型。即，不像CCD，CMOS感應器之 性爲並不需要特定生產線，同時，可以藉由現行半 產線，來生產一低成本固態影像拾取裝置。 第11A-11D及12A-12C圖爲使用一般CMOS 傳統CMOS感應器之井形成法製程。 於此，使用η型矽基材作爲例子。 首先，一矽熱氧化膜2 7及氮化矽膜2 8被形成 φ 矽基材1 1上（第1 1Α圖）。 在移除氮化矽膜2 8中之光阻2 9圖案之想要區 ~ P型雜質3 0係藉由雜子佈植加以產生。在移除光阻 、，當執行熱氧化製程時，氧化矽膜3 1被形成在區 區域中引入有P型雜質30中。再者，氮化矽膜28 ，及η型雜質31被離子佈植所引入（第1 1 C圖） 時，因爲在引入有Ρ型雜質30的區域上形成有氧， ，所以η型雜質3 2係形成在ρ型雜質3 0自行對準 區域以外之區域中。本質上，氧化膜3 1係藉由一 示出之 表面的 、PD。 產生電 CMOS 收區之 係形成 最大特 導體生 製程之 在η型 域後， 29後 域中， 被移除 。在此 匕膜31 形成之 薄膜加 (4) 1254450 以形成，以在η型雜質3 2之佈植時不被穿過。 如上所述，在將Ρ型雜質3 0及η型雜質3 2引入想要 區域後，一熱擴散處理係被執行，以取得想要之深度及濃 度分佈（以下稱雜質分佈），藉以形成一 Ρ型井丨2及一 , η型井33(第11D圖）。 〜 隨後，在移除所有氧化物膜後，再次形成有砂熱氧化 膜2 7及氮化砍膜2 8 ’及想要區域藉由光阻2 9受到圖案 g 化，及氮化矽膜2 8受到蝕刻（第1 2 A圖）。 最後，在藉由選擇氧化膜1 7執行電氣隔離後，形成 有用以形成MOS電晶體、電阻、電容、二極體等之每_ 井區（第12B圖）。 隨後，形成Μ Ο S電晶體的閘極氧化膜4 0及一閘極電 極41，形成PD的η型區42及表面的ρ型區43、及 NMOS電晶體的源極/汲極44，及PMOS電晶體的源極/ 汲極45，隨後，透過一配線形成程序（未示出），完成 φ 該固態影像拾取（第12C圖）。 再者，第12Β圖由左向右依序顯示由選擇氧化膜17 形成一 PD形成ρ型井、一週邊電路ρ型井、及一週邊電 ' 路η型井’其中的優點爲能採用容易以低成本進行之最少 微影製程及自行對準井形成法。 再者’如日本特開 2000-23 22 1 4所示並不是傳統 CMOS<製程，但其中提出一控制雜質分佈的方法，這係藉 由在PD區中設置一埋入型磊晶區。 再者，在日本專利特開平0 1 - 2 4 3 4 6 2中，已經揭示一 (5) (5)1254450 固態影像拾取裝置，其包含多數光電轉換像素及掃描機構 ，用以讀取此光電轉換像素的信號，其中，光電轉換像素 被形成在較掃描機構所形成之雜質層濃度爲低之雜質層內 。這使得其可能依據比例縮小規則，藉由在高濃度雜質層 中形成掃描電路，而使MO S電晶體最小化。另外，其揭 示藉由在低濃度雜質層中形成光電轉換部份，而使得在光 二極體週邊上之空乏層擴充，以改良光靈敏度。 再者，在美國專利第6,445，014號案中，說明有關形 成有邏輯電路的週邊井及形成有像素格的井。更詳細地說 ，揭示一結構，其中形成有像素格的井係被視爲一反向井 ，及週邊井的雜質濃度係由頂部向井的底部降低（見該美 國公告案之第12圖）。再者，雜質濃度爲lxl0】6至 2 X 1 〇 18原子每立方公分，並被認爲相同之値。再者，有關 予以形成之井深度，形成PD區的井係較深（見該美國公 告第1 1圖）。 如上所述，雖然CMOS固態影像拾取裝置具有能使用 現行CMOS形成製程的優點，但對於改良攝像效能，仍有 若千問題需要克服。 第一問題爲予以引入與PD井區相同導電類型之週邊 井區的雜質量係被作成與先前技術中所示相同（第丨丨B圖 )，例如在此先前技術中，P D井區及週邊電路p型井區 中之雜質濃度並不能被分開設定。例如，爲了改良入射光 的頻譜特徵，並不可能只消除PD井的雜質濃度，或容易 地控制臨限値設定及在P D井內之Μ 0 S電晶體等，而不 (6) 1254450 必改變P型週邊井之濃度。 第二問題爲在將雜質引入每一 PD井區及週邊電路井

區後的熱擴散處理經常被一起執行（如第1 1 D圖所示> 。因此，原理上，並不可能單獨控制PD井區之雜質分佈 - 的深度，因此，週邊電路井的雜質分佈必須每次改變’ W 6 改良CMOS感應器的特徵，並且，這造成設計上之不便。 再者，依據日本專利特開平0 1 -243 62的結構’將有 φ 一點予以檢測如下。即，在井用以形成週邊電路的濃度變 高時，在光電轉換部份中之電荷收集效率可能並未完成° 當像素愈來愈小及其靈敏度降低時，這造成了更大的問® 〇 再者，依據美國專利6,445,0 1 4所揭示之結構’其中 有一點予以檢測如下。即，雖然井的深度及井的結構被作 成與光電轉換井及週邊井者不同，但因爲其雜質濃度係如 上所述爲相同，所以在光電轉換部份中之電荷收集經常並 φ 未完成。 因此，本發明之目的爲提供一光電轉換裝置，其能實 .現一 PD井結構，其對攝像效能有所貢獻，同時，使用現 ，行C Μ 0 S製程。 【發明內容】 爲了完成上述目的，本發明提出獨立控制及形成與 P D井相同之導電類型週邊電路井的雜質分佈。 因此，本發明之光電轉換裝置，其中一像素包含一光 -10· (7) 1254450 電轉換裝置，用以將光轉換爲信號電荷及一週邊電路，包 含電路用以處理在同一基材上安排有像素的像素區外之信 號電荷，該光電轉換裝置包含： 一第一導電類型之第一半導體區，用以形成該光電轉 - 換裝置，第一半導體區被形成在一第二導電類型之第二半 _ 導體區中；及 一第一導電類型之第三半導體區及一第二導電類型之 _ 第四半導體區，用以形成該週邊電路，該第三及第四半導 體區係被形成在第二半導體區中；及 其中該第一半導體區之雜質濃度係高於第二半導體區 之雜質濃度。 再者，在光電轉換裝置中，第一半導體區係特徵在於 包含多數雜質區，其中該等多數雜質區之每一個具有一雜 質濃度峰値。 本發明之其他特性及優點將由以下說明配合附圖加以 φ 說明，附圖中相同參考號表示相同或類型之元件。 【實施方式】 附圖顯示本發明之實施例，與說明一起作爲解釋本發 明之原理。 再者’本發明之實施例將參考附圖加以說明。用於說 明中之井表示一擴散有想要導電類型雜質之區域，並不限 制其製法。其具有與半導體區相同之功能。 -11 - (8) 1254450 〔第一實施例〕 第1A至1D圖及第2A至2C圖顯示本發明之第一實 施例之C Μ Ο S感應器的井形成法示意圖，更明確地說，一 種用以形成PD形成井及週邊電路形成井之形成方法。 : 於此，除了 p D外，p D形成井包含例如傳送Μ Ο S電 & 晶體的像素電路、F D、重置Μ Ο S電晶體、選擇Μ Ο S電晶 體、用以放大信號之源極跟隨器Μ Ο S電晶體等等。再者 φ ，在週邊電路形成井內，形成有：用以處理來自像素之信 號的電路；用以驅動包含像素之電晶體的驅動電路等等。 首先，在一 η型矽基材11上，形成有一矽熱氧化膜 27及一變成遮罩的氮化矽膜28，及一想要圖案受到光阻 29作成圖案（第1Α圖）。 再者，氮化矽膜2 8藉由一乾蝕受到圖案化（第1 Β圖 )’及一選擇氧化膜1 7係藉由熱氧化被形成，及氮化物 膜被移除，並且，固定住爲選擇氧化膜所分段之每一井區 • (第1C圖）。 再者，變成PD形成井之單一區藉由光阻29a受到圖 ^ 案化，及想要p型雜質30a及30b藉由離子佈植加以引入 • (第10圖）。因爲1)型雜質30&及3013係被單獨引入？〇 區，所以劑量、加速度、及離子佈植的次數等係允許被隨 機設定，及決定阻層29a厚度係被決定，以變成最大加速 能量的遮罩材料。再者，雖然未示出，但在形成p型雜質 30a及30b後，執行一·阻層移除’ 一熱處理可以自由進行 ，以取得想要的分佈。 -12- 1254450 ' (9) 在以此方式，設定形成PD的井區的雜質分佈後，此 時，週邊電路P型井區單獨受到光阻29b圖案化，及引入 p型雜質30(第2A圖）。再者，藉由光阻29c，η型雜質 32依序以相同方法引入週邊電路η型井區（第2Β圖）。 , 最後，爲了最佳化每一井的雜質分佈，執行一想要的熱處 理，藉以形成一 PD井34、一週邊電路ρ型井12、及一 η 型井33 (第2C圖）。 φ 當使用本實施例的方法時，可以將一最佳井結構設計 給每一井。 第3圖爲沿著第2C圖之線B-B所取之雜質分佈剖面 圖，其係當在本實施例中之PD井區的雜質分佈，特別是 上述PD井區受到圖案化，其後，p型雜質30a受到以能 量5E11至1E13原子/平方公分及40至7 00keV之離子 佈植多次，及P型雜質30b以2E11至1E14原子/平方 公分及7〇〇keV至2.7MeV離子佈植，然後兩雜質以驅動 φ 製程，在1000至1200 °c在N2氣份下0.5至6小時。 P型雜質30a及30b可以相同材料或不同材料，若不 - 同材料的雜質，則離子佈植的引入係以時間移位方式加以 ^ 執行。 再者，沿著示於先前技藝（第12B圖）之PD井區之 剖面 A - A的雜質分佈圖係在圖中以虛線表示，可以看出 本實施例相較於先前技藝及週邊電路形成P型井，具有較 深之P型雜質分佈。藉由此擴散深度，進入PD井之光載 子，即在長波長區中，具有深滲透長度的頻譜靈敏度可以 -13- (10) 1254450 顯著改良。 再者，相較於半導體基材表面側，PD形成井及週邊 電路形成井係被構成在基材深部側有較低之雜質濃度。相 較於PD形成井，週邊電路形成井之雜質分佈係較低，及 井的深度被形成爲較淺。以此方式，PD電荷的收集效率 、被改良，再者，裝置的生產效率可以加以改良。 於此，有關於兩井之雜質濃度的位置相比時，其係爲 φ 一足夠遠離形成MOS電晶體的源極汲極區的擴散區，其 中，例如該濃度可以在閘極電極及源極汲極區下之位置及 離開基材表面相同深度的位置加以比較。 再者，於本實施例中，因爲熱處理執行於與井形成時 間相同之熱處理條件下，所以P D區及週邊電路區並未有 淸晰之雜質濃度峰値，及在多數部份幾乎有相同濃度，因 此，雜質濃度可以在PD區及週邊電路區中作比較。 φ 〔第二實施例〕 第4A至4E圖及第5A至5C圖係爲CMOS感應器之 • 井形成方法，特別是在第二實施例中之P D井及週邊電路 f· ~ 并結構的形成方法。 第4A至4C圖爲與第一實施例相同。 於本實施例中，阻層圖案化2 9 a被執行於變成P D形 成井的區域中，及一想要P型雜質3 0 a在與第一實施例相 同條件下以離子佈植法加以引入。 因爲P型雜質3 〇 a係單獨引入p 〇區，所以，劑量、 -14- (11) 1254450 離子佈植的次數或能量等被允許自由設定。 再者’配合加速能量’作爲遮罩材料之阻層2 9 a的厚 度可以調整。再者，於本實施例中，如於第4D及4E圖 所示，離子佈植係被分開執行多數次。在離子佈植後，淺 • 半導體區35a藉由熱處理加以形成，其後，藉由離子佈植 形成涂導體區3 5 b，使得其可以作爲一 p D形成井。p型 雜質30a及30b可以是相同或不同材料。深半導體區35b φ 之雜質濃度峰値較佳相較於3 5 a的雜質濃度爲高。這是爲 了使35b作動爲一電位障壁，以防止在Pd所產生之電荷 漏入基材及一鄰近像素。再者，有關於35a，雜質濃度峰 値之雜質濃度較佳係高於形成週邊電路的p型井的雜質濃 度峰値。以此方式，在信號由P D傳送至F D的時間的傳 送電壓（空乏電壓）可以控制得很低。 再者’ PD形成井的p型雜質區具有與週邊電路井的 p型雜質區共同之區域，該較週邊電路井的p型雜質區爲 φ 深的p型雜質區可以單獨安排在PD井中。 隨後，在第5A圖後，其與第2A圖後有相且之製造 - 程序。 第6圖爲PD井的雜質分佈，特別是沿著本實施例第 5圖之剖面c_c所取之雜質佈圖。 沿著先前技藝（第12B圖）中所示之PD井區之剖面 A_A所取之雜質分佈係在圖中以虛線加以表示。 PD井的P型雜質區包含具有雜質濃度峰値之多數雜 胃區，最深P型雜質區之濃度係高於次深P型雜質區的濃 -15- (12) 1254450 度。 如圖所示’當在深擴散區中，有對應於3 5b之深擴散 層峰時，因爲由於P型擴散層的電位差，在淺於此峰之區 域中所產生之電荷有效地到達表面側的P D，所以，可以 - 顯著改良靈敏度。 .、表1爲一表格，藉由實際量測値，比較本發明之實施 例與先前技藝的PD靈敏度，並顯示本實施例的pd靈敏 φ 度係相較於先前技藝改良1 0 %或更多，同時，顯示本實施 例的功效。 〔表1〕 先前技藝 第一實施例 第二實施例 相對靈敏度比較 1 .00 1.10 1.16 自然地，使用第一實施例及第二實施例的像素結構可 φ 以應用至先前所示之第7及8圖。再者，本實施例的方法 不只可以避免使用埋入型PD之製程（日本專利公開 2 0 00-2322 1 4 )之磊晶成長時所產生之例如自動摻雜效應 、結晶缺陷等的危險，同時，也可以設計如第一實施例所 示之第2C圖或第二實施例之第5A圖之理想PD井，該理 想井係藉由離子佈植與一般熱處理之任意組合與週邊電路 區完全無關。 〔第三實施例〕 -16- 1254450 ' (13) 本實施例之不同於第一及第二實施例係在於 成之井係藉由具有一雜質濃度峰値的多數雜質區 及一週邊電路形成井也藉由多數具有雜質濃度峰 區所形成。形成程序也可以藉由以第4A至4E . 5 C圖相同之製程形成。然而，雜質3 1的佈植步 同加速電壓及劑量下執行。 本實施例之PD形成區及週邊電路形成區的 φ 如第9圖所示。於第9圖中，參考數101表示一 材（半導體基材）。η型矽基材101係以p型 108至110(第一至第三半導體區）形成，該等1 矽基材1 0.1中有雜質濃度峰値，及一基材面形成 離區102、一傳送電晶體的閘極電極103、讀取 儲存區105 (η型半導體區，其具有與信號電荷 電類型，其操作於儲存及傳送一光二極體的（信 、光二極體的表面Ρ區1〇6、及ρ型半導體111 φ 1 07係設有一開口部，其將光朝向光二極體以外 再者，參考數801表示具有雜質濃度峰値的ρ型 - (第四及第五半導體區），用以形成週邊電路。 . 8圖明顯看出，相較於週邊電路形成井，PD形 一半導體區至第三半導體區）係形成到基材的深 如後所述，但第一半導體區11 0的雜質濃度峰値 定爲高於第四及第五半導體區的峰値濃度。 依據此一構成，PD形成井及週邊電路形成 藉由在雜質離子佈植時之劑量及加速電壓，形成 PD所形 所形成， 値的雜質 與5Α至 驟係在不 剖面圖係 η型矽基 半導體區 S在η型 有一件隔 區 10 4、 想要的導 號電荷） 。遮光層 之區域。 半導體區 可以由第 成井（第 度。雖然 濃度係設 井均可以 爲想要井 -17- (14) 1254450 輪廓。再者，因爲形成在較P D形成井的基材深部份中之 第一半導體區1 1 0的峰値濃度可以設定爲很高，所以電荷 收集效率可以改良。 形成有PD之井的雜質濃度分佈係變成如第9圖所示 - 之分佈。雜質濃度峰値的最高濃度係爲形成在基材的最深 、位置中之第一雜質區11〇，即相較於接收光表面的基材的 最深部份，次高濃度係在井及反相導電η型區附近的第二 φ 雜質區108。在雜質濃度峰値中之第三雜質區1〇9係較雜 質區108及110爲低。 再者，每一半導體區的雜質濃度關係將加以說明。爲 最局之第一半導體區的雜質濃度峰値濃度的理由爲產生在 基材深部份中之電荷並未允許漏入基材側，而是被作爲電 位障壁，以作爲一信號。相較於第一半導體區1 1 0，第三 半導體區109係形成爲低濃度，以收集在第一半導體110 之表面側附近所產生之信號電荷。再者，形成接近表面的 φ 第二半導體區形成雜質濃度，該濃度相較於第三半導體區 109係較高，該第三半導體區108具有一功能，以控制與 - 光二極體的儲存區1〇5接合之空乏層之寬度。以此方式， ， PD的空乏電壓可以降低，及pd的總重置及總傳送可以 完成，而不必上升用以重置讀取區1 〇 4的電位。再者，重 置及傳送P D所需之傳送閘電壓，即給傳送電晶體的閘極 電極1 0 3的導通時間電壓可以很小，及可以確保動態範圍 ，而不會使得電源電壓上升。 第10圖爲PD部份之垂直方向中之濃度分佈示意圖 -18- (15) 1254450 ，並顯示沿著第9圖之線A-A’及B-B’所取之濃度 參考數2 0 6顯示光二極體的表面p區的濃度分佈， 於第9圖的參考數1 06。濃度分佈206可以藉由佈 氟硼加以形成。參考數205表示光二極體的儲存區 一 分佈，並對應於第9圖之參考數105。205可以藉 磷或砷加以形成。參考數208表示接近儲存區205 區的濃度分佈，並對應於第 9圖的參考數1 08。 φ 2 09及209’表示中間區的濃度分佈，並對應於第9 考數1 09。於第1 0圖中，中間區係藉由令兩階峰 形成。以此方式，本實施例也有效於濃度分佈係藉 對準想要結構的多數階的離子佈植加以形成。濃 2 09及2 09’可以藉由雙佈植硼或氟硼加以形成。 210表示在深於208及209的位置之雜質區的濃度 並對應於第9圖的參考數110。在p型半導體區Π 明將加以省略。濃度分佈2 1 1及2 1 2對應於第9圖 φ 數801及802。由第10圖看出，第一半導體區11 質濃度峰値濃度係高於第四及第五半導體區801及 " 濃度。較佳地，第二半導體區1 08的雜質濃度峰値 . 被設定爲較第四及第五半導體區爲高之雜質濃度峰 此方式，如上所述，電荷的收集效率可以改良，再 乏電壓可以保持爲低。 因爲上述功能，每一半導體區的峰値濃度位置 濃度的特定値將說明如下。第一半導體區 21 < lxl〇i6Cm_3至lxl018cnT3的雜質濃度峰値濃度，及 分佈。 並對應 植硼或 的濃度 由佈植 之雜質 參考數 圖的參 値加以 由多數 度分佈 參考數 分佈， [1的說 之參數 0的雜 8 02的 濃度也 値。以 者，空 及峰値 〕具有 峰的深 -19- (16) 1254450 度係位在離開基材表面2 · 0微米至4.0微米。第二 區20 8具有2xl015cnT3至2xl017cm·3的濃度，及 度係位在0.5微米至1.0微米。第三半導體區209 的峰値濃度爲1 xl015cm·3至5xl016cm·3，及有效設 深度在0.8微米至2。5微米。 再者，第四及第五半導體區較佳設定有ΙχΙΟ16 1 xlO1 8 cn^3的雜質濃度，及峰的深度係較佳在0.8 2 · 5微米。 依據如此所述之本實施例的結構，P D形成井 電路形成井將可以藉由在雜質離子佈植時之劑量及 壓，而形成爲想要之分佈。再者，此時，第一半 1 1 0的峰濃度也可以設定高於週邊電路區，使得電 效率可以改良。 (應用至數位相機） 第13圖顯示當使用依據本發明第一至第三實 光電轉換裝置至相機的電路圖。 在攝像鏡頭3 0 2前，有控制曝光之快門3 0 1。 係爲光闌3 0 3所控制，以及物件的影像係被攝影成 轉換裝置304。光電轉換裝置304使用本發明之光 裝置。由光電轉換裝置3 04所輸出之信號係在影像 號處理電路3 0 5處加以處理，並被一 A/D轉換器 由類比信號轉換爲數位信號。所輸出之數位信號進 到在信號處理單元3 07之算術處理。已處理之數位 半導體 峰的深 及 209, 定峰的 cm·3 至 微米至 及週邊 加速電 導體區 荷收集 施例的 光數量 爲光電 電轉換 拾取信 3 06所 一步受 {§號係 -20- (17) 1254450 被儲存在記憶體單元3 1 〇或經由一外部丨/ F 3】3 一外部設備。光電轉換裝置3 0 4、影像拾取信號 3 0 5、A/D轉換器3 06、及信號處理單元3〇7係 產生器3 0 8所控制’另外，整個系統係爲控制整 算3 0 9的單元所控制。爲了記錄影像在記錄媒體 輸出數位信號經由I/F單元3 !丨被記錄，該單元 爲控制整個算術運算的單元所控制記錄媒體。 【圖式簡單說明】 第1A、1B、1C及1D圖爲在本發明第一實 CMOS感應器之井形成法的一部份圖。 第2A、2B及2C圖爲在本發明第一實 CMOS感應器之井形成法的一部份圖。 第3圖爲在本發明第一實施例中之PD井區 佈的示意圖。 第4八、46、4(：、40及4£圖爲在本發明第 中之CMOS感應器之井形成法的一部份圖。 第5A、5B及5C圖爲在本發明第二實 CMOS感應器之井形成法的一部份圖。 第6圖爲在本發明第二實施例中之PD井區 佈的示意圖。 第7圖爲安裝有傳統CMOS感應器之固態影 置的像素的電路方塊圖。 第8圖爲安裝有傳統CM 0 S感應器之固態影 所傳送至 處理電路 爲一時序 個算術運 3 1 2 上’ 3 1 1控制 施例中之 施例中之 之雜質分 二實施例 施例中之 之雜質分 像拾取裝 像拾取裝 -21 - (18) 1254450 置的像素的剖面圖。 第9圖爲第三實施例之像素部份及週邊電路部份的剖 面圖。 第1 〇圖爲第9圖之濃度分佈圖。 ~ 第ΠΑ、11B、11C及11D圖爲使用一般CMOS製程 之傳統CMOS感應器的每一井形成法的一部份圖。 第12A、12B及12C圖爲使用一般CMOS製程之傳統 φ CMOS感應器的每一井形成法的一部份圖。 第1 3圖爲一電路圖例，其中使用依據本發明第三實 施例之光電轉換裝置至一相機。 【主要元件符號說明】 1 2 3

5 6 7 8 11 12 13a 13b 光二極體 傳送M0S電晶體 浮動擴散區 重置Μ 0 S電晶體 選擇M0S電晶體 源極跟隨器Μ 0 S電晶體 線 定電源源 矽基材 Ρ型井 閘氧化膜 薄氧化物膜 -22- (19)1254450 14 15 16 17 18 19 20

22 23 2 4 25 2 6 2 7 28

29a 29b，c 30 3 0a 30b 3 1 32 3 3 閘極電極 陽極 表面P型區 選擇氧化物膜 高濃度區 氧化矽膜 接觸插塞 第一層 層間絕緣膜 第二層 層間絕緣層 第三金屬層 鈍化膜 熱氧化膜 氮化矽膜 光阻 光阻 光阻 P型雜質 P型雜質 P型雜質 氧化膜 η型雜質 η型井 -23 1254450

(20) 34 PD井 40 閘極氧化膜 4 1 閘極電極 42 η型區 43 Ρ型區 44 源極/汲極 45 源極/汲極 35a 淺半導體區 3 5b 深半導體區 10 1 矽基材 102 絕緣區 103 閘極電極 104 讀取區 1 05 儲存區 106 表面區 107 遮光層 108 半導體區 1 09 半導體區 110 半導體區 111 半導體區 30 1 快門 302 攝像透鏡 303 光闌 304 光電轉換裝置 -24 (21) 1254450 305 306 307 308 309 3 10 3 11

3 13 801 802 信號處理單元 A/D轉換器 信號處理單元 計時產生器 控制整個及算術運算單元 記憶體單元 I/F單元 記錄媒體

外部I/F 半導體區 半導體區

-25-

Claims (1)

1254450 (1) 十、申請專利範圍 1. 一種光電轉換裝置，其中一像素包含一光電轉換裝 置，用以將光轉換爲信號電荷及一週邊電路包含用以處理 在像素區外之信號電荷的電路，像素區中的像素被安排在 同一基材上，其特徵在於包含： 第一導電類型之第一半導體區，用以設置光電轉換裝 置； g 第二導電類型之第二半導體區，該導電類型係與該信 號電荷有相同之導電類型；及 第一導電類型之第三半導體區，用以設置該週邊電路 y 其中該第一半導體區的雜質濃度係高於第二半導體區 的雜質濃度。 2. —種光電轉換裝置，其中一像素包含一光電轉換裝 置，用以將光轉換爲信號電荷及一週邊電路包含用以處理 φ 在像素區外之信號電荷的電路’像素區中的像素被安排在 同一*基材上，該光電轉換裝置包曰· 第一導電類型之第一半導體區，用以設置光電轉換裝 置； 第二導電類型之第二半導體區，該導電類型係與該信 號電荷有相同之導電類型；及 第一導電類型之第三半導體區，用以設置該週邊電路 其中該第一及第三半導體區包含雜質濃度峰値。 -26- (2) 1254450 3 .如申請專利範圍第2項所述之光電轉換裝置，其中 該第一半導體區的峰値雜質濃度係高於第三半導體區的峰 値雜質濃度。 4 ·如申請專利範圍第2項所述之光電轉換裝置，其中 ， 該第一半導體區的峰値雜質濃度位置係安置爲較第三半導 、體區的峰値雜質濃度位置爲深。 5 ·如申請專利範圍第2項所述之光電轉換裝置，其中 φ 該第一半導體區具有一結構中，其中具有雜質濃度峰値的 多數半導體區係安置在該基材內的一深方向中，以及，形 成在最深部份中之雜質濃度峰値的雜質濃度係高於形成在 光電轉換裝置的雜質濃度峰値的雜質濃度。 6 .如申請專利範圍第2項所述之光電轉換裝置，其中 該第一半導體區及第三半導體區係藉由具有雜質濃度峰値 的多數半導體區所形成，及在多數區中之用以形成第一半 導體區的最高雜質濃度峰値的區域的峰値雜質濃度係高於 φ 在多數區中之用以形成第三半導體區的最高雜質濃度峰値 的區域的峰値雜質濃度。 -27 -