TWI239013B - Nonvolatile memory device - Google Patents

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TWI239013B
TWI239013B TW092121016A TW92121016A TWI239013B TW I239013 B TWI239013 B TW I239013B TW 092121016 A TW092121016 A TW 092121016A TW 92121016 A TW92121016 A TW 92121016A TW I239013 B TWI239013 B TW I239013B
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Hee-Bok Kang
Young-Jin Park
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Hynix Semiconductor Inc
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Description

1239013 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶體裝置，具體而言，本發 明係關於一種使用一阻抗記憶體裝置之可程式化非揮發性 邏輯開關記憶體（暫存器）裝置。 【先前技術】 一般而言，如磁性記憶體及相位變化型記憶體（phase change memory ; PCM)之類非揮發性記憶體的資料處理速 度類似於揮發性隨機存取記憶體（Random ACCess
Memory ; RAM)的資料處理速度。當關閉電源時，會保存 非揮發性記憶體的資料。 圖1顯示傳統揮發性邏輯開關裝置的電路圖。由於傳統 邏輯開關及暫存器裝置皆是揮發性裝置，所以當關閉電源 時，不會保存此類暫存器中所儲存的資料。 -揮發性邏輯開關SW1連接—節點B與—節點c，以塑 應-施加至-閉極輸入端子A的控制信號。該揮發性邏二 開關SW1的該閘極輸入端子A不具有用於儲存先前資料和 目的資料的記憶體裝置。於是，#關閉電源時，不奋保存 此類記憶體裝置中所儲存的資料。 圖2顯示屬於Sram iStAV 」 能 ρ、左姑 / n 〇m Access Memory ;靜 九、Ik機存取記憶體）之傳絲 路圖。 ^傳，'无正反益揮發性記憶體裝置的電 正反器單元，該正反 以及NMOS電晶體Nl 綠止反咨揮發性記憶體裝置 洛單元包括PMOS電晶體P1 ;
O:\87\87022.DOC 1239013 ⑤正反器揮發性記憶體裝置進-步包括NM0S電晶 二3 ^彳，用於依據-字線脱的啟動狀態，來儲存從 及正反态早兀中的位元線βΙΤ和/bit所供應的資料。 當打開電源時，該傳統正反器揮發性記憶體裝置可將資 储存在具有靜態狀態之該正反器單元的兩個端子中。然 ::當關閉電源時’儲存在該正反器單元之兩個端子中的 資料即遭到破壞。 已發展出非揮發性記憶體裝置，以克服如上文所述之傳 統揮發性記憶體裝置的問題。圖3a至圖3d顯示傳統相位 變化型記憶體（PCM)裝置的圖式。 孩PCM裝置4包括一相位變化材料之相位變化層 (:CL)2 /¾於在一頂端電極工與一底端電極3之間接收電 壓及電冼。電壓及電流感應該PCL 2中的高溫，·藉此變更 該PCL 2的導電率。 、如圖3c所示，如果在該pcM裝置4中流動的低電流小 於- 限值’則所結晶的該pcL 2具有適當的溫度。因此， 該PCL 2達成高阻抗。 請參考圖3d，如果在該pcM裝置4中流動的高電流大 卞' I限值則3 PCL 2的溫度會超過該相位變化材料的 炼點。因此，肖PCL 2變成未結晶而具有低阻抗。 p亥PCM裝置4可儲存對應於兩個阻抗的非揮發性資料。 【發明内容】 因此，本發明目的是提供一種使用一阻抗記憶體裝置之 可程式化非揮發性邏輯開關記憶體（暫存器）裝置。
0 \87\87022.DOC 1239013 在一项具體實施例中，本發明提供一種非揮發性記憶體 裝置，其包括一寫/讀控制器、一非揮發性阻抗記憶體裝置 及—邏輯開關。該寫/讀控制器選擇性控制在寫入模式中啟 用的多個寫/讀控制信號。在本文中，一種非揮發性阻抗記 憶體裝置是一種電路元件，用於以一或多個電路元件的電 阻位準來儲存不同的邏輯值，以至於當啟用該等寫/讀控制 t號時’可藉由控制通過該裝置的電流量，來變更或設定 (μ如，设定為高阻抗或設定為低阻抗）元件的阻抗狀熊。 當停用該等寫/讀控制信號時，該邏輯開關依據該非揮發性 阻抗記憶體裝置中所預先儲存的不同邏輯值來選擇切換狀 態。 在一項具體實施例中，本發明還提供一種非揮發性記憶 體裝置，其包括一正反器單元、一非揮發性阻抗記憶體裝 置、一存取控制器及一電流供應單元。該正反器單元包括 一 PMOS鎖存器及一 NM〇s鎖存器，並且該NM〇s鎖存器 和该PMOS鎖存器鎖存相反的資料。該非揮發性阻抗記憶 體裝置係連接在該PM0S鎖存器與該NM〇s鎖存器之間， 用於依據藉由電流量所變更的阻抗狀態來儲存不同的邏輯 值。該存取控制器依據一字線的啟用狀態，來控制一位元 線與該正反器單元之間的連接。當啟動該等寫/讀控制信號 時，该電流供應器供應用於變更該阻抗記憶體裝置中所儲 存之資料的電流。 在一項具體實施例中，本發明還提供一種非揮發性記憶 體裝置，其包括一正反器單元、一非揮發性阻抗記憶體裝
O:\87\87022.DOC 1239013 置電流供應單元。該正反器單元包括—用於鎖存相反 广NMOS鎖存器。該非揮發性阻抗記憶體裝置係連接 :壓端子與孩正反器單元之間’用於依據藉由電流量 所交更的阻抗狀態來儲存不同的邏輯值。該存取控制哭依 據-字線的啟用狀態，來控制一位元線與該正 ： 間的連接。 在-項具體實施例中，本發明提供—種非揮發性記憶體 裝置’其包括-正反器單元、一存取控制器及一非揮發性 阻抗記憶體裝置。該正反器單元包括一用於鎖存相反資料 的NMOS鎖存ϋ。該存取控制器依據_字線的啟用狀態， 來控制-位元線與該正反器單元之間的連接。該非揮發性 阻抗記憶體裝置係連接在該正反器單元與該存取控制器之 間’用於依據藉由電流量所變更的阻抗狀態來儲存不同的 邏輯值。 將參考附圖來詳細說明本發明。
圖4a顯示根據本發明一項具體實施例，用於當做非揮發 性邏輯開關之非揮發性記憶體裝置的電路圖。 士在-項具體實施例中，該非揮發性記憶體裝置包括一寫/ 靖t制H 20、P且抗•己憶體裝1 R1和R2及一邏輯開關請二。 忒寫/渭控制态20選擇性輸出一寫/讀控制信號WRC1， 以響應-輸入至一 NM0S電晶體N5之一問極的寫入控制 仏號WRC2及一輸入至一 PM〇s電晶體p3之一閘極的寫入 控制k號WRC3。該寫入控制信號WRC2的相位係相反於
O\87\87022.DOC -9- 1239013 孩寫入控制信號WRC3的相位。 p二阻抗记丨思裝置R1係連接在一節點D與F之間。該 阻杬思體裝置R2係連接在一節點E與F之間。該節點F 係連接至該邏輯開關SW2的一閑極。 接著，說明根據本發明一項具體實施例的寫入作業。 田釦入土卩亥寫/續控制态20的該寫入控制信號WRC2係 處於高位準時，會開啟該N则電晶#4N5。當該寫入控制 信號WRC3係處於低位準時，會開啟該pM〇s電晶體p3 , 並且輸出該寫/讀控制信號WRC 1。 如果在該節點D與該節點F之間供應電流，則會將資料 窝入该阻抗圮憶體裝置R1中。如果在該節點E與該節點F 之間供應電流，則會將資料窝入該阻抗記憶體裝置R2中。 圖4a所示之該阻抗記憶體裝置R1和該阻抗記憶體裝置 R2可旎相似於圖4b所示之阻抗記憶體裝置。 當該寫入控制信號WRC2係處於低位準且該寫入控制信 唬WRC3係處於高位準時，則會關閉該寫/讀控制器的 該NMOS電晶體N5及該PM〇s電晶體p3。此處，當該阻 抗記憶體裝置R1具有低阻抗且該阻抗記憶體裝置R2具有 高阻抗時，則會依據通過該輸入節點D和該輸入節點^的 輸入信號狀態來決定該邏輯開關SW2的狀態。 表格1顯示當將低位準資料儲存在該阻抗記憶體裝置R1 中及將咼位準資料儲存在該阻抗記憶體裝置R2中時，該邏 輯開關SW2依據該等輸入信號的運作。 [表格1]
O\87\87022.DOC -10- 1239013
D Ε L L 、 Η _ L ——^ L H Η H SW2
當將綱信號供應至該節點D且將高或低位準J 應至該節點E時，則會開啟 號供 的信號輸出至節點ND2 孩邏輯開關SW2,以將節點Nm 另一方面’當將低位準信號供應至該節點d且將低或古 位準信號供應至該節點E時’則會關閉該邏輯開關挪了 結果’不會將節點ND1的信號輸出至節點·2。 當該阻抗記憶體裝置R1 I有高阻抗且該阻抗記憶體裝 置R2具有低阻抗時，則會依據通過該輸入節點d和該輸 入節點E的輸入信號狀態來決定該邏輯開關SW2的狀態。 表格2顯示當將高位準資料儲存在該阻抗記憶體裝置以 中及將低位準資料儲存在該阻抗記憶體裝置R2中時，該邏 輯開關SW2依據該等輸入信號的運作。 [表格2；) D E R1 R2 ———.—____— Q W2 L L H L O YY h___^ 關 H L H L 關 L H H L η __- 開 H H H L ——__— 開 — 當將高或低位準信號供應至該節點D且將高位準信號供 O:\87\87022.DOC -11- 1239013 應至該節點E時，則會開啟該邏輯開關S W2，以將節點NDl 的信號輸出至節點ND2。 當將高或低位準信號供應至該節點D且將低位準信號供 應至該節點E時，則會關閉該邏輯開關SW2。結果，不會 將節點ND1的信號輸出至節點ND2。 圖5顯示根據本發明其他具體實施例，用於當做非揮發 性邏輯暫存器之非揮發性記憶體裝置的電路圖。 在一項具體實施例中，該非揮發性記憶體裝置包括：一 正反器單元30 ;阻抗記憶體裝置R3和R4 ; —存取控制器， 其包含NMOS電晶體N8和N9 ;及一電流供應單元，其包 含PMOS電晶體P6和P7。 該正反器單元30包括··一 NMOS鎖存器，其包含NM〇S 電晶體N6和N7 ;以及PMOS鎖存器，其包含PMOS電晶 體P4和P5。該NMOS鎖存器和該PMOS鎖存器儲存相反 的資料。 該阻抗記憶體裝置R3係連接至該PMOS電晶體P4與該 NMOS電晶體N6的一共同汲極，並且用於儲存非揮發性資 料。該阻抗記憶體裝置R4係連接至該PMOS電晶體P5與 該NMOS電晶體N7的一共同汲極，並且用於儲存非揮發 性資料。 包含該等NMOS電晶體N8和N9的該存取控制器會依據 一字線WL的啟用狀態，來控制位元線BIT與/BIT之間的 連接。該NMOS電晶體N8具有一連接至該字線WL之閘 極，並且該NMOS電晶體N8係連接在該位元線BIT與該 O:\87\87022.DOC • 12 - 1239013 NMOS電晶體N6的汲極之間。該NMOS電晶體N9具有一 連接至該字線WL之閘極，並且該NMOS電晶體N9係連 接在該位元線/BIT與該NMOS電晶體N7的汲極之間。 該電流供應器包含PMOS電晶體P6和P7，用於在寫入 模式期間，變更該等阻抗記憶體裝置R3和R4中所儲存的 資料。與該PMOS電晶體P4並聯的該PMOS電晶體P6具 有一用於接收一寫/讀控制信號WRC的閘極。與該PMOS 電晶體P5並聯的該PMOS電晶體P7具有一用於接收該寫/ 讀控制信號WRC的閘極。 該NMOS鎖存器和該PMOS鎖存器的閘極輸入信號係連 接至具有一正回授型電路的該阻抗記憶體裝置R3和該阻 抗記憶體裝置R4。 當該寫/讀控制信號WRC係處於低位準時，會開啟該 PMOS電晶體P6和P7,用以將一預先決定電壓施加至該等 位元線BIT和/BIT。接著，會因該等位元線BIT和/BIT的 電壓差，而產生該阻抗記憶體裝置R3和該阻抗記憶體裝置 R4中所流動之電流的差異。結果，施加至該阻抗記憶體裝 置R3和該阻抗記憶體裝置R4的熱量也有差異。 此處，決定該等位元線BIT和/BIT的電壓，以在該阻抗 記憶體裝置R3和該阻抗記憶體裝置R4中產生高於或低於 熔點的熱度。 圖6顯示根據本發明其他具體實施例之非揮發性記憶體 裝置的電路圖。 圖6所示之具體實施例與圖5所示之具體實施例之間的 O:\87\87022.DOC -13 - 1239013 差并為，居等PMOS電晶體p4、P6和該等NM〇S電晶體 N6、N7的閘極輸入信號都是連接至具有一負回授型電路的 阻抗記憶體裝置R3和阻抗記憶體裝置R4。其餘組態及運 作類似於圖5所示，因而省略這方面的解說。 圖7顯示根據本發明另一項具體實施例之非揮發性記憶 骨^裝置的電路圖。 在本具體實施例中，該非揮發性記憶體裝置包括：一正 反器單元30 ;阻抗記憶體裝置r3和r4 ; 一存取控制器， 其包含NMOS電晶體N8和N9 ;及一驅動器，這是NMOS 電晶體N10。 泫正反器單元30包括一包含NMOS電晶體N6和N7的 NMOS鎖存器。該等NMOS電晶體N6和N7的閘極輸入信 號係連接至具有一正回授型電路的該阻抗記憶體裝置R3 和該阻抗記憶體裝置R4。 該阻抗記憶體裝置R3係連接至該等NMOS電晶體N6和 N1 0的一共同汲極，並且用於儲存非揮發性資料。該阻抗 記憶體裝置R4係連接至該等NM0S電晶體N7和Nl〇的一 共同汲極，並且用於儲存非揮發性資料。 孩存取控制器包含該等NM0S電晶體N8和N9，用於依 據一字線WL的啟用狀態，來控制位元線BIT與/ΒΙτ之間 的連接。該NMOS電晶體Ν8具有一連接至該字線W]L之 閘極，並且該NMOS電晶體N8係連接在該位元線BIT與 該NMOS電晶體N6的汲極之間。該NM〇S電晶體N9具 有一連接至該字線WL之閘極，並且該NM0S電晶體N9 O:\87\87022.DOC 14 1239013 係連接在該位元線/BIT與該NMOS電晶體N7的汲極之間。 該驅動器包含一 NMOS電晶體N10。該NMOS電晶體 N1 0係連接在一電源電壓VCC端子與該等阻抗記憶體裝置 R3和R4之間，並且具有一用於接收一寫/讀控制信號WRC 的閘極。 圖8顯示根據本發明另一項具體實施例之非揮發性記憶 體裝置的電路圖。 在圖8所示的非揮發性記憶體裝置中，該等NMOS電晶 體N6和N7的閘極輸入信號係連接至具有一負回授型電路 的該阻抗記憶體裝置R3和該阻抗記憶體裝置R4。圖8所 示的非揮發性記憶體裝置不包含如圖7所示的NMOS電晶 體N1 0。其餘組態及運作類似於圖7所示，因而省略這方 面的解說。 圖9顯示根據本發明另一項具體實施例之非揮發性記憶 體裝置的電路圖。 圖9所示的非揮發性記憶體裝置包括：一正反器單元 30 ;阻抗記憶體裝置R3和R4 ;以及一存取控制器，其包 含NMOS電晶體N8和N9。 該正反器單元30包括一包含NMOS電晶體N6和N7的 NMOS鎖存器。該等NMOS電晶體N6和N7的閘極輸入信 號係連接至具有一正回授型電路的該阻抗記憶體裝置R3 和該阻抗記憶體裝置R4。 該阻抗記憶體裝置R3係連接至該NMOS電晶體N8之一 端子與該NMOS電晶體N7的一汲極之間，並且用於儲存 O:\87\87022.DOC 15 1239013 非揮發性資料。該阻抗記憶體裝置R4係連接至該NMOS 電晶體N9之一端子與該NMOS電晶體N7的一汲極之間， 並且用於儲存非揮發性資料。 包含該等NMOS電晶體N8和N9的該存取控制器會依據 一字線WL的啟用狀態，來控制位元線BIT與/BIT之間的 連接。該NMOS電晶體N8具有一連接至該字線WL之閘 極，並且該NMOS電晶體N8係連接在該位元線BIT與該 阻抗記憶體裝置R3的一端子之間。該NMOS電晶體N9具 有一連接至該字線WL之閘極，並且該NMOS電晶體N9 係連接在該位元線/BIT與該阻抗記憶體裝置R4的一端子 之間。 雖然前面的具體實施例係以PCM裝置作為阻抗記憶體 裝置的例子，但是也可使用 MTJ(Magnetic Tunneling Junction ;磁性隧穿接面）或GMR (超巨磁阻）裝置來當做阻 抗記憶體裝置。 另外，根據本發明具體實施例的非揮發性記憶體裝置可 當做非揮發性可程式化閘極記憶體裝置，例如，FPGA (Field Programmable Gate Array ;場可程式規劃閘極陣列）。 如上文所述，在本發明一項具體實施例中，可使用阻抗 記憶體裝置來具體化非揮發性記憶體裝置。此類的可程式 化暫存器適用於記憶體晶片，以便使用軟體來程式化用於 常規冗餘及參數的資料，藉此改良晶片的可靠度。 雖然本發明可有各種修改及替代形式，但是會藉由圖式 中的實例來顯示本發明的特定具體實施例，並且會在本文 O:\87\87022.DOC -16- 1239013 應明白，本發明不限於所揭示的特定
疇内。 中詳細說明。然而 形式。而是，本私 【圖式簡單說明】 圖式簡單說明 圖1顯不傳統揮發性邏輯開關裝置的電路圖。 圖2顯示傳統正反器揮發性記憶體裝置的電路圖。 圖3a 土圖3d頭π傳統相位變化型記憶體（pcM)裝置的圖 圖4a和圖4b顯示根據本發明一項具體實施例之非揮發 性s己憶體裝置的電路圖。 圖5至圖9顯示根據本發明其他具體實施例之非揮發性 記憶體裝置的電路圖。 【圖式代表符號說明】 元件編號 中文 B，C，D，E，F 節點 Pl，P2, P3, P4, P5, P6, P7 揮發性邏輯開關 閘極輸入端子 節點 PMOS電晶體
Nl，N2, N3, N4, N5, N65 N7, N8, N9, NIG NMOS 電晶體 字線
BIT, /BIT 位元線 相位變化型記憶體（PCM)裝置
O:\87\87022 DOC 1239013 2 1 相位變化層（PCL) 頂端電極 3 底端電極 20 寫/讀控制器 Rl，R2, R3, R4 阻抗記憶體裝置 SW2 邏輯開關 WRC，WRC1 寫/讀控制信號 WRC25 WRC3 寫入控制信號 30 正反器單元 O:\87\87022.DOC -18-

Claims (1)

1239013 拾、申請專利範園： 〃有寫入作業模式之非揮發性記憶體裝置， 括： 一寫/讀控制器，並被έ能成 -饭、、且心成選擇性控制在該寫入模 式中啟用的多個寫/讀控制信號； 一非揮發性阻抗記憶體裝置，其被耦合以從該寫/讀 控制器接收該等多個寫/讀控制信號；以及 -邏輯開關，其具有兩種或兩種以上切換狀態，並 且被組態成當停用該等寫/讀控制信號時，t依據該非 揮發性阻抗記憶體裝置中所儲存的一邏輯值來選擇切 換狀態。 2·如申μ專利範圍第1項之非揮發性記憶體裝置，其中 遠寫/讀控制器包括： 一第一 NMOS電晶體，其被一第一窝/讀控制信號所 控制； 第一 PMOS電晶體，其並聯於該第一 NM〇S電晶 體’並且係被一第二寫/讀控制信號所控制，該第二寫/ 碩控制信號的相位係相反於該第一寫/讀控制信號的相 位° 3.如申請專利範圍第1項之非揮發性記憶體裝置，其中 該非揮發性阻抗記憶體裝置包括： 一第一阻抗記憶體裝置，其具有一阻抗狀態，並且 係連接在該寫/讀控制器的一第一輸入節點與一輸出節 點之間；以及 O:\87\87022.DOC 1239013 一第二阻抗記憶體裝置，其具有一可設定之阻抗狀 態，並且係連接在該寫/讀控制器的一第二輸入節點與 一輸出節點之間。 4. 如申請專利範圍第3項之非揮發性記憶體裝置，其中 當將該第一阻抗記憶體裝置設定為低阻抗狀態且將第 二該阻抗記憶體裝置設定為高阻抗狀態時，則會依據 輸入至該第一阻抗記憶體裝置之一第一輸入信號的狀 態來決定該邏輯開關的切換狀態選擇；以及 當將該第一阻抗記憶體裝置設定為高阻抗狀態且將 該第二阻抗記憶體裝置設定為低阻抗狀態時，則會依 據輸入至該第二阻抗記憶體裝置之一第二輸入信號的 狀態來決定該邏輯開關的切換狀態選擇。 5. 如申請專利範圍第4項之非揮發性記憶體裝置，其中 該第一阻抗記憶體裝置及該第二阻抗記憶體裝置都包 括： 一第一電極，其連接至該第一輸入節點或該第二輸 入節點之一； 一第二電極，其連接至該寫/讀控制器的一輸出節 點；以及 一相位變更層，其係形成在該第一電極與該第二電 極之間。 6. 如申請專利範圍第1項之非揮發性記憶體裝置，其中 該非揮發性阻抗記憶體裝置包括一相位變更型記憶體 裝置、一磁阻裝置及一金屬記憶體裝置中至少一項。 O:\87\87022.DOC -2- 1239013 • 一種非揮發性記憶體裝置，包括·· 正反洛單元，其包括一組態成鎖存一資料的PMOS 鎖存器’及一組態成鎖存該資料之補數的NMOS鎖存 器； 非揮發性阻抗記憶體裝置，其連接在該PM〇s鎖 存器與該NMOS鎖存器之間； 一存取控制器，用於依據一字線的啟用狀態，來控 制一位元線與該正反器單元之間的連接；以及 一電流供應器，其被組態成當啟動該等窝/讀控制信 號時’供應用於變更該非揮發性阻抗記憶體裝置中所 儲存之資料的電流。 8·如申請專利範圍第7項之非揮發性記憶體裝置，其中 該PMOS鎖存器和該NM〇s鎖存器的閘極輸入信號係 連接至具有一正回授型電路或一負回授型電路的該非 揮發性阻抗記憶體裝置。 9·如申請專利範圍第7項之非揮發性記憶體裝置，其中 該非揮發性阻抗記憶體裝置包含一第一阻抗記憶體裝 置及一第二阻抗記憶體裝置，該第一阻抗記憶體裝置 及該第二阻抗記憶體裝置都被組態成，當啟用該等寫/ 讀控制信號時，依據藉由一施加至該位元線所產生之 電流置的差異來儲存不同的邏輯值。 10·如申請專利範圍第9項之非揮發性記憶體裝置，其中 該第一阻抗記憶體裝置及該第二阻抗記憶體裝置都包 括： O\87\87022.DOC 1239013 一第一電極，其連接至該PMOS鎖存器； 一第二電極，其連接至該NM0S鎖存器；以及 一相位變更層，其係形成在該第一電極與該第二電 極之間。 11. 如申請專利範圍第7項之裝置，其中該電流供應單元 包含一第一 PM0S電晶體及一第二PM0S電晶體，該 第一 PM0S電晶體及該第二PM0S電晶體被組態成並 聯於該PM0S鎖存器，並且具有一組態成接收該等寫/ 讀控制信號的閘極。 12. —種非揮發性記憶體裝置，包括： 一正反器單元，其包括一用於鎖存資料的NM0S鎖 存器； 一非揮發性阻抗記憶體裝置，其連接在一電源電壓 端子與該正反器之間；以及 一存取控制器，用於依據一字線的啟用狀態，來控 制一位元線與該正反器單元之間的連接。 13. 如申請專利範圍第12項之非揮發性記憶體裝置，其中 該NM0S鎖存器包含一第一 NM0S電晶體及一第二 NM0S電晶體，並且被組態成以一鎖存型電路而連接 在該阻抗記憶體裝置與一接地電壓端子之間；以及 該第一 NM0S電晶體和該第二NM0S電晶體的閘極 輸入信號係連接至具有一正回授型電路或一負回授型 電路的該非揮發性阻抗記憶體裝置。 14. 如申請專利範圍第12項之非揮發性記憶體裝置，其中 O.\87\87022.DOC -4- 12390^3 PiL抗記憶體裝 該非揮發性阻抗記憶體裝置包含一第— 置及：第二阻抗記憶體裝置’該第一阻抗記憶體裝置 及孩第二阻抗記憶體裝置都被組態成，依據藉由一施 加至該位元線所產生之電流量的差異來儲存不同的邏 輯值。 如申請專利範圍第14項之非揮發性記憶體裝置，其中 該第-阻抗記憶體裝置及該第二阻抗記憶體裝置都包 括： 一第一電極，其連接至該電源電壓端子，· 一第二電極，其連接至該NMOS鎖存器；以及 相位’交更層，其係形成在該第一電極與該第二電 極之間。 i申明專利|巳圍第12項之非揮發性半導體記憶體裝 f : $一步包括-驅動器電路，其被組態成當啟動該 等寫/續控制信號時，將—電源電壓供應至該非揮發性 阻抗記憶體裝置。 17· —種非揮發性記憶體裝置，包括： 、正反杰單兀，其包括一用於鎖存資料及該資料之 補數的NMOS鎖存器； —存取控制器，用於依據-字線的啟用狀態，來控 制：位元線與該正反器單元之間的連接，·以及 非揮I性阻&，己憶體裝置，其連接在該正反器單 凡與該存取控制器之間。 申μ專利|巳圍第1 7项之非揮發性記憶體裝置，其中 0 \87\87022 DOC 1239013 該NMOS鎖存器包含—第—NM〇s冑晶體及一第二 NM0S電晶體，並且被組態成以—鎖存器電路而連接 在㈣抗記憶體裝置與-接地電壓端子之間；以及 ^亥第:NMOS電晶體和該第二胸仍電晶體的間極 輸入仏號係連接至具有_正回授型電路的該非揮發性 阻抗記憶體裝置。 19. 如申請專利範㈣17項之非揮發性記憶體裝置，並中 該非揮發性阻抗記憶體裝置包含一第一阻抗記憶體裝 置及—第二阻抗記憶體裝置，該第一阻抗記憶體裝置 及孩第二阻抗記憶體裝置都被組態成，依據藉由—施 加至孩位元線所產生之電流量的差異來料Μ㈣ 輯值。 20. 如申請專利範圍第19項之非揮發性記憶體裝置，立中 該第-阻抗記憶體裝置及該第二阻抗記憶體裝置都包 栝： 第私極，其連接至該存取控制器； 一第二電極，其連接至該NM〇S鎖 · ?相位變更層，其係形成在該第一電：與:；二電 極之間。 21. —種電子裝置，包括： 一寫/讀控制器構件，用於選擇性控制在該寫入模式 中啟用的多個窝/讀控制信號； ” 一阻抗記憶體構件’用於當啟動該等寫/讀控制信號 時’依據阻抗狀態來儲存資料，其中可藉由通過㈣ 0 \87\87022.DOC -6 - 1239013 4几ά己f思體構件的雷、、云水 干0 ^里來變更阻抗狀態；以及 一邏輯開關構件，用於各 〜、士 , 、 、 、田停用孩寺冩/讀控制信號 時’依據該阻抗訪十音晋渔描/土 + U 構件中所儲存的邏輯值來選擇 切換狀態。 22. 一種電子裝置，包括： 一用於鎖存資料之構件： 、-阻抗記憶體構件，用於按照可藉由一所施加之電 來汉疋（阻&狀悲來儲存資料，該阻抗記憶體構件 係耦合至該用於鎖存資料之構件； -存取㈣器構件，用於響應―字線的啟用狀態， 將〃料幸則入連接至該用於鎖存資料之構件；以及 一電流供應構件，料響應-寫人控制信號，將電 流供應至該阻抗記憶體構件以變更一阻抗狀態。 23. 一種用於將資料儲存在—記憶體中之方法，包括下列 步驟： 選擇性控制在—控制器之寫人模式中啟用的多個寫/ 讀控制信號； 田啟動▲等寫/項技制信號日寺，依冑阻抗狀態來儲存 貝料其中可藉由通過該阻抗記憶體的電流量來變更 阻抗狀態；以及 當停用㈣寫/讀控制信號時，依據該阻抗記憶體構 件中所儲存的邏輯值來選擇切換狀態。 O:\87\87022.DOC
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